JPH0630441B2 - リングカウンタ - Google Patents
リングカウンタInfo
- Publication number
- JPH0630441B2 JPH0630441B2 JP62177506A JP17750687A JPH0630441B2 JP H0630441 B2 JPH0630441 B2 JP H0630441B2 JP 62177506 A JP62177506 A JP 62177506A JP 17750687 A JP17750687 A JP 17750687A JP H0630441 B2 JPH0630441 B2 JP H0630441B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- flop
- output
- ring counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔概要〕 リングカウンタであって、入力パルスの分周数に応じて
２値状態を記憶するフリップフロップの段数が増大する
ことを解決するために、出力するパルスの分周段数の半
分のフリップフロップ段数からなるパルス作成手段と、
１段目のフリップフロップの入力状態を設定する状態設
定手段とでリングカウンタを構成することにより、小型
でしかも安定した動作をするリングカウンタを実現する
ことが可能となる。
２値状態を記憶するフリップフロップの段数が増大する
ことを解決するために、出力するパルスの分周段数の半
分のフリップフロップ段数からなるパルス作成手段と、
１段目のフリップフロップの入力状態を設定する状態設
定手段とでリングカウンタを構成することにより、小型
でしかも安定した動作をするリングカウンタを実現する
ことが可能となる。
本発明は、入力パルスをカウントすることにより、２Ｎ
分周されたパルスを出力するカウンタに関する。
分周されたパルスを出力するカウンタに関する。
例えば、ディジタルデータ伝送系にあって、伝送するデ
ータの同期方式の１つにバッファメモリを介して同期を
取る方式が実用化されている。
ータの同期方式の１つにバッファメモリを介して同期を
取る方式が実用化されている。
このバッファメモリは、所定容量を有する複数メモリ素
子から構成され、これら複数メモリ素子に対応して複数
のデータが書込まれ、これを所定速度の読出しクロック
で読出すことにより、同期が取られる。
子から構成され、これら複数メモリ素子に対応して複数
のデータが書込まれ、これを所定速度の読出しクロック
で読出すことにより、同期が取られる。
従って、各メモリ素子をアクセスするタイミングを有す
る書込みクロック及び読出しクロックが必要であり、こ
のような複数位相のクロックを所定状態のパルスを巡回
させることにより２Ｎ（偶数）相のパルスを発生するリ
ングカウンタにて作成している。
る書込みクロック及び読出しクロックが必要であり、こ
のような複数位相のクロックを所定状態のパルスを巡回
させることにより２Ｎ（偶数）相のパルスを発生するリ
ングカウンタにて作成している。
一方、ディジタルデータ伝送系を構成する各装置は集積
回路技術の発展に伴い、小型化される傾向にあり、かか
る状況に鑑みリングカウンタも簡易な構成でしかも安定
した動作を行うものが要求される。
回路技術の発展に伴い、小型化される傾向にあり、かか
る状況に鑑みリングカウンタも簡易な構成でしかも安定
した動作を行うものが要求される。
第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、第６図は他の従
来例を説明するブロック図をそれぞれ示す。
におけるタイムチャートを説明する図、第６図は他の従
来例を説明するブロック図をそれぞれ示す。
第４図及び第６図は６相のパルスを発生するリングカウ
ンタの構成例を示し、第４図は２値状態を記憶するＤ型
のフリップフロップ回路（以下Ｄ−Ｆ．Ｆ回路と称す
る）１〜６を６段縦続接続することにより、パルスの立
ち上がり時点の位相が６相のパルスを発生する場合であ
る。
ンタの構成例を示し、第４図は２値状態を記憶するＤ型
のフリップフロップ回路（以下Ｄ−Ｆ．Ｆ回路と称す
る）１〜６を６段縦続接続することにより、パルスの立
ち上がり時点の位相が６相のパルスを発生する場合であ
る。
尚、第４図に示す回路構成の場合、６相のパルスは各段
のＤ−Ｆ．Ｆ回路１〜６の第１の出力から取出し、その
出力波形は第５図に示す符号Ｑ１〜Ｑ６に示す状態とな
る。
のＤ−Ｆ．Ｆ回路１〜６の第１の出力から取出し、その
出力波形は第５図に示す符号Ｑ１〜Ｑ６に示す状態とな
る。
又、出力Ｑ１〜Ｑ６の否定論理理積を取り、その出力
を１段目のＤ−Ｆ．Ｆ回路１の入力端子Ｄに送出する否
定論理和回路（以下ＮＮＤ回路と称する）３０が付加さ
れ、その出力をリングカウンタの１段目のＤ−Ｆ．Ｆ回
路１の入力端子Ｄに送出することにより、１段目のＤ−
Ｆ．Ｆ回路１の入力状態を決めている。
を１段目のＤ−Ｆ．Ｆ回路１の入力端子Ｄに送出する否
定論理和回路（以下ＮＮＤ回路と称する）３０が付加さ
れ、その出力をリングカウンタの１段目のＤ−Ｆ．Ｆ回
路１の入力端子Ｄに送出することにより、１段目のＤ−
Ｆ．Ｆ回路１の入力状態を決めている。
尚、この１段目のＤ−Ｆ．Ｆ回路１の入力状態を各段の
Ｄ−Ｆ．Ｆ回路２〜６に巡回させるタイミングは、所定
速度を有するクロックＣＬＫのタイミングで行ってい
る。
Ｄ−Ｆ．Ｆ回路２〜６に巡回させるタイミングは、所定
速度を有するクロックＣＬＫのタイミングで行ってい
る。
次に、第６図に示す例は６相のパルスを３段のＤ−Ｆ．
Ｆ回路７〜９で作成し、６相のパルスは３段のＤ−Ｆ．
Ｆ回路７〜９の第１，第２の出力から取出している。
Ｆ回路７〜９で作成し、６相のパルスは３段のＤ−Ｆ．
Ｆ回路７〜９の第１，第２の出力から取出している。
第６図に示すリングカウンタも１段目のＤ−Ｆ．Ｆ回路
７の入力状態をＤ−Ｆ．Ｆ回路８，９に巡回させるタイ
ミングは、所定速度を有するクロックＣＬＫのタイミン
グで行っている。
７の入力状態をＤ−Ｆ．Ｆ回路８，９に巡回させるタイ
ミングは、所定速度を有するクロックＣＬＫのタイミン
グで行っている。
尚、巡回動作はリセット信号がかかってから開始され
るため、セット信号を入力するリードを必要とする。
るため、セット信号を入力するリードを必要とする。
又、第４図及び第６図を１／６の分周回路として使用す
る場合も上述と同様な動作でカウント処理し、最終段の
出力を取出すことにより目的を達することが可能とな
る。
る場合も上述と同様な動作でカウント処理し、最終段の
出力を取出すことにより目的を達することが可能とな
る。
上述のように、例えば６相のパルスを発生するリングカ
ウンタの第６図に示す例の場合は、出力するパルス数の
半分の段数のＤ−Ｆ．Ｆ回路で実現出来るが、クロック
ＣＬＫのリードの他にセット信号のードを必要とし、
電源投入時又はノイズによる誤動作が生じた時には、一
旦リセット信号を送出してＤ．Ｆ回路を正常な動作状態
に戻すようにしなければならない。
ウンタの第６図に示す例の場合は、出力するパルス数の
半分の段数のＤ−Ｆ．Ｆ回路で実現出来るが、クロック
ＣＬＫのリードの他にセット信号のードを必要とし、
電源投入時又はノイズによる誤動作が生じた時には、一
旦リセット信号を送出してＤ．Ｆ回路を正常な動作状態
に戻すようにしなければならない。
一方、第４図に示す例の場合はリセット信号には無関
係に正常な動作を開始出来るが、出力するパルス数に応
じた段数のＤ−Ｆ．Ｆ回路が必要となり、その回路規模
が出力するパルス数が大きくなればなる程大きくなり、
しかも電源投入時又はノイズで誤動作した状態のとき、
Ｄ．Ｆ回路の反転の組合わせ如何により、ＮＡＮＤ回路
出力からスパイクノイズが生ずることがあって、又誤動
作し易い等の問題点がある。
係に正常な動作を開始出来るが、出力するパルス数に応
じた段数のＤ−Ｆ．Ｆ回路が必要となり、その回路規模
が出力するパルス数が大きくなればなる程大きくなり、
しかも電源投入時又はノイズで誤動作した状態のとき、
Ｄ．Ｆ回路の反転の組合わせ如何により、ＮＡＮＤ回路
出力からスパイクノイズが生ずることがあって、又誤動
作し易い等の問題点がある。
第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図は、第４図及び第
６図で説明したリングカウンタと同様な機能を有するカ
ウンタ１００の構成概要を示し、その構成は、 １段目のフリップフロップの正出力を、２段目のフリッ
プフロップの入力に接続する構成の該フリップフロップ
をＮ段縦続接続するパルス作成手段(10)に、前記パルス
作成手段(10)を構成する各フリップフロップからの正出
力とクロックとの否定論理和回路と、該フリップフロッ
プからの反転出力とクロックとの否定論理和回路と、該
各否定論理和回路の出力をそれぞれ入力とするＲＳフリ
ップフロップとからなる状態設定手段(20)を付加し、該
ＲＳフリップフロップの反転出力を前記パルス作成手段
(10)の第１段目のフリップフロップの入力とすることで
構成されている。
６図で説明したリングカウンタと同様な機能を有するカ
ウンタ１００の構成概要を示し、その構成は、 １段目のフリップフロップの正出力を、２段目のフリッ
プフロップの入力に接続する構成の該フリップフロップ
をＮ段縦続接続するパルス作成手段(10)に、前記パルス
作成手段(10)を構成する各フリップフロップからの正出
力とクロックとの否定論理和回路と、該フリップフロッ
プからの反転出力とクロックとの否定論理和回路と、該
各否定論理和回路の出力をそれぞれ入力とするＲＳフリ
ップフロップとからなる状態設定手段(20)を付加し、該
ＲＳフリップフロップの反転出力を前記パルス作成手段
(10)の第１段目のフリップフロップの入力とすることで
構成されている。
出力するパルスの分周数の半分の２値状態を記憶するフ
リップフロップの段数を縦続接続し、これら各フリップ
フロップの２つの出力状態を出力パルスとする。
リップフロップの段数を縦続接続し、これら各フリップ
フロップの２つの出力状態を出力パルスとする。
一方、これらの出力状態から論理を構成して、１段目の
フリップフロップの入力条件とすることにより、小型で
しかも電源投入直後やノイズによる誤動作の発生時に
は、自動的に正常な動作に復するリングカウンタを実現
することが可能となる。
フリップフロップの入力条件とすることにより、小型で
しかも電源投入直後やノイズによる誤動作の発生時に
は、自動的に正常な動作に復するリングカウンタを実現
することが可能となる。
以下本発明の要旨を第２図，第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の実施例を説明するブロック図、第３図
は本発明の実施例におけるタイムチャートを説明する図
をそれぞれ示す。尚、全図を通じて同一符号は同一対象
物を示す。
は本発明の実施例におけるタイムチャートを説明する図
をそれぞれ示す。尚、全図を通じて同一符号は同一対象
物を示す。
第２図に示す本実施例は、第４図及び第６図で説明した
のと同様に、立ち上がり時点の位相が６相のパルスを発
生するリングカウンタ100aの構成概要を示す。
のと同様に、立ち上がり時点の位相が６相のパルスを発
生するリングカウンタ100aの構成概要を示す。
又、第２図に示す本実施例は、第１図で説明したパルス
作成手段10として３段に縦続接続されたＤ−Ｆ．Ｆ回路
11〜13からなるパルス作成部10a、 状態設定手段20として４入力の否定論理和回路（以下Ｎ
ＯＲ回路と称する）21，22と、それ等を入力にもつＲＳ
フリップフロップ回路（以下ＲＳ・ＦＦと称する）23，
24とからなる状態設定部20aとした例である。
作成手段10として３段に縦続接続されたＤ−Ｆ．Ｆ回路
11〜13からなるパルス作成部10a、 状態設定手段20として４入力の否定論理和回路（以下Ｎ
ＯＲ回路と称する）21，22と、それ等を入力にもつＲＳ
フリップフロップ回路（以下ＲＳ・ＦＦと称する）23，
24とからなる状態設定部20aとした例である。
立ち上がり時点の位相が６相のパルスは、各Ｄ−Ｆ．Ｆ
回路11〜13の第１の出力端子Ｑと、第２の出力端子＊Ｑ
とから取出され、その波形は第３図の符号Ｑ１〜Ｑ６に
示す。
回路11〜13の第１の出力端子Ｑと、第２の出力端子＊Ｑ
とから取出され、その波形は第３図の符号Ｑ１〜Ｑ６に
示す。
尚、パルス作成部10aを構成するＤ−Ｆ．Ｆ回路11〜13
の第２の出力端子＊Ｑの状態は、第１の出力端子Ｑの逆
極性を示す。
の第２の出力端子＊Ｑの状態は、第１の出力端子Ｑの逆
極性を示す。
状態設定部20aを構成するＮＯＲ回路21は出力Ｑ１〜Ｑ
３のＮＯＲ条件を取る。即ち、第３図に示すように出力
Ｑ１〜Ｑ３が全て“Ｌ”になり、しかもクロックＣＬＫ
の立下がりで“Ｈ”をＲＳ・ＦＦのセット側に入力端子
に出力する。
３のＮＯＲ条件を取る。即ち、第３図に示すように出力
Ｑ１〜Ｑ３が全て“Ｌ”になり、しかもクロックＣＬＫ
の立下がりで“Ｈ”をＲＳ・ＦＦのセット側に入力端子
に出力する。
又、ＮＯＲ回路22は出力Ｑ４〜Ｑ６とクロックＣＬＫと
のＮＯＲ条件を上記出力Ｑ１〜Ｑ３と同様に取り、その
時の“Ｈ”をＲＳ・ＦＦのリセット側の入力とする。
のＮＯＲ条件を上記出力Ｑ１〜Ｑ３と同様に取り、その
時の“Ｈ”をＲＳ・ＦＦのリセット側の入力とする。
又、ＲＳ・ＦＦの反転出力24の“Ｈ”状態がＤ−Ｆ．Ｆ
回路11へフィードバックされると、第３図に示す(a)，
(a)′，(a)″のクロックＣＬＫの立上げでＤ−Ｆ．Ｆ回
路11は出力端子Ｑへ“Ｈ”を出力する。
回路11へフィードバックされると、第３図に示す(a)，
(a)′，(a)″のクロックＣＬＫの立上げでＤ−Ｆ．Ｆ回
路11は出力端子Ｑへ“Ｈ”を出力する。
尚、リングカウンタ100aへ電源を投入した時点が、例え
ばＤ−Ｆ．Ｆ回路11〜13の出力が第３図に示す(b)及び
(c)の状態の場合は、(a)′の状態でリングカウンタ100a
は正常なカウントを開始する。
ばＤ−Ｆ．Ｆ回路11〜13の出力が第３図に示す(b)及び
(c)の状態の場合は、(a)′の状態でリングカウンタ100a
は正常なカウントを開始する。
従って、リングカウンタ100aに電源投入した時、又はノ
イズで、各段のＤ−Ｆ．Ｆ回路11〜13の動作が乱れるこ
とがあっても、自動的に正常なカウントサイクルに復す
ることが出来る。
イズで、各段のＤ−Ｆ．Ｆ回路11〜13の動作が乱れるこ
とがあっても、自動的に正常なカウントサイクルに復す
ることが出来る。
以上のような本発明によれば、構成段数が少なくてしか
も自動的に正常なカウントサイクルに復するリングカウ
ンタを提供することが出来る。
も自動的に正常なカウントサイクルに復するリングカウ
ンタを提供することが出来る。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は本発明の実施例におけるタイムチャートを説明
する図、 第４図は従来例を説明するブロック図、 第５図は従来例におけるタイムチャートを説明する図、 第６図は他の従来例を説明するブロック図、 をそれぞれ示す。 図において、 １〜９，11〜13はＤ−Ｆ．Ｆ回路、 10はパルス作成手段、10aはパルス作成部、 20は状態設定手段、20aは状態設定部、 21〜24はＮＯＲ回路、30はＮＡＮＤ回路、 100，100aはリングカウンタ、 をそれぞれ示す。
する図、 第４図は従来例を説明するブロック図、 第５図は従来例におけるタイムチャートを説明する図、 第６図は他の従来例を説明するブロック図、 をそれぞれ示す。 図において、 １〜９，11〜13はＤ−Ｆ．Ｆ回路、 10はパルス作成手段、10aはパルス作成部、 20は状態設定手段、20aは状態設定部、 21〜24はＮＯＲ回路、30はＮＡＮＤ回路、 100，100aはリングカウンタ、 をそれぞれ示す。
Claims (1)
- 【請求項１】入力パルスをカウントすることにより、２
Ｎ分周されたパルスを出力するリングカウンタ(100)で
あって、 １段目のフリップフロップの正出力を、２段目のフリッ
プフロップの入力に接続する構成の該フリップフロップ
をＮ段縦続接続するパルス作成手段(10)と、 前記パルス作成手段(10)を構成する各フリップフロップ
からの正出力とクロックとの否定論理和回路と、該フリ
ップフロップからの反転出力とクロックとの否定論理和
回路と、該各否定論理和回路の出力をそれぞれ入力とす
るＲＳフリップフロップとからなる状態設定手段(20)を
設け、 該ＲＳフリップフロップの反転出力を前記パルス作成手
段(10)の第１段目のフリップフロップの入力として構成
することを特徴とするリングカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177506A JPH0630441B2 (ja) | 1987-07-16 | 1987-07-16 | リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177506A JPH0630441B2 (ja) | 1987-07-16 | 1987-07-16 | リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6420726A JPS6420726A (en) | 1989-01-24 |
| JPH0630441B2 true JPH0630441B2 (ja) | 1994-04-20 |
Family
ID=16032097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62177506A Expired - Lifetime JPH0630441B2 (ja) | 1987-07-16 | 1987-07-16 | リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630441B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007128611A (ja) * | 2005-11-04 | 2007-05-24 | Nec Electronics Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756256A (en) * | 1980-09-18 | 1982-04-03 | Daikou Sangyo Kk | Method and apparatus for manufacturing plywood with square groove |
-
1987
- 1987-07-16 JP JP62177506A patent/JPH0630441B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6420726A (en) | 1989-01-24 |
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