JPH0630487A - タイム・スロット交換装置及びタイム・スロット内データの配信方法 - Google Patents
タイム・スロット交換装置及びタイム・スロット内データの配信方法Info
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- JPH0630487A JPH0630487A JP5032414A JP3241493A JPH0630487A JP H0630487 A JPH0630487 A JP H0630487A JP 5032414 A JP5032414 A JP 5032414A JP 3241493 A JP3241493 A JP 3241493A JP H0630487 A JPH0630487 A JP H0630487A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Information Transfer Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 タイムスロットデータを複数個のＴＳＩモジ
ュールへ直列に伝播するタイムスロット交換装置を提供
する。 【構成】 タイムスロット交換装置は、各々が、一ＴＳ
Ｉ時間フレーム内の全タイムスロットデータを入力デー
タバスを介して受信する手段、そのタイムスロットデー
タを記憶する手段、受信したタイムスロットデータを出
力データバスを介して送信する手段、記憶されたタイム
スロットデータのうちの選択されたタイムスロットデー
タをそれぞれと結合されている通信チャネルへ出力デー
タとして送信する手段を包含する複数個のＴＳＩモジュ
ールと、各ＴＳＩモジュールの出力データバスを次段の
ＴＳＩモジュールの入力データバスへ接続する伝送チャ
ネル手段と、各ＴＳＩモジュールから受信したタイムス
ロットデータを伝送チャネル手段を介して次段のＴＳＩ
モジュールへ順次連続的に転送する手段とを有する。
ュールへ直列に伝播するタイムスロット交換装置を提供
する。 【構成】 タイムスロット交換装置は、各々が、一ＴＳ
Ｉ時間フレーム内の全タイムスロットデータを入力デー
タバスを介して受信する手段、そのタイムスロットデー
タを記憶する手段、受信したタイムスロットデータを出
力データバスを介して送信する手段、記憶されたタイム
スロットデータのうちの選択されたタイムスロットデー
タをそれぞれと結合されている通信チャネルへ出力デー
タとして送信する手段を包含する複数個のＴＳＩモジュ
ールと、各ＴＳＩモジュールの出力データバスを次段の
ＴＳＩモジュールの入力データバスへ接続する伝送チャ
ネル手段と、各ＴＳＩモジュールから受信したタイムス
ロットデータを伝送チャネル手段を介して次段のＴＳＩ
モジュールへ順次連続的に転送する手段とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重化（Ｔｉｍ
ｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ；ＴＤＭ）交
換技術を採用している通信システムで使用されるタイム
・スロット交換装置及びタイム・スロット内データの配
信方法に関する。
ｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ；ＴＤＭ）交
換技術を採用している通信システムで使用されるタイム
・スロット交換装置及びタイム・スロット内データの配
信方法に関する。
【０００２】
【従来の技術】ＴＤＭシステムにおけるタイム・スロッ
ト交換装置（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈａｎｇ
ｅｒ；ＴＳＩ）は、タイム・スロットに包含されている
情報を受信して一時的に記憶し、その結果、一つのタイ
ム・スロットで受信された上記情報を、その後に他のタ
イム・スロットの間に送信することが可能となる。従っ
て、ＴＳＩは通信を第一のタイム・スロットと関連する
一方の相手方即ち一方のパスと、第二のタイム・スロッ
トと関連する他方の相手方即ち他方のパスとの間に経路
選択する交換機として機能する。
ト交換装置（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈａｎｇ
ｅｒ；ＴＳＩ）は、タイム・スロットに包含されている
情報を受信して一時的に記憶し、その結果、一つのタイ
ム・スロットで受信された上記情報を、その後に他のタ
イム・スロットの間に送信することが可能となる。従っ
て、ＴＳＩは通信を第一のタイム・スロットと関連する
一方の相手方即ち一方のパスと、第二のタイム・スロッ
トと関連する他方の相手方即ち他方のパスとの間に経路
選択する交換機として機能する。
【０００３】ＴＳＩの制御をハードウェアまたはソフト
ウェアで履行することができるが、ソフトウェアでの履
行がハードウェアでの履行に較べて実質的な適応性を持
っている。代表的なソフトウェアでの履行では、第一の
タイム・スロットに包含される受信情報が所定のアドレ
スでランダム・アクセス・メモリ（ＲＡＭ）に記憶され
る。その後、この情報を包含するそのＲＡＭの記憶位置
がアクセスされ、この情報が別のタイム・スロットの間
に送信される。受信された各タイム・スロットは別々の
ＲＡＭアドレス位置に関連付けられる。出力タイム・ス
ロット内の情報は、記憶されたその情報をその出力タイ
ム・スロットと関連する入力タイム・スロットと対応す
るＲＡＭアドレスで読み出すことによって得られる。パ
ルス符号変調（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ；ＰＣＭ）技術によって生成される信号のような符
号化デジタル信号を、その情報を搬送するために用いる
ことができる。
ウェアで履行することができるが、ソフトウェアでの履
行がハードウェアでの履行に較べて実質的な適応性を持
っている。代表的なソフトウェアでの履行では、第一の
タイム・スロットに包含される受信情報が所定のアドレ
スでランダム・アクセス・メモリ（ＲＡＭ）に記憶され
る。その後、この情報を包含するそのＲＡＭの記憶位置
がアクセスされ、この情報が別のタイム・スロットの間
に送信される。受信された各タイム・スロットは別々の
ＲＡＭアドレス位置に関連付けられる。出力タイム・ス
ロット内の情報は、記憶されたその情報をその出力タイ
ム・スロットと関連する入力タイム・スロットと対応す
るＲＡＭアドレスで読み出すことによって得られる。パ
ルス符号変調（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ；ＰＣＭ）技術によって生成される信号のような符
号化デジタル信号を、その情報を搬送するために用いる
ことができる。
【０００４】ＴＳＩは、空間分割交換モジュール（ｓｐ
ａｃｅ ｓｗｉｔｃｈｉｎｇ ｍｏｄｕｌｅ）と合同して
発呼側加入者を被呼側加入者に接続するための電子的に
交換可能なチャネルを供する電話交換システムに広く応
用されている。所定数のタイム・スロットによって、タ
イミング目的及び同期目的のために使用されるフレーム
が構成される。ＴＳＩは、少なくとも同時に使用される
数のタイム・スロットを処理することができなければな
らない。
ａｃｅ ｓｗｉｔｃｈｉｎｇ ｍｏｄｕｌｅ）と合同して
発呼側加入者を被呼側加入者に接続するための電子的に
交換可能なチャネルを供する電話交換システムに広く応
用されている。所定数のタイム・スロットによって、タ
イミング目的及び同期目的のために使用されるフレーム
が構成される。ＴＳＩは、少なくとも同時に使用される
数のタイム・スロットを処理することができなければな
らない。
【０００５】
【発明が解決しようとする課題】規模の大きな電話交換
システムでは、そのシステムで使用されるＴＳＩに実質
的な負担が掛かっている。ＴＳＩによって同時に処理す
ることができるタイム・スロットの数によって、その交
換設備で処理することができる加入者の最大数が制限さ
れる。例えば、１５，０００呼の最大容量を持つ交換設
備では、一つの出力チャネルと一つの入力チャネルと
が、各々、二重化相互通話を支援するために必要である
から、３０，０００個のタイム・スロットの同時割当て
を処理することができる対応のＴＳＩが必要であろう。
この交換システムの全般に亘る遅延を最小にするには、
極めて高いクロック速度でＴＳＩを実行することが望ま
しい。しかし、高いクロック速度での信号の送信には、
タイム・スロットをＴＳＩへ搬送したりＴＳＩから搬送
するために使用される伝送路もしくはデータ・バスが必
要である。規模の大きな電話交換システムでは、物理的
な制約からそのＴＳＩ機能を、それが不可能ではないに
しても、単一の合理的な大きさの印刷回路板またはモジ
ュール上で構築することが困難である。ＴＳＩを履行す
るために独立した個々のモジュールを使用すると、高い
クロック速度で遭遇する送信の困難が更に悪化される。
システムでは、そのシステムで使用されるＴＳＩに実質
的な負担が掛かっている。ＴＳＩによって同時に処理す
ることができるタイム・スロットの数によって、その交
換設備で処理することができる加入者の最大数が制限さ
れる。例えば、１５，０００呼の最大容量を持つ交換設
備では、一つの出力チャネルと一つの入力チャネルと
が、各々、二重化相互通話を支援するために必要である
から、３０，０００個のタイム・スロットの同時割当て
を処理することができる対応のＴＳＩが必要であろう。
この交換システムの全般に亘る遅延を最小にするには、
極めて高いクロック速度でＴＳＩを実行することが望ま
しい。しかし、高いクロック速度での信号の送信には、
タイム・スロットをＴＳＩへ搬送したりＴＳＩから搬送
するために使用される伝送路もしくはデータ・バスが必
要である。規模の大きな電話交換システムでは、物理的
な制約からそのＴＳＩ機能を、それが不可能ではないに
しても、単一の合理的な大きさの印刷回路板またはモジ
ュール上で構築することが困難である。ＴＳＩを履行す
るために独立した個々のモジュールを使用すると、高い
クロック速度で遭遇する送信の困難が更に悪化される。
【０００６】多数のタイム・スロットを処理することが
できる従来のＴＳＩ設備は、これまで、入力タイム・ス
ロット情報及び出力タイム・スロット情報が単一バスか
または独立した入力バス及び出力バスかの何れかを通じ
て並列に各モジュールと通信される、独立した各モジュ
ールとして構築されてきている。このような方法は、こ
れまで一般的にはうまく行っていたが、容量の増大化に
対する要求及びその結果としてのクロック速度の高速化
及びデータの高速伝送能力に対する要望によって問題が
提起されている。並列的なバス接続が高速データ送信の
ために使用されるとき、特に上記並列バスによってサー
ビスを受けるモジュールの数を変更することができると
きには、伝送路反射のような望ましくない送信問題を最
小にすることは困難である。拡張性のあるシステムで
は、ＴＳＩモジュールを追加するか取り除くことによっ
て、並列バスがインピーダンス変化を受けるようにな
る。バスに接続されているモジュールの数が増大するに
つれて、それらモジュールによって呈される容量性負荷
が増大し、そのバスを駆動することが更に困難になる。
並列バスによって配信されるデータの再同期に備えるた
めに、広い融通性を持つ多数の記憶装置が必要になると
思われる。従って、これらの困難を最小化できる改善さ
れたＴＳＩが求められている。
できる従来のＴＳＩ設備は、これまで、入力タイム・ス
ロット情報及び出力タイム・スロット情報が単一バスか
または独立した入力バス及び出力バスかの何れかを通じ
て並列に各モジュールと通信される、独立した各モジュ
ールとして構築されてきている。このような方法は、こ
れまで一般的にはうまく行っていたが、容量の増大化に
対する要求及びその結果としてのクロック速度の高速化
及びデータの高速伝送能力に対する要望によって問題が
提起されている。並列的なバス接続が高速データ送信の
ために使用されるとき、特に上記並列バスによってサー
ビスを受けるモジュールの数を変更することができると
きには、伝送路反射のような望ましくない送信問題を最
小にすることは困難である。拡張性のあるシステムで
は、ＴＳＩモジュールを追加するか取り除くことによっ
て、並列バスがインピーダンス変化を受けるようにな
る。バスに接続されているモジュールの数が増大するに
つれて、それらモジュールによって呈される容量性負荷
が増大し、そのバスを駆動することが更に困難になる。
並列バスによって配信されるデータの再同期に備えるた
めに、広い融通性を持つ多数の記憶装置が必要になると
思われる。従って、これらの困難を最小化できる改善さ
れたＴＳＩが求められている。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
ＴＳＩモジュールを相互接続する改善された送信技術を
提供することによって上記問題を最小化することができ
る。この送信技術では、全タイム・スロット情報を搬送
する送信チャネル（データ・バス）により、各ＴＳＩモ
ジュールが直列にリンクされる。タイム・スロット情報
は、各ＴＳＩモジュールが上記情報を受信し、記憶し、
続いて次段のＴＳＩモジュールへ送信するディジー・チ
ェーン技術で、この送信チャネルを通じて送信される。
ＴＳＩモジュールを相互接続する改善された送信技術を
提供することによって上記問題を最小化することができ
る。この送信技術では、全タイム・スロット情報を搬送
する送信チャネル（データ・バス）により、各ＴＳＩモ
ジュールが直列にリンクされる。タイム・スロット情報
は、各ＴＳＩモジュールが上記情報を受信し、記憶し、
続いて次段のＴＳＩモジュールへ送信するディジー・チ
ェーン技術で、この送信チャネルを通じて送信される。
【０００８】
【作用】本発明による技術によれば、従来技術の並列バ
ス・データ配信技術で遭遇する上記困難が最小化され
る。各ＴＳＩモジュールが単に一個の他のＴＳＩモジュ
ールしか駆動する必要がないので、不所望な伝送路反射
及び負荷変動が最小化される。好ましくは各ＴＳＩモジ
ュールに全タイム・スロット情報が記憶されるので、各
ＴＳＩモジュール上の各タイム・スロットの再同期は、
融通性の広いバッファを必要とすることなく達成され
る。各フレームのタイム・スロット情報がモジュールか
らモジュールへ順次連続的に送信されるので、独立した
各終端宛て先への出力タイム・スロットの送信が、各Ｔ
ＳＩモジュールから関連する各送信リンクを介して並列
で行われる。
ス・データ配信技術で遭遇する上記困難が最小化され
る。各ＴＳＩモジュールが単に一個の他のＴＳＩモジュ
ールしか駆動する必要がないので、不所望な伝送路反射
及び負荷変動が最小化される。好ましくは各ＴＳＩモジ
ュールに全タイム・スロット情報が記憶されるので、各
ＴＳＩモジュール上の各タイム・スロットの再同期は、
融通性の広いバッファを必要とすることなく達成され
る。各フレームのタイム・スロット情報がモジュールか
らモジュールへ順次連続的に送信されるので、独立した
各終端宛て先への出力タイム・スロットの送信が、各Ｔ
ＳＩモジュールから関連する各送信リンクを介して並列
で行われる。
【０００９】
【実施例】本発明によるタイム・スロット交換装置（ｔ
ｉｍｅ ｓｌｏｔ ｉｎｔｅｒｃｈａｎｇｅｒ；ＴＳＩ）
の一実施例を、以下、電話交換の環境に適用して説明す
る。このＴＳＩはそのような用途に特に適合するが、こ
れはまたタイム・スロット交換を使用するどのようなＴ
ＳＩシステムにも適合することが分かるであろう。
ｉｍｅ ｓｌｏｔ ｉｎｔｅｒｃｈａｎｇｅｒ；ＴＳＩ）
の一実施例を、以下、電話交換の環境に適用して説明す
る。このＴＳＩはそのような用途に特に適合するが、こ
れはまたタイム・スロット交換を使用するどのようなＴ
ＳＩシステムにも適合することが分かるであろう。
【００１０】図１は本発明の一実施例が組み入れられて
いる電話交換システムのブロック・ダイヤグラムを示
す。交換制御装置２０は通信リンク２２によってＴＳＩ
２４へ接続されている。このＴＳＩ２４は交換制御装置
２０から受信される通信によって制御され、入力タイム
・スロットと対応する各出力タイム・スロットを接続す
る交換装置として機能する。複数個のインタフェース装
置２６が通信チャネル２８によってＴＳＩ２４へ接続さ
れている。これらのインタフェース装置２６は、データ
・チャネル３０とＴＳＩ２４との間で、データの伸張ま
たは多重化を行う。図１中の破線は、この交換システム
が、相当する組数のこれらエレメントを使用することに
よって拡張可能であることを表している。
いる電話交換システムのブロック・ダイヤグラムを示
す。交換制御装置２０は通信リンク２２によってＴＳＩ
２４へ接続されている。このＴＳＩ２４は交換制御装置
２０から受信される通信によって制御され、入力タイム
・スロットと対応する各出力タイム・スロットを接続す
る交換装置として機能する。複数個のインタフェース装
置２６が通信チャネル２８によってＴＳＩ２４へ接続さ
れている。これらのインタフェース装置２６は、データ
・チャネル３０とＴＳＩ２４との間で、データの伸張ま
たは多重化を行う。図１中の破線は、この交換システム
が、相当する組数のこれらエレメントを使用することに
よって拡張可能であることを表している。
【００１１】図２は本発明によるＴＳＩ２４の一実施例
を示している。複数個のＴＳＩモジュール３２は、互い
に機能及び動作が同等で物理的に独立しているモジュー
ルまたは印刷配線板を表している。図示の実施例では、
１０個のＴＳＩモジュールＴＳＩ０乃至ＴＳＩ９が完結
したＴＳＩ設備を提供するために使用されている。各Ｔ
ＳＩモジュール３２は、それらモジュールを互いに接続
し、且つ、通信チャネル２８を介してインタフェース装
置２６とも相互に接続するバック・プレーン３４へ結合
されている。クロック発生器３５及び同期発生器３６
は、上記各ＴＳＩモジュール３２及び直並列変換器３８
へクロック情報及び同期情報を供する。これらクロック
発生器３５及び同期発生器３６はまた、交換制御装置２
０へも結合されており、これらクロック発生器３５及び
同期発生器３６によって交換制御装置２０とＴＳＩモジ
ュール３２との間のクロック及び同期が取られる。上記
直並列変換器３８は、交換制御装置２０と各ＴＳＩモジ
ュール３２との間にデータ通信チャネルを供している。
交換制御装置２０は制御バス５２を介してＴＳＩモジュ
ール３２へ命令を与えて、以下で述べるような、入出力
タイム・スロット相関及びＴＳＩモジュール３２の他の
機能を制御する。ここで使用されるバスは、全ての形態
の通信路を意味する。
を示している。複数個のＴＳＩモジュール３２は、互い
に機能及び動作が同等で物理的に独立しているモジュー
ルまたは印刷配線板を表している。図示の実施例では、
１０個のＴＳＩモジュールＴＳＩ０乃至ＴＳＩ９が完結
したＴＳＩ設備を提供するために使用されている。各Ｔ
ＳＩモジュール３２は、それらモジュールを互いに接続
し、且つ、通信チャネル２８を介してインタフェース装
置２６とも相互に接続するバック・プレーン３４へ結合
されている。クロック発生器３５及び同期発生器３６
は、上記各ＴＳＩモジュール３２及び直並列変換器３８
へクロック情報及び同期情報を供する。これらクロック
発生器３５及び同期発生器３６はまた、交換制御装置２
０へも結合されており、これらクロック発生器３５及び
同期発生器３６によって交換制御装置２０とＴＳＩモジ
ュール３２との間のクロック及び同期が取られる。上記
直並列変換器３８は、交換制御装置２０と各ＴＳＩモジ
ュール３２との間にデータ通信チャネルを供している。
交換制御装置２０は制御バス５２を介してＴＳＩモジュ
ール３２へ命令を与えて、以下で述べるような、入出力
タイム・スロット相関及びＴＳＩモジュール３２の他の
機能を制御する。ここで使用されるバスは、全ての形態
の通信路を意味する。
【００１２】各ＴＳＩモジュール３２と他の装置との間
には、バック・プレーン３４を介して複数の通信チャネ
ルが存在している。双方向入出力（Ｉｎｐｕｔ／Ｏｕｔ
ｐｕｔ；ＩＯ）チャネル４０は、外部信号源から通信チ
ャネル２８及びバック・プレーン３４を介して伝送され
る入力データをＴＳＩモジュール３２へ結合する。ＩＯ
チャネル４０はまた、通信チャネル２８及びバック・プ
レーン３４を介してＴＳＩモジュール３２から外部信号
源へ送信される出力データを搬送する。この出力データ
はＴＳＩモジュール３２に記憶されている入力タイム・
スロット情報のうちの選択された情報に包含されている
情報から抽出される。通信チャネル４２は、各ＴＳＩモ
ジュール３２と上記クロック発生器３５及び同期発生器
３６との間にクロック情報及び同期情報を結合してい
る。
には、バック・プレーン３４を介して複数の通信チャネ
ルが存在している。双方向入出力（Ｉｎｐｕｔ／Ｏｕｔ
ｐｕｔ；ＩＯ）チャネル４０は、外部信号源から通信チ
ャネル２８及びバック・プレーン３４を介して伝送され
る入力データをＴＳＩモジュール３２へ結合する。ＩＯ
チャネル４０はまた、通信チャネル２８及びバック・プ
レーン３４を介してＴＳＩモジュール３２から外部信号
源へ送信される出力データを搬送する。この出力データ
はＴＳＩモジュール３２に記憶されている入力タイム・
スロット情報のうちの選択された情報に包含されている
情報から抽出される。通信チャネル４２は、各ＴＳＩモ
ジュール３２と上記クロック発生器３５及び同期発生器
３６との間にクロック情報及び同期情報を結合してい
る。
【００１３】ＩＯチャネル４０上の各ＴＳＩモジュール
３２によって受信された入力データは、入力タイム・ス
ロット・データ（Ｉｎｂｏｕｎｄ Ｓｌｏｔ Ｄａｔａ；
ＩＳＤ）としてチャネル４４上へ再配信され、且つ、入
力データ・バス４６上で混合されて並列フレームの入力
タイム・スロット情報を形成する。従って、入力データ
・バス４６には、各ＴＳＩフレームの間に上記各ＴＳＩ
モジュール３２によって受信された上記並列フレームの
入力データが全て包含されている。一個のＴＳＩフレー
ムは、一フレームの入力データをＩＯチャネル４０を介
して受信し、且つ、対応するフレームの出力データをＩ
Ｏチャネル４０を通じて送信する時間間隔を持ってい
る。入力データ・バス４６からの入力フレームに包含さ
れている情報は、一個のＴＳＩクロック周期の間に、Ｔ
ＳＩ０に記憶され、出力データ・バス４８を介して次段
の隣接モジュール（ＴＳＩ１）へ再送信される。一個の
ＴＳＩクロック周期は、一組のフレームの入力データを
入力データ・バス４６を介して受信する時間である。こ
のクロック周期はまた、一組のフレームの入力データを
出力データ・バス４８を介して再送信する時間でもあ
る。従って、一ＴＳＩフレームの間に受信された全入力
データが、入力データ・バス４６を介して各ＴＳＩモジ
ュール３２に順次連続的に受信されて各ＴＳＩモジュー
ル３２中の記憶装置４９に記憶され、出力データ・バス
４８を介して次段の隣接ＴＳＩモジュール３２へ送信さ
れる。このように、各ＴＳＩモジュール３２が、その情
報をディジー・チェーン技法で次段の隣接ＴＳＩモジュ
ール３２へ再送信する。図示の実施例における最後部の
モジュールであるＴＳＩモジュールＴＳＩ９は、その情
報を更に再送信する必要性を持たないことが明きらかで
あろう。しかし、各ＴＳＩモジュール３２の製造を標準
化し、且つ、更なる拡張性に便宜を供するために、出力
データ・バス４８は、例えバック・プレーン３４ではこ
の出力データ・バス４８上の情報の転送が利用されない
としても、ＴＳＩモジュールＴＳＩ９によって元のバッ
ク・プレーン３４へ経路選択される。
３２によって受信された入力データは、入力タイム・ス
ロット・データ（Ｉｎｂｏｕｎｄ Ｓｌｏｔ Ｄａｔａ；
ＩＳＤ）としてチャネル４４上へ再配信され、且つ、入
力データ・バス４６上で混合されて並列フレームの入力
タイム・スロット情報を形成する。従って、入力データ
・バス４６には、各ＴＳＩフレームの間に上記各ＴＳＩ
モジュール３２によって受信された上記並列フレームの
入力データが全て包含されている。一個のＴＳＩフレー
ムは、一フレームの入力データをＩＯチャネル４０を介
して受信し、且つ、対応するフレームの出力データをＩ
Ｏチャネル４０を通じて送信する時間間隔を持ってい
る。入力データ・バス４６からの入力フレームに包含さ
れている情報は、一個のＴＳＩクロック周期の間に、Ｔ
ＳＩ０に記憶され、出力データ・バス４８を介して次段
の隣接モジュール（ＴＳＩ１）へ再送信される。一個の
ＴＳＩクロック周期は、一組のフレームの入力データを
入力データ・バス４６を介して受信する時間である。こ
のクロック周期はまた、一組のフレームの入力データを
出力データ・バス４８を介して再送信する時間でもあ
る。従って、一ＴＳＩフレームの間に受信された全入力
データが、入力データ・バス４６を介して各ＴＳＩモジ
ュール３２に順次連続的に受信されて各ＴＳＩモジュー
ル３２中の記憶装置４９に記憶され、出力データ・バス
４８を介して次段の隣接ＴＳＩモジュール３２へ送信さ
れる。このように、各ＴＳＩモジュール３２が、その情
報をディジー・チェーン技法で次段の隣接ＴＳＩモジュ
ール３２へ再送信する。図示の実施例における最後部の
モジュールであるＴＳＩモジュールＴＳＩ９は、その情
報を更に再送信する必要性を持たないことが明きらかで
あろう。しかし、各ＴＳＩモジュール３２の製造を標準
化し、且つ、更なる拡張性に便宜を供するために、出力
データ・バス４８は、例えバック・プレーン３４ではこ
の出力データ・バス４８上の情報の転送が利用されない
としても、ＴＳＩモジュールＴＳＩ９によって元のバッ
ク・プレーン３４へ経路選択される。
【００１４】出力タイム・スロット・データ（Ｏｕｔｂ
ｏｕｎｄ Ｓｌｏｔ Ｄａｔａ；ＯＳＤ）は、チャネル即
ちバス５０によって搬送される。このＯＳＤは各ＴＳＩ
モジュール３２中に記憶されている選択された入力タイ
ム・スロット情報から成る。この入力タイム・スロット
情報の選択は、入力タイム・スロットを出力タイム・ス
ロットへ切り換える技法として機能する。各ＴＳＩモジ
ュール３２は一ＴＳＩフレームの間に全入力タイム・ス
ロットを記憶するので、上記ＯＳＤは上記各入力タイム
・スロットのうちの何れであろうとその中に包含されて
いる情報と対応する出力タイム・スロット情報を搬送す
ることができる。以下で更に詳細に説明されるように、
上記ＯＳＤは各ＴＳＩモジュール３２上の制御ランダム
・アクセス・メモリ（Ｃｏｎｔｒｏｌ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ；ＣＲＡＭ）によって判定さ
れる。このＣＲＡＭは、制御バス５２上の直並列変換器
３８によって交換制御装置２０から各ＴＳＩモジュール
３２上の各ＣＲＡＭへ送信される制御情報を記憶してい
る。
ｏｕｎｄ Ｓｌｏｔ Ｄａｔａ；ＯＳＤ）は、チャネル即
ちバス５０によって搬送される。このＯＳＤは各ＴＳＩ
モジュール３２中に記憶されている選択された入力タイ
ム・スロット情報から成る。この入力タイム・スロット
情報の選択は、入力タイム・スロットを出力タイム・ス
ロットへ切り換える技法として機能する。各ＴＳＩモジ
ュール３２は一ＴＳＩフレームの間に全入力タイム・ス
ロットを記憶するので、上記ＯＳＤは上記各入力タイム
・スロットのうちの何れであろうとその中に包含されて
いる情報と対応する出力タイム・スロット情報を搬送す
ることができる。以下で更に詳細に説明されるように、
上記ＯＳＤは各ＴＳＩモジュール３２上の制御ランダム
・アクセス・メモリ（Ｃｏｎｔｒｏｌ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ；ＣＲＡＭ）によって判定さ
れる。このＣＲＡＭは、制御バス５２上の直並列変換器
３８によって交換制御装置２０から各ＴＳＩモジュール
３２上の各ＣＲＡＭへ送信される制御情報を記憶してい
る。
【００１５】ＴＳＩモジュール３２の数が増加するにつ
れて、ＴＳＩ０からＴＳＩ９へ配信されるべき入力デー
タに関する伝播遅延が増大することとなろう。各ＴＳＩ
モジュール３２によって、少なくとも一個のＴＳＩクロ
ック周期分の遅延が導入される。しかし、タイミングを
考慮するために、入力データ・バス４６上のタイム・ス
ロット・データを受信するための遅延及びそのタイム・
スロット・データを出力データ・バス４８を介して次段
のＴＳＩモジュール３２へ送信するための遅延のような
別のＴＳＩクロック周期の遅延を導入することが望まし
いことであろう。データは外部信号源からＩＯチャネル
４０を介して各ＴＳＩモジュール３２によりフレーム同
期して受信される。同様に、出力データは、各ＴＳＩモ
ジュール３２によってＩＯチャネル４０を通じて外部装
置へフレーム同期して送信されることが望ましい。ディ
ジー・チェーン技法によって遅延が導入されているの
で、ＴＳＩ０に対するＴＳＩモジュール３２の位置に関
してＩＯチャネル４０を通じて送信されるべき出力デー
タを各ＴＳＩモジュール３２で再同期することが望まし
い。一個のＴＳＩモジュールにつき二個のＴＳＩクロッ
ク・モジュールが使用されている場合には、ＴＳＩ０と
ＴＳＩ９との間の上記ディジー・チェーン・データ送信
に伴う遅延を補償するために、ＴＳＩ０によってＴＳＩ
クロック周期の１８（２×（Ｎ − １））倍の最大・送
信再同期遅延が導入される。但し、ＮはＴＳＩモジュー
ル３２の数である。個々のＴＳＩモジュール３２は、別
のＴＳＩクロック周期に入力データ・バス４６及び出力
データ・バス４８を通じて入力タイム・スロット・デー
タを受信するが、各ＴＳＩモジュール３２は出力データ
をフレーム同期状態でＩＯチャネル４０を通じて送信す
ることが好ましい。
れて、ＴＳＩ０からＴＳＩ９へ配信されるべき入力デー
タに関する伝播遅延が増大することとなろう。各ＴＳＩ
モジュール３２によって、少なくとも一個のＴＳＩクロ
ック周期分の遅延が導入される。しかし、タイミングを
考慮するために、入力データ・バス４６上のタイム・ス
ロット・データを受信するための遅延及びそのタイム・
スロット・データを出力データ・バス４８を介して次段
のＴＳＩモジュール３２へ送信するための遅延のような
別のＴＳＩクロック周期の遅延を導入することが望まし
いことであろう。データは外部信号源からＩＯチャネル
４０を介して各ＴＳＩモジュール３２によりフレーム同
期して受信される。同様に、出力データは、各ＴＳＩモ
ジュール３２によってＩＯチャネル４０を通じて外部装
置へフレーム同期して送信されることが望ましい。ディ
ジー・チェーン技法によって遅延が導入されているの
で、ＴＳＩ０に対するＴＳＩモジュール３２の位置に関
してＩＯチャネル４０を通じて送信されるべき出力デー
タを各ＴＳＩモジュール３２で再同期することが望まし
い。一個のＴＳＩモジュールにつき二個のＴＳＩクロッ
ク・モジュールが使用されている場合には、ＴＳＩ０と
ＴＳＩ９との間の上記ディジー・チェーン・データ送信
に伴う遅延を補償するために、ＴＳＩ０によってＴＳＩ
クロック周期の１８（２×（Ｎ − １））倍の最大・送
信再同期遅延が導入される。但し、ＮはＴＳＩモジュー
ル３２の数である。個々のＴＳＩモジュール３２は、別
のＴＳＩクロック周期に入力データ・バス４６及び出力
データ・バス４８を通じて入力タイム・スロット・デー
タを受信するが、各ＴＳＩモジュール３２は出力データ
をフレーム同期状態でＩＯチャネル４０を通じて送信す
ることが好ましい。
【００１６】図３は本発明の一実施例におけるＴＳＩモ
ジュール３２のブロック・ダイヤグラムである。インタ
フェース・モジュールＩＦ０乃至ＩＦ３は、８対の二重
化通信チャネルのうちの４対、即ち、ＴＳＩリンク０-
０，０-１；１-０，１-１；２-０，２-１；３-０，３-
１を、４個の入力タイム・スロット・データ（ＩＳＤ）
チャネル及び４個の出力タイム・スロット・データ回線
ＯＳＤ０乃至ＯＳＤ３へ選択的にリンクする。各インタ
フェース・モジュールはデータの２対１のファン・イン
／ファン・アウトを可能にするマルチプレクサとして機
能し、交換制御装置２０により制御バス５２を通じて伝
送される指令によって制御される。
ジュール３２のブロック・ダイヤグラムである。インタ
フェース・モジュールＩＦ０乃至ＩＦ３は、８対の二重
化通信チャネルのうちの４対、即ち、ＴＳＩリンク０-
０，０-１；１-０，１-１；２-０，２-１；３-０，３-
１を、４個の入力タイム・スロット・データ（ＩＳＤ）
チャネル及び４個の出力タイム・スロット・データ回線
ＯＳＤ０乃至ＯＳＤ３へ選択的にリンクする。各インタ
フェース・モジュールはデータの２対１のファン・イン
／ファン・アウトを可能にするマルチプレクサとして機
能し、交換制御装置２０により制御バス５２を通じて伝
送される指令によって制御される。
【００１７】制御ランダム・アクセス・メモリ・ユニッ
トＣＲＡＭ０乃至ＣＲＡＭ３は交換制御装置２０から制
御バス５２を介して送信される制御（指令）データを受
信して記憶する。各ＣＲＡＭはバス５４によってスタチ
ック・ランダム・アクセス・メモリ・ユニットＳＲＡＭ
０乃至ＳＲＡＭ９と関連するアドレス線及びチップ選択
線へ接続されている。一個のＴＳＩフレーム内の各入力
タイム・スロットは個々の予め定められているメモリ・
アドレスでＳＲＡＭ０乃至ＳＲＡＭ９に記憶される。各
ＣＲＡＭは各ＳＲＡＭ中の各メモリ位置をアドレスする
ことが可能である。このアクセス能力は、出力タイム・
スロットの間に送信を行うために一個の入力タイム・ス
ロットと対応する情報を選択するために使用される。
トＣＲＡＭ０乃至ＣＲＡＭ３は交換制御装置２０から制
御バス５２を介して送信される制御（指令）データを受
信して記憶する。各ＣＲＡＭはバス５４によってスタチ
ック・ランダム・アクセス・メモリ・ユニットＳＲＡＭ
０乃至ＳＲＡＭ９と関連するアドレス線及びチップ選択
線へ接続されている。一個のＴＳＩフレーム内の各入力
タイム・スロットは個々の予め定められているメモリ・
アドレスでＳＲＡＭ０乃至ＳＲＡＭ９に記憶される。各
ＣＲＡＭは各ＳＲＡＭ中の各メモリ位置をアドレスする
ことが可能である。このアクセス能力は、出力タイム・
スロットの間に送信を行うために一個の入力タイム・ス
ロットと対応する情報を選択するために使用される。
【００１８】各ＣＲＡＭはまた、チャネル５６によって
対応する振幅制御用リード・オンリー・メモリＡＲＯＭ
０乃至ＡＲＯＭ３へ接続されている。各ＡＲＯＭは検索
テーブルとして機能し、ＳＲＡＭから選択された情報を
出力データとして再送信する前に調節するために使用さ
れる。ＡＲＯＭのアドレス指定はＳＲＡＭ内の記憶位置
から回復されるＰＣＭデータ及び対応するＣＲＡＭから
チャネル５６を通じてそのＡＲＯＭへ伝送される制御デ
ータに依存する。そのＡＲＯＭによるチャネル６１上へ
出力されたデータは、増加した振幅、そのままの振幅、
或いは減少した振幅を持つ、そのＳＲＡＭから受信され
たＰＣＭデータを表す。各ＣＲＡＭは、対応するＡＲＯ
Ｍへ、減衰及び増幅の何れが実行されるべきであるかの
判定、及び、もしその判定が行われた場合にその量の判
定を行う制御情報を供する。各ＣＲＡＭはチャネル５８
によって対応するセレクタＳＥＬ０乃至ＳＥＬ３へ接続
されている。一つのＣＲＡＭからチャネル５８を介して
伝送される選択指令に応答して、各セレクタＳＥＬ０乃
至ＳＥＬ３が上記ＳＲＡＭのうちの一つを選択し、その
選択されたＳＲＡＭ内のアドレス位置に記憶されている
情報を、そのセレクタＳＥＬ０乃至ＳＥＬ３のチャネル
６０上の出力として結合する。
対応する振幅制御用リード・オンリー・メモリＡＲＯＭ
０乃至ＡＲＯＭ３へ接続されている。各ＡＲＯＭは検索
テーブルとして機能し、ＳＲＡＭから選択された情報を
出力データとして再送信する前に調節するために使用さ
れる。ＡＲＯＭのアドレス指定はＳＲＡＭ内の記憶位置
から回復されるＰＣＭデータ及び対応するＣＲＡＭから
チャネル５６を通じてそのＡＲＯＭへ伝送される制御デ
ータに依存する。そのＡＲＯＭによるチャネル６１上へ
出力されたデータは、増加した振幅、そのままの振幅、
或いは減少した振幅を持つ、そのＳＲＡＭから受信され
たＰＣＭデータを表す。各ＣＲＡＭは、対応するＡＲＯ
Ｍへ、減衰及び増幅の何れが実行されるべきであるかの
判定、及び、もしその判定が行われた場合にその量の判
定を行う制御情報を供する。各ＣＲＡＭはチャネル５８
によって対応するセレクタＳＥＬ０乃至ＳＥＬ３へ接続
されている。一つのＣＲＡＭからチャネル５８を介して
伝送される選択指令に応答して、各セレクタＳＥＬ０乃
至ＳＥＬ３が上記ＳＲＡＭのうちの一つを選択し、その
選択されたＳＲＡＭ内のアドレス位置に記憶されている
情報を、そのセレクタＳＥＬ０乃至ＳＥＬ３のチャネル
６０上の出力として結合する。
【００１９】入力データ・バス４６は各ＳＲＡＭへ結合
されており、各ＴＳＩモジュールに対して４個のバス化
ら成っている。従って、図示の実施例では、入力データ
・バス４６は４０（即ち、４×１０）個の個別バスを有
することとなり、各バスが一個のＴＳＩフレームの間に
一フレームの入力タイム・スロット・データを搬送す
る。各ＳＲＡＭへ結合されている出力データ・バス４８
もまた同様に構成されており、それらのＳＲＡＭ中に記
憶されている情報を次段のＴＳＩモジュールへ搬送す
る。従って、ＳＲＡＭ０乃至ＳＲＡＭ９は総計４０フレ
ームの情報を記憶しなければならない。各ＳＲＡＭ及び
ＣＲＡＭの編成は以下で説明される。理解し易くするた
めに、図３にはクロック信号の図示を省略してある。し
かし、当業者であれば、図３に図示されている各エレメ
ントへクロック信号が配信されていることが分かるであ
ろう。
されており、各ＴＳＩモジュールに対して４個のバス化
ら成っている。従って、図示の実施例では、入力データ
・バス４６は４０（即ち、４×１０）個の個別バスを有
することとなり、各バスが一個のＴＳＩフレームの間に
一フレームの入力タイム・スロット・データを搬送す
る。各ＳＲＡＭへ結合されている出力データ・バス４８
もまた同様に構成されており、それらのＳＲＡＭ中に記
憶されている情報を次段のＴＳＩモジュールへ搬送す
る。従って、ＳＲＡＭ０乃至ＳＲＡＭ９は総計４０フレ
ームの情報を記憶しなければならない。各ＳＲＡＭ及び
ＣＲＡＭの編成は以下で説明される。理解し易くするた
めに、図３にはクロック信号の図示を省略してある。し
かし、当業者であれば、図３に図示されている各エレメ
ントへクロック信号が配信されていることが分かるであ
ろう。
【００２０】図４は入力データ及び出力データのフレー
ム構成例６３のフォーマット・ダイヤグラムを示してい
る。各ＴＳＩモジュール３２上の４個のインタフェース
・モジュールの各々が一個のＴＳＩフレームの間に一フ
レーム６３のデータを受信または送信する。図示の実施
例によれば、各ＴＳＩフレームは４０（即ち、１０×
４）個のそのようなデータ・フレームから成る。各ＴＳ
Ｉモジュール３２上の入力データ・バス４６及び出力デ
ータ・バス４８は、各ＴＳＩクロック周期の間に４０フ
レームのデータを搬送する。各データ・フレームは３２
個のブロック、即ち、ブロック０乃至ブロック３１から
成る。各ブロックは、付加バイト（ｏｖｅｒｈｅａｄ
ｂｙｔｅ）０及び１、２４バイトの各バイトが一個のタ
イム・スロット中に符号化されている音声サンプルと対
応するＰＣＭデータＰ０乃至Ｐ２３、及び、６バイトの
信号通信用データ（ｓｉｇｎａｌｉｎｇ ｄａｔａ）Ｓ
０乃至Ｓ５から成る。それらＰＣＭバイトの各々は、８
個の２進符号化ビット０乃至７から成る。上記各信号通
信用バイト（ｓｉｇｎａｌｉｎｇ ｂｙｔｅ）及び各付
加バイトは、当業者に知られているように、データ通信
のフロー、同期、誤り検出、及びその他の情報を、この
ＴＳＩ設備を使用しているシステムの設計パラメータ及
び環境に従って制御するために使用される。図示の実施
例では、各データ・フレームが、７６８（即ち、３２×
２４）個の、各々が代表的には音声伝送を一方の相手方
から他方の相手方へ搬送する個々のタイム・スロットを
支援している。
ム構成例６３のフォーマット・ダイヤグラムを示してい
る。各ＴＳＩモジュール３２上の４個のインタフェース
・モジュールの各々が一個のＴＳＩフレームの間に一フ
レーム６３のデータを受信または送信する。図示の実施
例によれば、各ＴＳＩフレームは４０（即ち、１０×
４）個のそのようなデータ・フレームから成る。各ＴＳ
Ｉモジュール３２上の入力データ・バス４６及び出力デ
ータ・バス４８は、各ＴＳＩクロック周期の間に４０フ
レームのデータを搬送する。各データ・フレームは３２
個のブロック、即ち、ブロック０乃至ブロック３１から
成る。各ブロックは、付加バイト（ｏｖｅｒｈｅａｄ
ｂｙｔｅ）０及び１、２４バイトの各バイトが一個のタ
イム・スロット中に符号化されている音声サンプルと対
応するＰＣＭデータＰ０乃至Ｐ２３、及び、６バイトの
信号通信用データ（ｓｉｇｎａｌｉｎｇ ｄａｔａ）Ｓ
０乃至Ｓ５から成る。それらＰＣＭバイトの各々は、８
個の２進符号化ビット０乃至７から成る。上記各信号通
信用バイト（ｓｉｇｎａｌｉｎｇ ｂｙｔｅ）及び各付
加バイトは、当業者に知られているように、データ通信
のフロー、同期、誤り検出、及びその他の情報を、この
ＴＳＩ設備を使用しているシステムの設計パラメータ及
び環境に従って制御するために使用される。図示の実施
例では、各データ・フレームが、７６８（即ち、３２×
２４）個の、各々が代表的には音声伝送を一方の相手方
から他方の相手方へ搬送する個々のタイム・スロットを
支援している。
【００２１】図５は、タイム・スロット情報の記憶の視
覚化を容易にするために、図３に示されるようなＳＲＡ
Ｍを表す図である。その記憶要求を均等に配信するため
に、１０個のＳＲＡＭの各々が４フレームの入力タイム
・スロット・データ、即ち、３０７２（即ち、４×７６
８）個のタイム・スロット・データを第一セクション６
２に記憶する。各ＳＲＡＭは、各々が４フレームのタイ
ム・スロット・データを記憶することができる第一セク
ション６２及び第二複製セクション６４を有するように
視覚化することができる。第二複製セクション６４は、
従来の技術で知られている二重バッファリング技法が使
用される場合にのみ必要とされる。この二重バッファリ
ングには、二個の連続するＴＳＩフレームのデータの記
憶装置が必要であり、その結果、新たな情報を伴う一方
のセクションのデータの書き込みが行われる一方で、他
方のセクションのデータの読み出しが行われる。各ＳＲ
ＡＭは更に、並列する各々が一フレームのタイム・スロ
ット・データを記憶する各メモリ・カラム６６、６８、
７０、及び７２に分割されているように視覚化すること
ができる。一個のセクションの各カラムには７６８バイ
トの情報を収容する７６８個のメモリ・ローが包含され
ている。各ＳＲＡＭに記憶されているタイム・スロット
情報の各バイトは、個々にアドレスすることが可能であ
る。このことによって、出力タイム・スロットを上記各
入力タイム・スロットの何れかに関連付けることが可能
であり、その結果、先のタイム・スロット割当てによっ
て、実行可能な残るタイム・スロットの割当てが制限さ
れない非ブロック化ＴＳＩ機能が与えられている。もし
二重バッファリング技法が使用されない場合は、各ＳＲ
ＡＭの第二複製セクション６４は不要であり、その結
果、総合的なメモリ記憶要求が二分の一に削減される。
覚化を容易にするために、図３に示されるようなＳＲＡ
Ｍを表す図である。その記憶要求を均等に配信するため
に、１０個のＳＲＡＭの各々が４フレームの入力タイム
・スロット・データ、即ち、３０７２（即ち、４×７６
８）個のタイム・スロット・データを第一セクション６
２に記憶する。各ＳＲＡＭは、各々が４フレームのタイ
ム・スロット・データを記憶することができる第一セク
ション６２及び第二複製セクション６４を有するように
視覚化することができる。第二複製セクション６４は、
従来の技術で知られている二重バッファリング技法が使
用される場合にのみ必要とされる。この二重バッファリ
ングには、二個の連続するＴＳＩフレームのデータの記
憶装置が必要であり、その結果、新たな情報を伴う一方
のセクションのデータの書き込みが行われる一方で、他
方のセクションのデータの読み出しが行われる。各ＳＲ
ＡＭは更に、並列する各々が一フレームのタイム・スロ
ット・データを記憶する各メモリ・カラム６６、６８、
７０、及び７２に分割されているように視覚化すること
ができる。一個のセクションの各カラムには７６８バイ
トの情報を収容する７６８個のメモリ・ローが包含され
ている。各ＳＲＡＭに記憶されているタイム・スロット
情報の各バイトは、個々にアドレスすることが可能であ
る。このことによって、出力タイム・スロットを上記各
入力タイム・スロットの何れかに関連付けることが可能
であり、その結果、先のタイム・スロット割当てによっ
て、実行可能な残るタイム・スロットの割当てが制限さ
れない非ブロック化ＴＳＩ機能が与えられている。もし
二重バッファリング技法が使用されない場合は、各ＳＲ
ＡＭの第二複製セクション６４は不要であり、その結
果、総合的なメモリ記憶要求が二分の一に削減される。
【００２２】一個のデータ・フレーム内の各バイトは、
図５に示されるようなＳＲＡＭの一つのカラムに順次連
続的に記憶され、その結果、タイム・スロットＴＳ０か
ら、図示の実施例におけるＴＳ７６７と対応するタイム
・スロットＴＳｍａｘに亘る記憶が得られる。これら記
憶位置の各々は、出力タイム・スロットの間にそれら記
憶位置の何れかに記憶されている情報を回復するため、
別々にアドレスすることができるので、各フレーム内の
タイム・スロット・バイトの直接逐次記憶が促進され
る。
図５に示されるようなＳＲＡＭの一つのカラムに順次連
続的に記憶され、その結果、タイム・スロットＴＳ０か
ら、図示の実施例におけるＴＳ７６７と対応するタイム
・スロットＴＳｍａｘに亘る記憶が得られる。これら記
憶位置の各々は、出力タイム・スロットの間にそれら記
憶位置の何れかに記憶されている情報を回復するため、
別々にアドレスすることができるので、各フレーム内の
タイム・スロット・バイトの直接逐次記憶が促進され
る。
【００２３】図６は、各ＣＲＡＭ内の制御語の記憶装置
を示す図である。各ＣＲＡＭは、以下で詳細に述べるよ
うに、一フレーム内の各入力タイム・スロットについて
一つの制御語を、即ち、図示の実施例では７６８個の制
御語を記憶している。各制御語は、上記各入力タイム・
スロットのうちの一つと対応する情報を包含する、上記
ＳＲＡＭのうちの一つのメモリ位置をアドレスする。上
記ＣＲＡＭは制御スロットＳ０から制御スロットＳｍａ
ｘ（本実施例ではＳ７６７）へ順次連続的に編成され、
且つ、一フレームの出力データを生成するためにＳ０か
らＳｍａｘへ順次連続的にアドレスされる。各フレーム
内の出力タイム・スロットＴＳ０乃至ＴＳ７６７は上記
ＣＲＡＭ内のＳ０乃至Ｓ７６７と対応している。各制御
語の一部分にはＳＲＡＭ内の一個のメモリ位置に対する
アドレス及び選択すべきＳＲＡＭ０乃至ＳＲＡＭ９の識
別情報が包含されている。その結果、各ＣＲＡＭに亘っ
て循環することによって、各出力タイム・スロットにつ
いて対応する入力タイム・スロットが識別される。
を示す図である。各ＣＲＡＭは、以下で詳細に述べるよ
うに、一フレーム内の各入力タイム・スロットについて
一つの制御語を、即ち、図示の実施例では７６８個の制
御語を記憶している。各制御語は、上記各入力タイム・
スロットのうちの一つと対応する情報を包含する、上記
ＳＲＡＭのうちの一つのメモリ位置をアドレスする。上
記ＣＲＡＭは制御スロットＳ０から制御スロットＳｍａ
ｘ（本実施例ではＳ７６７）へ順次連続的に編成され、
且つ、一フレームの出力データを生成するためにＳ０か
らＳｍａｘへ順次連続的にアドレスされる。各フレーム
内の出力タイム・スロットＴＳ０乃至ＴＳ７６７は上記
ＣＲＡＭ内のＳ０乃至Ｓ７６７と対応している。各制御
語の一部分にはＳＲＡＭ内の一個のメモリ位置に対する
アドレス及び選択すべきＳＲＡＭ０乃至ＳＲＡＭ９の識
別情報が包含されている。その結果、各ＣＲＡＭに亘っ
て循環することによって、各出力タイム・スロットにつ
いて対応する入力タイム・スロットが識別される。
【００２４】図７は各ＣＲＡＭで使用される各制御語に
対する代表的なフォーマットを示めしている。各制御語
は、少なくとも４個のセクション、即ち、（ａ）入力タ
イム・スロットの識別情報、（ｂ）二重バッファリング
が使用されるかどうかを判定するフラグ、（ｃ）出力タ
イム・スロットが入力タイム・スロットに記憶されてい
るデータをアクセスするのではなく所定のＰＣＭバイト
を包含しようとしているかどうかを示す識別情報、
（ｄ）出力ＰＣＭデータの振幅を制御するために対応す
るＡＲＯＭによって使用される一連のフィールドを包含
することが好ましい。
対する代表的なフォーマットを示めしている。各制御語
は、少なくとも４個のセクション、即ち、（ａ）入力タ
イム・スロットの識別情報、（ｂ）二重バッファリング
が使用されるかどうかを判定するフラグ、（ｃ）出力タ
イム・スロットが入力タイム・スロットに記憶されてい
るデータをアクセスするのではなく所定のＰＣＭバイト
を包含しようとしているかどうかを示す識別情報、
（ｄ）出力ＰＣＭデータの振幅を制御するために対応す
るＡＲＯＭによって使用される一連のフィールドを包含
することが好ましい。
【００２５】上記制御語中のタイム・スロット選択情報
には、フィールド７４、７６及び７８が包含されてい
る。フィールド７４は、各ＴＳＩモジュール３２上の４
個のＩＳＤバスと関連する１０組の４個から成るデータ
・フレームのうちの一組を識別する。入力データ・バス
４６及び出力データ・バス４８は１０組のバスから成
り、各組には、ＴＳＩフレームの間に各ＴＳＩモジュー
ル３２によって受信される４フレームのデータと対応す
る４個のバスが包含されている。各バスの組は、一個の
ＴＳＩモジュール３２と対応するので、このフィールド
７４はまた、上記各ＴＳＩモジュール３２のうちの一個
を選択するフィールドとして考えることができる。フィ
ールド７６は、フィールド７４によって識別された組の
４個のバス（フレーム）のうちの特定のバスを識別す
る。フィールド７８は、特定の入力タイム・スロット、
即ち、上記選択されたバス（フレーム）を通じて伝送さ
れる０乃至７６７を識別する。フィールド７４、７６及
び７８に包含されている実際のデータはアドレスする構
成と対応し、この結果、これらのフィールドに包含され
ている累積情報によって上記各ＳＲＡＭのうちの一つの
特定のアドレス位置が定義される。タイム・スロットの
入出力相関は交換制御装置２０からその制御バス上に受
信される、上記ＣＲＡＭ中の制御語によって制御され
る。
には、フィールド７４、７６及び７８が包含されてい
る。フィールド７４は、各ＴＳＩモジュール３２上の４
個のＩＳＤバスと関連する１０組の４個から成るデータ
・フレームのうちの一組を識別する。入力データ・バス
４６及び出力データ・バス４８は１０組のバスから成
り、各組には、ＴＳＩフレームの間に各ＴＳＩモジュー
ル３２によって受信される４フレームのデータと対応す
る４個のバスが包含されている。各バスの組は、一個の
ＴＳＩモジュール３２と対応するので、このフィールド
７４はまた、上記各ＴＳＩモジュール３２のうちの一個
を選択するフィールドとして考えることができる。フィ
ールド７６は、フィールド７４によって識別された組の
４個のバス（フレーム）のうちの特定のバスを識別す
る。フィールド７８は、特定の入力タイム・スロット、
即ち、上記選択されたバス（フレーム）を通じて伝送さ
れる０乃至７６７を識別する。フィールド７４、７６及
び７８に包含されている実際のデータはアドレスする構
成と対応し、この結果、これらのフィールドに包含され
ている累積情報によって上記各ＳＲＡＭのうちの一つの
特定のアドレス位置が定義される。タイム・スロットの
入出力相関は交換制御装置２０からその制御バス上に受
信される、上記ＣＲＡＭ中の制御語によって制御され
る。
【００２６】フィールド８０には、二重バッファリング
が使用されるべきかどうかを判定するフラグが包含され
ている。フィールド８２及び８４は、出力タイム・スロ
ットの間における、或る定義された出力値の送信と関連
する。もしフィールド８４内の固定された出力フラグが
設定されると、ＰＣＭとしてフィールド８２内に記憶さ
れている固定された出力値が、対応する入力タイム・ス
ロット中に包含されているデータに拘らず、対応する出
力タイム・スロットの間に送信される。この能力は出力
タイム・スロットが使用されていないときに送信される
べき充填データ（ｆｉｌｌ ｄａｔａ）を定義するため
に有益であり、且つ、加入者が被呼者へ押し釦ダイヤル
・トーン・デジットを入力している間における無音の送
信のような変化の無い情報を加入者へ送信するために使
用することができる。
が使用されるべきかどうかを判定するフラグが包含され
ている。フィールド８２及び８４は、出力タイム・スロ
ットの間における、或る定義された出力値の送信と関連
する。もしフィールド８４内の固定された出力フラグが
設定されると、ＰＣＭとしてフィールド８２内に記憶さ
れている固定された出力値が、対応する入力タイム・ス
ロット中に包含されているデータに拘らず、対応する出
力タイム・スロットの間に送信される。この能力は出力
タイム・スロットが使用されていないときに送信される
べき充填データ（ｆｉｌｌ ｄａｔａ）を定義するため
に有益であり、且つ、加入者が被呼者へ押し釦ダイヤル
・トーン・デジットを入力している間における無音の送
信のような変化の無い情報を加入者へ送信するために使
用することができる。
【００２７】フィールド８６、８８、９０及び９２に
は、関連するタイム・スロット中に包含されているＰＣ
Ｍデータの増幅もしくは減衰を制御する情報が含まれて
いる。フィールド８６及び８８には、入力ＰＣＭ値及び
出力ＰＣＭ値と関連するＰＣＭ抑圧の種類、即ち、μ法
則（μ ｌａｗ）抑圧であるかＡ法則（Ａ ｌａｗ）抑圧
であるかを判定するフラグが包含されている。フィール
ド９０内のフラグによって、上記ＰＣＭ語が増幅される
べきであるか減衰されるべきであるかが判定される。も
しそのＰＣＭ語が増幅または減衰されるべき場合には、
その増幅または減衰のデシベル量がフィールド９２内に
記憶されているデータに包含されている。これらのフィ
ールドに包含されている利得制御情報は、この制御語を
包含しているＣＲＡＭと関連するＡＲＯＭに対するアド
レスの一部分として使用される。各ＡＲＯＭは、送信さ
れるべき語を選択するための所定の記憶されたＰＣＭデ
ータ語の検索テーブルとして考えることができ、チャネ
ル６０からの入力ＰＣＭ語及びＣＲＡＭからのフィール
ド８６乃至９２に包含されているデータによって判定す
ることができる。
は、関連するタイム・スロット中に包含されているＰＣ
Ｍデータの増幅もしくは減衰を制御する情報が含まれて
いる。フィールド８６及び８８には、入力ＰＣＭ値及び
出力ＰＣＭ値と関連するＰＣＭ抑圧の種類、即ち、μ法
則（μ ｌａｗ）抑圧であるかＡ法則（Ａ ｌａｗ）抑圧
であるかを判定するフラグが包含されている。フィール
ド９０内のフラグによって、上記ＰＣＭ語が増幅される
べきであるか減衰されるべきであるかが判定される。も
しそのＰＣＭ語が増幅または減衰されるべき場合には、
その増幅または減衰のデシベル量がフィールド９２内に
記憶されているデータに包含されている。これらのフィ
ールドに包含されている利得制御情報は、この制御語を
包含しているＣＲＡＭと関連するＡＲＯＭに対するアド
レスの一部分として使用される。各ＡＲＯＭは、送信さ
れるべき語を選択するための所定の記憶されたＰＣＭデ
ータ語の検索テーブルとして考えることができ、チャネ
ル６０からの入力ＰＣＭ語及びＣＲＡＭからのフィール
ド８６乃至９２に包含されているデータによって判定す
ることができる。
【００２８】図８は、本発明によるタイム・スロット交
換装置が組み入れられている、５ＥＳＳ（登録標章）交
換装置のような交換システムでの電話呼の処理を表すフ
ロー・チャートである。呼開始ステップ１００から始ま
り、ステップ１０２で示されるように、電話加入者によ
って受話器が取り上げられる。ステップ１０４におい
て、この受話器が取り上げられている事象が、電話加入
者回線に接続されている回線接続装置から関連する交換
制御装置へ報じられる。ステップ１０６で示されるよう
に、この通報に応答して、交換制御装置により、その加
入者とこの交換システムに包含されているデジタル回線
終端装置（Ｄｉｇｉｔａｌ Ｓｅｒｖｉｃｅ Ｕｎｉｔ；
ＤＳＵ、図示せず）との間に上記ＴＳＩを通じて双方向
通話接続が設定される。このＤＳＵはダイヤル発信音を
伝送し、且つ、加入者からのダイヤル番号を受信するよ
うに機能する。ステップ１０８において、この例では別
のＴＳＩによってサービスを受けているものと想定され
ている被呼者へ到達するために使用される経路選択を判
定するために、上記交換制御装置で受信された各ダイヤ
ル数が解析される。続いて、ステップ１１０において、
上記交換制御装置からこの交換システム内の中央プロセ
ッサへ、被呼者への接続に対する回線タイム・スロット
割付けを達成するために探索要求が行われる。ステップ
１１２において、上記交換制御装置により、加入者と被
呼者への接続のための通信モジュール（ＣＭ）との間に
ＴＳＩを通じる双方向接続が設定される。この後は加入
者からＤＳＵへのこの初期接続は最早必要ではないの
で、このパスは断路、即ち、接続を切られる。この接続
のうち、そのＴＳＩへの入力ポートを有する加入者側部
分は、上記ＣＭへの接続のために出力タイム・スロット
への経路選択を受けることができる。このようにして、
発呼者と被呼者との間に、発呼者から伝送された通話に
対する一方の入出力タイム・スロット及び被呼者から伝
送された通話に対する他方の入出力タイム・スロットを
使用する双方向通話が確立される。この通話セッション
が終了すると、ステップ１１４で示されるようにその加
入者によって受話器が受け台へ戻される。この結果、ス
テップ１１６で示されるように、上記交換制御装置によ
り加入者と被呼者との間のＴＳＩを通じる接続が切られ
る。このようにして、それらの通話リンクと関連する入
力タイム・スロット及び出力タイム・スロットが別の割
当てのために解放される。この結果、ステップ１１８で
示されるように、本発明によるＴＳＩを通じる電話呼の
フローが終了する。
換装置が組み入れられている、５ＥＳＳ（登録標章）交
換装置のような交換システムでの電話呼の処理を表すフ
ロー・チャートである。呼開始ステップ１００から始ま
り、ステップ１０２で示されるように、電話加入者によ
って受話器が取り上げられる。ステップ１０４におい
て、この受話器が取り上げられている事象が、電話加入
者回線に接続されている回線接続装置から関連する交換
制御装置へ報じられる。ステップ１０６で示されるよう
に、この通報に応答して、交換制御装置により、その加
入者とこの交換システムに包含されているデジタル回線
終端装置（Ｄｉｇｉｔａｌ Ｓｅｒｖｉｃｅ Ｕｎｉｔ；
ＤＳＵ、図示せず）との間に上記ＴＳＩを通じて双方向
通話接続が設定される。このＤＳＵはダイヤル発信音を
伝送し、且つ、加入者からのダイヤル番号を受信するよ
うに機能する。ステップ１０８において、この例では別
のＴＳＩによってサービスを受けているものと想定され
ている被呼者へ到達するために使用される経路選択を判
定するために、上記交換制御装置で受信された各ダイヤ
ル数が解析される。続いて、ステップ１１０において、
上記交換制御装置からこの交換システム内の中央プロセ
ッサへ、被呼者への接続に対する回線タイム・スロット
割付けを達成するために探索要求が行われる。ステップ
１１２において、上記交換制御装置により、加入者と被
呼者への接続のための通信モジュール（ＣＭ）との間に
ＴＳＩを通じる双方向接続が設定される。この後は加入
者からＤＳＵへのこの初期接続は最早必要ではないの
で、このパスは断路、即ち、接続を切られる。この接続
のうち、そのＴＳＩへの入力ポートを有する加入者側部
分は、上記ＣＭへの接続のために出力タイム・スロット
への経路選択を受けることができる。このようにして、
発呼者と被呼者との間に、発呼者から伝送された通話に
対する一方の入出力タイム・スロット及び被呼者から伝
送された通話に対する他方の入出力タイム・スロットを
使用する双方向通話が確立される。この通話セッション
が終了すると、ステップ１１４で示されるようにその加
入者によって受話器が受け台へ戻される。この結果、ス
テップ１１６で示されるように、上記交換制御装置によ
り加入者と被呼者との間のＴＳＩを通じる接続が切られ
る。このようにして、それらの通話リンクと関連する入
力タイム・スロット及び出力タイム・スロットが別の割
当てのために解放される。この結果、ステップ１１８で
示されるように、本発明によるＴＳＩを通じる電話呼の
フローが終了する。
【００２９】
【発明の効果】以上説明したように、本発明によるＴＳ
Ｉの実施例によって上記で述べた利益が達成される。Ｔ
ＳＩモジュールを使用することによって、高いクロック
速度で動作することができる拡張性のあるＴＳＩ設備が
可能とされる。各ＴＳＩモジュールの間にディジー・チ
ェーン・タイム・スロット配信技術を使用することによ
って、一連のＴＳＩモジュールの最後部にＴＳＩモジュ
ールを追加したり、最後部のＴＳＩモジュールを取り除
いたりしても、モジュール間の伝送特性が変化しない。
中間部のＴＳＩモジュールに呈された容量性負荷は、モ
ジュールの追加が最後部の既存のＴＳＩモジュールの出
力負荷にのみ影響するので、変化しない。或るＴＳＩモ
ジュールに対する駆動バス回路のインピーダンス、その
隣接ＴＳＩモジュールに対する受信バス回路のインピー
ダンス、及びそれらＴＳＩモジュールを相互接続してい
るバスの伝送路インピーダンスは、更に多くのモジュー
ルが追加されるにしても、実質的には影響を受けず、従
って、システムの拡張によって起きる反射が最小化され
る。
Ｉの実施例によって上記で述べた利益が達成される。Ｔ
ＳＩモジュールを使用することによって、高いクロック
速度で動作することができる拡張性のあるＴＳＩ設備が
可能とされる。各ＴＳＩモジュールの間にディジー・チ
ェーン・タイム・スロット配信技術を使用することによ
って、一連のＴＳＩモジュールの最後部にＴＳＩモジュ
ールを追加したり、最後部のＴＳＩモジュールを取り除
いたりしても、モジュール間の伝送特性が変化しない。
中間部のＴＳＩモジュールに呈された容量性負荷は、モ
ジュールの追加が最後部の既存のＴＳＩモジュールの出
力負荷にのみ影響するので、変化しない。或るＴＳＩモ
ジュールに対する駆動バス回路のインピーダンス、その
隣接ＴＳＩモジュールに対する受信バス回路のインピー
ダンス、及びそれらＴＳＩモジュールを相互接続してい
るバスの伝送路インピーダンスは、更に多くのモジュー
ルが追加されるにしても、実質的には影響を受けず、従
って、システムの拡張によって起きる反射が最小化され
る。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
並列バス・データ配信技術で遭遇する不所望な伝送路反
射及び負荷変動が最小化され、各ＴＳＩモジュール上の
各タイム・スロットの再同期は、融通性の広いバッファ
を必要とすることなく達成され、独立した各終端宛て先
への出力タイム・スロットの送信が各ＴＳＩモジュール
から関連する各送信リンクを介して並列で行われる。
並列バス・データ配信技術で遭遇する不所望な伝送路反
射及び負荷変動が最小化され、各ＴＳＩモジュール上の
各タイム・スロットの再同期は、融通性の広いバッファ
を必要とすることなく達成され、独立した各終端宛て先
への出力タイム・スロットの送信が各ＴＳＩモジュール
から関連する各送信リンクを介して並列で行われる。
【００３１】
【図１】本発明による、タイム・スロット交換設備が組
み入れられている交換システムのブロック・ダイヤグラ
ムである。
み入れられている交換システムのブロック・ダイヤグラ
ムである。
【図２】本発明による、複数個のＴＳＩモジュールを包
含するタイム・スロット交換設備の一例のブロック・ダ
イヤグラムである。
含するタイム・スロット交換設備の一例のブロック・ダ
イヤグラムである。
【図３】図２に示されるようなＴＳＩモジュールの一実
施例のブロック・ダイヤグラムである。
施例のブロック・ダイヤグラムである。
【図４】本発明による、データ送信装置の一例を示す図
である。
である。
【図５】図３に示されるような各ＳＲＡＭメモリ素子中
のタイム・スロット・データの記憶を示す図である。
のタイム・スロット・データの記憶を示す図である。
【図６】図３に示されるような各ＣＲＡＭメモリ素子中
に記憶されている制御情報の構成を示す図である。
に記憶されている制御情報の構成を示す図である。
【図７】図７に示されるような各ＣＲＡＭメモリ素子中
に記憶されている制御情報の代表的なフォーマットを示
す図である。
に記憶されている制御情報の代表的なフォーマットを示
す図である。
【図８】本発明による、タイム・スロット交換装置を包
含する交換システムにおける電話呼の全般的なプロセス
を説明するフロー・チャートである。
含する交換システムにおける電話呼の全般的なプロセス
を説明するフロー・チャートである。
２０ 交換制御装置 ２２ 通信リンク ２４ タイム・スロット交換装置（ＴＳＩ） ２６ インタフェース装置 ２８ 通信チャネル ３０ データ・チャネル ３２ タイム・スロット交換装置（ＴＳＩ）モジュール ３４ バック・プレーン ３５ クロック発生器 ３６ 同期発生器 ３８ 直並列変換器 ４０ 入出力（ＩＯ）チャネル ４２ 通信チャネル ４４ チャネル ４６ 入力データ・バス ４８ 出力データ・バス ４９ 記憶装置 ５０ チャネル ５２ 制御バス ５４ バス ５６ チャネル ５８ チャネル ６０ チャネル ６１ チャネル ６２ 第一セクション ６３ フレーム構成例 ６４ 第二複製セクション ６６・・・７２ メモリ・カラム ７４・・・９２ フィールド
フロントページの続き (72)発明者 カルヴィン アーロン アメリカ合衆国 60660 イリノイ シカ ゴ、シェリダン ナンバー15イー 6033 エヌ (72)発明者 ロナルド ジェイ カニフ アメリカ合衆国 60563 イリノイ ネイ パーヴィル、チッカソー ドライヴ 1542 (72)発明者 フィリップ チージェン チャオ アメリカ合衆国 60563 イリノイ ネイ パーヴィル、バッキンガム ドライヴ 1008
Claims (19)
- 【請求項１】 各モジュールが、一個のタイム・スロッ
ト交換時間フレーム内の全タイム・スロット・データを
入力データ・バスを介して受信する手段と、前記タイム
・スロット・データを記憶する手段と、前記受信手段に
受信された前記タイム・スロット・データを出力データ
・バスを介して送信する手段と、前記記憶手段に記憶さ
れた前記タイム・スロット・データのうちの選択された
タイム・スロット・データを各モジュールに結合されて
いる通信チャネルへ出力データとして送信する手段とを
包含する、複数個のタイム・スロット交換モジュール
と、 前記各タイム・スロット交換モジュールの出力データ・
バスを、次段のタイム・スロット交換モジュールの入力
データ・バスへ接続する伝送チャネル手段と、 前記各タイム・スロット交換モジュールから受信した前
記タイム・スロット・データを、前記伝送チャネル手段
を介して次段のタイム・スロット交換モジュールへ順次
連続的に転送する手段とを有することを特徴とするタイ
ム・スロット交換装置。 - 【請求項２】 前記各タイム・スロット交換モジュール
が、前記通信チャネル上の入力データを受信する手段
と、この受信手段で受信した前記入力データを第一のタ
イム・スロット交換モジュールの前記入力データ・バス
へ転送する手段とを有し、前記第一のタイム・スロット
交換モジュールの入力データ・バスを通じて受信された
前記入力データが、前記第一のタイム・スロット交換モ
ジュールに対する前記タイム・スロット・データを有す
ることを特徴とする、請求項１に記載のタイム・スロッ
ト交換装置。 - 【請求項３】 前記伝送チャネル手段が、各タイム・ス
ロット交換モジュールと結合されているバック・プレー
ン・モジュール上に配置されている一連のバスを有する
ことを特徴とする、請求項１に記載のタイム・スロット
交換装置。 - 【請求項４】 前記伝送チャネル手段が、各タイム・ス
ロット交換モジュールと結合されているバック・プレー
ン・モジュール上に配置されている一連のバスを有する
ことを特徴とする、請求項２に記載のタイム・スロット
交換装置。 - 【請求項５】 一フレームの前記タイム・スロット・デ
ータを第一のタイム・スロット交換モジュールから最後
部のタイム・スロット交換モジュールへ伝播するために
必要なタイム・スロット交換クロック時間周期の数がタ
イム・スロット交換モジュールの数と比例するように、
前記転送手段が前記タイム・スロット・データを転送す
ることを特徴とする、請求項１に記載のタイム・スロッ
ト交換装置。 - 【請求項６】 別のタイム・スロット交換モジュールを
追加することによって既存のタイム・スロット交換モジ
ュールの前記出力データ・バスから次段の既存タイム・
スロット交換モジュールの前記入力データ・バスへのパ
スの伝送路駆動特性に顕著な影響が与えられないよう
に、先行するタイム・スロット交換モジュールからの前
記出力データ・バスが単に次段のタイム・スロット交換
モジュールの前記入力データ・バスと結合されているこ
とを特徴とする、請求項１に記載のタイム・スロット交
換装置。 - 【請求項７】 更に、前記各タイム・スロット交換モジ
ュールを同期させて、前記各タイム・スロット交換モジ
ュールが同一のタイム・スロット交換フレームに対する
前記タイム・スロット・データを受信し終えるまで前記
記憶されたタイム・スロット・データのうちの選択され
たタイム・スロット・データが何れのタイム・スロット
交換モジュールからも送信されないようにする手段を有
することを特徴とする、請求項１に記載のタイム・スロ
ット交換装置。 - 【請求項８】 一個のタイム・スロット交換時間フレー
ム内の全タイム・スロット・データを、入力データ・バ
スを介して受信する手段と、 前記タイム・スロット・データを記憶する手段と、 前記受信手段に受信された前記タイム・スロット・デー
タを、出力データ・バスを介して送信する手段と、 前記記憶手段に記憶された前記タイム・スロット・デー
タのうちの選択されたタイム・スロット・データを、通
信チャネルへ出力データとして送信する手段とを有する
ことを特徴とする、タイム・スロット交換モジュール。 - 【請求項９】 更に、前記通信チャネルを介して入力デ
ータを受信する手段と、この受信手段に受信された前記
入力データを入力データ・バスを通じて経路選択する手
段とを有することを特徴とする、請求項８に記載のタイ
ム・スロット交換モジュール。 - 【請求項１０】 前記入力データ・バス、出力データ・
バス及び通信チャネルの各々が、それらと対応し、前記
タイム・スロット交換モジュールに結合されているバッ
ク・プレーン・モジュールに具備されている各バスと結
合されるように適応されていることを特徴とする、請求
項８に記載のタイム・スロット交換モジュール。 - 【請求項１１】 前記送信手段が、他のタイム・スロッ
ト交換モジュールの入力データ・バスへデータを送信す
るのに適した所定の伝送路駆動特性を有し、この伝送路
駆動特性によって伝送路縮退を最小化することを特徴と
する、請求項８に記載のタイム・スロット交換モジュー
ル。 - 【請求項１２】 前記送信手段が、前記タイム・スロッ
ト・データを受信した後、所定数のタイム・スロット交
換クロック時間周期の間、前記記憶されたタイム・スロ
ット・データを送信することを特徴とする、請求項８に
記載のタイム・スロット交換モジュール。 - 【請求項１３】 複数個のタイム・スロット交換モジュ
ールが使用されている時分割多重化システムの各タイム
・スロット中に包含されているデータを配信する方法に
おいて、この方法が、 第一のタイム・スロット交換モジュールによって一個の
タイム・スロット交換フレーム内の数個のタイム・スロ
ットと対応する複数個のデータを受信し、該タイム・ス
ロット交換フレームの間に受信された前記データを記憶
するステップと、 受信された前記データを、このデータを受信し且つ記憶
する次段のタイム・スロット交換モジュールへ、前記第
一のタイム・スロット交換モジュールによって送信する
ステップと、 各タイム・スロット交換モジュールによって、或るフレ
ーム内のデータを先行するタイム・スロット交換モジュ
ールから順次連続的に受信し、そのフレーム内の前記デ
ータを記憶し、且つ、その受信したデータを前記次段の
タイム・スロット交換モジュールへ送信するステップ
と、 を有することを特徴とする方法。 - 【請求項１４】 更に、各タイム・スロット交換モジュ
ールによって個々の通信チャネル上の入力データを受信
するステップと、 前記受信した入力データを第一のタイム・スロット交換
モジュールへ転送するステップと、 を有することを特徴とする、請求項１３に記載の方法。 - 【請求項１５】 更に、各タイム・スロット交換モジュ
ールによって、前記記憶されたタイム・スロット・デー
タのうちの選択されたタイム・スロット・データを出力
データとして最終宛て先への送信のために個々の通信チ
ャネルへ送信するステップを有することを特徴とする、
請求項１３に記載の方法。 - 【請求項１６】 更に、各タイム・スロット交換モジュ
ールによって、前記データ・フレーム前記入力データ・
バスを介して受信するステップと記憶された前記データ
・フレームを出力データ・バスを介して送信するステッ
プとを有し、前記各データ・フレームが順次連続的に伝
送されて前記タイム・スロット交換モジュールによりデ
ィジー・チェーン技法で記憶されるように各出力データ
・バスが他のタイム・スロット交換モジュールの入力デ
ータ・バスのみに結合されることを特徴とする、請求項
１３に記載の方法。 - 【請求項１７】 更に、最後部のタイム・スロット交換
モジュールが第一のタイム・スロット交換フレームによ
って記憶された同一のデータ・フレームを受信し終える
まで前記記憶されたタイム・スロット・データのうちの
選択されたタイム・スロット・データの送信が開始しな
いように、最終宛て先へ結合されている通信チャネルを
介して行なわれる前記記憶されたタイム・スロット・デ
ータのうちの選択された各タイム・スロット・データの
送信を同期させるステップを有することを特徴とする、
請求項１３に記載の方法。 - 【請求項１８】 更に、送信側タイム・スロット交換モ
ジュールの前記出力データ・バスをその隣接する受信側
の入力データ・バスへ単に接続する専用バスを使用する
ことによって、前記データ・フレームを或るタイム・ス
ロット交換モジュールから別のタイム・スロット交換モ
ジュールへ転送することができる速度を最大化し、それ
によって他の装置から前記連続するバスがアクセスされ
た場合に起きる伝送路特性の変動を最小化するステップ
を有することを特徴とする、請求項１３に記載の方法。 - 【請求項１９】 第一のタイム・スロット交換モジュー
ルがデータを送信した後、数個のタイム・スロット交換
クロック時間周期の間、最後部のタイム・スロット交換
モジュールが前記第一タイム・スロット交換モジュール
によって受信された前記データ・フレームを受信し、前
記タイム・スロット交換クロック時間周期の数がタイム
・スロット交換モジュールの数に比例していることを特
徴とする、請求項１３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US829799 | 1992-01-31 | ||
| US07/829,799 US5331632A (en) | 1992-01-31 | 1992-01-31 | Expandable time slot interchanger |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0630487A true JPH0630487A (ja) | 1994-02-04 |
Family
ID=25255590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5032414A Pending JPH0630487A (ja) | 1992-01-31 | 1993-01-29 | タイム・スロット交換装置及びタイム・スロット内データの配信方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5331632A (ja) |
| EP (1) | EP0553988B1 (ja) |
| JP (1) | JPH0630487A (ja) |
| CA (1) | CA2085269C (ja) |
| DE (1) | DE69328208T2 (ja) |
| ES (1) | ES2144442T3 (ja) |
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