JPH0630491B2 - デイジタル同期回路 - Google Patents

デイジタル同期回路

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JPH0630491B2
JPH0630491B2 JP31306586A JP31306586A JPH0630491B2 JP H0630491 B2 JPH0630491 B2 JP H0630491B2 JP 31306586 A JP31306586 A JP 31306586A JP 31306586 A JP31306586 A JP 31306586A JP H0630491 B2 JPH0630491 B2 JP H0630491B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル信号を伝送する場合のビット同期
およびフレーム同期のための同期回路に関する。
具体的には、ディジタル信号の伝送路上の輻射雑音によ
る障害の少ない伝送路符号を用いたビット同期およびフ
レーム同期を得るための改良された同期回路を提供する
ものである。
［従来の技術］ ディジタル信号を伝送する場合には、一般的には、その
信号中から、クロックを抽出するためにビット同期を行
ない、抽出された抽出クロックを用いて伝送パルス列の
再生識別を行い、さらに、その伝送パルス列からあらか
じめ約束されたフレーム・ビットあるいはフレーム・パ
ターンを抽出し、フレーム同期をとっている。
このようなディジタル同期回路の動作について、第１３
Ａ図および、第１３Ｂ図により説明する。
第１３Ａ図は回路構成を示している。
１１はクロック抽出回路で、入力端子２１に印加された
伝送されてきた受信パルス列３０からクロックを抽出し
て、抽出クロック３１を得るためのものである。１４は
再生識別回路で、受信パルス列３０を受けて、抽出クロ
ック３１によってその受信パルス列３０を再生識別して
再生パルス３５を再生出力端子２３に得るためのもので
ある。１５はフレーム同期回路で、再生パルス列３５を
受けて、抽出クロック３１によってフレーム信号を抽出
してフレーム・パルス３４をフレーム出力端子２２に出
力するためのものである。
第１３Ｂ図は、第１３Ａ図に示した回路構成図の動作を
示すための、各部におけるタイミングを示すための図で
ある。
第１３Ｂ図（ａ）は入力端子２１に印加される受信パル
ス列３０を示しており、あらかじめフレーム信号は
“１，…１，…１，…”と定めてあり、伝送すべき情報
のための情報ビットとしては４ビットが割り当てられて
いる場合を、ＮＲＺ符号によって例示している。ここ
で、（ａ）に示す“０”または“１”は、伝送されてく
る原符号の内容を表わしている。（ａ）に示す受信パル
ス列３０を受けているクロック抽出回路１１は、受信パ
ルス列３０に同期した（ｂ）に示す抽出クロック３１を
出力する。再生識別回路１４においては、抽出クロック
３１の立下りで、（ａ）に示す受信パルス列３０を再生
識別し、（ｃ）に示す再生パルス列３５を得ている。
（ｃ）に示す再生パルスは、（ａ）に示す受信パルス列
３０と同じであるが、再生パルス列３５が受信パルス列
３０よりも抽出クロック３１の1/2周期だけ時間的に遅
れている点が異なる。この再生パルス列３５は再生出力
端子２３に出力される。
フレーム同期回路１５においては、再生識別された
（ｃ）に示す再生パルス列３５と（ｂ）に示す抽出クロ
ック３１を受けて、あらかじめ定められた規則にしたが
つて情報ビットの間に挿入されたフレーム信号をたとえ
ば、１ビット・シフト・ハンチング方式によって抽出
し、（ｄ）に示すフレーム・パルス３４を得て、フレー
ム出力端子２２に出力する。
ここで、１ビット・シフト・ハンチング方式とは、一連
の“０”，“１”からなる符号の中で、特定のもの（第
１３Ｂ図（ａ）においては“１”）をフレーム信号とし
てとらえて、何周期分かのフレーム（フレームとはフレ
ーム信号から、つぎのフレーム信号までをいう）に相当
する期間を観察し、その結果フレーム信号でないと判断
したならば、観察すべき信号を１ビット・シフトして、
フレーム信号を確認するまで前記の動作をくり返すこと
をいう。
このような動作をせしめるために、伝送フォーマットが
定められるが、その基本事項は、どのような伝送路符号
を選択するか（第１３Ｂ図（ａ）においてはＮＲＺ符
号）、フレーム信号をどのような規則に従って挿入する
かの２点である。
どのような伝送路符号の形式を選択するかは、所要帯
域、クロック抽出の容易性、伝送路の運用中の誤り監視
の容易性、タイミング情報の消失のないことなどを考慮
してなされる。
伝送路符号の形式の例を、第１４図に示し説明する。
ＡＭＩ（オルタネート・マーク・インバージョン）符号
はバイポーラともいわれ、原符号が“０”のときには伝
送符号も“０”であり、原符号が“１”のときには伝送
符号は“＋１”または“−１”と交互に変化するもので
ある。
ＮＲＺ（ノン・リターン・ツー・ゼロ）符号は原符号が
“０”または“１”のときそのビット・ブロックの期間
中伝送符号も“０”または“１”である。
ＣＭＩ（コード・マーク・インバージョン）符号は原符
号が“０”のときには、伝送符号は“０”からそのビッ
ト・ブロックの中間において“１”に変化し、原符号が
“１”の場合には、伝送符号はそのビット・ブロックの
期間中“１”であるか、または“０”であるかを交互に
くり返すものである。
ＷＡＬ１（ウォルシュ１）符号は、マンチェスター符号
あるいはバイフェーズ符号とも呼ばれるもので、原符号
が“０”のときには、伝送符号は“０”からそのビット
・ブロックの中間において“１”に変化し、原符号が
“１”の場合には、伝送符号は“１”からそのビット・
ブロックの中間において“０”に変化する。
ここで、ＡＭＩ符号は、その伝送に要する帯域は狭く、
直流平衡性もよいので、伝送路歪みを受けにくい利点が
ある。一方、伝送路符号は、第１４図のビット・ブロッ
クの各期間の境目で変化しているが、そのトランジェン
トは正方向の場合と負方向の場合とが混在しており、そ
のトランジェントの示すスペクトルは、線スペクトルで
はなく非線スペクトル（連続スペクトル）である。そこ
でクロック抽出を行う場合は、このＡＭＩ符号を受けた
後に整流して、単極ＲＺ（リターン・ツー・ゼロ）符号
に変換した後、線スペクトルをもたせて（原符号のすべ
ての“１”の中間において立上り、終期において立下
る）、クロック抽出を行う必要がある。このため、受信
側のしきい値レべルは受信パルス列の大きさに応じて変
化させる自動しきい値設定機能が必要となる。また
“０”符号の連続でクロック抽出が不可能となる欠点が
ある。
ＮＲＺ符号はＡＭＩ符号と同様非線スペクトルを示して
おり、“０”または“１”の符号が連続すると、クロッ
ク抽出が不可能となる欠点がある。
ＡＭＩ符号やＮＲＺ符号には以上のような問題点がある
ために、これを解決するべくｍ個のビットからなる原符
号をそれより長いｎ個のビットからなる符号に変換して
符号を構成するもので、ｍＢｎＢ符号と呼ばれるものが
用いられている。ｍＢｎＢ符号を用いると、伝送路の符
号速度は原信号のｎ／ｍ倍となるが、タイミング情報の
消失がない、直流平衡性が良い、伝送路の運用中の監視
が容易であるなどの利点を有している。
一般に、このｎが増大すると、符号の変換に必要な回路
規模が、ほぼｎの２乗に比例して増大するため、ｎ＝８
程度が限度であり、実用上は１Ｂ２Ｂ符号であるＣＭＩ
符号やＷＡＬ１符号が用いられる。
ＷＡＬ１符号は、ＣＭＩ符号に比較して、所要帯域およ
び直流平衡性の面で若干優れており、伝送路歪みを受け
にくい。
ＣＭＩ符号はその立下りエッジのみをみると、ビット・
ブロックの期間を１周期とする間隔の線スペクトルを有
し、その立上りエッジのみをみると、ビット・ブロック
の期間の中間における変化点がすべて立上りであるとこ
ろから、２分の１周期間隔の線スペクトルを有している
（第１４図参照）。
ＷＡＬ１符号はランダム信号に対しては、立上りエッジ
と立下りエッジとが同数あらわれるために線スペクトル
を有せず、非線スペクトルを有している。しかし、立上
りおよび立下りの両変化点を検出するならば線スペクト
ルはつくり出すことは可能であり、“０”または“１”
が連続しても、ＣＭＩ符号の場合と同様に、クロック抽
出は可能である。両極性パルスを採用するならば、ＷＡ
Ｌ１符号の場合も、ＣＭＩ符号の場合もともにゼロ・ボ
ルト固定のしきい値を設定することが可能で、受信回路
は簡単になる。
［発明が解決しようとする問題点］ ＣＭＩ符号は線スペクトルを有するから、基本周波数
（第１４図の原符号の周波数）のクロック抽出が可能で
あるが、ＷＡＬ１符号には線スペクトルは存在せず、基
本周波数の２倍の周波数のクロック抽出を行う点が異な
っている。
そのために、ＷＡＬ１符号においては、抽出クロックに
は１個おきのパルス列からなる０相クロック系列とπ相
クロック系列が存在し、０相クロックを選択する必要性
があったが、その区別をつけることが困難であった。さ
らに、０相クロックを正確にしかも短期間のうちに選択
することができないという問題点があった。それで、Ｃ
ＭＩ符号を用いる場合の方がクロック抽出回路は、より
簡単な構成で実現することができる。
しかしながら、ＣＭＩ符号は伝送路上で線スペクトルを
有するために、輻射雑音の点において、線スペクトルを
有しないＷＡＬ１符号を用いる場合に対して、極めて大
きな問題点を有する。線スペクトルは非線スペクトルに
比較して、通常１００倍程度（ラジオなどの受信機のＱ
の値に等しい）強力であるために、ＣＭＩ符号を用いる
とラジオ帯域やテレビ帯域に妨害を与える可能性が極め
て大きい。
［問題点を解決するための手段］ 伝送路上での輻射雑音によるラジオ帯域やテレビ帯域に
おける妨害問題は、種々の優れた特性を有してはいるが
ＣＭＩ符号を用いる限り、避けることができない。
そこで本発明においては、ＷＡＬ１符号を用いて、この
輻射雑音の問題を解決し、ＷＡＬ１符号における伝送路
符号の２倍の周波数のクロックを抽出して、この抽出ク
ロックの中から０相クロックを確実に選択することがで
きるようにした。
そのために、受信パルス列の符号の周波数０に対し
て、２０の周波数の抽出クロックを発生させるため
に、２Ｎ０の周波数のクロックを発生するＮ倍クロッ
ク発生回路と、分周比制御回路と、位相比較器と、アッ
プ・ダウン・カウンタを用いたフィルタとを内蔵するク
ロック抽出回路と、 受信パルス列から抽出クロックに同期したフレーム・パ
ルスを得るために、フレーム・パターン検出回路と、同
期保護回路と、フレーム・カウンタとデコーダ回路を含
むフレーム同期回路と、 抽出クロックの立上り部分の極性とフレーム・パルスの
立上り部分の極性とが一致したものを０相と認識して０
相クロックを得るための０相分離回路と、 ０相クロックと受信パルス列から受信パルス列の内容を
再生識別して再生パルスを得るための再生識別回路とを
設けた。
［作用］ 受信パルス列を受けたクロック抽出回路では、２Ｎ０
の周波数を発生するクロック発生回路の出力を、その分
周比を制御可能な分周比制御回路でＮ分の１に分周し
て、ほぼ２０の抽出クロックを得て、これを位相比較
器で受信パルス列と比較し、抽出クロックの周波数が高
いのか低いのかをフィルタを通して分周比制御回路に指
示して、抽出クロックの周波数が高く位相が進んでいる
場合には、分周比制御回路における分周比をＮ＋１にし
て抽出クロックの周波数を低くし、抽出クロックの周波
数が低く、位相が遅れている場合には、分周比をＮ−１
にして抽出クロックの周波数を高くして、抽出クロック
の周波数をつねに受信パルス列の周波数に一致せしめて
いる。
フレーム同期回路においては、受信パルス列と抽出クロ
ックとを受けたフレーム・パターン検出回路は、あらか
じめ定められたフレーム・パターンが、フレーム・パル
スの発生と同時に検出されたときには一致パルスを、検
出されなかったときには不一致パルスを出力する。この
一致パルスと不一致パルスはフレーム同期回路に含まれ
た同期保護回路に加えられて、同期保護書回路は、不一
致パルスの印加されている期間で非同期時のみディスエ
ーブルを示し、一致パルスが印加されている期間およ
び、一致パルスと不一致パルスのいずれも印加されてい
ない期間の両期間においてイネーブルを示すイネーブル
信号を出力する。このイネーブル信号を受けたフレーム
同期回路に含まれるフレーム・カウンタは、イネーブル
信号がイネーブルを示している間だけ抽出クロックをカ
ウントする。このフレーム・カウンタは、イネーブル信
号がイネーブルを示している期間であって１フレーム期
間に相当する期間だけカウントすると、自動的にリセッ
トされて再びカウントを開始するリングカウンタで構成
されている。このカウント出力は、フレーム同期回路に
含まれたデコーダ回路に印加され、カウント値が０の間
フレーム・パルスを出力する。したがって、フレーム信
号を検出しないときには不一致パルスが出力されて、そ
の間フレーム・カウンタはカウント動作をしないから、
フレーム・パルスはシフトされて、その周期は延びる。
フレーム・パルスとフレーム信号が一致して一致パルス
が出され、不一致パルスがなくなると同期状態となる。
このようにして得られたフレーム・パルスは０相分離回
路に印加されて、抽出クロックからフレーム・パルスの
立上りエッジに一致した１個おきのパルス列を０相クロ
ックとして分離し、その後は抽出クロックから１個おき
に０相クロックを分離し出力する。このように抽出クロ
ックからフレーム・パルスの立上りエッジに一致した相
のパルス列を０相クロックとして認識して分離するか
ら、極めて短期間に０相クロックを確実に得ることがで
きる。
この０相クロックによって、再生識別回路は、受信パル
ス列を取り込み原符号を再生識別して再生パルス列を出
力する。
このように動作するから、伝送線路上の輻射雑音は極め
て小さく、しかも安定確実に、０相クロックと再生パル
ス列を極めて短期間に得ることができる。
［実施例］ 本発明の一実施例を第１図に示し説明する。第１図にお
いて、第１３Ａ図に示した構成要素に対応するものにつ
いては同じ番号、記号を用いた。
第１図において、１１Ａは伝送路からのＷＡＬ１符号に
よる受信パルス列３０が入力端子２１を介して印加され
て、受信パルス列３０の符号の周波数０に対して２
０の周波数の抽出クロックを抽出するためのクロック抽
出回路である。１３は、２０の周波数を有する抽出ク
ロック３１によって受信パルス列３０をラッチして、ラ
ッチ出力３２を得るためのラッチ回路である。１５Ａは
ラッチ出力３２と抽出クロック３１とを受けて、ラッチ
出力３２に含まれるフレーム信号に同期したフレーム・
パルス３４を得るためのフレーム同期回路である。１７
は２０の周波数を有する抽出クロック３１から、フレ
ーム・パルス３４に同期した０の周波数を有する０相
クロック３３を得るための０相分離回路である。１４
は、０相クロックとラッチ出力から受信パルス列３０の
内容を再生識別して原符号をあらわす再生パルス列３５
を再生出力端子２３に出力するための再生識別回路であ
る。
第２図は、第１図に示した回路構成の動作を説明するた
めのタイム・チャートであり、以下これを用いて説明す
る。
第２図の（ａ）は伝送されるべき原符号を“０”または
“１”であらわし、それをＮＲＺ符号で波形表示したも
のである。フレーム信号は“１，…１，…”で示されて
おり、情報ビットは４ビットの場合が例示されている。
この（ａ）に示す原符号を伝送するために、（ｂ）に示
すように、“０”または“１”であらわすＷＡＬ１符号
をＮＲＺ符号で波形表示したものが受信パルス列３０
（符号の周波数０）として用いられ、これがクロック
抽出回路１１Ａに印加されて、（ｃ）に示す抽出クロッ
ク３１がクロック抽出回路１１Ａによって抽出される。
抽出クロック３１のくり返し周波数は２０であり、受
信パルス列３０の符号のくり返し周波数の２倍である。
すなわち、受信パルス列３０の信号波形の立上りエッジ
および立下りエッジによって、抽出クロック３１はつく
られている。
ラッチ回路１３は、（ｃ）に示す抽出クロック３１を用
いて、受信パルス列をラッチして、（ｄ）に示すラッチ
出力３２を送出する。
抽出クロック３１とラッチ出力３２とを印加されたフレ
ーム同期回路１５Ａは、（ｄ）に示すラッチ出力３２の
ＷＡＬ１符号に変換されたフレーム信号の“０，１”に
同期した（ｅ）に示すフレーム・パルス３４を出力す
る。
（ｃ）に示す抽出クロック３１は０相クロックとπ相ク
ロックとが交互に並んでいるので、０相分離回路１７に
おいて、フレーム・パルス３４の立ち上りエッジに同期
したクロックを（ｆ）に示す０相クロック３３として分
離してとり出す。
この０相クロック３３と（ｄ）に示すラッチ出力３２と
を受けた再生識別回路１４は（ａ）に示す原符号を再生
識別した（ｇ）に示す再生パルス列３５を出力する。
第２図においては、（ｄ）に示すラッチ出力の“０，
１”をフレーム信号とした場合を示したが、この“０，
１”のうちの“１”のみに注目してこれに同期したフレ
ーム・パルスを得ることも可能である。
さらに、フレーム信号に多くのビット数を与えることも
可能である。これは、第２図に例示したように、フレー
ム信号が単純な構成となっている場合には、情報ビット
中にフレーム信号と同じパターンがフレームの周期で現
われた場合に誤同期を生ずるから、これを防止するため
に有効である。
このような多くのビット数を有するフレーム信号を用い
てマルチ・フレームを用いた場合を第３Ａ図により説明
する。
第３Ａ図においては、フレーム番号Ｆ０〜Ｆ１５の１６
フレームからなるマルチ・フレームであり、各フレーム
のフレーム信号は“０，０，０，０，”〜“１，１，
１，１，”を用いている。各フレーム信号の後には各情
報ビットが続いている。
この第３Ａ図に示すようなマルチ・フレームを用いるな
らば、ここに示されるような内容および周期のフレーム
信号と同一の信号が情報ビット中に現われることは極め
て稀であるから、安定な同期を得ることができる。
しかしながら、第３Ｂ図に示すように原符号におけるフ
レーム信号を“１，…０，…１，…０”と定めると、Ｗ
ＡＬ１符号に変換された受信パルス列３０におけるフレ
ーム信号は“０，１，…１，０，…０，１，…１，０”
となる。この場合に受信パルス列３０におけるフレーム
信号の第１符号のみを同期の対象としてとらえると、
“０，…１，…０，…１”となり、同じく第２符号のみ
を同期対象としてとらえると“１，…０，…１，…０”
となるから、第１符号の系列と第２符号の系列が同じに
なるため、０相とπ相の区別をつけることができなくな
る。したがって、第３Ｂ図に示すように原符号における
フレーム信号の系列とその反転系列が等しくなることは
好ましくないので避けなければならない。
つぎに、第１図に示した各構成要素の具体例を示し説明
する。
第４Ａ図は、クロック抽出回路１１Ａの細部を示す回路
構成図である。ここで１１１は、入力端子２１からの受
信パルス列３０と抽出クロック３１との位相を比較し
て、抽出クロック３１が遅れている場合には遅れ１２１
を発生し、進んでいる場合には進みパルス１２２を発生
するための位相比較器である。１１２はアッブダウン・
カウンタあるいはレーシング・カウンタを用いたフィル
タであり、遅れパルス１２１が入力されるとカウント数
をダウンし、進みパルス１２２が入力されるとカウント
数をアップし、カウント数が負の一定値を負の方向に越
えたときに、分周信号１２４ａを出力して、カウンタ値
を初期値にもどし、カウント数が正の一定値を正の方向
に越えると分周信号１２４ｃを出力してカウンタ値を初
期値にもどし、その他のときは分周信号１２４ｂを出力
する。１１３は、受信パルス列３０の符号の周波数０
の２倍の周波数を有する抽出クロック３１のＮ倍の周波
数のクロック（２Ｎ０）を発生するためのＮ倍クロッ
ク発生回路である。１１４は、分周比制御回路でＮ倍ク
ロックを受けて、分周信号１２４ａを受けているときに
は分周比をＮ−１とし、分周信号１２４ｂを受けたとき
には分周比をＮとし、分周信号１２４ｃを受けたときに
は分周比をＮ＋１として分周されたパルスである抽出ク
ロック３１を出力する。
第４Ｂ図は第４Ａ図に示す位相比較器１１１の動作を示
すタイム・チャートであり、これを用いて説明する。
第４Ｂ図（ａ）は受信パルス列３０を示しており、
（ｂ）は抽出クロック３１を示している。受信パルス列
３０の立上りおよび立下りのエッジにおいて、抽出クロ
ック３１をサンプルし、抽出クロック３１が“Ｌ”であ
るならば、抽出クロック３１は、受信パルス列３０に対
して位相が（ｂ）の矢印で示す時間だけ遅れていること
を示す。そこで遅れパルス１２１を出力する。受信パル
ス列３０の立上りおよび立下りのエッジにおいて、抽出
クロック３１をサンプルし、その時点における抽出クロ
ック３１が“Ｈ”であるならば、抽出クロック３１は受
信パルス列３０に対して位相が進んでいるから進みパル
ス１２２を出力する。
この遅れパルス１２１および進みパルス１２２を受け
て、フィルタ１１２では、たとえば遅れパルス１２１を
１個受けるごとにカウント値を１だけカウント・ダウン
（減少）し、進みパルス１２２を１個受けるごとにカウ
ント値を１だけカウント・アップ（増加）せしめるか
ら、このフィルタ１１２は積分作用を有している。この
積分の結果、カウント数が負の一定値を負の方向に越え
たならば、遅れパルス１２１のパルス数の方が進みパル
ス１２２のパルス数よりも所定数だけ多かったこと、す
なわち、抽出クロック３１の周波数が２０よりも低い
ことを意味するから、分周信号１２４ａを出力して、分
周比制御回路１１４の分周比をＮ−１とし、その出力で
ある抽出クロック３１の周波数を高くする。フィルタ１
１２のカウント数が正の一定値を正の方向に越えたなら
ば、抽出クロック３１の周波数が２０よりも高いこと
を意味するから、分周信号１２４ｃを出力して、分周比
制御回路１１４の分周比をＮ＋１とし、その出力である
抽出クロック３１の周波数を低くする。その他のとき
は、抽出クロック３１のくり返し周波数が受信パルス列
３０のくり返し周波数の２倍であって、同期しているこ
とを意味するから、分周信号１２４ｂを出力して、分周
比制御回路１１４の分周比をＮとし、その出力である抽
出クロック３１の周波数を２０に維持する。
このようにして、周波数０の受信パルス列３０に同期
した周波数２０の抽出クロック３１を抽出する。ここ
で、抽出クロック３１の周波数はＮの値が大きい程小き
ざみに可変することができ、Ｎの値が１だけ変ることに
よって、抽出クロック３１の位相は1/2Ｎ０だけ進
み、または遅れることは明らかであろう。したがって、
このＮとしては、たとえば１６とか３２などの値が選ば
れる。
第５図はラッチ回路１３を示しており、たとえば、Ｄフ
リップ・フロップで構成されている。受信パルス列３０
を抽出クロック３１ごとに取り込み、ラッチ出力３２と
して出力している（第２図の（ｂ），（ｃ），（ｄ）を
参照）。
第６Ａ図は、フレーム同期回路１５Ａの具体的な回路構
成を示している。１５１はラッチ出力３２と抽出クロッ
ク３１とを受けて、フレーム・パルス３４の印加される
ごとに、あらかじめ定められたフレーム・パターンに一
致するパターンがラッチ出力３２において検出されるか
否かを判断し、検出されたときには一致パルス１６１を
出力し、検出されないときには不一致パルス１６２を出
力する。１５２は同期保護回路であり、アッブダウン・
カウンタまたはレーシング・カウンタを用いたフィルタ
を含み、一致パルス１６１の印加によりその出力信号で
あるイネーブル信号１６３をイネーブルにし、非同期時
の不一致パルス１６２の印加によりイネーブル信号１６
３をディスエーブルにし、一致パルス１６１および不一
致パルス１６２がともに印加されていない間は、イネー
ブル信号を出力する。１５３はフレーム・カウンタで、
フレーム信号の周期をカウントするためのリング・カウ
ンタを含んでおり、イネーブル信号１６３がイネーブル
を示している間は抽出クロック３１をカウントし、イネ
ーブル信号がディスエーブルを示している間はカウント
を停止する。１５４はデコーダ回路で、フレーム・カウ
ンタ１５３の出力であるカウンタ値１６４を受けて、カ
ウント値が零である間、フレーム・パルス３４を出力す
る。
第６Ｂ図および第６Ｃ図は、第６Ａ図に示すフレーム同
期回路１５Ａの動作を説明するためのタイム・チャート
であり、第６Ｂ図は非同期状態を、第６Ｃ図は同期状態
を示している。
フレーム・パタン検出回路１５１には、（ｄ）に示すラ
ッチ出力３２が印加されており、（ｅ）に示すフレーム
・パルス３４が印加されたとき（ｄ）に“０１”で示し
たフレーム信号と一致するか否かを検出しようとしてい
る。
第６Ｂ図において、（ｆ）に示すカウンタ値１６４が０
を示したとき、（ｅ）に示すフレーム・パルス３４が出
力されるが、フレーム・パルス３４が立上ったときに
は、ラッチ出力３２は“１”ではないために、（ｇ）に
示す不一致パルス１６２が出力される。その後、（ｄ）
に示すラッチ出力３２が“１”になると、（ｈ）に示す
一致パルス１６１を出力し、（ｆ）に示すカウンタ値１
６４は０から９までのカウントを開始する。カウンタ値
１６４が０を示さなくなると、（ｅ）に示すフレーム・
パルス３４は終る。（ｇ）に示す不一致パルス１６２が
出ている間（ｉ）に示すイネーブル信号１６３はディス
エーブルを示し、（ｈ）に示す一致パルス１６１が出力
されるとイネーブル信号１６３はイネーブルを示し、一
致パルス１６１が終っても、その一致パルス１６１が終
る寸前の状態をイネーブル信号１６３は保持する。
イネーブル信号１６３がディスエーブルを示している間
はフレーム・カウンタ１５３は（ｃ）に示す抽出クロッ
ク３１のカウントを開始しないから、あらかじめ定めら
れたフレーム・パターンを第６Ｂ図の（ａ）に示す原符
号にもとずく（ｂ）に示す受信パルス列３０の中にフレ
ーム・パターン検出回路１５１が検出するまでは、第６
Ｂ図に示す動作は続行され、フレーム・パルス３４はシ
フトされ、（ｇ）に示す不一致パルス１６２が検出され
なくなると、第６Ｃ図に示す同期状態となって、（ｅ）
に示すフレーム・パルス３４は（ｄ）に示すラッチ出力
３２のフレーム信号の“１”の符号に完全に一致する。
このような動作をする場合の同期保護回路１５２の一致
パルス１６１と不一致パルス１６２とイネーブル信号１
６３との関係は、第６Ｄ図の同期状態および非同期状態
にそれぞれ示すようになっている。
フレーム・パターン検出回路１５１がフレーム信号を検
出する場合のフレーム・パターンは、第６Ｂ図および第
６Ｃ図に示す場合のみならず、たとえば第３Ａ図に示す
ようなマルチ・フレームの場合であっても、そのフレー
ム・パターンをフレーム・パターン検出回路１５１にあ
らかじめ設定すればフレーム・パターンの検出は可能で
あることは以上の説明から明らかであろう。
第７Ａ図および第７Ｂ図は０相分離回路１７の具体的回
路の一例を示す図およびその動作を示すタイム・チャー
トである。ここで１７１はフリップ・フロップ、１７２
はナンド・ゲート、１７３はアンド・ゲートである。第
７Ｂ図（ａ）に示す０相とπ相が交互に並んだ抽出クロ
ック３１と（ｂ）に示すフレーム・パルス３４のナンド
をとった出力である（ｃ）に示すナンド・ゲート１７２
の出力でフリップ・フロップ１７１をクリアーする。す
なわち、フレーム・パルス３４の立上りエッジでフリッ
プ・フロップ１７１をクリアされるから、第７Ｂ図
（ｄ）に示すフリップ・フロップ１７１の出力は必ず同
図（ｂ）のフレーム・パルス３４の立上りエッジと同期
する。このフレーム・パルス３４の立上りエッジと同相
の立上りエッジを示す同図（ａ）の抽出クロック３１の
うちの１つおきのパルス列が求める０相クロックであ
る。フリップ・フロップ１７１はフレーム・パルス３４
の立上りエッジでクリアーされ、それと同時に印加され
た抽出クロック３１の印加によりフリップ・フロップ１
７１の出力が“Ｈ”になると、つぎの抽出クロック３１
が印加されるまで“Ｈ”の状態を保持し、そこで反転す
るから、同図（ｄ）のようにフリップ・フロップ１７１
の出力は抽出クロック３１を1/2分周したものとなる。
このようにしてフリップ・フロップ１７１は（ａ）に示
す抽出クロック３１を印加されて（ｄ）に示す信号を出
力する。（ａ）に示す抽出クロック３１と（ｄ）に示す
フリップ・フロップ１７１の出力のアンドをとって、ア
ンド・ゲート１７３は、（ｂ）に示すフレーム・パルス
３４に同期した（ｅ）に示す０相クロック３３を出力す
る。これによってπ相クロックと分離することができ
る。
第８図は再生識別回路１４を示しており、たとえば、Ｄ
フリップ・フロップで構成されている。第２図（ｄ）に
示すラッチ出力３２を第２図（ｆ）に示す０相クロック
３３ごとに取り込み第２図（ｇ）に示す再生パルス列３
５を再生出力端子２３に出力する。
本発明の他の実施例が、第９図〜第１２Ｂ図に示されて
いる。
第９図はその回路構成を示しており、第１図に示した構
成要素に対応するものについては同じ番号，記号を付し
た。第９図と第１図との差異は、第９図においては、第
１図に示されたラッチ回路１３が省略されている点であ
る。そのために受信パルス列３０はラッチ回路１３を介
することなく、直接に、フレーム同期回路１５Ａおよび
再生識別回路１４に印加されている。
第１０図は、第９図に示した回路構成の動作を説明する
ためのタイム・チャートであり、第２図に示したタイム
・チャートに対応している。ここで第１０図における第
２図との差異は、（ｅ）に示すフレーム・パルス３４，
（ｆ）に示す０相クロック３３と（ｇ）に示す再生パル
ス３５が、それぞれ（ｃ）に示した抽出クロック３１の
1/2周期分だけ位相が進んでいることである。それは、
第１図のラッチ回路１３においては、ラッチ出力３２は
受信パルス列３０から抽出クロック３１の1/2周期分だ
け位相が遅れていたからである。
第１図に示した回路構成におけると同様に、第９図に示
した回路構成においても第３Ａ図に示すようなマルチ・
フレームを用いることができる。
第９図に示した構成要素において、クロック抽出回路１
１Ａ，再生識別回路１４，フレーム同期回路１５Ａは、
それぞれ第１図に示したものに対応している。
クロック抽出回路１１Ａの回路構成の細部は第４Ａ図に
示されており、そのタイム・チャートは第４Ｂ図に示さ
れている。
フレーム同期回路１５Ａの具体的な回路構成は第６Ａ図
に示されている。ここでラッチ出力３２は受信パルス列
３０に置き換えられている。第１１Ａ図には非同期状態
のタイム・チャートが、第１１Ｂ図には同期状態のタイ
ム・チャートが示されている。第１１Ａ図は第６Ｂ図に
対応しており、異なる点は、第１１Ａ図において、
（ｅ）に示すフレーム・パルス３４，（ｆ）に示すカウ
ンタ値１６４，（ｇ）に示す不一致パルス１６２，
（ｈ）に示す一致パルス１６１および（ｉ）に示すイネ
ーブル信号が、（Ｃ）に示す抽出クロック３１の1/2周
期分だけ第６Ｂ図に示されたものより、位相が進んでい
ることである。
第１１Ｂ図は第６Ｃ図に対応しており、異なる点は、第
１１Ｂ図において、（ｅ）に示すフレーム・パルス３４
および（ｈ）に示す一致パルス１６１が（ｃ）に示す抽
出クロック３１の1/2周期分だけ、第６Ｃ図に示された
ものより、位相が進んでいることである。
第９図に示した０相分離回路１７Ａの具体的回路の一例
は第１２Ａ図に示されており、第７Ａ図に示したものと
の差異は、抽出クロック３１がインバータ１７４を介し
てフリップ・フロップ１７１とナンド・ゲート１７２に
印加されている点である。
第１２Ｂ図は第１２Ａ図に示した０相分離回路１７Ａの
タイム・チャートであり、第７Ｂ図に対応している。第
７Ｂ図と異なる点は、第１２Ｂ図において、抽出クロッ
ク３１の代りにインバータ１７４の出力が示されている
点である。
第９図に示された再生識別回路１４の具体例は第８図に
示されている。
以上の説明から明らかなように、第９図に示された実施
例は、第１図に示した実施例におけるラッチ回路１３を
省略したものである。したがって、第９図の実施例は、
第１図の実施例に比較して、抽出クロック３１の周期の
1/2だけ高速に動作することができる。
［発明の効果］ 本発明は以上の説明から明らかなように、伝送路上の輻
射雑音の極めてすくないＷＡＬ１符号を用い、この符号
を用いる場合の問題点である０相クロックとπ相クロッ
クを簡単な回路で短期間に、しかも、確実に分離するこ
とを実現したものであり、その効果は極めて大きい。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路構成図、 第２図は第１図に示した回路構成を説明するためのタイ
ム・チャート、 第３Ａ図および第３Ｂ図は本発明の他の実施例を示す
図、 第４Ａ図および第４Ｂ図は本発明の回路構成要素である
クロック抽出回路の具体的な回路構成例を示す図および
そのタイム・チャート、 第５図は本発明の回路構成要素であるラッチ回路の具体
例を示す図、 第６Ａ図は本発明の回路構成要素であるフレーム同期回
路の具体例を示す回路構成図、 第６Ｂ図，第６Ｃ図は第６Ａ図に示した回路の動作を示
すタイム・チャート、 第６Ｄ図は第６Ａ図に示した回路の動作状態を示す図、 第７Ａ図および第７Ｂ図は本発明の回路構成要素である
０相分離回路の具体例を示す図およびそのタイム・チャ
ート、 第８図は本発明の回路構成要素である再生識別回路を示
す図、 第９図は本発明の他の実施例を示す回路構成図、 第１０図は第９図に示した回路構成を説明するためのタ
イム・チャート、 第１１Ａ図および第１１Ｂ図はフレーム同期回路１５Ａ
の動作を示すタイム・チャート、 第１２Ａ図は０相分離回路１７Ａの一例を示す回路構成
図、 第１２Ｂ図は第１２Ａ図に示した回路構成を説明するた
めのタイム・チャート、 第１３Ａ図および第１３Ｂ図は従来例を示す回路構成図
およびタイム・チャート、 第１４図は各種の伝送における符号を説明するためのタ
イム・チャートである。 １１，１１Ａ……クロック抽出回路 １３……ラッチ回路、１４……再生識別回路 １５，１５Ａ……フレーム同期回路 １７……０相分離回路 ２１……入力端子、２２……フレーム出力端子 ２３……再生出力端子、３０……受信パルス列 ３１……抽出クロック、３２……ラッチ出力 ３３……０相クロック、３４……フレーム・パルス ３５……再生パルス列 １１１……位相比較器、１１２……フィルタ １１３……Ｎ倍クロック発生回路 １１４……分周比制御回路 １２１……遅れパルス、１２２……進みパルス １２３……Ｎ倍クロック、１２４……分周信号 １５１……フレーム・パターン検出回路 １５２……同期保護回路 １５３……フレーム・カウンタ １５４……デコーダ回路、１６１……一致パルス １６２……不一致パルス、１６３……イネーブル信号 １６４……カウンタ値 １７１……フリップ・フロップ １７２……ナンド・ゲート １７３……アンド・ゲート １７４……インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保 輝幸 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (72)発明者 伊藤 昌幸 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (56)参考文献 特開 昭59−171232（ＪＰ，Ａ) 特開 昭58−178647（ＪＰ，Ａ) 特開 昭58−69151（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】伝送路上でランダム信号に対して線スペク
    トルを有さず、原符号のｍビットを前記ｍよりは大きな
    数であるｎビットの符号に置き換えて伝送されたウォル
    シュ１符号で構成されている受信パルス列を受けて、前
    記受信パルス列（３０）の符号のくり返し周波数のｎ／
    ｍ倍の周波数を有する抽出クロック（３１）を抽出する
    ために、前記受信パルス列と前記抽出クロックとを受け
    て、前記受信パルス列の信号のエッジが前記抽出クロッ
    クの低レべルと一致するか、高レべルと一致するかを判
    断して、その都度いずれかのレべルに対応して遅れパル
    スと進みパルスを出力するための位相比較手段（１１
    １）と、前記遅れパルスの数と前記進みパルスの数との
    差が正の一定値を越えるか、負の一定値を越えるか、も
    しくはその両一定値の間にあるかによって、それぞれ第
    １の分周信号、第３の分周信号、および第２の分周信号
    のいずれかを出力するためのフィルタ手段（１１２）
    と、前記抽出クロックが前記受信パルス列に同期がとれ
    た状態における抽出クロックのくり返し周波数の複数の
    数であるＮ倍のくり返し周波数を有するＮ倍クロックを
    発生するためのＮ倍クロック発生手段（１１３）と、前
    記Ｎ倍クロックを前記第１の分周信号を受けたときには
    Ｎ−１分の１に、前記第２の分周信号を受けたときには
    Ｎ分の１に、前記第３の分周信号を受けたときにはＮ＋
    １分の１に分周して前記抽出クロック３１を出力するた
    めの分周比制御手段（１１４）とを含むクロック抽出手
    段（１１Ａ）と、 前記受信パルス列を受けて、前記抽出クロックによって
    ラッチしラッチ出力（３２）を得るためのラッチ手段
    （１３）と、 前記ラッチ出力と前記抽出クロックとを受けて、フレー
    ム・パルス（３４）を発生し、このフレーム・パルスの
    存在期間中に、あらかじめ定められたフレーム・パター
    ンを前記ラッチ出力のなかから検出するまで、前記フレ
    ーム・パルスをシフトすることによって、前記ラッチ出
    力に含まれたフレーム信号に同期したフレーム・パルス
    を得るために、前記ラッチ出力と前記抽出クロックとを
    受けて、前記フレーム・パルスが存在する期間中におい
    て、前記抽出クロックの印加ごとに判断して、前記あら
    かじめ定められたフレーム・パターンに一致したパター
    ンを前記ラッチ出力において、検出しないときには不一
    致パルスを、検出したときには一致パルスを出力するた
    めのフレーム・パターン検出手段（１５１）と、前記一
    致パルスを受けてイネーブルを示し、前記不一致パルス
    を受けてディスエーブルを示し、前記不一致パルスも前
    記一致パルスも受けない間は、その両パルスを受けなく
    なる直前の状態を示し、前記不一致パルスを受けない状
    態である同期状態においてはイネーブルを示すイネーブ
    ル信号を出力して同期状態を保護するための同期保護手
    段（１５２）と、 前記イネーブル信号がイネーブルを示す期間だけ前記抽
    出クロックを零からカウントするリング・カウンタを含
    み、前記リング・カウンタは、前記イネーブル信号がデ
    ィスエーブルを示す期間はそのカウント値を零のままと
    して出力するためのフレーム・カウント手段（１５３）
    と、前記フレーム・カウント手段のカウント値が零であ
    る期間そのカウント値をデコードして前記フレーム・パ
    ルスを出力するためのデコーダ手段（１５４）とを含む
    フレーム同期手段（１５Ａ）と、 前記抽出クロック（３１）の立上りの部分の位相から前
    記フレーム・パルス（３４）の立上りの部分の位相と位
    相を同じくするクロックを含む前記抽出クロック（３
    １）を構成している１個おきのクロックの列である０相
    クロック（３３）を分離するための０相分離手段（１
    ７）と、 前記ラッチ出力（３２）と前記０相クロック（３３）と
    を受けて、前記原符号を再生し識別するための再生識別
    手段（１４）とを含むことを特徴とするディジタル同期
    回路。
  2. 【請求項２】前記０相分離手段が、 前記抽出クロックと前記フレーム・パルスとのアンドを
    とってクリアー信号を出力するためのゲート（１７２）
    と、 前記クリアー信号を受けてクリアーされて、前記抽出ク
    ロックの一周期ごとにその出力状態を変えるフリップ・
    フロップ（１７１）と、 前記フリップ・フロップの出力と前記抽出クロックとの
    アンドをとって前記０相クロックを出力するためのゲー
    ト（１７３）とを含むものである特許請求の範囲第１項
    記載のディジタル同期回路。
  3. 【請求項３】前記あらかじめ定められたフレーム・パタ
    ーンが、マルチ・フレームからなるパターンである特許
    請求の範囲第１項記載のディジタル同期回路。
  4. 【請求項４】前記フレーム・パターン検出手段（１５
    １）におけるあらかじめ定められたフレーム・パターン
    が、マルチ・フレームからなるパターンである特許請求
    の範囲第１項記載のディジタル同期回路。
  5. 【請求項５】伝送路上でランダム信号に対して線スペク
    トルを有さず、原符号のｍビットを前記ｍよりは大きな
    数であるｎビットの符号に置き換えて伝送されたウォル
    シュ１符号で構成されている受信パルス列を受けて、前
    記受信パルス列（３０）の符号のくり返し周波数のｎ／
    ｍ倍の周波数を有する抽出クロック（３１）を抽出する
    ために、前記受信パルス列と前記抽出クロックとを受け
    て、前記受信パルス列の信号のエッジが前記抽出クロッ
    クの低レべルと一致するか、高レべルと一致するかを判
    断して、その都度いずれかのレべルに対応して遅れパル
    スと進みパルスを出力するための位相比較手段（１１
    １）と、前記遅れパルスの数と前記進みパルスの数との
    差が正の一定値を越えるか、負の一定値を越えるか、も
    しくはその両一定値の間にあるかによって、それぞれ第
    １の分周信号、第３の分周信号、および第２の分周信号
    のいずれかを出力するためのフィルタ手段（１１２）
    と、前記抽出クロックが前記受信パルス列に同期がとれ
    た状態における抽出クロックのくり返し周波数の複数の
    数であるＮ倍のくり返し周波数を有するＮ倍クロックを
    発生するためのＮ倍クロック発生手段（１１３）と、前
    記Ｎ倍クロックを前記第１の分周信号を受けたときには
    Ｎ−１分の１に、前記第２の分周信号を受けたときには
    Ｎ分の１に、前記第３の分周信号を受けたときにはＮ＋
    １分の１に分周して前記抽出クロック３１を出力するた
    めの分周比制御手段（１１４）とを含むクロック抽出手
    段（１１Ａ）と、 前記受信パルス列と前記抽出クロックとを受けて、フレ
    ーム・パルス（３４）を発生し、このフレーム・パルス
    の存在期間中に、あらかじめ定められたフレーム・パタ
    ーンを前記受信パルス列のなかから検出するまで、前記
    フレーム・パルスをシフトすることによって、前記受信
    パルス列に含まれたフレーム信号に同期したフレーム・
    パルスを得るために、前記受信パルス列と前記抽出クロ
    ックとを受けて、前記フレーム・パルスが存在する期間
    中において、前記抽出クロックの印加ごとに判断して、
    前記あらかじめ定められたフレーム・パターンに一致し
    たパターンを前記受信パルス列において、検出しないと
    きには不一致パルスを、検出したときには一致パルスを
    出力するためのフレーム・パターン検出手段（１５１）
    と、前記一致パルスを受けてイネーブルを示し、前記不
    一致パルスを受けてディスエーブルを示し、前記不一致
    パルスも前記一致パルスも受けない間は、その両パルス
    を受けなくなる直前の状態を示し、前記不一致パルスを
    受けない状態である同期状態においてはイネーブルを示
    すイネーブル信号を出力して同期状態を保護するための
    同期保護手段（１５２）と、前記イネーブル信号がイネ
    ーブルを示す期間だけ前記抽出クロックを零からカウン
    トするリング・カウンタを含み、前記リング・カウンタ
    は、前記イネーブル信号がディスエーブルを示す期間は
    そのカウント値を零のままとして出力するためのフレー
    ム・カウント手段（１５３）と、 前記フレーム・カウント手段のカウント値が零である期
    間そのカウント値をデコードして前記フレーム・パルス
    を出力するためのデコーダ手段（１５４）とを含むフレ
    ーム同期手段（１５Ａ）と、 前記抽出クロック（３１）の立上りの部分の位相から前
    記フレーム・パルス（３４）の立上りの部分の位相と位
    相を同じくするクロックを含む前記抽出クロック（３
    １）を構成している１個おきのクロックの列である０相
    クロック（３３）を分離するための０相分離手段（１
    ７）と、 前記受信パルス列（３２）と前記０相クロック（３３）
    とを受けて、前記原符号を再生し識別するための再生識
    別手段（１４）とを含むことを特徴とするディジタル同
    期回路。
  6. 【請求項６】前記０相分離手段が、 前記抽出クロックを反転することによって得た反転クロ
    ックと前記フレーム・パルスとのアンドをとってクリア
    ー信号を出力するためのゲート（１７２）と、 前記クリアー信号を受けてクリアーされて、前記反転ク
    ロックの一周期ごとにその出力状態を変えるフリップ・
    フロップ（１７１）と、 前記フリップ・フロップの出力と前記反転クロックとの
    アンドをとって前記０相クロックを出力するためのゲー
    ト（１７３）とを含むものである特許請求の範囲第５項
    記載のディジタル同期回路。
  7. 【請求項７】前記あらかじめ定められたフレーム・パタ
    ーンが、マルチ・フレームからなるパターンである特許
    請求の範囲第５項記載のディジタル同期回路。
  8. 【請求項８】前記フレーム・パターン検出手段（１５
    １）におけるあらかじめ定められたフレーム・パターン
    が、マルチ・フレームからなるパターンである特許請求
    の範囲第５項記載のディジタル同期回路。
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