JPS61116424A - Ｃｍｉ復号器 - Google Patents
Ｃｍｉ復号器Info
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- JPS61116424A JPS61116424A JP23679584A JP23679584A JPS61116424A JP S61116424 A JPS61116424 A JP S61116424A JP 23679584 A JP23679584 A JP 23679584A JP 23679584 A JP23679584 A JP 23679584A JP S61116424 A JPS61116424 A JP S61116424A
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- 238000001514 detection method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 241000405217 Viola <butterfly> Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＭＩ復号器の高速化回路に関するものである
。
。
（従来技術）
ＣＭＩ符号は第２図（ａ）に示すように良く知られてい
る符号則によって１ビツトの原信号ＮＲＺを２ビツトに
て表現するＩＢ２Ｂ符号の一種であり、第２図（ｂ）の
タイムチャートにて示すように原信号ＮＲＺをＣＭＩ符
号化されるものである。そして伝送路符号として用いた
場合、信号のいかんにかかわらずクロック抽出が安定で
、システムの簡単化、高信頼化が図れる。又ＣＭＩ符号
則を破る（ ＣＲＶ（Ｃｏｄｅ Ｒｕ１ｅ Ｖｉｏｌａ
ｔｉｏｎ ）修飾）ことによ＃）２次信号を伝送するこ
とができ、ライン監視等も容易となるが、伝送処理速度
が２倍となる為、高速信号伝送では符号器、復号器の構
成に工夫が必要となる。一般に、ＣＭＩ復号器は第３図
に示すように、ＣＭＩ−ＣＲＶ復号部８０とブロック同
期回路８ノによシ構成される。ブロック同期回路８ノは
、どの連ｒ９ ） 続した２ピツトをＣＭＩ符号ブロックと見なすかを決定
する回路で、ＣＭＩ符号の場合２通シの可能性がある。
る符号則によって１ビツトの原信号ＮＲＺを２ビツトに
て表現するＩＢ２Ｂ符号の一種であり、第２図（ｂ）の
タイムチャートにて示すように原信号ＮＲＺをＣＭＩ符
号化されるものである。そして伝送路符号として用いた
場合、信号のいかんにかかわらずクロック抽出が安定で
、システムの簡単化、高信頼化が図れる。又ＣＭＩ符号
則を破る（ ＣＲＶ（Ｃｏｄｅ Ｒｕ１ｅ Ｖｉｏｌａ
ｔｉｏｎ ）修飾）ことによ＃）２次信号を伝送するこ
とができ、ライン監視等も容易となるが、伝送処理速度
が２倍となる為、高速信号伝送では符号器、復号器の構
成に工夫が必要となる。一般に、ＣＭＩ復号器は第３図
に示すように、ＣＭＩ−ＣＲＶ復号部８０とブロック同
期回路８ノによシ構成される。ブロック同期回路８ノは
、どの連ｒ９ ） 続した２ピツトをＣＭＩ符号ブロックと見なすかを決定
する回路で、ＣＭＩ符号の場合２通シの可能性がある。
す力わち第２図（ｂ）に示すａとｂ２通シの区切シ方で
ある。このブロック同期が確立されて初めてＣＭＩ・Ｃ
ＲＶ復号が可能となる。第４図に２ｆ。
ある。このブロック同期が確立されて初めてＣＭＩ・Ｃ
ＲＶ復号が可能となる。第４図に２ｆ。
クロック方式による従来のブロック同期回路を、第５図
に同じ〈従来のＣＭＩ−ＣＲＶ復号回路を示す。
に同じ〈従来のＣＭＩ−ＣＲＶ復号回路を示す。
回路３１はＡＮＤダートで次の１／２分周回路３２に接
続されている。１／２分周回路３２の出力ｆ。クロック
は第５図の回路４０，４１，４６，４７゜４８．４９に
接続される。回路３４の出力はＯＲ回路３５を通してカ
ウンタ回路３３のリセット端子に接続される。ＯＲ回路
３５の他の入力は第５図の回路４８の出力が接続される
。又回路３３の入力には第５図の回路４９の出力が接続
される。
続されている。１／２分周回路３２の出力ｆ。クロック
は第５図の回路４０，４１，４６，４７゜４８．４９に
接続される。回路３４の出力はＯＲ回路３５を通してカ
ウンタ回路３３のリセット端子に接続される。ＯＲ回路
３５の他の入力は第５図の回路４８の出力が接続される
。又回路３３の入力には第５図の回路４９の出力が接続
される。
次に第４図の７゛ロツク同回路の動作を説明する。カウ
ンタ回路３３よシキャリーＣＡが出力されると、その値
は回路３４により時間Ｔ。／２”” ２．７’ＯＣｆ、
はデータ速度）だけ”Ｌ（Ｌｏｗ）′となシ、回路３１
０ケゝ−ト出力を止める。その結果７分周回路３２の出
力の分周クロックｆ。は位相πだけシフトする。又同時
に回路３４の出力によりカウンタ回路３３をリセットす
る。回路３３への入力は非ブロツク同期検出・ぐルスで
あシ、ＣＭ■符号の立下りとｆ。クロックの位相比較に
より回路４９で生成される。一方ブロック同期検出パル
スも同様の方法で生成される。この回路の難点は全ての
回路が２ｆｏクロック速度で動作していることである。
ンタ回路３３よシキャリーＣＡが出力されると、その値
は回路３４により時間Ｔ。／２”” ２．７’ＯＣｆ、
はデータ速度）だけ”Ｌ（Ｌｏｗ）′となシ、回路３１
０ケゝ−ト出力を止める。その結果７分周回路３２の出
力の分周クロックｆ。は位相πだけシフトする。又同時
に回路３４の出力によりカウンタ回路３３をリセットす
る。回路３３への入力は非ブロツク同期検出・ぐルスで
あシ、ＣＭ■符号の立下りとｆ。クロックの位相比較に
より回路４９で生成される。一方ブロック同期検出パル
スも同様の方法で生成される。この回路の難点は全ての
回路が２ｆｏクロック速度で動作していることである。
これは符号則そのものが１ビツトの原信号を２ビツトに
て表現しているからであり、又回路３ノ。
て表現しているからであり、又回路３ノ。
３４のようなりロック抜去回路を用いるだめである。
次に第５図のＣＭＩ・ＣＲＶ復号回路の動作を説明する
・入力ＣＭＩデータと回路３６出力がそれぞれ回路３７
．３８．３９に接続され、その各々の出力のうち、回路
３７．３８の出力はそれぞれ回路４０．４１に入力され
、Σ分周回路３２の出力のｆｏクロックと積をとられる
。その出力はそれぞれＲ−８Ｆ／Ｆ回路４２に入力され
るとともに、該Ｒ−８Ｆ／Ｆ回路４２に接続された回路
４３の出力と積をとられる。この回路４４．４５の出力
と回路３９の出力は回路４６においてｆ。クロックで同
期検出され、ＣＲｖとして取シ出すことができる。又回
路３７．３８の出力を回路４７にてｆ。クロックで同期
検出してデータ（ＮＲＺ ）としてとシ出すことができ
る。
・入力ＣＭＩデータと回路３６出力がそれぞれ回路３７
．３８．３９に接続され、その各々の出力のうち、回路
３７．３８の出力はそれぞれ回路４０．４１に入力され
、Σ分周回路３２の出力のｆｏクロックと積をとられる
。その出力はそれぞれＲ−８Ｆ／Ｆ回路４２に入力され
るとともに、該Ｒ−８Ｆ／Ｆ回路４２に接続された回路
４３の出力と積をとられる。この回路４４．４５の出力
と回路３９の出力は回路４６においてｆ。クロックで同
期検出され、ＣＲｖとして取シ出すことができる。又回
路３７．３８の出力を回路４７にてｆ。クロックで同期
検出してデータ（ＮＲＺ ）としてとシ出すことができ
る。
（発明が解決しようとする問題点）
しかしながら、上記構成による従来のＣＭＩ復号器は全
ての回路がデータ速度九の２倍の２ｆｏの動作クロック
で動作している為、データ速度を高くできず、高速ＣＭ
Ｉ復号器としては不適当であるという欠点があった。本
発明は前記従来技術が持っていた問題点を解決し、簡単
な回路構成にて高速ＣＭＩ復号器を提供するものである
。
ての回路がデータ速度九の２倍の２ｆｏの動作クロック
で動作している為、データ速度を高くできず、高速ＣＭ
Ｉ復号器としては不適当であるという欠点があった。本
発明は前記従来技術が持っていた問題点を解決し、簡単
な回路構成にて高速ＣＭＩ復号器を提供するものである
。
（問題を解決する為の手段）
本発明のＣＭＩ復号器は２ｆｏクロツクを入力として１
の速度のｆ。クロックを出力する一分周回路と、この出
力されたｆ。クロックにて動作しＣＭＩ入力データのブ
ロック非同期を検出した場合にはその動社 作ｆ。クロック自身を反転し手鎖２のｆ。クロックによ
シ再同期化動作を行なってＣＭＩ入カデカデータロック
同期をとるブロック同期回路と、前記２ｆ０クロツクに
てＣＭＩ入力データのシーケンスの検出を行なうＣＭＩ
シーケンス検出回路と、該検出信号を前記第２のｆ。ク
ロックと前記２ｆｏクロツクの社シ遅延差分を補正する
遅延回路と、該遅延補正された信号から前記第２のｆ。
の速度のｆ。クロックを出力する一分周回路と、この出
力されたｆ。クロックにて動作しＣＭＩ入力データのブ
ロック非同期を検出した場合にはその動社 作ｆ。クロック自身を反転し手鎖２のｆ。クロックによ
シ再同期化動作を行なってＣＭＩ入カデカデータロック
同期をとるブロック同期回路と、前記２ｆ０クロツクに
てＣＭＩ入力データのシーケンスの検出を行なうＣＭＩ
シーケンス検出回路と、該検出信号を前記第２のｆ。ク
ロックと前記２ｆｏクロツクの社シ遅延差分を補正する
遅延回路と、該遅延補正された信号から前記第２のｆ。
クロックに同期してＣＭＩデータとＣＲＶをとり出すＣ
ＭＩ・ＣＲＶ復号回路とから構成されるものである。
ＭＩ・ＣＲＶ復号回路とから構成されるものである。
（作 用）
このような構成としたことにより、ＣＭＩシーケンス検
出回路のみが２ｆｏクロツクで動作し、ブロック同期回
路とＣＭＩ・ＣＲＶ復号回路が従来の百の速度のｆ。ク
ロックで動作し、かつ２ｆ０クロツクとｆ、クロックの
遅延差を遅延回路にて補正して動作するため、高速動作
が可能となるのである。
出回路のみが２ｆｏクロツクで動作し、ブロック同期回
路とＣＭＩ・ＣＲＶ復号回路が従来の百の速度のｆ。ク
ロックで動作し、かつ２ｆ０クロツクとｆ、クロックの
遅延差を遅延回路にて補正して動作するため、高速動作
が可能となるのである。
（実施例）
第１図は本発明の実施例に係わるＣＭＩ復号器のブロッ
ク図であシ、５０は２ｆｏクロツクを入力してｆ。クロ
ックを出力する百分周回路、９１はｆ。
ク図であシ、５０は２ｆｏクロツクを入力してｆ。クロ
ックを出力する百分周回路、９１はｆ。
クロックにて動作するブロック同期回路、９２は同じく
ｆ。クロックにて動作するＣＭＩ−ＣＲＶ復号回路、９
３は入力インターフェースである。
ｆ。クロックにて動作するＣＭＩ−ＣＲＶ復号回路、９
３は入力インターフェースである。
第６図はブロック同期回路９１の回路例を示すものであ
り、第７図はその動作タイムチャートである。カウンタ
回路５２には第８図にて後述するインターフェース回路
の回路５８の出力である［ＯＪ ＣＭＩに対するＣＲＶ
（Ｃｏｄｅ Ｒｕ１ｅ Ｖｉｏｌａｔｉｏｎ ）出力
が入力される。カウンタ回路５２のキャリー出力は回路
５３．５４に接続される。回路５７で回路５４と回路５
５の両川力のＯＲをとり、回路５８を通してカウンタ回
路５２のリセット端子に接続される。一方回路５３の出
力は遅延回路５６を通して回路５１の端子２に接続され
る。又回路５８の入力端子１には第８図にて後述するイ
ンターフェース回路の回路６９の出力に接続される。
り、第７図はその動作タイムチャートである。カウンタ
回路５２には第８図にて後述するインターフェース回路
の回路５８の出力である［ＯＪ ＣＭＩに対するＣＲＶ
（Ｃｏｄｅ Ｒｕ１ｅ Ｖｉｏｌａｔｉｏｎ ）出力
が入力される。カウンタ回路５２のキャリー出力は回路
５３．５４に接続される。回路５７で回路５４と回路５
５の両川力のＯＲをとり、回路５８を通してカウンタ回
路５２のリセット端子に接続される。一方回路５３の出
力は遅延回路５６を通して回路５１の端子２に接続され
る。又回路５８の入力端子１には第８図にて後述するイ
ンターフェース回路の回路６９の出力に接続される。
先ずカウンタ回路５２にパルスが入力されると、同期カ
ウンタとしてカウントアツプし、オーバフローするとキ
ャリーをＱよシ出力する。回路５３のトグルＦ／Ｆによ
シ遅延回路５６の入力が反転する。よって遅延回路５６
の出力は適当な遅延時間後反転するため、回路５１の出
力のｆ。クロックはπ相シフトしたものとなる。（第７
図のタイムチャート参照）これは１ビット信号を２ビッ
トにて表現するＩＢ２Ｂ符号の種であるだめクロックを
π相動かすのみで足りるのである。又カウンタ回路５２
がキャリーを発生するとただちに該カウンタ回路５２は
リセットされ、そのリセット時間は回路５４．５５の出
力のＯＲをとることで２Ｔクロ転時の同期回路の安定性
を図るためである。遅延回路５６の遅延量は回路５ノの
出力であるクロックの反転時のクロックパルス幅がクロ
ックとしての回路動作の条件を満足するように設定され
る。
ウンタとしてカウントアツプし、オーバフローするとキ
ャリーをＱよシ出力する。回路５３のトグルＦ／Ｆによ
シ遅延回路５６の入力が反転する。よって遅延回路５６
の出力は適当な遅延時間後反転するため、回路５１の出
力のｆ。クロックはπ相シフトしたものとなる。（第７
図のタイムチャート参照）これは１ビット信号を２ビッ
トにて表現するＩＢ２Ｂ符号の種であるだめクロックを
π相動かすのみで足りるのである。又カウンタ回路５２
がキャリーを発生するとただちに該カウンタ回路５２は
リセットされ、そのリセット時間は回路５４．５５の出
力のＯＲをとることで２Ｔクロ転時の同期回路の安定性
を図るためである。遅延回路５６の遅延量は回路５ノの
出力であるクロックの反転時のクロックパルス幅がクロ
ックとしての回路動作の条件を満足するように設定され
る。
次に第８図にて入力インターフェース回路を説明する。
回路５９の入力１はＣＭＩ入力端子となる。
回路６０，６１．６２の各入力は回路５９の出力および
ＣＭＩ入力が接続される。回路６６．６７゜６８．６９
の入力端子１にはそれぞれ遅延回路６３．６４．６５を
通して回路６０，６ノ、６２の出力が各々接続される。
ＣＭＩ入力が接続される。回路６６．６７゜６８．６９
の入力端子１にはそれぞれ遅延回路６３．６４．６５を
通して回路６０，６ノ、６２の出力が各々接続される。
回路６６．６７．６８の入力Ｃならびに回路６９０入力
でにはすべて回路５１の出力であるｆ。クロックが接続
される。回路５９の入力Ｃには２ｆｏクロツク入力端子
が接続される。この回路の動作は回路６０，６１．６２
までは従来回路と同じよう２几クロツク（２倍のｆ、ク
ロック）で動作するが、この出力をただちに回路６６．
６７．６８．６９でｆ。クロック同期をとっている点が
特長であシ、後続回路を全てｆ。
でにはすべて回路５１の出力であるｆ。クロックが接続
される。回路５９の入力Ｃには２ｆｏクロツク入力端子
が接続される。この回路の動作は回路６０，６１．６２
までは従来回路と同じよう２几クロツク（２倍のｆ、ク
ロック）で動作するが、この出力をただちに回路６６．
６７．６８．６９でｆ。クロック同期をとっている点が
特長であシ、後続回路を全てｆ。
クロックで動作させることができるものである。
遅延回路６Ｊ ｓ ６４ ｒ ６５は回路５９の入力Ｃ
の２ｆｏり０．り立上りと回路６６．６７．６８゜６９
の入力Ｃのｆ。クロック立上りの遅延差を補正し、回路
６６ｗ ６７ ｐ ６ Ｂ ａ ６９の入力１でのホー
ルドセットアツプタイムを補償するためである。
の２ｆｏり０．り立上りと回路６６．６７．６８゜６９
の入力Ｃのｆ。クロック立上りの遅延差を補正し、回路
６６ｗ ６７ ｐ ６ Ｂ ａ ６９の入力１でのホー
ルドセットアツプタイムを補償するためである。
第９図はこのインターフェース回路の動作タイムチャー
トを示すものであシ、各々の記号は第８図の記号と一致
するものである。又、回路６８の出力は［ＯＪ ＣＭＩ
に対するＣＲｖ出力となることがわかるが、これは同時
に非同期検出パルスとして第６図のカウンタ回路５２の
入力１に接続させる。一方、回路６９の出力は同期検出
パルスとして第６図の回路５８の入力１に接続されカウ
ンタ回路５２のリセットに使用される。
トを示すものであシ、各々の記号は第８図の記号と一致
するものである。又、回路６８の出力は［ＯＪ ＣＭＩ
に対するＣＲｖ出力となることがわかるが、これは同時
に非同期検出パルスとして第６図のカウンタ回路５２の
入力１に接続させる。一方、回路６９の出力は同期検出
パルスとして第６図の回路５８の入力１に接続されカウ
ンタ回路５２のリセットに使用される。
次に第１０図にＣＭＩ−ＣＲＶ復号回路を示す。Ｊ−Ｋ
Ｆ／Ｆ回路７θの入力Ｊ 、に、Ｃにはそれぞれ第８図
の回路６６．６７．６８の出力が接続される。
Ｆ／Ｆ回路７θの入力Ｊ 、に、Ｃにはそれぞれ第８図
の回路６６．６７．６８の出力が接続される。
回路７ノに回路６６の出力と回路７０の出力が接続され
、回路７２に回路６７の出力と回路７０の出力が接続さ
れる。回路７１，７２．６８の各出力は回路７３に接続
される。又回路６６．６７の出力は回路７４に接続され
る。回路７３．７４の出力はＣＭＩ−ＣＲＶ復号回路の
出力として外部に取シ出される。この回路の動作につい
て説明する。回路６６．６７の出力は第９図よシわかる
ようにそれぞれ＼１１’ 、−００′のＣＭＩデータシ
ーケンスに対応し、回路７４で６ＲをとるとＤＡＴＡ再
生できることがわかる。回路６８の出力はゝ１０’のＣ
ＭＩデータシーケンスに対応し、「０」のＣＭＩに対す
るＣＲＶであることがわかる。一方、「ｌ」のＣＭＩに
対（ｌＯ） するＣＲＶを検出するには、最も近い「１」のＣＭＩが
ゝＪＪ′であるかゝ００′であるかＪ−ＫＦ／Ｆ回路７
θで記録しておき、もしゝ１１′であったとすると、次
ノ１１」のＣＭＩでゝ１１’ならばｃＲｖを「１」とし
、ゝ００′ならばＣＲＶは「０」のままで次に備・えて
記録を書き直す。Ｊ−ＫＦ／Ｆ回路７０にゝ１１’に対
するパルスが入力されると、出口は「ｌ」になシ上述の
記録がなされる。やがてゝ００′に対するパルスが入力
されると、Ｊ−ＫＦ／Ｆ回路７ｏの出力はｒＯＪになる
が、回路７１．７２の出力は「０」のままである。もし
、′００′でなくゝ１１’が続いて来ると回路７１の出
力は「１」となすＣＲＶが１となる。このように、回路
７ノの出力はゝｌｌ’ｃＭＩに対するＣＲＶ。
、回路７２に回路６７の出力と回路７０の出力が接続さ
れる。回路７１，７２．６８の各出力は回路７３に接続
される。又回路６６．６７の出力は回路７４に接続され
る。回路７３．７４の出力はＣＭＩ−ＣＲＶ復号回路の
出力として外部に取シ出される。この回路の動作につい
て説明する。回路６６．６７の出力は第９図よシわかる
ようにそれぞれ＼１１’ 、−００′のＣＭＩデータシ
ーケンスに対応し、回路７４で６ＲをとるとＤＡＴＡ再
生できることがわかる。回路６８の出力はゝ１０’のＣ
ＭＩデータシーケンスに対応し、「０」のＣＭＩに対す
るＣＲＶであることがわかる。一方、「ｌ」のＣＭＩに
対（ｌＯ） するＣＲＶを検出するには、最も近い「１」のＣＭＩが
ゝＪＪ′であるかゝ００′であるかＪ−ＫＦ／Ｆ回路７
θで記録しておき、もしゝ１１′であったとすると、次
ノ１１」のＣＭＩでゝ１１’ならばｃＲｖを「１」とし
、ゝ００′ならばＣＲＶは「０」のままで次に備・えて
記録を書き直す。Ｊ−ＫＦ／Ｆ回路７０にゝ１１’に対
するパルスが入力されると、出口は「ｌ」になシ上述の
記録がなされる。やがてゝ００′に対するパルスが入力
されると、Ｊ−ＫＦ／Ｆ回路７ｏの出力はｒＯＪになる
が、回路７１．７２の出力は「０」のままである。もし
、′００′でなくゝ１１’が続いて来ると回路７１の出
力は「１」となすＣＲＶが１となる。このように、回路
７ノの出力はゝｌｌ’ｃＭＩに対するＣＲＶ。
回路７２はゝ００’ＣＭＩに対するＣＲＶであり、ＯＲ
回路７３で回路６８出力とともにＯＲをとって全てのＣ
ＲＶが再生されることになる。
回路７３で回路６８出力とともにＯＲをとって全てのＣ
ＲＶが再生されることになる。
（発明の効果）
以上説明したように、本発明によれば従来の構成による
ＣＭＩ復号器に比べて２ｆｏクロック動作部が大幅に削
減されたため、高速化（約１４５倍の高速化が図れる。
ＣＭＩ復号器に比べて２ｆｏクロック動作部が大幅に削
減されたため、高速化（約１４５倍の高速化が図れる。
例えばＣＭＯＳケ゛−トマレーでゑＯＭｂ／ｓ ＣＭＩ
以上が可能である）、クリティカルパスの減少（］、／
１０以下）が図れ、かつ回路が簡単となる利点を有する
。又、入力インターフェース部を変更することにより容
易にｆ。クロック方式ＣＭＩ復号器も構成できる利点を
有する。
以上が可能である）、クリティカルパスの減少（］、／
１０以下）が図れ、かつ回路が簡単となる利点を有する
。又、入力インターフェース部を変更することにより容
易にｆ。クロック方式ＣＭＩ復号器も構成できる利点を
有する。
第１図は本発明の実施例に係わるＣＭＩ復号器のブロッ
ク図、第２図はＣＭＩ符号則を示す説明図、第３図は従
来における２ｆｏクロック入力方式によるＣＭＩ復号器
のブロック図、第４図は従来のブロック同期回路図、第
５図は従来のＣＭＩ−ＣＲＶ復号回路図、第６図は本発
明の実施例によるブロック同期回路、第７図は第６図の
ブロック同期回路の動作タイムチャート、第８図は本発
明の実施例によるインターフェース回路、第９図は第８
図のインターフェース回路の動作タイムチャート、第１
０図は本発明の実施例によるＣＭＩ・ＣＲＶ復号回路で
ある。 ５０・・・１分周回路、９ノ・・・ン゛ロック同期回路
、９２・・・ＣＭＩ・ＣＲＶ復号回路、９３・・・入力
インターフェース、５２・・・カウンタ回路、５３，５
４，５５゜５９．６６．６７．６８．６９・・・Ｆ／Ｆ
回路、７０・・・Ｊ−ＫＦ／Ｆ回路、５６，６３，６４
．．６５・・・遅延回路。 特許出願人 沖電気工業株式会社 手続補正書（睦） １．事件の表示 昭和５９年 特 許 願第２３６７９５号２ 発明の名
称 ＣＭＩ復号器 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号名
称（０２９） ３中電気工ｌｉｅ本式会社代表者
取締役社長橋本南海男４、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７査１
２号沖電気工業株式会社内 氏名（６８９２） 弁理士 鈴木敏明電話 ５０１−
３１１１（大代表） ５、補正の対象 明細書中１発明の詳細な説明」の欄及
び図面「第５図１ ６、補正の内容 別紙の通り ６補正の内容 （１）明細書第６頁第１６行目に「するだめ、高速動作
」とあるのを、「するため、安定した高速動作」と補正
する。 （２）同書第７頁第４行目に「９１の回倒」とあるのを
「９１０回路例」と補正する。 （３） 同書第１２頁第１行目に「ケ゛−トマレー」
とあるのを「ケ゛−トアレー」と補正する。 （４） 図面第５図を別紙の通シ補正する。 以上
ク図、第２図はＣＭＩ符号則を示す説明図、第３図は従
来における２ｆｏクロック入力方式によるＣＭＩ復号器
のブロック図、第４図は従来のブロック同期回路図、第
５図は従来のＣＭＩ−ＣＲＶ復号回路図、第６図は本発
明の実施例によるブロック同期回路、第７図は第６図の
ブロック同期回路の動作タイムチャート、第８図は本発
明の実施例によるインターフェース回路、第９図は第８
図のインターフェース回路の動作タイムチャート、第１
０図は本発明の実施例によるＣＭＩ・ＣＲＶ復号回路で
ある。 ５０・・・１分周回路、９ノ・・・ン゛ロック同期回路
、９２・・・ＣＭＩ・ＣＲＶ復号回路、９３・・・入力
インターフェース、５２・・・カウンタ回路、５３，５
４，５５゜５９．６６．６７．６８．６９・・・Ｆ／Ｆ
回路、７０・・・Ｊ−ＫＦ／Ｆ回路、５６，６３，６４
．．６５・・・遅延回路。 特許出願人 沖電気工業株式会社 手続補正書（睦） １．事件の表示 昭和５９年 特 許 願第２３６７９５号２ 発明の名
称 ＣＭＩ復号器 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号名
称（０２９） ３中電気工ｌｉｅ本式会社代表者
取締役社長橋本南海男４、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７査１
２号沖電気工業株式会社内 氏名（６８９２） 弁理士 鈴木敏明電話 ５０１−
３１１１（大代表） ５、補正の対象 明細書中１発明の詳細な説明」の欄及
び図面「第５図１ ６、補正の内容 別紙の通り ６補正の内容 （１）明細書第６頁第１６行目に「するだめ、高速動作
」とあるのを、「するため、安定した高速動作」と補正
する。 （２）同書第７頁第４行目に「９１の回倒」とあるのを
「９１０回路例」と補正する。 （３） 同書第１２頁第１行目に「ケ゛−トマレー」
とあるのを「ケ゛−トアレー」と補正する。 （４） 図面第５図を別紙の通シ補正する。 以上
Claims (1)
- ２ｆ＿０クロック入力方式によるＣＭＩ復号器において
、２ｆ＿０クロックを入力として１／２の速度のｆ＿０
クロックを出力する１／２分周回路と、前記ｆ＿０クロ
ックにて動作しＣＭＩ入力データのブロック非同期を検
出した場合にはその動作ｆ＿０クロック自身を反転した
第２のｆ＿０クロックにより再同期化動作を行なってＣ
ＭＩ入力データのブロック同期をとるブロック同期回路
と、前記２ｆ＿０クロックにてＣＭＩ入力データのシー
ケンスの検出を行なうＣＭＩシーケンス検出回路と、該
検出信号を前記第２のｆ＿０クロックと前記２ｆ＿０ク
ロックの立上り遅延差分を補正する遅延回路と、該遅延
補正された信号から前記第２のｆ＿０クロックに同期し
てＣＭＩデータとＣＲＶをとり出すＣＭＩ・ＣＲＶ復号
回路とから構成されることを特徴とするＣＭＩ復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23679584A JPS61116424A (ja) | 1984-11-12 | 1984-11-12 | Ｃｍｉ復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23679584A JPS61116424A (ja) | 1984-11-12 | 1984-11-12 | Ｃｍｉ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116424A true JPS61116424A (ja) | 1986-06-03 |
| JPH0376608B2 JPH0376608B2 (ja) | 1991-12-06 |
Family
ID=17005902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23679584A Granted JPS61116424A (ja) | 1984-11-12 | 1984-11-12 | Ｃｍｉ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352521A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | ＣＭｉ復号回路 |
-
1984
- 1984-11-12 JP JP23679584A patent/JPS61116424A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352521A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | ＣＭｉ復号回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376608B2 (ja) | 1991-12-06 |
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