JPH06308966A - 動的ボイス割当をおこなうオープンアーキテクチャー構成のミュージックシンセサイザー - Google Patents
動的ボイス割当をおこなうオープンアーキテクチャー構成のミュージックシンセサイザーInfo
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- JPH06308966A JPH06308966A JP6050956A JP5095694A JPH06308966A JP H06308966 A JPH06308966 A JP H06308966A JP 6050956 A JP6050956 A JP 6050956A JP 5095694 A JP5095694 A JP 5095694A JP H06308966 A JPH06308966 A JP H06308966A
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/02—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
- G10H1/185—Channel-assigning means for polyphonic instruments associated with key multiplexing
- G10H1/186—Microprocessor-controlled keyboard and assigning means
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H5/00—Instruments in which the tones are generated by means of electronic generators
- G10H5/007—Real-time simulation of G10B, G10C, G10D-type instruments using recursive or non-linear techniques, e.g. waveguide networks, recursive algorithms
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- General Engineering & Computer Science (AREA)
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- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】
【目的】ディジタル信号処理を基本仕様とするミュージ
ックシンセサイザーシステムにおいても動的ボイス割り
当てを可能にする。 【構成】選択されたボイスを示すリアルタイム入力信号
を供給する入力装置１０，１６と、各ボイスに関するボ
イスプログラムを格納しているボイスプログラムメモリ
１１ｂ、１２ｂ、とデジタル信号処理器のアレーを含む
ところのサウンド処理モジュールを含み、入力装置１
０、１６とボイスプログラムメモリとを接続している、
そして、リアルタイム入力信号に応じて、リアルタイム
に選択可能なボイスを発生するボイスプログラムメモリ
１１ｂ、１２ｂの中でのボイスプログラムのグループに
実行する、楽音または他の音声データのシンセサイザー
に関する構造。
ックシンセサイザーシステムにおいても動的ボイス割り
当てを可能にする。 【構成】選択されたボイスを示すリアルタイム入力信号
を供給する入力装置１０，１６と、各ボイスに関するボ
イスプログラムを格納しているボイスプログラムメモリ
１１ｂ、１２ｂ、とデジタル信号処理器のアレーを含む
ところのサウンド処理モジュールを含み、入力装置１
０、１６とボイスプログラムメモリとを接続している、
そして、リアルタイム入力信号に応じて、リアルタイム
に選択可能なボイスを発生するボイスプログラムメモリ
１１ｂ、１２ｂの中でのボイスプログラムのグループに
実行する、楽音または他の音声データのシンセサイザー
に関する構造。
Description
【０００１】
【産業上の利用分野】本発明は楽音信号処理に係り、特
にデジタル信号処理に基づきボイスプログラムと称する
楽音合成プログラムを実行するシンセサイザーに関す
る。
にデジタル信号処理に基づきボイスプログラムと称する
楽音合成プログラムを実行するシンセサイザーに関す
る。
【０００２】
【従来の技術】一般に用いられているミュージックシン
セサイザーのアーキテクチャーには、様々な種類があ
る。例えば、減算合成、ウエーブテーブル合成、ＦＭ合
成、加算合成である。これらの合成方式の概説は、ウォ
ーカー著、「ＫＯＲＧ ＷＡＶＥＳＴＡＴＩＯＮ」ピー
ター エル．アレキサンダー出版、ニューベリーパーク
カリフォルニア州、１９９０年の９ページから１２ペー
ジに記載されている。
セサイザーのアーキテクチャーには、様々な種類があ
る。例えば、減算合成、ウエーブテーブル合成、ＦＭ合
成、加算合成である。これらの合成方式の概説は、ウォ
ーカー著、「ＫＯＲＧ ＷＡＶＥＳＴＡＴＩＯＮ」ピー
ター エル．アレキサンダー出版、ニューベリーパーク
カリフォルニア州、１９９０年の９ページから１２ペー
ジに記載されている。
【０００３】この一般に用いられるている４種類の合成
方式は、仕込まれた波形（ｐａｃｋａｇｅｄ ｗａｖｅ
ｆｏｒｍ）を鳴らすものであり、ユーザーがリアルタイ
ムで演奏するのに応じてシンセサイザーからのボイスを
発生するものです。
方式は、仕込まれた波形（ｐａｃｋａｇｅｄ ｗａｖｅ
ｆｏｒｍ）を鳴らすものであり、ユーザーがリアルタイ
ムで演奏するのに応じてシンセサイザーからのボイスを
発生するものです。
【０００４】仕込まれた波形は、減算合成方式とＦＭ合
成方式においては単純なサイン波であったり、生楽器か
ら実際に録音した音のテーブルであったりします。通
常、これらのテーブルは、パルスコード変調（ＰＣＭ）
として知られるフォーマットでシンセサイザーの内部回
路に組み込まれたメモリーチップに格納されている。こ
のＰＣＭ手法によるシンセサイザーには、生楽器音を基
本として波形を合成するためボイスの表現には幾つかの
制限が加わります。例えば、与えられた楽器音の波形を
用いつつボイスを変化させるには、新たにＰＣＭテーブ
ル波形等のハードウエアを追加する必要が生じます。
成方式においては単純なサイン波であったり、生楽器か
ら実際に録音した音のテーブルであったりします。通
常、これらのテーブルは、パルスコード変調（ＰＣＭ）
として知られるフォーマットでシンセサイザーの内部回
路に組み込まれたメモリーチップに格納されている。こ
のＰＣＭ手法によるシンセサイザーには、生楽器音を基
本として波形を合成するためボイスの表現には幾つかの
制限が加わります。例えば、与えられた楽器音の波形を
用いつつボイスを変化させるには、新たにＰＣＭテーブ
ル波形等のハードウエアを追加する必要が生じます。
【０００５】現在、ミュージックシンセサイザー業界の
動向は、ディジタルシグナルプロセッサ（ＤＳＰ）上で
実行される楽音発生プログラムを用いての楽音合成に動
いています。サンプリングを基本としたＰＣＭシンセサ
イザーを改良するには、上述した様にハードウエア回路
の改造が必要です。しかしサウンド発生プログラムを書
くことはハードウエアの回路の改造が出来ない一般のユ
ーザーであっても、容易にできます。従って、ＤＳＰシ
ンセサイザーのユーザーは、演奏するボイスの自由度を
ＰＣＭシンセサイザーに比べて増すことが可能になる。
ボイスプログラムと呼ばれる楽音合成プログラムは、楽
器、人の声等の音源を基本とした計算モデルにより構成
されます。従って、楽音合成プログラムの作成者は、作
りたい音源の計算モデルを先に決め、その後当該モデル
を実行するコンピュータプログラムを書きます。サウン
ド合成プログラムの例としては、米国特許Ｎｏ．４，９
８４，２７６ジュリアス．Ｏ．スミスによる”ＤＩＧＩ
ＴＡＬＰＲＯＣＥＳＳＩＮＧ ＵＳＩＮＧ ＷＡＶＥＧ
ＵＩＤＥ ＮＥＴＷＯＲＫＳ”がある。
動向は、ディジタルシグナルプロセッサ（ＤＳＰ）上で
実行される楽音発生プログラムを用いての楽音合成に動
いています。サンプリングを基本としたＰＣＭシンセサ
イザーを改良するには、上述した様にハードウエア回路
の改造が必要です。しかしサウンド発生プログラムを書
くことはハードウエアの回路の改造が出来ない一般のユ
ーザーであっても、容易にできます。従って、ＤＳＰシ
ンセサイザーのユーザーは、演奏するボイスの自由度を
ＰＣＭシンセサイザーに比べて増すことが可能になる。
ボイスプログラムと呼ばれる楽音合成プログラムは、楽
器、人の声等の音源を基本とした計算モデルにより構成
されます。従って、楽音合成プログラムの作成者は、作
りたい音源の計算モデルを先に決め、その後当該モデル
を実行するコンピュータプログラムを書きます。サウン
ド合成プログラムの例としては、米国特許Ｎｏ．４，９
８４，２７６ジュリアス．Ｏ．スミスによる”ＤＩＧＩ
ＴＡＬＰＲＯＣＥＳＳＩＮＧ ＵＳＩＮＧ ＷＡＶＥＧ
ＵＩＤＥ ＮＥＴＷＯＲＫＳ”がある。
【０００６】電子楽器における動的ボイス割り当て（ｄ
ｙｎａｍｉｃ ｖｏｉｃｅ ａｌｌｏｃａｔｉｏｎ）と
は、楽音合成に必要なリソース（例えば、メモリー、プ
ロセッサー、バスサイクル等）が空いているか否かにか
かわらず、任意の楽音を発生する能力を持つことを意味
している。即ち、合成するためのリソースが空いていれ
ば即座に楽音発生に利用するが、リソースが空いていな
い時は、現在楽音発生に使われているボイスを”盗ん
で”新たなボイスに割り当ています。標準的なＰＣＭプ
レイバック方式のシンセサイザーにおいては、楽音合成
に必要なリソースを短時間で切換えるために楽音合成の
バリエーションを限定することにより動的ボイス割り当
てを可能にしている。
ｙｎａｍｉｃ ｖｏｉｃｅ ａｌｌｏｃａｔｉｏｎ）と
は、楽音合成に必要なリソース（例えば、メモリー、プ
ロセッサー、バスサイクル等）が空いているか否かにか
かわらず、任意の楽音を発生する能力を持つことを意味
している。即ち、合成するためのリソースが空いていれ
ば即座に楽音発生に利用するが、リソースが空いていな
い時は、現在楽音発生に使われているボイスを”盗ん
で”新たなボイスに割り当ています。標準的なＰＣＭプ
レイバック方式のシンセサイザーにおいては、楽音合成
に必要なリソースを短時間で切換えるために楽音合成の
バリエーションを限定することにより動的ボイス割り当
てを可能にしている。
【０００７】通常、どのボイスも同じアルゴリズムが用
いられ（一般に、アルゴリズムはハードウエアに組み込
まれている）、かつ、同じＰＣＭデータを共有していま
す。またボイスの出力は、決められたオーディオバスと
接続されています。従ってこの方法に従うと、異なるボ
イスは２，３のパラメータだけが相違しているだけなの
で、初期化或は変更はに要する時間は短時間で済みま
す。リソースが塞がっている場合は、鳴っているボイス
を止めて”ボイスを盗むことで”、そのボイスを新しい
ボイスに割り当てます。現在ボイスプログラムを実行さ
せるシステムにはＤＳＰを用いたＤＰＭ−３（Ｐｅａｖ
ｙ社製）が知られています。このシステムでは、ボイス
を動的に割り当てるために、ボイスプログラムで使用し
ている係数をリアルタイムで書き換えることが可能とな
っています。しかし、ボイスプログラムの命令自身は、
リアルタイムで書き換えることができないのでシステム
の自由度に制限が生じます。さらに新しい方法として、
可変アルゴリズムのＤＳＰシステムをＰＣＭシンセサイ
ザーに接続し、そして固定アーキテクチャーのボイスシ
ステムにより合成した信号に異なったオーディオ効果を
加えるものが提案されています。しかしオーディオ効果
の処理は、リアルタイムで変更できません。なぜなら、
ＤＳＰシステムに対して、新しいアルゴリズムを書き換
えるには、書き換え時間が必要となるからです。
いられ（一般に、アルゴリズムはハードウエアに組み込
まれている）、かつ、同じＰＣＭデータを共有していま
す。またボイスの出力は、決められたオーディオバスと
接続されています。従ってこの方法に従うと、異なるボ
イスは２，３のパラメータだけが相違しているだけなの
で、初期化或は変更はに要する時間は短時間で済みま
す。リソースが塞がっている場合は、鳴っているボイス
を止めて”ボイスを盗むことで”、そのボイスを新しい
ボイスに割り当てます。現在ボイスプログラムを実行さ
せるシステムにはＤＳＰを用いたＤＰＭ−３（Ｐｅａｖ
ｙ社製）が知られています。このシステムでは、ボイス
を動的に割り当てるために、ボイスプログラムで使用し
ている係数をリアルタイムで書き換えることが可能とな
っています。しかし、ボイスプログラムの命令自身は、
リアルタイムで書き換えることができないのでシステム
の自由度に制限が生じます。さらに新しい方法として、
可変アルゴリズムのＤＳＰシステムをＰＣＭシンセサイ
ザーに接続し、そして固定アーキテクチャーのボイスシ
ステムにより合成した信号に異なったオーディオ効果を
加えるものが提案されています。しかしオーディオ効果
の処理は、リアルタイムで変更できません。なぜなら、
ＤＳＰシステムに対して、新しいアルゴリズムを書き換
えるには、書き換え時間が必要となるからです。
【０００８】ボイスプログラムが実行できる様に設計さ
れたシンセサイザーは、リアルタイムでボイスプログラ
ムを実行しなければならないためパワフルなディジタル
シグナルプロセッサが利用されています。しかし、この
リアルタイムシステムにおいてもディジタルシグナルプ
ロセッサのハードウエアリソースによっては、リアルタ
イムで実行できるボイスの数に制限が生じます。リアル
タイムにボイスプログラムを実行するには、ディジタル
シグナルプロセッサの命令ＲＡＭにこのボイスプログラ
ムをあらかじめ書き込んでおく必要があります。しかし
当該ボイスプログラムがあらかじめ設定されていない場
合では、プログラムを転送をしている時、ディレイライ
ンの消去操作時、テーブルの更新操作時或は係数の初期
化操作時等において耳に聞こえるクリックノイズが発生
してしまいます。また、ボイスプログラムがあらかじめ
設定されている場合でも、ボイスプログラムを書き換え
る際には、上述の処理が必要となるので書き換え時にク
リックノイズが発生してしまいます。
れたシンセサイザーは、リアルタイムでボイスプログラ
ムを実行しなければならないためパワフルなディジタル
シグナルプロセッサが利用されています。しかし、この
リアルタイムシステムにおいてもディジタルシグナルプ
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イムで実行できるボイスの数に制限が生じます。リアル
タイムにボイスプログラムを実行するには、ディジタル
シグナルプロセッサの命令ＲＡＭにこのボイスプログラ
ムをあらかじめ書き込んでおく必要があります。しかし
当該ボイスプログラムがあらかじめ設定されていない場
合では、プログラムを転送をしている時、ディレイライ
ンの消去操作時、テーブルの更新操作時或は係数の初期
化操作時等において耳に聞こえるクリックノイズが発生
してしまいます。また、ボイスプログラムがあらかじめ
設定されている場合でも、ボイスプログラムを書き換え
る際には、上述の処理が必要となるので書き換え時にク
リックノイズが発生してしまいます。
【０００９】
【発明が解決しようとする課題】このように、今までの
ＤＳＰを基本としたシステムでは、サンプリングやＰＣ
Ｍを基本にしたシステムのシンセサイザーと同様に動的
ボイス割り当てをおこなうことは出来ませんでした。そ
こで本発明は、ディジタル信号処理を基本仕様とするミ
ュージックシンセサイザーシステムにおいても動的ボイ
ス割り当てを可能にする動的ボイス割当を行うオープン
アークテクチャー構成のミュージックシンセサイザーを
提供することを目的とする。
ＤＳＰを基本としたシステムでは、サンプリングやＰＣ
Ｍを基本にしたシステムのシンセサイザーと同様に動的
ボイス割り当てをおこなうことは出来ませんでした。そ
こで本発明は、ディジタル信号処理を基本仕様とするミ
ュージックシンセサイザーシステムにおいても動的ボイ
ス割り当てを可能にする動的ボイス割当を行うオープン
アークテクチャー構成のミュージックシンセサイザーを
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、選ばれたボイスにリアルタイム信号を供給する入力
装置と、個々のボイスに対するボイスプログラムを記憶
するボイスプログラムメモリーと、入力装置及びボイス
プログラムメモリーの双方に接続された信号処理モジュ
ールとから構成する。これによりボイスプログラムメモ
リーに記憶された複数のホイスプログラムからなるグル
ープを実行して、選択されたボイスをリアルタイムに発
生する。
に、選ばれたボイスにリアルタイム信号を供給する入力
装置と、個々のボイスに対するボイスプログラムを記憶
するボイスプログラムメモリーと、入力装置及びボイス
プログラムメモリーの双方に接続された信号処理モジュ
ールとから構成する。これによりボイスプログラムメモ
リーに記憶された複数のホイスプログラムからなるグル
ープを実行して、選択されたボイスをリアルタイムに発
生する。
【００１１】また入力装置とボイスプログラムメモリー
とに接続されるリソースを、リアルタイム入力信号に応
じて選択されたボイスのボイスプログラムを複数のボイ
スプログラムのグループの中に動的に割り当てる動的割
当手段を設ける。
とに接続されるリソースを、リアルタイム入力信号に応
じて選択されたボイスのボイスプログラムを複数のボイ
スプログラムのグループの中に動的に割り当てる動的割
当手段を設ける。
【００１２】また、このリソースはリアルタイム入力信
号に応じて選択されたボイスのボイスプログラムを複数
のボイスプログラムのグループの中で、所定のボイスプ
ログラムと入れ換えるべく置換手段を設ける。
号に応じて選択されたボイスのボイスプログラムを複数
のボイスプログラムのグループの中で、所定のボイスプ
ログラムと入れ換えるべく置換手段を設ける。
【００１３】ボイスプログラムメモリーは、複数のボイ
スプログラムを記憶する第一メモリーと、この第一メモ
リーと信号処理モジュールとに接続され、信号処理モジ
ュールで実行するためのボイスプログラムのグループを
記憶する第二メモリーとからなる。１つのボイスプログ
ラムをボイスプログラムのグループの中に動的に割当て
るリソースは、第一メモリー内で選択されたボイスプロ
グラムをリアルタイムに第二メモリーに転送する転送手
段である。
スプログラムを記憶する第一メモリーと、この第一メモ
リーと信号処理モジュールとに接続され、信号処理モジ
ュールで実行するためのボイスプログラムのグループを
記憶する第二メモリーとからなる。１つのボイスプログ
ラムをボイスプログラムのグループの中に動的に割当て
るリソースは、第一メモリー内で選択されたボイスプロ
グラムをリアルタイムに第二メモリーに転送する転送手
段である。
【００１４】また信号処理モジュールは、ボイスプログ
ラムメモリー内で、指定されたボイスの音データを発生
するためのプログラムを実行する、少なくとも１つの信
号処理器から成る。オーディオ出力デバイスは、Ｄ／Ａ
コンバータとスピーカからなり、ディジタルシグナルプ
ロセッサと接続して音データを発音する。
ラムメモリー内で、指定されたボイスの音データを発生
するためのプログラムを実行する、少なくとも１つの信
号処理器から成る。オーディオ出力デバイスは、Ｄ／Ａ
コンバータとスピーカからなり、ディジタルシグナルプ
ロセッサと接続して音データを発音する。
【００１５】ボイスプログラムは、命令、初期化、係
数、テーブル及びディレイラインパラメータからなる。
信号処理モジュールに接続されるメモリーは、ボイスプ
ログラムのグループの命令を記憶するために、少なくと
も１つのデジタルシグナルプロセッサー（ＤＳＰ）と接
続された命令メモリーと、ボイスプログラムのグループ
の遅延値を記憶するために、少なくとも１つのＤＳＰと
接続されたディレイラインメモリーと、ボイスプログラ
ムのグループのテーブルを記憶するために、少なくとも
１つのＤＳＰと接続されたテーブルメモリーからなる。
動的にボイスを割り当てるためのリソースは、指定され
たボイスプログラムの命令とディレイラインパラメータ
を第一メモリーから、それぞれ命令メモリーとディレイ
ラインメモリーにリアルタイムに転送する。
数、テーブル及びディレイラインパラメータからなる。
信号処理モジュールに接続されるメモリーは、ボイスプ
ログラムのグループの命令を記憶するために、少なくと
も１つのデジタルシグナルプロセッサー（ＤＳＰ）と接
続された命令メモリーと、ボイスプログラムのグループ
の遅延値を記憶するために、少なくとも１つのＤＳＰと
接続されたディレイラインメモリーと、ボイスプログラ
ムのグループのテーブルを記憶するために、少なくとも
１つのＤＳＰと接続されたテーブルメモリーからなる。
動的にボイスを割り当てるためのリソースは、指定され
たボイスプログラムの命令とディレイラインパラメータ
を第一メモリーから、それぞれ命令メモリーとディレイ
ラインメモリーにリアルタイムに転送する。
【００１６】ボイスプログラムのグループ内の所定のボ
イスプログラムを書き換えるために、命令メモリー上で
指定したボイスの命令が記憶された場所をボイスプログ
ラムのグループ内のその他の命令の実行を妨げることな
く一時的に実行不能にするマスクキング手段を設ける。
そして、指定されたボイスプログラムの命令が、そのボ
イスプログラムを動的割当手段により動的割当すべく、
一時的にマスクキングされた命令メモリーの場所に転送
手段により転送される。所定のボイスプログラムを書き
換えるためのリソースとして、ディレイラインメモリー
上で、所定のボイスプログラムが用いるディレイライン
をクリアし、また、ディレイラインメモリー上でその所
定ボイスプログラムが用いるディレイラインをディレイ
ラインパラメータに従って設定手段によりリアルタイム
で設定する。
イスプログラムを書き換えるために、命令メモリー上で
指定したボイスの命令が記憶された場所をボイスプログ
ラムのグループ内のその他の命令の実行を妨げることな
く一時的に実行不能にするマスクキング手段を設ける。
そして、指定されたボイスプログラムの命令が、そのボ
イスプログラムを動的割当手段により動的割当すべく、
一時的にマスクキングされた命令メモリーの場所に転送
手段により転送される。所定のボイスプログラムを書き
換えるためのリソースとして、ディレイラインメモリー
上で、所定のボイスプログラムが用いるディレイライン
をクリアし、また、ディレイラインメモリー上でその所
定ボイスプログラムが用いるディレイラインをディレイ
ラインパラメータに従って設定手段によりリアルタイム
で設定する。
【００１７】また入力装置と、ボイスの発生のためのボ
イスプログラムの供給のためのリソースからなるホスト
処理システムと、ボイスプログラムのグループを記憶す
る記憶手段を設ける。それはボイスプログラムのグルー
プ内で指定されたボイスの処理をリアルタイム入力信号
に応じて処理するために、複数のＤＳＰが記憶手段と入
力モジュールに接続する。
イスプログラムの供給のためのリソースからなるホスト
処理システムと、ボイスプログラムのグループを記憶す
る記憶手段を設ける。それはボイスプログラムのグルー
プ内で指定されたボイスの処理をリアルタイム入力信号
に応じて処理するために、複数のＤＳＰが記憶手段と入
力モジュールに接続する。
【００１８】また、ＤＳＰ間に音データを伝送する際に
用いるＤＳＰ間を結ぶ１本のオーディオデータバスと、
このバスに伝送される音データを発音するためのＤ／Ａ
コンバータを設ける。記憶手段に記憶されたボイスプロ
グラムのグループにおいて、所定のボイスのためのボイ
スプログラムを入力信号に応じてリアルタイムに動的に
割り当てるためのリソースは上記の通りです。記憶手段
は、個々のＤＳＰに接続した複数のメモリーモジュール
からなる。個々のメモリーモジュールには、つながって
いるＤＳＰで用いる命令メモリー、ディレイラインメモ
リー、テーブルメモリーが含まれてる。
用いるＤＳＰ間を結ぶ１本のオーディオデータバスと、
このバスに伝送される音データを発音するためのＤ／Ａ
コンバータを設ける。記憶手段に記憶されたボイスプロ
グラムのグループにおいて、所定のボイスのためのボイ
スプログラムを入力信号に応じてリアルタイムに動的に
割り当てるためのリソースは上記の通りです。記憶手段
は、個々のＤＳＰに接続した複数のメモリーモジュール
からなる。個々のメモリーモジュールには、つながって
いるＤＳＰで用いる命令メモリー、ディレイラインメモ
リー、テーブルメモリーが含まれてる。
【００１９】リアルタイムに実行される複数のボイスプ
ログラムからなるセットで構成されたプログラムを持つ
ホスト処理システムを設ける。この複数のボイスプログ
ラムからなる設定は、複数のディジタルプロセッサの個
々に接続された記憶手段でダイナミックボイスアロケー
ションを簡単に行えるようなフォーマットで、設定メモ
リーに記憶されています。
ログラムからなるセットで構成されたプログラムを持つ
ホスト処理システムを設ける。この複数のボイスプログ
ラムからなる設定は、複数のディジタルプロセッサの個
々に接続された記憶手段でダイナミックボイスアロケー
ションを簡単に行えるようなフォーマットで、設定メモ
リーに記憶されています。
【００２０】またこのシステムにおいて、個々の記憶手
段のメモリーモジュール内のテーブルメモリーにはボイ
スプログラムの構成要素の一部としてのテーブルデータ
が記憶されています。
段のメモリーモジュール内のテーブルメモリーにはボイ
スプログラムの構成要素の一部としてのテーブルデータ
が記憶されています。
【００２１】ホスト処理システムは、信号処理モジュー
ル上のボイスプログラムを動的に割り当てるのを最適化
されている。そのために、ホスト処理システムは、主メ
モリーを持つＣＰＵと、分離メモリーから構成されてい
ます。分離メモリーはインターフェイスを介してＣＰＵ
と接続されており、そのインターフェイスとは、動的ボ
イス割り当てを行うために、分離メモリーから信号処理
モジュールへ、ホストの介在なしにデータを転送する機
能をもっている。
ル上のボイスプログラムを動的に割り当てるのを最適化
されている。そのために、ホスト処理システムは、主メ
モリーを持つＣＰＵと、分離メモリーから構成されてい
ます。分離メモリーはインターフェイスを介してＣＰＵ
と接続されており、そのインターフェイスとは、動的ボ
イス割り当てを行うために、分離メモリーから信号処理
モジュールへ、ホストの介在なしにデータを転送する機
能をもっている。
【００２２】ホスト処理システムは、複数のボイスプロ
グラムからなる設定を信号処理モジュールへ転送するの
に最適なフォーマットにして、分離メモリーに転送しま
す。インターフェイススチップは、複数のボイスプログ
ラムの内、リアルタイム入力信号によって指し示された
ボイスに対応するボイスプログラムを分離メモリーから
信号処理モジュールのメモリーモジュールへ自動的にＤ
ＭＡ転送する。
グラムからなる設定を信号処理モジュールへ転送するの
に最適なフォーマットにして、分離メモリーに転送しま
す。インターフェイススチップは、複数のボイスプログ
ラムの内、リアルタイム入力信号によって指し示された
ボイスに対応するボイスプログラムを分離メモリーから
信号処理モジュールのメモリーモジュールへ自動的にＤ
ＭＡ転送する。
【００２３】リアルタイム実行をなし遂げるために、ハ
ードウエアとソフトウエアの両方の能力を上げるため
に、複数のＤＳＰをアレイ化して用いる。また、ディジ
タル信号処理を基にしたシンセサイザーにおいて、異な
ったディジタル信号処理アルゴリズムを要する少なくと
も２つのボイス間でも、動的割当を可能とする。
ードウエアとソフトウエアの両方の能力を上げるため
に、複数のＤＳＰをアレイ化して用いる。また、ディジ
タル信号処理を基にしたシンセサイザーにおいて、異な
ったディジタル信号処理アルゴリズムを要する少なくと
も２つのボイス間でも、動的割当を可能とする。
【００２４】
【作用】上記構成により、入力装置とリアルタイム入力
信号に応じてボイスプログラムのグループに、選択され
たボイスに対応したボイスプログラムをボイスプログラ
ムメモリに動的に割り当て、このボイスプログラムを置
き換える事により利用者が認識することなく、リアルタ
イムで選択されたボイスを発生させる。
信号に応じてボイスプログラムのグループに、選択され
たボイスに対応したボイスプログラムをボイスプログラ
ムメモリに動的に割り当て、このボイスプログラムを置
き換える事により利用者が認識することなく、リアルタ
イムで選択されたボイスを発生させる。
【００２５】
【実施例】本発明の実施例を図に沿って説明する。以下
本発明の実施例を下記の内容で説明する。
本発明の実施例を下記の内容で説明する。
【００２６】［１］本発明の概略構成（図１） ［２］ハードウエアシステム（図２乃至図４） ［３］システムインテグレーションチップ（図５） ［４］楽音信号処理装置（図６） ［５］ボイス割り当て処理（図７乃至図２０） ［６］まとめ［１］本発明の概略構成（図１） 図１は本発明に係る、動的ボイス割り当てを行うミュー
ジックシンセサイザーの構成を示す概略ブロックであ
る。なお、本発明は例えばミキサー、エフェクターなど
の音声信号処理も可能である。このシンセサイザーは、
入力装置（入力手段）１０、ホストメモリ１１ｂと動的
ボイス割り当て１１ａのリソースを含むホスト処理モジ
ュール１１及びＭＳＰメモリ１２ｂと動的ボイス割り当
て１２ａのためのリソースを含む楽音信号処理モジュー
ル（ＭＳＰモジュール；サウンド処理手段）１２を有し
ている。ＭＳＰモジュール１２は、リアルタイムにアナ
ログ信号の楽音データをライン１３から増幅器２１を介
してスピーカー１４、１５に出力して楽音を発生させま
す。なお、音データとしてアナログ信号に限定されるも
のではなく、ディジタル信号や他の形の信号であっても
く、更にそれが標準規格であるか否かは問わない。
ジックシンセサイザーの構成を示す概略ブロックであ
る。なお、本発明は例えばミキサー、エフェクターなど
の音声信号処理も可能である。このシンセサイザーは、
入力装置（入力手段）１０、ホストメモリ１１ｂと動的
ボイス割り当て１１ａのリソースを含むホスト処理モジ
ュール１１及びＭＳＰメモリ１２ｂと動的ボイス割り当
て１２ａのためのリソースを含む楽音信号処理モジュー
ル（ＭＳＰモジュール；サウンド処理手段）１２を有し
ている。ＭＳＰモジュール１２は、リアルタイムにアナ
ログ信号の楽音データをライン１３から増幅器２１を介
してスピーカー１４、１５に出力して楽音を発生させま
す。なお、音データとしてアナログ信号に限定されるも
のではなく、ディジタル信号や他の形の信号であっても
く、更にそれが標準規格であるか否かは問わない。
【００２７】入力装置１０としては鍵盤等があり、また
その他可能な入力方法には、ライン（入力手段）１６を
介して入力される楽器の標準規格であるＭＩＤＩを入力
することが可能です。さらに、当システムはライン１７
から入力されるアナログ信号をディジタル信号に変換し
て入力することも可能である。ホスト処理モジュール１
１は、ホストメモリ上に多数のボイスプログラムが記憶
可能であり、入力装置１０やライン１６からの入力信号
によって、ＭＳＰモジュール１２における動的ボイスの
割り当てを制御することにより楽音を発生させることが
できる。ＭＳＰモジュール１２のＭＳＰメモリには、こ
のＭＳＰモジュール１２で実行するための多数のボイス
プログラムが記憶されており、このボイスプログラムを
実行するための命令、ディレイライン、テーブル、係数
がＭＳＰモジュール１２のメモリリソースを利用して記
憶されています。
その他可能な入力方法には、ライン（入力手段）１６を
介して入力される楽器の標準規格であるＭＩＤＩを入力
することが可能です。さらに、当システムはライン１７
から入力されるアナログ信号をディジタル信号に変換し
て入力することも可能である。ホスト処理モジュール１
１は、ホストメモリ上に多数のボイスプログラムが記憶
可能であり、入力装置１０やライン１６からの入力信号
によって、ＭＳＰモジュール１２における動的ボイスの
割り当てを制御することにより楽音を発生させることが
できる。ＭＳＰモジュール１２のＭＳＰメモリには、こ
のＭＳＰモジュール１２で実行するための多数のボイス
プログラムが記憶されており、このボイスプログラムを
実行するための命令、ディレイライン、テーブル、係数
がＭＳＰモジュール１２のメモリリソースを利用して記
憶されています。
【００２８】ホスト処理モジュール１１とＭＳＰモジュ
ール１２に設けられた動的ボイス割り当てのためのリソ
ースは、ホスト処理モジュール１１のプログラムが、入
力装置１０やライン１６からのＭＩＤＩ信号に応じてＭ
ＳＰモジュール１２にボイスプログラムを割り当てた
り、或は割り当ての解除を行うためのものです。ＭＳＰ
モジュール１２は、多数のボイスプログラムを同時に処
理するために沢山の出力チャネル（例えば３２チャネ
ル）を持っている。そして入力信号に応じて割り当てら
れた新しいボイスプログラムを出力チャネルの１つから
出力する際には、その出力を他のチャネルの出力と加算
し、Ｄ／Ａコンバータに送ることによりアナログ信号に
変換した後、ライン１３を通じてスピーカ１４，１５に
出力します。
ール１２に設けられた動的ボイス割り当てのためのリソ
ースは、ホスト処理モジュール１１のプログラムが、入
力装置１０やライン１６からのＭＩＤＩ信号に応じてＭ
ＳＰモジュール１２にボイスプログラムを割り当てた
り、或は割り当ての解除を行うためのものです。ＭＳＰ
モジュール１２は、多数のボイスプログラムを同時に処
理するために沢山の出力チャネル（例えば３２チャネ
ル）を持っている。そして入力信号に応じて割り当てら
れた新しいボイスプログラムを出力チャネルの１つから
出力する際には、その出力を他のチャネルの出力と加算
し、Ｄ／Ａコンバータに送ることによりアナログ信号に
変換した後、ライン１３を通じてスピーカ１４，１５に
出力します。
【００２９】個々の出力チャネルの動作は、ＭＳＰモジ
ュール１２に接続された命令メモリ内に記憶された命令
を利用して設定されます。従って、新しいボイスプログ
ラムを何れかのチャネルに割り当てる際には、そのボイ
スプログラムの命令、係数、テーブル、ディレイライン
データをＭＳＰモジュール１２に転送し、ボイスプログ
ラムの割り当てを解除します。このために、置き換える
べきボイスプログラムが使用していたディレイラインを
クリアし、係数を上書きし、命令をマスクする等の処理
をクリックノイズを発生することなしに行わねばなりま
せん。なお、個々の出力チャネルは、ボイスプログラム
の処理出力とみなすことができます。従って３２チャネ
ルのシステムでは、ボイスプログラムのグループに３２
個のボイスプログラムを割り当てて、決められた時間で
同時に処理できるのです。
ュール１２に接続された命令メモリ内に記憶された命令
を利用して設定されます。従って、新しいボイスプログ
ラムを何れかのチャネルに割り当てる際には、そのボイ
スプログラムの命令、係数、テーブル、ディレイライン
データをＭＳＰモジュール１２に転送し、ボイスプログ
ラムの割り当てを解除します。このために、置き換える
べきボイスプログラムが使用していたディレイラインを
クリアし、係数を上書きし、命令をマスクする等の処理
をクリックノイズを発生することなしに行わねばなりま
せん。なお、個々の出力チャネルは、ボイスプログラム
の処理出力とみなすことができます。従って３２チャネ
ルのシステムでは、ボイスプログラムのグループに３２
個のボイスプログラムを割り当てて、決められた時間で
同時に処理できるのです。
【００３０】動的にボイスを割り当てるためには、ホス
ト処理モジュール１１のホストメモリに記憶されている
１つのボイスプログラムをＭＳＰモジュール１２のＭＳ
Ｐメモリにリアルタイムで、かつ、出力信号にクリック
ノイズを発生することなしに転送しなければなりませ
ん。ここでリアルタイムとは、入力装置１０を操作する
ユーザーの知覚に即応したものという意味であります。
即ち、ユーザーが鍵盤を押すことによってボイスプログ
ラムが選択され、ＭＳＰメモリ内のプログラムメモリの
グループに割り当てられます。そして、ＭＳＰモジュー
ル１２は、信号出力が遅れたり歪んだりするのをユーザ
ーに気付かれないように楽音処理を行わなければなりま
せん。本シンセサイザーで、動的にボイス割り当てを行
うための最小ハードウエア構成は、ホスト処理モジュー
ル１１と、ＭＳＰモジュール１２と入力装置１０で、以
下図２乃至図６により具体的に説明します。
ト処理モジュール１１のホストメモリに記憶されている
１つのボイスプログラムをＭＳＰモジュール１２のＭＳ
Ｐメモリにリアルタイムで、かつ、出力信号にクリック
ノイズを発生することなしに転送しなければなりませ
ん。ここでリアルタイムとは、入力装置１０を操作する
ユーザーの知覚に即応したものという意味であります。
即ち、ユーザーが鍵盤を押すことによってボイスプログ
ラムが選択され、ＭＳＰメモリ内のプログラムメモリの
グループに割り当てられます。そして、ＭＳＰモジュー
ル１２は、信号出力が遅れたり歪んだりするのをユーザ
ーに気付かれないように楽音処理を行わなければなりま
せん。本シンセサイザーで、動的にボイス割り当てを行
うための最小ハードウエア構成は、ホスト処理モジュー
ル１１と、ＭＳＰモジュール１２と入力装置１０で、以
下図２乃至図６により具体的に説明します。
【００３１】［２］ハードウエアシステム（図２乃至図
４） 図１におけるホスト処理モジュール１１、入力装置１０
とＭＳＰモジュール１２の詳細をそれぞれ図２乃至図４
に示し説明する。図２は、本発明における動的ボイス割
り当てのためのリソースを有するホスト処理モジュール
１１の詳細ブロック図である。メインＣＰＵシステム
は、たとえば１６ビットデータバス５１と２３ビットア
ドレスバスを持ったモトローラ社製６８３４０の様なマ
イクロプロセッサ（ＣＰＵ；データ処理手段）５０から
構成される。
４） 図１におけるホスト処理モジュール１１、入力装置１０
とＭＳＰモジュール１２の詳細をそれぞれ図２乃至図４
に示し説明する。図２は、本発明における動的ボイス割
り当てのためのリソースを有するホスト処理モジュール
１１の詳細ブロック図である。メインＣＰＵシステム
は、たとえば１６ビットデータバス５１と２３ビットア
ドレスバスを持ったモトローラ社製６８３４０の様なマ
イクロプロセッサ（ＣＰＵ；データ処理手段）５０から
構成される。
【００３２】制御信号ライン５３を流れる制御信号と、
クロックライン５４を流れるクロック信号は、ＣＰＵ５
０から出力されます。ＣＰＵ５０に接続された水晶発振
子５５は、クロックライン５４を流れるクロック信号の
基本クロックを与えるものです。データバス５１、アド
レスバス５２及び制御信号ライン５３はフロッピーディ
スクドライブ５７を介して、フロッピー制御装置５６
と、ＳＣＳＩインターフェイス５９を介してＳＣＳＩ制
御装置５８と、そして時計チップ６０に接続されていま
す。日時を計時する時計チップ６０には、バッテリー６
１と基本クロックを与える水晶発振子６２が接続されて
います。ＤＵＡＲＴインターフェイス６３は、デバッグ
用のインターフェイスとして、第二データバス７０、制
御信号ライン５３及びアドレスバス５２に接続されてい
ます。データバス５１はバス転送器７１に接続されてお
り、そのバス転送器７１からの信号が流れる第二データ
バス７０には、ＣＰＵ５０の周辺デバイスが接続されて
います。バス転送器７１の制御は、転送制御ライン７２
を介してシステム集積回路（ＳＩＣ）７３から行われま
す。図５にＳＩＣ７３の詳細が示されているように、シ
ステムを統合するためのアドレスロジック、デコードロ
ジック、ＤＲＡＭ制御とＭＳＰウインドーロジック、割
り込み管理とＭＳＰのＤＭＡロジック、そしてＬＣＤ制
御が内蔵されています。電源６４は、電源コード６５を
通じて電灯線からの電源をもらい、システムが必要とす
る電源を供給するものです。電源６４には、オン／オフ
スイッチである電源スイッチ６７が取りつけられていま
す。
クロックライン５４を流れるクロック信号は、ＣＰＵ５
０から出力されます。ＣＰＵ５０に接続された水晶発振
子５５は、クロックライン５４を流れるクロック信号の
基本クロックを与えるものです。データバス５１、アド
レスバス５２及び制御信号ライン５３はフロッピーディ
スクドライブ５７を介して、フロッピー制御装置５６
と、ＳＣＳＩインターフェイス５９を介してＳＣＳＩ制
御装置５８と、そして時計チップ６０に接続されていま
す。日時を計時する時計チップ６０には、バッテリー６
１と基本クロックを与える水晶発振子６２が接続されて
います。ＤＵＡＲＴインターフェイス６３は、デバッグ
用のインターフェイスとして、第二データバス７０、制
御信号ライン５３及びアドレスバス５２に接続されてい
ます。データバス５１はバス転送器７１に接続されてお
り、そのバス転送器７１からの信号が流れる第二データ
バス７０には、ＣＰＵ５０の周辺デバイスが接続されて
います。バス転送器７１の制御は、転送制御ライン７２
を介してシステム集積回路（ＳＩＣ）７３から行われま
す。図５にＳＩＣ７３の詳細が示されているように、シ
ステムを統合するためのアドレスロジック、デコードロ
ジック、ＤＲＡＭ制御とＭＳＰウインドーロジック、割
り込み管理とＭＳＰのＤＭＡロジック、そしてＬＣＤ制
御が内蔵されています。電源６４は、電源コード６５を
通じて電灯線からの電源をもらい、システムが必要とす
る電源を供給するものです。電源６４には、オン／オフ
スイッチである電源スイッチ６７が取りつけられていま
す。
【００３３】プログラムメインメモリ６８はＥＰＲＯＭ
で構成され、第二データバス７０、制御信号ライン５３
及びアドレスバス５２に接続されて、ＣＰＵ５０からア
クセスが可能になっている。また、非分離メモリ（保管
手段）７５はＤＲＡＭからなり、拡張スロット（保管手
段）７６，７７を用いることにより１メガバイトから５
メガバイトまで増設可能となっている。そして非分離メ
モリ７５は、データバス５１、ＳＩＣ７３からのアドレ
スライン７８及び制御バス７９に接続されている。分離
メモリ８０はＤＲＡＭから構成され、ＳＩＣ７３との間
をアドレスライン８１及び制御ライン８２とで接続され
ている。そして分離メモリ８０へのデータ転送は、シス
テムＩＣ７３のデータライン８３を介して行われる。ま
た、ＳＩＣ７３は、図４に示されたＭＳＰモジュール１
２からアドレスライン８４を介してアドレス情報を受け
取り、また制御ライン８５を介して制御情報をそれぞれ
データライン８３上のデータと一緒に転送します。図４
に示されたＭＳＰモジュール１２は、このアドレスライ
ン８４と制御ライン８５とデータライン８３を意味して
います。ＳＩＣ７３は、独立して設けられたクロック８
６に接続されています。また、ＳＩＣ７３はクロックラ
イン８７にクロック信号を送り、図３のヒューマンイン
ターフェイスモジュール１０２と通信するためのシリア
ルインターフェイスライン８８を駆動します。またメイ
ンＣＰＵモジュールも、ヒューマンインターフェイスモ
ジュール１０２を制御するハードウエアを持っていま
す。そのハードウエアには、ＬＣＤ制御装置８９が含ま
れます。
で構成され、第二データバス７０、制御信号ライン５３
及びアドレスバス５２に接続されて、ＣＰＵ５０からア
クセスが可能になっている。また、非分離メモリ（保管
手段）７５はＤＲＡＭからなり、拡張スロット（保管手
段）７６，７７を用いることにより１メガバイトから５
メガバイトまで増設可能となっている。そして非分離メ
モリ７５は、データバス５１、ＳＩＣ７３からのアドレ
スライン７８及び制御バス７９に接続されている。分離
メモリ８０はＤＲＡＭから構成され、ＳＩＣ７３との間
をアドレスライン８１及び制御ライン８２とで接続され
ている。そして分離メモリ８０へのデータ転送は、シス
テムＩＣ７３のデータライン８３を介して行われる。ま
た、ＳＩＣ７３は、図４に示されたＭＳＰモジュール１
２からアドレスライン８４を介してアドレス情報を受け
取り、また制御ライン８５を介して制御情報をそれぞれ
データライン８３上のデータと一緒に転送します。図４
に示されたＭＳＰモジュール１２は、このアドレスライ
ン８４と制御ライン８５とデータライン８３を意味して
います。ＳＩＣ７３は、独立して設けられたクロック８
６に接続されています。また、ＳＩＣ７３はクロックラ
イン８７にクロック信号を送り、図３のヒューマンイン
ターフェイスモジュール１０２と通信するためのシリア
ルインターフェイスライン８８を駆動します。またメイ
ンＣＰＵモジュールも、ヒューマンインターフェイスモ
ジュール１０２を制御するハードウエアを持っていま
す。そのハードウエアには、ＬＣＤ制御装置８９が含ま
れます。
【００３４】ＬＣＤ制御装置８９はＳＩＣ７３から、制
御ライン９０を介して制御情報を、また第二データバス
７０を介してデータを受け取ります。アドレス／データ
マルチプレクサー９１の出力は、ＬＣＤ制御装置８９に
接続されています。このアドレス／データマルチプレク
サー９１の入力は、アドレスライン５２と第二データバ
ス７０に接続されています。さらにアドレス／データマ
ルチプレクサー９１は、ＬＣＤ制御装置８９に接続され
たＬＣＤ表示用のＳＲＡＭ９２にも接続されています。
このＳＲＡＭ９２は、ＬＣＤ制御装置８９とＣＰＵ５０
とが時分割でアクセスします。時分割のプライオリティ
ーは、ＣＰＵ５０よりＬＣＤ制御装置８９の方が高くな
っています。つまり、ＣＰＵ５０がＬＣＤ制御装置８９
と同時刻にＳＲＡＭ９２にアクセスを行うと、制御ロジ
ックによってＣＰＵ５０にウエイト（ウエイト命令）が
かかります。ＣＰＵ５０メモリは、非分離メモリ７５と
分離メモリ８０から構成されています。分離メモリ８０
は、ＳＩＣ７３内のＤＭＡロジックによってＭＳＰに転
送されるデータの記憶に用いられます。なおＣＰＵ５０
が非分離メモリ７５をアクセスしている間でも、データ
をＭＳＰに転送することが可能です。このパイプライン
メモリアクセスによって、ＭＳＰの初期化やボイスプロ
グラムの転送が素早く行えます。
御ライン９０を介して制御情報を、また第二データバス
７０を介してデータを受け取ります。アドレス／データ
マルチプレクサー９１の出力は、ＬＣＤ制御装置８９に
接続されています。このアドレス／データマルチプレク
サー９１の入力は、アドレスライン５２と第二データバ
ス７０に接続されています。さらにアドレス／データマ
ルチプレクサー９１は、ＬＣＤ制御装置８９に接続され
たＬＣＤ表示用のＳＲＡＭ９２にも接続されています。
このＳＲＡＭ９２は、ＬＣＤ制御装置８９とＣＰＵ５０
とが時分割でアクセスします。時分割のプライオリティ
ーは、ＣＰＵ５０よりＬＣＤ制御装置８９の方が高くな
っています。つまり、ＣＰＵ５０がＬＣＤ制御装置８９
と同時刻にＳＲＡＭ９２にアクセスを行うと、制御ロジ
ックによってＣＰＵ５０にウエイト（ウエイト命令）が
かかります。ＣＰＵ５０メモリは、非分離メモリ７５と
分離メモリ８０から構成されています。分離メモリ８０
は、ＳＩＣ７３内のＤＭＡロジックによってＭＳＰに転
送されるデータの記憶に用いられます。なおＣＰＵ５０
が非分離メモリ７５をアクセスしている間でも、データ
をＭＳＰに転送することが可能です。このパイプライン
メモリアクセスによって、ＭＳＰの初期化やボイスプロ
グラムの転送が素早く行えます。
【００３５】ＣＰＵ５０はシリアル入力ライン９４とシ
リアル出力ライン７５を介して、ＭＩＤＩポート９３と
接続されています。１対２マルチプレクサー９７の出力
は、シリアル出力９６とシリアル出力ライン９８に接続
されており、その入力であるシリアル入力ライン１００
のデータは制御信号ライン９９によってどちらかに振り
分けられます。シリアル入力ライン１００のデータはＣ
ＰＵ５００発生します。また、ＣＰＵ５０、は図３のヒ
ューマンインターフェイスモジュール１０２からシリア
ル入力ライン１０１を受けます。ヒューマンインターフ
ェイスブロックへのインターフェイスモジュール１０２
には、シリアル出力ライン９８、シリアル入力ライン１
０１、ＬＣＤ制御装置８９からの制御信号ライン１０
３、クロックライン８７、そして４ビットのシリアルイ
ンターフェイスラインライン８８が含まれます。図２の
ヒューマンインターフェイスモジュール１０２の詳細を
図３に示します。シリアル出力ライン９８とシリアル入
力ライン１０１は、バックライト付ＬＣＤ１２１の表面
に取りつけられたタッチスクリーン用のサブシステム制
御装置１２０に接続されています。バックライト付ＬＣ
Ｄ１２１は、ＬＣＤ制御装置８９からの制御信号ライン
１０３の信号で制御されます。
リアル出力ライン７５を介して、ＭＩＤＩポート９３と
接続されています。１対２マルチプレクサー９７の出力
は、シリアル出力９６とシリアル出力ライン９８に接続
されており、その入力であるシリアル入力ライン１００
のデータは制御信号ライン９９によってどちらかに振り
分けられます。シリアル入力ライン１００のデータはＣ
ＰＵ５００発生します。また、ＣＰＵ５０、は図３のヒ
ューマンインターフェイスモジュール１０２からシリア
ル入力ライン１０１を受けます。ヒューマンインターフ
ェイスブロックへのインターフェイスモジュール１０２
には、シリアル出力ライン９８、シリアル入力ライン１
０１、ＬＣＤ制御装置８９からの制御信号ライン１０
３、クロックライン８７、そして４ビットのシリアルイ
ンターフェイスラインライン８８が含まれます。図２の
ヒューマンインターフェイスモジュール１０２の詳細を
図３に示します。シリアル出力ライン９８とシリアル入
力ライン１０１は、バックライト付ＬＣＤ１２１の表面
に取りつけられたタッチスクリーン用のサブシステム制
御装置１２０に接続されています。バックライト付ＬＣ
Ｄ１２１は、ＬＣＤ制御装置８９からの制御信号ライン
１０３の信号で制御されます。
【００３６】クロックライン８７上のクコック信号は、
キーボードスキャンプロセッサ１２２に接続されていま
す。また、キーボードスキャンプロセッサ１２２は、シ
リアルインターフェイスライン８８にも接続されていま
す。このキーボードスキャンプロセッサ１２２には、ロ
ータリーエンコーダ１２３、ＸＹＺ３次元制御パッド１
２４、ＬＥＤアレイ１２５、ボタンスイッチアレイ１２
６、例えば７６鍵などの鍵盤１２７、アフタータッチセ
ンサー１２８、制御ホイール１２９、データスライダー
１３０、フットペダル入力１３１、リボンコントローラ
１３２等の数多くの入力装置が接続されています。キー
ボードスキャンプロセッサ１２２は、鍵盤１２７の全鍵
と、フロントパネルに置かれたボタンスイッチアレイ１
２６、アナログコントローラ、ロータリーエンコーダ１
２３をスキャンし、ボタンスイッチアレイ１２６につけ
られたＬＥＤを点灯させます。キーボードスキャンプロ
セッサ１２２は、シリアルインターフェイスライン８８
を介してメインＣＰＵブロック内のシステムＩＣ７３と
接続されています。
キーボードスキャンプロセッサ１２２に接続されていま
す。また、キーボードスキャンプロセッサ１２２は、シ
リアルインターフェイスライン８８にも接続されていま
す。このキーボードスキャンプロセッサ１２２には、ロ
ータリーエンコーダ１２３、ＸＹＺ３次元制御パッド１
２４、ＬＥＤアレイ１２５、ボタンスイッチアレイ１２
６、例えば７６鍵などの鍵盤１２７、アフタータッチセ
ンサー１２８、制御ホイール１２９、データスライダー
１３０、フットペダル入力１３１、リボンコントローラ
１３２等の数多くの入力装置が接続されています。キー
ボードスキャンプロセッサ１２２は、鍵盤１２７の全鍵
と、フロントパネルに置かれたボタンスイッチアレイ１
２６、アナログコントローラ、ロータリーエンコーダ１
２３をスキャンし、ボタンスイッチアレイ１２６につけ
られたＬＥＤを点灯させます。キーボードスキャンプロ
セッサ１２２は、シリアルインターフェイスライン８８
を介してメインＣＰＵブロック内のシステムＩＣ７３と
接続されています。
【００３７】図２で用いられるＭＳＰモジュール１２を
図４に示します。このシステムには、番号１５０−０か
ら１５０−８から成るディジタルシグナルプロセッサー
アレイが含まれています。つまり、図４に示されたシス
テムには９個のディジタルシグナルプロセッサがあるの
です。ディジタルシグナルプロセッサの数は、用途に応
じて増減が可能です。本発明の実施例におけるディジタ
ルシグナルプロセッサは、図６以降に示されでいる楽音
信号処理装置（ＭＳＰ）です。ＭＳＰは、本発明におけ
る動的ボイス割り当てを実行し易くする機能を持ったデ
ィジタルシグナルプロセッサ（ＤＳＰ）です。番号１５
０−０から１５０−８のディジタルシグナルプロセッサ
のＭＳＰアレイは、ホストシステムインターフェース１
１０を介してアドレスライン８４、制御ライン８５及び
データライン８３が接続されています。そして、ＭＳＰ
アレイの１５０−０から１５０−８のそれぞれに１つず
つメモリモジュールが接続されＭＳＰアレイ１５０−０
のみに拡張メモリモジュール１５１が接続されている。
さらにＭＳＰアレイ１５０−１から１５０−８には、標
準のメモリモジュール１５２−１から１５２−８がそれ
ぞれ接続されています。ＭＳＰアレイ１５０−０から１
５０−８は、高速オーディオバス（オーディオデータバ
ス）１５３で相互接続されています。この高速オーディ
オバス１５３は、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ
とのバスインターフェイスチップ（ＤＡＡＤチップ）１
５４に接続されています。またこの出力は２個のＤ／Ａ
コンバータ１５５、１５６に接続されています。Ｄ／Ａ
コンバータ１５５の出力は左チャネルと右チャネル用の
フィルタ１５７、１５８に送られた後、マスターボリュ
ーム制御１５９を通って左チャネルと右チャネルの出力
ジャック１６０、１６１に出力されます。マスターボリ
ューム制御１５９の出力は、ヘッドフォンジャック１６
２にも送られます。
図４に示します。このシステムには、番号１５０−０か
ら１５０−８から成るディジタルシグナルプロセッサー
アレイが含まれています。つまり、図４に示されたシス
テムには９個のディジタルシグナルプロセッサがあるの
です。ディジタルシグナルプロセッサの数は、用途に応
じて増減が可能です。本発明の実施例におけるディジタ
ルシグナルプロセッサは、図６以降に示されでいる楽音
信号処理装置（ＭＳＰ）です。ＭＳＰは、本発明におけ
る動的ボイス割り当てを実行し易くする機能を持ったデ
ィジタルシグナルプロセッサ（ＤＳＰ）です。番号１５
０−０から１５０−８のディジタルシグナルプロセッサ
のＭＳＰアレイは、ホストシステムインターフェース１
１０を介してアドレスライン８４、制御ライン８５及び
データライン８３が接続されています。そして、ＭＳＰ
アレイの１５０−０から１５０−８のそれぞれに１つず
つメモリモジュールが接続されＭＳＰアレイ１５０−０
のみに拡張メモリモジュール１５１が接続されている。
さらにＭＳＰアレイ１５０−１から１５０−８には、標
準のメモリモジュール１５２−１から１５２−８がそれ
ぞれ接続されています。ＭＳＰアレイ１５０−０から１
５０−８は、高速オーディオバス（オーディオデータバ
ス）１５３で相互接続されています。この高速オーディ
オバス１５３は、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ
とのバスインターフェイスチップ（ＤＡＡＤチップ）１
５４に接続されています。またこの出力は２個のＤ／Ａ
コンバータ１５５、１５６に接続されています。Ｄ／Ａ
コンバータ１５５の出力は左チャネルと右チャネル用の
フィルタ１５７、１５８に送られた後、マスターボリュ
ーム制御１５９を通って左チャネルと右チャネルの出力
ジャック１６０、１６１に出力されます。マスターボリ
ューム制御１５９の出力は、ヘッドフォンジャック１６
２にも送られます。
【００３８】Ｄ／Ａコンバータ１５６の左チャネルと右
チャネルの出力も同様に、フィルタ１６３と１６４を通
ってＡＵＸ出力１６５、１６６に出力されます。入力端
子１６７、１６８からのアナログ入力信号は、Ａ／Ｄコ
ンバータ１６９でディジタルデータに変換されて、ＤＡ
ＡＤチップ１５４に入力され、その後高速オーディオバ
ス１５３を通じてＭＳＰにデータが転送されます。クロ
ック１７０はこのＤＡＡＤチップ１５４にクロックを供
給します。】 上述したように、図２のメインＣＰＵシ
ステムと、図３のヒューマンインターフェイブロック
と、図４のミュージックシグナルプロセッシングブロッ
クから構成されるシステムによって、ＭＳＰアレイ１５
０−０から１５０−８とメモリモジュール１５１、１５
２−１から１５２−８内の命令メモリに、グループ化し
たボイスプログラムを記憶し、これをリアルタイムに処
理するディジタルシグナルプロセッサを基本としたミュ
ージックシンセサイザーが実現できます。ボイスプログ
ラムは、グループにまとめられて分離メモリ８０に記憶
されており、図４のＭＳＰアレイのメモリモジュールに
動的に割りつけられます。ホストＣＰＵ５０はボイスプ
ログラムを組み立てて、それを動的に割り当てるために
分離メモリ８０に転送します。ホスト処理システムは、
必要に応じてＭＩＤＩの標準インターフェイスや、ヒュ
ーマンインターフェイスブロックの制御も行います。
チャネルの出力も同様に、フィルタ１６３と１６４を通
ってＡＵＸ出力１６５、１６６に出力されます。入力端
子１６７、１６８からのアナログ入力信号は、Ａ／Ｄコ
ンバータ１６９でディジタルデータに変換されて、ＤＡ
ＡＤチップ１５４に入力され、その後高速オーディオバ
ス１５３を通じてＭＳＰにデータが転送されます。クロ
ック１７０はこのＤＡＡＤチップ１５４にクロックを供
給します。】 上述したように、図２のメインＣＰＵシ
ステムと、図３のヒューマンインターフェイブロック
と、図４のミュージックシグナルプロセッシングブロッ
クから構成されるシステムによって、ＭＳＰアレイ１５
０−０から１５０−８とメモリモジュール１５１、１５
２−１から１５２−８内の命令メモリに、グループ化し
たボイスプログラムを記憶し、これをリアルタイムに処
理するディジタルシグナルプロセッサを基本としたミュ
ージックシンセサイザーが実現できます。ボイスプログ
ラムは、グループにまとめられて分離メモリ８０に記憶
されており、図４のＭＳＰアレイのメモリモジュールに
動的に割りつけられます。ホストＣＰＵ５０はボイスプ
ログラムを組み立てて、それを動的に割り当てるために
分離メモリ８０に転送します。ホスト処理システムは、
必要に応じてＭＩＤＩの標準インターフェイスや、ヒュ
ーマンインターフェイスブロックの制御も行います。
【００３９】［３］システムインテグレーションチップ
（図５） 図５は、システムインテグレーションチップ（ＳＩＣ）
のブロック図を示している。ＳＩＣは、ホストＣＰＵの
インターフェイス５００、非分離ＤＲＡＭインターフェ
イス５０１、分離ＤＲＡＭインターフェイス５０２、Ｍ
ＳＰインターフェイス５０３、周辺機器インターフェイ
ス５０４、シリアルインターフェイス５０５、メモリー
アレイからのエラー信号と割り込み信号を受信する受信
部５０６及びクロックライン５０７を有している。
（図５） 図５は、システムインテグレーションチップ（ＳＩＣ）
のブロック図を示している。ＳＩＣは、ホストＣＰＵの
インターフェイス５００、非分離ＤＲＡＭインターフェ
イス５０１、分離ＤＲＡＭインターフェイス５０２、Ｍ
ＳＰインターフェイス５０３、周辺機器インターフェイ
ス５０４、シリアルインターフェイス５０５、メモリー
アレイからのエラー信号と割り込み信号を受信する受信
部５０６及びクロックライン５０７を有している。
【００４０】ホストＣＰＵインターフェイス５００は、
ＣＰＵインターフェイス制御ブロック５０８と基本的に
接続され、ホストＣＰＵインターフェイス５００からの
データは、ライン５０９により転送器５１０とシリアル
インターフェイス制御装置とレジスタ５１１及びＤＭＡ
制御レジスター５１３に転送されます。またＳＩＣは、
非分離ＤＲＡＭインターフェイス５０１の為のアドレス
マルチプレクサ５１４及び非分離ＤＲＡＭ制御装置５１
５を有している。アドレスマルチプレクサ５１６、分離
ＤＲＡＭ制御装置５１７及び転送器５１０は、分離ＤＲ
ＡＭインターフェイス５０２が必要とするアドレス及び
データ等の制御信号を転送或は供給している。アドレス
マルチプレクサ５１８、ＭＳＰバスインターフェース制
御装置５１９及びＭＳＰウインドウレジスタ５２０は、
ＭＳＰインターフェイス５０３が必要とするアドレス及
び、制御情報を与えるのに用いられます。また、ＳＩＣ
は、ホストＣＰＵインターフェイス５００の為の割り込
み信号を発生し、ライン５１２に出力します。
ＣＰＵインターフェイス制御ブロック５０８と基本的に
接続され、ホストＣＰＵインターフェイス５００からの
データは、ライン５０９により転送器５１０とシリアル
インターフェイス制御装置とレジスタ５１１及びＤＭＡ
制御レジスター５１３に転送されます。またＳＩＣは、
非分離ＤＲＡＭインターフェイス５０１の為のアドレス
マルチプレクサ５１４及び非分離ＤＲＡＭ制御装置５１
５を有している。アドレスマルチプレクサ５１６、分離
ＤＲＡＭ制御装置５１７及び転送器５１０は、分離ＤＲ
ＡＭインターフェイス５０２が必要とするアドレス及び
データ等の制御信号を転送或は供給している。アドレス
マルチプレクサ５１８、ＭＳＰバスインターフェース制
御装置５１９及びＭＳＰウインドウレジスタ５２０は、
ＭＳＰインターフェイス５０３が必要とするアドレス及
び、制御情報を与えるのに用いられます。また、ＳＩＣ
は、ホストＣＰＵインターフェイス５００の為の割り込
み信号を発生し、ライン５１２に出力します。
【００４１】なお、分離ＤＲＡＭインターフェイス５０
２からのＭＳＰデータは、図２で明らかなようにＭＳＰ
インターフェイス５０３と直接つながっています。さら
にＳＩＣは、周辺回路制御装置５２１を有し、クロック
発生装置５２２は、クロックライン５０７を介してクロ
ック信号を出力している。ＭＳＰ割り込みレジスター５
２３は、ＭＳＰアレイからの割り込みデータを受け取
り、この割り込みデータをライン５１２を介してＳＩＣ
の割り込みロジック５２４に出力しています。なお、割
り込みデータを使用しない場合には、マスクレジスタ５
２５により、割り込みデータがマスクされます。
２からのＭＳＰデータは、図２で明らかなようにＭＳＰ
インターフェイス５０３と直接つながっています。さら
にＳＩＣは、周辺回路制御装置５２１を有し、クロック
発生装置５２２は、クロックライン５０７を介してクロ
ック信号を出力している。ＭＳＰ割り込みレジスター５
２３は、ＭＳＰアレイからの割り込みデータを受け取
り、この割り込みデータをライン５１２を介してＳＩＣ
の割り込みロジック５２４に出力しています。なお、割
り込みデータを使用しない場合には、マスクレジスタ５
２５により、割り込みデータがマスクされます。
【００４２】リフレッシュリクエスト回路５２６は、分
離ＤＲＡＭ制御装置５１７及び非分離ＤＲＡＭ制御装置
５１５を介してＤＲＡＭをリフレッシュするのに用いら
れる。ＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、分
離ＤＲＡＭ制御装置５１７を介して分離ＤＲＡＭインタ
ーフェイス５０２へ、またＤＭＡ転送の制御をしている
ＭＳＰバスインターフェイス制御装置５１９に接続され
ている。ＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、
分離ＤＲＡＭインターフェイス５０２のアドレスマルチ
プレクサ５１６へ供給するＣＰＵのＤＲＡＭアドレスを
発生するＤＭＡ制御レジスタ５１３及び、分離ＤＲＡＭ
インターフェイス５０２の為のアドレスマルチプレクサ
５１６へ供給するＭＳＰのアドレスと、ＭＳＰインター
フェイス５０３へ供給する為のアドレスマルチプレクサ
５１８へ供給するＭＳＰアドレスとつながっています。
さらに、割りつけられたアドレスは、アドレスマルチプ
レクサ５１４，５１６，５１８にＣＰＵインターフェイ
ス制御ブロック５０８で供給されます。ＳＩＣの詳細な
機能については、以降に規定されています。
離ＤＲＡＭ制御装置５１７及び非分離ＤＲＡＭ制御装置
５１５を介してＤＲＡＭをリフレッシュするのに用いら
れる。ＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、分
離ＤＲＡＭ制御装置５１７を介して分離ＤＲＡＭインタ
ーフェイス５０２へ、またＤＭＡ転送の制御をしている
ＭＳＰバスインターフェイス制御装置５１９に接続され
ている。ＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、
分離ＤＲＡＭインターフェイス５０２のアドレスマルチ
プレクサ５１６へ供給するＣＰＵのＤＲＡＭアドレスを
発生するＤＭＡ制御レジスタ５１３及び、分離ＤＲＡＭ
インターフェイス５０２の為のアドレスマルチプレクサ
５１６へ供給するＭＳＰのアドレスと、ＭＳＰインター
フェイス５０３へ供給する為のアドレスマルチプレクサ
５１８へ供給するＭＳＰアドレスとつながっています。
さらに、割りつけられたアドレスは、アドレスマルチプ
レクサ５１４，５１６，５１８にＣＰＵインターフェイ
ス制御ブロック５０８で供給されます。ＳＩＣの詳細な
機能については、以降に規定されています。
【００４３】Ａ．ＣＰＵインターフェイス制御ブロック
（５０８） ＣＰＵインターフェイス制御ブロック５０８は、アドレ
スのデコード、外部バス転送器の制御、チップセレクト
の生成、ウェイトステートの生成、ホストＣＰＵへのＤ
ＳＡＣＫの生成、後述するチップセレクト３領域でのア
ドレスの反転、バスエラーの生成を規定します。また、
非分離ＤＲＡＭ制御装置５１５、分離ＤＲＡＭ制御装置
５１７、ＭＳＰバスインターフェイス制御装置５１９、
周辺回路制御装置５２１への制御信号も規定します。
（５０８） ＣＰＵインターフェイス制御ブロック５０８は、アドレ
スのデコード、外部バス転送器の制御、チップセレクト
の生成、ウェイトステートの生成、ホストＣＰＵへのＤ
ＳＡＣＫの生成、後述するチップセレクト３領域でのア
ドレスの反転、バスエラーの生成を規定します。また、
非分離ＤＲＡＭ制御装置５１５、分離ＤＲＡＭ制御装置
５１７、ＭＳＰバスインターフェイス制御装置５１９、
周辺回路制御装置５２１への制御信号も規定します。
【００４４】Ｂ．ＣＰＵアドレス空間デコーディング ＳＩＣと６８３４０ＣＰＵのチップセレクトレジスタ
は、システムメモリマップを決めます。ＣＰＵインター
フェイス制御ブロック５０８はＡＳＬ、ＣＳ０Ｌ−ＣＳ
３Ｌの信号を使って６８３４０のアドレスバスをデコー
ドし、そしてＤＲＡＭ、周辺回路へのチップセレクト及
び制御信号を作ります。それぞれのＤＲＡＭは、４つの
チップセレクトＣＳの領域の中の１つに割り当てられて
います。即ち、双方のチップセレクト信号とアドレスバ
スは、ＳＩＣによりアドレスをデコードさせサイクルを
実行させるものです。
は、システムメモリマップを決めます。ＣＰＵインター
フェイス制御ブロック５０８はＡＳＬ、ＣＳ０Ｌ−ＣＳ
３Ｌの信号を使って６８３４０のアドレスバスをデコー
ドし、そしてＤＲＡＭ、周辺回路へのチップセレクト及
び制御信号を作ります。それぞれのＤＲＡＭは、４つの
チップセレクトＣＳの領域の中の１つに割り当てられて
います。即ち、双方のチップセレクト信号とアドレスバ
スは、ＳＩＣによりアドレスをデコードさせサイクルを
実行させるものです。
【００４５】システムを初期化した後、システムの論理
的なメモリ空間は、読みのみＣＳ２Ｌ、読み／書きＣＳ
１Ｌ、バーチャルページＣＳ０Ｌ、ファーストネガティ
ブＲＡＭＣＳ３Ｌの４つに分割されます。これらの領域
の動作は、６８３４０の中のレジスタで制御されます。
例えば読みのみ動作は、６８３４０の中でプログラムさ
れるのであってＳＩＣの中ではありません。同じことが
以下に説明するバーチャルページ領域についても言えま
す。周辺回路のアクセスの際に必要なウェイトステート
は、アドレスデコードを基にしてＳＩＣで必要な時に作
られます。
的なメモリ空間は、読みのみＣＳ２Ｌ、読み／書きＣＳ
１Ｌ、バーチャルページＣＳ０Ｌ、ファーストネガティ
ブＲＡＭＣＳ３Ｌの４つに分割されます。これらの領域
の動作は、６８３４０の中のレジスタで制御されます。
例えば読みのみ動作は、６８３４０の中でプログラムさ
れるのであってＳＩＣの中ではありません。同じことが
以下に説明するバーチャルページ領域についても言えま
す。周辺回路のアクセスの際に必要なウェイトステート
は、アドレスデコードを基にしてＳＩＣで必要な時に作
られます。
【００４６】１．ＢＥＲＲＬバスエラー信号生成 ＢＥＲＲＬ信号は、２つの場合にＣＰＵインターフェイ
ス制御ブロック５０８によって発生されます。それはＡ
ＳＬが発生されているのにＣＳ０Ｌ−ＣＳ３Ｌがどれも
発生されない時、又は誤ったアドレスでＣＳ１Ｌが発生
された時です。
ス制御ブロック５０８によって発生されます。それはＡ
ＳＬが発生されているのにＣＳ０Ｌ−ＣＳ３Ｌがどれも
発生されない時、又は誤ったアドレスでＣＳ１Ｌが発生
された時です。
【００４７】２．チップセレクト領域０動作 ６８３４０の包括的なチップセレクトであるＣＳ０Ｌ
は、ＥＰＲＯＭからなるメインメモリー６８かバーチャ
ルページのチップセレクトのどちらかに使われます。６
８３４０がリセットされて動き始めると、ＣＳ０Ｌはモ
ジュールベースアドレスレジスタにアクセスされるまで
全てのアドレスに対して発生されます。６８３４０の信
号のＰＯＲＴＡ０とＳＩＣの入力ピンであるＰＡ０は、
何を選ぶかを決めます。リセット後、ＰＯＲＴＡ０信号
は入力ピンになっています。ＰＯＲＴＡ０の外部のプル
ダウン抵抗が、この信号をローレベルにしＥＰＲＯＭが
選択されます。
は、ＥＰＲＯＭからなるメインメモリー６８かバーチャ
ルページのチップセレクトのどちらかに使われます。６
８３４０がリセットされて動き始めると、ＣＳ０Ｌはモ
ジュールベースアドレスレジスタにアクセスされるまで
全てのアドレスに対して発生されます。６８３４０の信
号のＰＯＲＴＡ０とＳＩＣの入力ピンであるＰＡ０は、
何を選ぶかを決めます。リセット後、ＰＯＲＴＡ０信号
は入力ピンになっています。ＰＯＲＴＡ０の外部のプル
ダウン抵抗が、この信号をローレベルにしＥＰＲＯＭが
選択されます。
【００４８】システムの初期化が完了した後、ＰＯＲＴ
Ａ０ピンは、ＥＰＲＯＭを無効にし、そしてバーチャル
ページのチップセレクトを有効にするために「ハイ」に
設定します。以降はバーチャルページの動作関係を参照
してください。ＥＰＲＯＭが選ばれている時、ＳＩＣは
８ビットの領域としてＤＳＡＣＫを返します。バーチャ
ルページモードが動作している時は、ＳＩＣはバイトと
ワードのアクセスを返します。
Ａ０ピンは、ＥＰＲＯＭを無効にし、そしてバーチャル
ページのチップセレクトを有効にするために「ハイ」に
設定します。以降はバーチャルページの動作関係を参照
してください。ＥＰＲＯＭが選ばれている時、ＳＩＣは
８ビットの領域としてＤＳＡＣＫを返します。バーチャ
ルページモードが動作している時は、ＳＩＣはバイトと
ワードのアクセスを返します。
【００４９】３．チップセレクト領域１動作 この領域はＣＳ１Ｌ信号により有効にされ、そして全て
の物理的なＲＡＭとハードウェアのＩ／Ｏの動作で使わ
れる物理的メモリの領域が割り当てられています。ここ
には、フロッピー制御装置５６、ＳＣＳＩ制御装置５
８、時計チップ６０、ＤＵＡＲＴインターフェイス６
３、ＬＣＤ制御装置８９とＬＣＤディスプレイのＳＲＡ
Ｍ９２、個々のＭＳＰとＭＳＰウィンドウ領域内部のＤ
ＲＡＭからなる分離メモリー８０が含まれています。こ
の領域には、システム中の分離ＤＲＡＭと非分離ＤＲＡ
Ｍの最大のアドレスデコーディングも含まれています。
また物理的ＲＡＭの狭い可変域が、ＣＳ３Ｌ領域に割当
られています。
の物理的なＲＡＭとハードウェアのＩ／Ｏの動作で使わ
れる物理的メモリの領域が割り当てられています。ここ
には、フロッピー制御装置５６、ＳＣＳＩ制御装置５
８、時計チップ６０、ＤＵＡＲＴインターフェイス６
３、ＬＣＤ制御装置８９とＬＣＤディスプレイのＳＲＡ
Ｍ９２、個々のＭＳＰとＭＳＰウィンドウ領域内部のＤ
ＲＡＭからなる分離メモリー８０が含まれています。こ
の領域には、システム中の分離ＤＲＡＭと非分離ＤＲＡ
Ｍの最大のアドレスデコーディングも含まれています。
また物理的ＲＡＭの狭い可変域が、ＣＳ３Ｌ領域に割当
られています。
【００５０】４．チップセレクト領域３動作 この領域は、６８３４０ＣＰＵからのＣＳ３Ｌ信号で有
効にされます。ここには６８３４０と他のプロセッサー
が、間接的なメモリアクセスの計算をする正しい方法を
早くアクセスさせるためのファーストネガティブＲＡＭ
領域が含まれています。この際バスサイクルを”ファー
スト”か”ネガティブ”にするかの判断はＳＩＣはしま
せん。従って、時間の節約は６８３４０のアドレスの計
算だけとなります。
効にされます。ここには６８３４０と他のプロセッサー
が、間接的なメモリアクセスの計算をする正しい方法を
早くアクセスさせるためのファーストネガティブＲＡＭ
領域が含まれています。この際バスサイクルを”ファー
スト”か”ネガティブ”にするかの判断はＳＩＣはしま
せん。従って、時間の節約は６８３４０のアドレスの計
算だけとなります。
【００５１】５．バーチャルページの動作 バーチャルページは、簡単ですが有効なオーバーレイマ
ネージャーの手段として使われます。そのオーバーレイ
は６８３４０の論理的なアドレス空間のページの領域の
１つとして動くようにコンパイルされています。またオ
ーバーレイは、それぞれ６４ＫＢの諭理的なページ空間
の１つとして出現してコード化されるが、ディスクから
は同じ物理的スペースにロードされます。プログラム
が、現在ロードされていないオーバーレイ中のファンク
ション／手順（ｐｒｏｃｅｄｕｒｅ）／サブルーチンを
呼び出そうとした場合には、アドレスは他の諭理的なペ
ージ空間を指し示すでしよう。この時ＳＩＣは、ＢＥＲ
ＲＬを発生し、６８３４０中のオーバーレイマネージャ
ーソフトウェアは警告を発します。
ネージャーの手段として使われます。そのオーバーレイ
は６８３４０の論理的なアドレス空間のページの領域の
１つとして動くようにコンパイルされています。またオ
ーバーレイは、それぞれ６４ＫＢの諭理的なページ空間
の１つとして出現してコード化されるが、ディスクから
は同じ物理的スペースにロードされます。プログラム
が、現在ロードされていないオーバーレイ中のファンク
ション／手順（ｐｒｏｃｅｄｕｒｅ）／サブルーチンを
呼び出そうとした場合には、アドレスは他の諭理的なペ
ージ空間を指し示すでしよう。この時ＳＩＣは、ＢＥＲ
ＲＬを発生し、６８３４０中のオーバーレイマネージャ
ーソフトウェアは警告を発します。
【００５２】次に、オーバーレイマネージャーは、ＣＳ
０Ｌ信号でのアドレスデコード領域の動きによって必要
となる諭理的ページ領域へ物理的領域を再割付けしま
す。して新しいオーバーレイは、ページ領域をディスク
から検索し、元のプログラムと一体にします。これによ
り再割付け時に”ページフォールト”が発生し、現在ロ
ードされていないオーバーレイが必要であることがわか
ります。
０Ｌ信号でのアドレスデコード領域の動きによって必要
となる諭理的ページ領域へ物理的領域を再割付けしま
す。して新しいオーバーレイは、ページ領域をディスク
から検索し、元のプログラムと一体にします。これによ
り再割付け時に”ページフォールト”が発生し、現在ロ
ードされていないオーバーレイが必要であることがわか
ります。
【００５３】Ｃ．ＣＰＵバス制御 ＣＰＵインターフェイス制御ブロック５０８は、ポート
サイズと、全ての６８３４０の外部バスサイクルの接続
の制御を決めます。転送サイクルの間、ＳＩＣは、ＤＳ
ＡＣＫＯＬとＤＳＡＣＫ１Ｌとの出力を使うことにより
６８３４０に、ポートサイズとバスサイクルとの終了を
知らせます。ＭＣ６８３４０の「Ｉｎｔｅｇｒａｔｅｄ
Ｐｒｏｃｅｓｓｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ」
と「Ｔｅｃｈｎｉｃａｌ Ｓｕｍｍａｒｙ」を見ていた
だければ、６８３４０のバス動作の細部が説明されてい
ます。ＣＰＵインターフェイス制御ブロック５０８は、
６８３４０の主要なデータバスと周辺回路データバスの
間を接続可能にするために外部からバス転送器７１の制
御信号を作ります。
サイズと、全ての６８３４０の外部バスサイクルの接続
の制御を決めます。転送サイクルの間、ＳＩＣは、ＤＳ
ＡＣＫＯＬとＤＳＡＣＫ１Ｌとの出力を使うことにより
６８３４０に、ポートサイズとバスサイクルとの終了を
知らせます。ＭＣ６８３４０の「Ｉｎｔｅｇｒａｔｅｄ
Ｐｒｏｃｅｓｓｏｒ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ」
と「Ｔｅｃｈｎｉｃａｌ Ｓｕｍｍａｒｙ」を見ていた
だければ、６８３４０のバス動作の細部が説明されてい
ます。ＣＰＵインターフェイス制御ブロック５０８は、
６８３４０の主要なデータバスと周辺回路データバスの
間を接続可能にするために外部からバス転送器７１の制
御信号を作ります。
【００５４】Ｄ．ＣＰＵ割り込み制御 ＳＩＣの割り込み回路５２４は、６８３４０に対して一
本のアクティブロウで、レベルセンスのハードウェア割
り込みのライン５１２を持っています。またＳＩＣは、
ＭＳＰ割り込みレジスタ５２３への９つの外部ＭＳＰ割
り込みリクエスト入力と３つの内部の割り込みリクエス
ト入力ソースを用意しています。全てが、割り込みマス
クレジスタ５２５によってソフトウェアにマスクをかけ
ることができます。ＳＩＣは、ＭＳＰ割り込みリクエス
ト入力端子については、内部のプルアップ抵抗を用意し
ています。１乃至より多くの割り込みリクエストがされ
た後、ＳＩＣは６８３４０へＳＩＣ＿ＩＲＱＬ信号を出
します。
本のアクティブロウで、レベルセンスのハードウェア割
り込みのライン５１２を持っています。またＳＩＣは、
ＭＳＰ割り込みレジスタ５２３への９つの外部ＭＳＰ割
り込みリクエスト入力と３つの内部の割り込みリクエス
ト入力ソースを用意しています。全てが、割り込みマス
クレジスタ５２５によってソフトウェアにマスクをかけ
ることができます。ＳＩＣは、ＭＳＰ割り込みリクエス
ト入力端子については、内部のプルアップ抵抗を用意し
ています。１乃至より多くの割り込みリクエストがされ
た後、ＳＩＣは６８３４０へＳＩＣ＿ＩＲＱＬ信号を出
します。
【００５５】そしてＣＰＵは、ＳＩＣ割り込み状態レジ
スタを読むことによって、割り込みのソースを決めま
す。ＭＳＰ割り込みリクエストは、ＭＳＰのＭＳＰステ
ータスレジスタを読んだ場合のみクリアすることができ
ます。その他のＳＩＣ割り込みリクエストは、ＳＩＣ割
り込み状態レジスタを読むことによってクリアされま
す。ＳＩＣ＿ＩＲＱＬ信号は、全ての割り込みリクエス
トがクリアされるまで発生したままです。
スタを読むことによって、割り込みのソースを決めま
す。ＭＳＰ割り込みリクエストは、ＭＳＰのＭＳＰステ
ータスレジスタを読んだ場合のみクリアすることができ
ます。その他のＳＩＣ割り込みリクエストは、ＳＩＣ割
り込み状態レジスタを読むことによってクリアされま
す。ＳＩＣ＿ＩＲＱＬ信号は、全ての割り込みリクエス
トがクリアされるまで発生したままです。
【００５６】Ｅ．ＥＰＲＯＭサポート ３２Ｋｘ８のＣＰＵのＥＰＲＯＭからなるメインメモリ
ー６８は、６８３４０のアドレスバスと、包括的なチッ
プセレクトＣＳ０Ｌと、ＰＯＲＴＡ０ピンとに直接接続
されています。メインメモリー６８が選ばれると、ＳＩ
Ｃは５クロックバスサイクルアクセスの場合には、２つ
のウェイトステートを入れてＤＳＡＣＫ０Ｌを返しま
す。６８３４０の包括的なチップセレクトであるＣＳ０
Ｌは、メインメモリー６８とバーチャルページチップセ
レクトの双方に使われます。
ー６８は、６８３４０のアドレスバスと、包括的なチッ
プセレクトＣＳ０Ｌと、ＰＯＲＴＡ０ピンとに直接接続
されています。メインメモリー６８が選ばれると、ＳＩ
Ｃは５クロックバスサイクルアクセスの場合には、２つ
のウェイトステートを入れてＤＳＡＣＫ０Ｌを返しま
す。６８３４０の包括的なチップセレクトであるＣＳ０
Ｌは、メインメモリー６８とバーチャルページチップセ
レクトの双方に使われます。
【００５７】Ｆ．ＤＲＡＭサポート ＳＩＣは、システムＤＲＡＭの２つの領域７５，８０の
アクセスと、リフレッシュ制御を規定します。基本の構
成は、ＣＰＵオペレーティングシステムコード非分離Ｄ
ＲＡＭである非分離メモリー７５の為の１ＭＢのＤＲＡ
Ｍと、ＭＳＰのプログラムとデータ記憶分離ＤＲＡＭで
ある分離メモリー８０の為の１ＭＢが含まれています。
ＳＩＣは、トータル５ＭＢの非分離ＤＲＡＭの拡張を規
定しています。
アクセスと、リフレッシュ制御を規定します。基本の構
成は、ＣＰＵオペレーティングシステムコード非分離Ｄ
ＲＡＭである非分離メモリー７５の為の１ＭＢのＤＲＡ
Ｍと、ＭＳＰのプログラムとデータ記憶分離ＤＲＡＭで
ある分離メモリー８０の為の１ＭＢが含まれています。
ＳＩＣは、トータル５ＭＢの非分離ＤＲＡＭの拡張を規
定しています。
【００５８】ＳＩＣは、システムＤＲＡＭの２つの領域
にそれぞれのアドレスバスと独立した制御を行います。
ＳＩＣのＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、
システムの分離ＤＲＡＭとＭＳＰの内部とＤＲＡＭの領
域との間のＤＭＡ転送を規定しています。これは、ＭＳ
Ｐへダウンロードしている間フルスピードでＣＰＵがオ
ペレートすることを可能としています。
にそれぞれのアドレスバスと独立した制御を行います。
ＳＩＣのＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、
システムの分離ＤＲＡＭとＭＳＰの内部とＤＲＡＭの領
域との間のＤＭＡ転送を規定しています。これは、ＭＳ
Ｐへダウンロードしている間フルスピードでＣＰＵがオ
ペレートすることを可能としています。
【００５９】１．非分離ＤＲＡＭ制御装置 非分離ＤＲＡＭ制御装置５１５は、ＣＰＵとリフレッシ
ュサイクルの双方をサポートします。ＳＩＣは、６８３
４０のＣＰＵが読み書きするために必要とする全ての制
御信号を「ゼロ」のウェイトステイト（３クロックバス
サイクル）で出力します。ＳＩＣは、システムＤＲＡＭ
へ８ビットと１６ビットのアクセスをサポートします。
ＤＲＡＭのリフレッシュは、同時に非分離ＤＲＡＭの全
ての３つの「ロウ」でリフレッシュさせ、ＣＡＳビフォ
アＲＡＳリフレッシュサイクルの方法で実行させます。
ュサイクルの双方をサポートします。ＳＩＣは、６８３
４０のＣＰＵが読み書きするために必要とする全ての制
御信号を「ゼロ」のウェイトステイト（３クロックバス
サイクル）で出力します。ＳＩＣは、システムＤＲＡＭ
へ８ビットと１６ビットのアクセスをサポートします。
ＤＲＡＭのリフレッシュは、同時に非分離ＤＲＡＭの全
ての３つの「ロウ」でリフレッシュさせ、ＣＡＳビフォ
アＲＡＳリフレッシュサイクルの方法で実行させます。
【００６０】非分離ＤＲＡＭ制御装置５１５は、ＤＲＡ
Ｍリフレッシュカウンタによって作られるリクエスト１
回により現在のバスアクセスの後、１回のリフレッシュ
サイクルを実行します。また非分離メモリ７５の領域に
おいてリフレッシュは、１番の優先度を持っています。
もしリフレッシュがリクエストされたならば、ＣＰＵサ
イクルが進行中の場合は、リフレッシュ制御装置は現在
のサイクルが終わるまでウエイトし、リフレッシュサイ
クルはその後に行われます。また、リフレッシュサイク
ルが行われている間に、ＣＰＵが非分離ＤＲＡＭへのア
クセスをリクエストした場合は、リフレッシュサイクル
が終わるまで待たないといけません。
Ｍリフレッシュカウンタによって作られるリクエスト１
回により現在のバスアクセスの後、１回のリフレッシュ
サイクルを実行します。また非分離メモリ７５の領域に
おいてリフレッシュは、１番の優先度を持っています。
もしリフレッシュがリクエストされたならば、ＣＰＵサ
イクルが進行中の場合は、リフレッシュ制御装置は現在
のサイクルが終わるまでウエイトし、リフレッシュサイ
クルはその後に行われます。また、リフレッシュサイク
ルが行われている間に、ＣＰＵが非分離ＤＲＡＭへのア
クセスをリクエストした場合は、リフレッシュサイクル
が終わるまで待たないといけません。
【００６１】２．分離ＤＲＡＭ制御装置（５１７） 分離ＤＲＡＭ制御装置５１７は、ＣＰＵとリフレッシュ
とＤＲＡＭ−ＭＳＰ間のＤＭＡサイクルをサポートしま
す。分離ＤＲＡＭへのＣＰＵのアクセスは、非分離ＤＲ
ＡＭへのアクセスと同じです。ＳＩＣは、６８３４０の
ＣＰＵがウェイトゼロ（ステート３クロックバスサイク
ル）でデータを読み書き出来るように、全ての制御信号
を規定しています。またＳＩＣは、システムＤＲＡＭへ
８ビットと１６ビットのアクセスをサポートします。
とＤＲＡＭ−ＭＳＰ間のＤＭＡサイクルをサポートしま
す。分離ＤＲＡＭへのＣＰＵのアクセスは、非分離ＤＲ
ＡＭへのアクセスと同じです。ＳＩＣは、６８３４０の
ＣＰＵがウェイトゼロ（ステート３クロックバスサイク
ル）でデータを読み書き出来るように、全ての制御信号
を規定しています。またＳＩＣは、システムＤＲＡＭへ
８ビットと１６ビットのアクセスをサポートします。
【００６２】ＤＲＡＭリフレッシュは、ＣＡＳビフォア
ＲＡＳリフレッシュサイクルの方法で実行させます。分
離ＤＲＡＭ制御装置５１７は、ＤＲＡＭリフレッシュカ
ウンタによって作られるリフッレシュリクエストがあっ
た時、リフレッシュサイクルを実行します。分離メモリ
８０の領域において、リフレッシュは１番の優先度を持
っている。従って、もしリフレッシュリクエストがされ
た時、ＣＰＵ又はＤＭＡサイクルが進行中なら、リフレ
ッシュ制御装置は現在のサイクルが終わるまでウエイト
ステイトとなり、リフレッシュサイクルはその後に行わ
れます。また、リフレッシュサイクルが行われている間
に、ＣＰＵ又はＤＭＡが分離ＤＲＡＭへのアクセスをリ
クエ トしたのなら、リフレッシュサイクルが終わるま
で待機しなければなりません。分離ＤＲＡＭ制御装置５
１７は、ＳＩＣのＤＭＡ制御装置での分離ＤＲＡＭのア
クセスも規定しています。ＣＰＵバスのリクエストは、
ＤＭＡ制御装置のバスリクエストより高い優先度を持っ
ています。
ＲＡＳリフレッシュサイクルの方法で実行させます。分
離ＤＲＡＭ制御装置５１７は、ＤＲＡＭリフレッシュカ
ウンタによって作られるリフッレシュリクエストがあっ
た時、リフレッシュサイクルを実行します。分離メモリ
８０の領域において、リフレッシュは１番の優先度を持
っている。従って、もしリフレッシュリクエストがされ
た時、ＣＰＵ又はＤＭＡサイクルが進行中なら、リフレ
ッシュ制御装置は現在のサイクルが終わるまでウエイト
ステイトとなり、リフレッシュサイクルはその後に行わ
れます。また、リフレッシュサイクルが行われている間
に、ＣＰＵ又はＤＭＡが分離ＤＲＡＭへのアクセスをリ
クエ トしたのなら、リフレッシュサイクルが終わるま
で待機しなければなりません。分離ＤＲＡＭ制御装置５
１７は、ＳＩＣのＤＭＡ制御装置での分離ＤＲＡＭのア
クセスも規定しています。ＣＰＵバスのリクエストは、
ＤＭＡ制御装置のバスリクエストより高い優先度を持っ
ています。
【００６３】Ｇ．ＤＲＡＭのリフレッシュリクエスト回
路（５２６） ＤＲＡＭのリフレッシュリクエスト回路５２６は、ＣＡ
ＳビフォアＲＡＳリフレッシュサイクルを使います。Ｓ
ＩＣにおけるＤＲＡＭのリフレッシュリクエスト回路５
２６は、リフレッシュリクエストサイクルのカウンタを
含んでいます。ＲＡＭは、１６ｍｓｅｃ以内に１０２４
のリフレッシュサイクルを受け取る必要があります。
路（５２６） ＤＲＡＭのリフレッシュリクエスト回路５２６は、ＣＡ
ＳビフォアＲＡＳリフレッシュサイクルを使います。Ｓ
ＩＣにおけるＤＲＡＭのリフレッシュリクエスト回路５
２６は、リフレッシュリクエストサイクルのカウンタを
含んでいます。ＲＡＭは、１６ｍｓｅｃ以内に１０２４
のリフレッシュサイクルを受け取る必要があります。
【００６４】非分離ＤＲＡＭ制御装置５１５と分離ＤＲ
ＡＭ制御装置５１７は、リフレッシュサイクルの実行に
よりリクエストを出します。これはリフレッシュリクエ
ストは、分離ＤＲＡＭと非分離ＤＲＡＭのリフレッシュ
サイクルが同時に起こらないように交互にすべきだとい
うことを暗示しています。
ＡＭ制御装置５１７は、リフレッシュサイクルの実行に
よりリクエストを出します。これはリフレッシュリクエ
ストは、分離ＤＲＡＭと非分離ＤＲＡＭのリフレッシュ
サイクルが同時に起こらないように交互にすべきだとい
うことを暗示しています。
【００６５】Ｈ．ＭＳＰインターフェイス（５０３） ＭＳＰインターフェイス５０３は、９つのＭＳＰへのＣ
ＰＵとＤＭＡのアクセスを規定するのにアドレスマルチ
プレクサ５１８、ＭＳＰバスインターフェイス制御装置
５１９及びＭＳＰウィンドウレジスタ５２０で駆動され
ます。ＳＩＣは、６８３４０のアドレス、制御、チップ
セレクト信号をデコードして、ＭＳＰのアドレス、ＭＳ
Ｐへのチップイネーブルとコマンドスローブを作りま
す。ＭＳＰは、それらのＭＳＰ＿ＷＡＩＴＬ信号を発生
することにより、バスサイクルにウェイトステートを挿
入します。
ＰＵとＤＭＡのアクセスを規定するのにアドレスマルチ
プレクサ５１８、ＭＳＰバスインターフェイス制御装置
５１９及びＭＳＰウィンドウレジスタ５２０で駆動され
ます。ＳＩＣは、６８３４０のアドレス、制御、チップ
セレクト信号をデコードして、ＭＳＰのアドレス、ＭＳ
Ｐへのチップイネーブルとコマンドスローブを作りま
す。ＭＳＰは、それらのＭＳＰ＿ＷＡＩＴＬ信号を発生
することにより、バスサイクルにウェイトステートを挿
入します。
【００６６】ＳＩＣは、全てのＭＳＰ＿ＷＡＩＴＬ信号
が「ハイ」になった後か、ＭＳＰ＿ＷＡＩＴＬが発生さ
れない場合に、クロック（１６ＭＨｚ）で指定された時
間の後、ＤＳＡＣＫ１Ｌを発生させることで６８３４０
のバスサイクルを終了させます。またＳＩＣはＭＳＰに
対して、１６ビットアクセスしかサポートしません。な
ぜならＭＳＰのデータバスは、６８３４０と周辺回路の
バスと分離されていて、ＣＰＵはＭＳＰがＤＭＡ転送し
ている間、非分離ＤＲＡＭと周辺回路とにアクセスが可
能だからです。バスアクセスのリクエストにおいてＣＰ
Ｕは１番の優先度を持っており、ＭＳＰへアクセスする
ＤＭＡ転送より先取りができます。ＤＭＡ＿ＣＰＵＬ信
号は、ＭＳＰの内部領域へのＤＭＡとＣＰＵアクセスの
間の簡単な変化と規定されます。
が「ハイ」になった後か、ＭＳＰ＿ＷＡＩＴＬが発生さ
れない場合に、クロック（１６ＭＨｚ）で指定された時
間の後、ＤＳＡＣＫ１Ｌを発生させることで６８３４０
のバスサイクルを終了させます。またＳＩＣはＭＳＰに
対して、１６ビットアクセスしかサポートしません。な
ぜならＭＳＰのデータバスは、６８３４０と周辺回路の
バスと分離されていて、ＣＰＵはＭＳＰがＤＭＡ転送し
ている間、非分離ＤＲＡＭと周辺回路とにアクセスが可
能だからです。バスアクセスのリクエストにおいてＣＰ
Ｕは１番の優先度を持っており、ＭＳＰへアクセスする
ＤＭＡ転送より先取りができます。ＤＭＡ＿ＣＰＵＬ信
号は、ＭＳＰの内部領域へのＤＭＡとＣＰＵアクセスの
間の簡単な変化と規定されます。
【００６７】Ｉ．ＭＳＰウィンドーイング ＭＳＰウィンドーイング機能は、複数のＭＳＰへの同時
書き込み動作を規定します。ＭＳＰがアクセスされる
際、ＣＰＵのＭＳＰウィンドーレジスタ５２０かＤＭＡ
のＭＳＰウィンドウレジスタ５２０の一致するビットの
それぞれのＭＳＰに決まります。ＣＰＵまたはＤＭＡの
制御装置が、ＭＳＰの”ウィンドー領域”にアクセスす
る時、一致しているチップイネーブルをＣＰＵまたはＤ
ＭＡのＭＳＰウィンドーレジスタ５２０中のそれぞれに
ビットの設定を発生します。複数のＭＳＰへのバスサイ
クルは、全てのＭＳＰへの書き込みが完了して、ワイヤ
ードオア接続したＭＳＰ＿ＷＡＩＴＬ信号が開放された
後に終了します。ＭＳＰ”ウィンドー領域”は書き込み
のみが可能です。もし、読みだし動作を試みたなら全て
「０」が返されます。
書き込み動作を規定します。ＭＳＰがアクセスされる
際、ＣＰＵのＭＳＰウィンドーレジスタ５２０かＤＭＡ
のＭＳＰウィンドウレジスタ５２０の一致するビットの
それぞれのＭＳＰに決まります。ＣＰＵまたはＤＭＡの
制御装置が、ＭＳＰの”ウィンドー領域”にアクセスす
る時、一致しているチップイネーブルをＣＰＵまたはＤ
ＭＡのＭＳＰウィンドーレジスタ５２０中のそれぞれに
ビットの設定を発生します。複数のＭＳＰへのバスサイ
クルは、全てのＭＳＰへの書き込みが完了して、ワイヤ
ードオア接続したＭＳＰ＿ＷＡＩＴＬ信号が開放された
後に終了します。ＭＳＰ”ウィンドー領域”は書き込み
のみが可能です。もし、読みだし動作を試みたなら全て
「０」が返されます。
【００６８】Ｊ．ＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置
（５２７） ＳＩＣのＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、
６８３４０分離ＤＲＡＭである分離メモリー８０と、Ｍ
ＳＰのＤＲＡＭ、内部メモリ、レジスタ領域との間でＤ
ＭＡ転送をサポートしています。ＭＳＰのウィンドーイ
ング機能は、複数のＭＳＰへの書き込みアクセスをサポ
ートします。ＭＳＰの”ウィンドー”（Ｈ章を参照され
たい）からのＤＭＡ読みだしは、サポートしていません
が１つのＭＳＰからのＤＭＡ読みだしはサポートしてい
ます。ＤＲＡＭとＭＳＰのアドレスバスは分離している
ので、完全なＤＭＡ転送は完了するのに一回のバスサイ
クルしかかかりません。ＤＲＡＭの読み書きとＭＳＰの
書き読みは同時に起こります。ＳＩＣのＤＭＡ転送は、
１６ビットのワード転送だけサポートします。ＤＭＡ転
送動作は、以降に定義するＤＭＡ制御レジスタ５１３に
よって決められます。ＣＰＵはＤＭＡ転送を始める前に
ＤＲＡＭアドレスレジスタ、ＭＳＰアドレスレジスタ、
ワード転送カウントレジスタ、ＤＭＡ制御レジスタ、Ｍ
ＳＰ中の固有のポイントレジスタを初期化します。
（５２７） ＳＩＣのＭＳＰ−ＤＲＡＭ ＤＭＡ制御装置５２７は、
６８３４０分離ＤＲＡＭである分離メモリー８０と、Ｍ
ＳＰのＤＲＡＭ、内部メモリ、レジスタ領域との間でＤ
ＭＡ転送をサポートしています。ＭＳＰのウィンドーイ
ング機能は、複数のＭＳＰへの書き込みアクセスをサポ
ートします。ＭＳＰの”ウィンドー”（Ｈ章を参照され
たい）からのＤＭＡ読みだしは、サポートしていません
が１つのＭＳＰからのＤＭＡ読みだしはサポートしてい
ます。ＤＲＡＭとＭＳＰのアドレスバスは分離している
ので、完全なＤＭＡ転送は完了するのに一回のバスサイ
クルしかかかりません。ＤＲＡＭの読み書きとＭＳＰの
書き読みは同時に起こります。ＳＩＣのＤＭＡ転送は、
１６ビットのワード転送だけサポートします。ＤＭＡ転
送動作は、以降に定義するＤＭＡ制御レジスタ５１３に
よって決められます。ＣＰＵはＤＭＡ転送を始める前に
ＤＲＡＭアドレスレジスタ、ＭＳＰアドレスレジスタ、
ワード転送カウントレジスタ、ＤＭＡ制御レジスタ、Ｍ
ＳＰ中の固有のポイントレジスタを初期化します。
【００６９】ＤＭＡ転送は、ＤＭＡ制御レジスタ５１３
のＳＴビットを設定することによって始まります。ＤＭ
Ａからのリクエストは、ワード転送カウントが「０」よ
り大きい場合はいつでも内部的に発生します。従って外
部からのリクエストは必要でありませんし、またサポー
トもしません。サイクルの長さは、ＳＩＣへ入力される
ＭＳＰ＿ＷＡＩＴＬによって伸ばされます。ＤＭＡ転送
が完子し、ワード転送カウントが「０」になったら、Ｓ
ＩＣはＤＭＡ制御レジスタのＳＴビットを解除し、ＳＩ
Ｃ割り込み状態レジスタのＤＴＣビットを設定します。
イネーブルなら、６８３４０に対してＳＩＣ＿ＩＲＱＬ
信号を発生します。この割り込みは、マスクレジスタで
ソフトウェアのマスクが可能です。ＭＳＰ−ＤＲＡＭ
ＤＭＡ制御装置５２７は、自動増加又は、同一アドレス
動作に、プログラムが可能です。】ＤＲＡＭアドレス
は、増加又は、同じ所に留まるかが可能であり、またＭ
ＳＰアドレスは、増加又は、同じ所に留まるかの設定が
可能です。ＤＭＡ転送の間、データの動きは、ＣＰＵア
クセスがリフレッシュに先取りされることもあります。
リフレッシュが１番の優先度を持っています。それはリ
フレッシュサイクルがリクエストされたなら、まずそれ
を始め、ＤＭＡとかＣＰＵのアクセスはそれが終わるま
でウェイトかけます。次の低いレベルは、ＣＰＵに与え
られています。それは、もしＣＰＵが、分離ＤＲＡＭが
ＭＳＰへのアクセスをリクエスト中なら、次の有効なリ
フレッシュが無い時バスサイクルは、どんなＤＭＡアク
セスのリクエストがされているより、それに与えられる
でしょう。
のＳＴビットを設定することによって始まります。ＤＭ
Ａからのリクエストは、ワード転送カウントが「０」よ
り大きい場合はいつでも内部的に発生します。従って外
部からのリクエストは必要でありませんし、またサポー
トもしません。サイクルの長さは、ＳＩＣへ入力される
ＭＳＰ＿ＷＡＩＴＬによって伸ばされます。ＤＭＡ転送
が完子し、ワード転送カウントが「０」になったら、Ｓ
ＩＣはＤＭＡ制御レジスタのＳＴビットを解除し、ＳＩ
Ｃ割り込み状態レジスタのＤＴＣビットを設定します。
イネーブルなら、６８３４０に対してＳＩＣ＿ＩＲＱＬ
信号を発生します。この割り込みは、マスクレジスタで
ソフトウェアのマスクが可能です。ＭＳＰ−ＤＲＡＭ
ＤＭＡ制御装置５２７は、自動増加又は、同一アドレス
動作に、プログラムが可能です。】ＤＲＡＭアドレス
は、増加又は、同じ所に留まるかが可能であり、またＭ
ＳＰアドレスは、増加又は、同じ所に留まるかの設定が
可能です。ＤＭＡ転送の間、データの動きは、ＣＰＵア
クセスがリフレッシュに先取りされることもあります。
リフレッシュが１番の優先度を持っています。それはリ
フレッシュサイクルがリクエストされたなら、まずそれ
を始め、ＤＭＡとかＣＰＵのアクセスはそれが終わるま
でウェイトかけます。次の低いレベルは、ＣＰＵに与え
られています。それは、もしＣＰＵが、分離ＤＲＡＭが
ＭＳＰへのアクセスをリクエスト中なら、次の有効なリ
フレッシュが無い時バスサイクルは、どんなＤＭＡアク
セスのリクエストがされているより、それに与えられる
でしょう。
【００７０】Ｋ．周辺回路サポート 周辺回路制御装置５２１は、ＣＰＵバスの動きで、周辺
回路のチップセレクトと読み込みと書き込みストローブ
を規定します。
回路のチップセレクトと読み込みと書き込みストローブ
を規定します。
【００７１】Ｌ．クロック発生装置（５２２） クロック発生装置５２２は、３２ＭＨｚの発振器入力か
ら、１６ＭＨｚ，８ＭＨｚ，４ＭＨｚ，５００ＫＨｚの
クロックを作ります。ＳＩＣは、１６ＭＨｚクロック入
力を６８３４０のＣＰＵとＴＣ８５６９ＡＦＲフロッピ
ーディスクコントローラに与えます。８ＭＨｚクロック
は、インターフェイスモジュールに使われるキーボード
プロセッサーとＳＣＳＩコントローラに与えられ、４Ｍ
Ｈｚのクロックは、ＬＣＤコントローラに与えられま
す。ＳＩＣはさらに、ＭＩＤＩクロックを作る為に、６
８３４０のシリアルクロック入力に、５００ＫＨｚのク
ロック出力を与えます。全てのクロックは、それを受け
取る各種の周辺回路間での、クロックスキューのシステ
ムの問題を避けるために同期して作られます。
ら、１６ＭＨｚ，８ＭＨｚ，４ＭＨｚ，５００ＫＨｚの
クロックを作ります。ＳＩＣは、１６ＭＨｚクロック入
力を６８３４０のＣＰＵとＴＣ８５６９ＡＦＲフロッピ
ーディスクコントローラに与えます。８ＭＨｚクロック
は、インターフェイスモジュールに使われるキーボード
プロセッサーとＳＣＳＩコントローラに与えられ、４Ｍ
Ｈｚのクロックは、ＬＣＤコントローラに与えられま
す。ＳＩＣはさらに、ＭＩＤＩクロックを作る為に、６
８３４０のシリアルクロック入力に、５００ＫＨｚのク
ロック出力を与えます。全てのクロックは、それを受け
取る各種の周辺回路間での、クロックスキューのシステ
ムの問題を避けるために同期して作られます。
【００７２】Ｍ．シリアルデータインターフェイス シリアルインターフェイスとレジスタ５１１は、キーホ
ードプロセッサーとの間での通信の為に４本のシリアル
データを規定しています。
ードプロセッサーとの間での通信の為に４本のシリアル
データを規定しています。
【００７３】Ｎ．ＳＩＣレジスタの定義 １．ＳＩＣ割り込み状態レジスタ 図５Ａに示されるＳＩＣ割り込み状態レジスタは、全て
のＭＳＰの割り込み状態、ＨＳＡＢコンデンション、シ
リアルインターフェイスとＤＭＡの割り込みのソースを
規定します。このレジスタのビットは、６８３４０への
ＳＩＣのＩＲＱＬ信号の作成をマスクレジスタでマスク
がかけられます。もし、ＳＩＣ割り込み状態レジスタの
うちの１つのビットが設定され、マスクレジスタの同じ
ビットが設定されていたら、ＳＩＣのＩＲＱＬ出力を発
生します。マスクレジスタは、このレジスタを読むこと
でマスクされるものではありません。ＳＩ，ＣＮＴ，Ｄ
ＴＣは割り込み状態が保持されており、ＣＰＵがこのレ
ジスタを読むことで解除されます。全てのＭｎビット
は、ＭＳＰ＿ＩＮＴＬ（９．．１）ピンの状態に影響を
受け、ＭＳＰの中のインタラプトステータスレジスタが
解除されることによってのみ解除されます（アドレス
＄００）。 Ｍｎ−ＭＳＰ ＃ｎ インタラプトビット １ ＝ ＭＳＰ＃ｎのインタラプトを受けた。 ０ ＝ ＭＳＰ＃ｎのインタラプトを受けていない。 ＳＩ−シリアルインターフェイス １ ＝ シリアルインターフェイスデータ転送リクエス
トを受けた。 ０ ＝ シリアルインターフェイスデータ転送はリクエ
ストされない。 ＣＮＴ−ＨＳＡＢ バス衝突エラー １ ＝ ＨＳＡＢバス衝突を見つける。 ０ ＝ ＨＳＡＢバス衝突を見つけない。 ＤＴＣ−ＤＭＡ転送完子 １ ＝ ＤＭＡ転送が成功して完了した。 ０ ＝ ＤＭＡ転送が完了していない。 割り込みのソースは、どれも同じ優先権を持っていま
す。イネーブルされた割り込みソースに割り込み入力が
あれば割り込みが発生されます。
のＭＳＰの割り込み状態、ＨＳＡＢコンデンション、シ
リアルインターフェイスとＤＭＡの割り込みのソースを
規定します。このレジスタのビットは、６８３４０への
ＳＩＣのＩＲＱＬ信号の作成をマスクレジスタでマスク
がかけられます。もし、ＳＩＣ割り込み状態レジスタの
うちの１つのビットが設定され、マスクレジスタの同じ
ビットが設定されていたら、ＳＩＣのＩＲＱＬ出力を発
生します。マスクレジスタは、このレジスタを読むこと
でマスクされるものではありません。ＳＩ，ＣＮＴ，Ｄ
ＴＣは割り込み状態が保持されており、ＣＰＵがこのレ
ジスタを読むことで解除されます。全てのＭｎビット
は、ＭＳＰ＿ＩＮＴＬ（９．．１）ピンの状態に影響を
受け、ＭＳＰの中のインタラプトステータスレジスタが
解除されることによってのみ解除されます（アドレス
＄００）。 Ｍｎ−ＭＳＰ ＃ｎ インタラプトビット １ ＝ ＭＳＰ＃ｎのインタラプトを受けた。 ０ ＝ ＭＳＰ＃ｎのインタラプトを受けていない。 ＳＩ−シリアルインターフェイス １ ＝ シリアルインターフェイスデータ転送リクエス
トを受けた。 ０ ＝ シリアルインターフェイスデータ転送はリクエ
ストされない。 ＣＮＴ−ＨＳＡＢ バス衝突エラー １ ＝ ＨＳＡＢバス衝突を見つける。 ０ ＝ ＨＳＡＢバス衝突を見つけない。 ＤＴＣ−ＤＭＡ転送完子 １ ＝ ＤＭＡ転送が成功して完了した。 ０ ＝ ＤＭＡ転送が完了していない。 割り込みのソースは、どれも同じ優先権を持っていま
す。イネーブルされた割り込みソースに割り込み入力が
あれば割り込みが発生されます。
【００７４】２．マスクレジスタ（５２５） 図５Ｂで示される、マスクレジスタは、ＣＰＵへの割り
込み信号ＳＩＣ＿ＩＲＱＬの発生ソースを許可するため
のもので、ＳＩＣ割り込み状態レジスタとビット位置が
対応しているものです。もし、ＳＩＣ割り込み状態レジ
スタの中の１つのビットを設定し、そしてマスクレジス
タの同じビットが設定されていると、ＳＩＣ＿ＩＲＱＬ
出力を発生します。】す。マスクレジスタのビットが解
除されると、ＳＩＣ割り込み状態レジスタと同じビット
の状態は、ＳＩＣ＿ＩＲＱＬの出力に現れません（アド
レス ＄０２）。 Ｍｎ−ＭＳＰ ＃ｎ 割り込みイネーブルビット １ ＝ ＭＳＰ＃ｎの割り込みが有効。 ０ ＝ ＭＳＰ＃ｎの割り込みが無効。 ＳＩ−シリアルインターフェイス １ ＝ シリアルインターフェイスの割り込みが有効。 ０ ＝ シリアルインターフェイスの割り込みが無効。 ＣＮＴ−ＨＳＡＢ バス衝突エラー １ ＝ ＨＳＡＢバス衝突の割り込みが有効。 ０ ＝ ＨＳＡＢバス衝突の割り込みが無効。 ＤＴＣ−ＤＭＡ転送完了 １ ＝ ＤＭＡ転送完了の割り込みが有効。 ０ ＝ ＤＭＡ転送完了の割り込みが無効。
込み信号ＳＩＣ＿ＩＲＱＬの発生ソースを許可するため
のもので、ＳＩＣ割り込み状態レジスタとビット位置が
対応しているものです。もし、ＳＩＣ割り込み状態レジ
スタの中の１つのビットを設定し、そしてマスクレジス
タの同じビットが設定されていると、ＳＩＣ＿ＩＲＱＬ
出力を発生します。】す。マスクレジスタのビットが解
除されると、ＳＩＣ割り込み状態レジスタと同じビット
の状態は、ＳＩＣ＿ＩＲＱＬの出力に現れません（アド
レス ＄０２）。 Ｍｎ−ＭＳＰ ＃ｎ 割り込みイネーブルビット １ ＝ ＭＳＰ＃ｎの割り込みが有効。 ０ ＝ ＭＳＰ＃ｎの割り込みが無効。 ＳＩ−シリアルインターフェイス １ ＝ シリアルインターフェイスの割り込みが有効。 ０ ＝ シリアルインターフェイスの割り込みが無効。 ＣＮＴ−ＨＳＡＢ バス衝突エラー １ ＝ ＨＳＡＢバス衝突の割り込みが有効。 ０ ＝ ＨＳＡＢバス衝突の割り込みが無効。 ＤＴＣ−ＤＭＡ転送完了 １ ＝ ＤＭＡ転送完了の割り込みが有効。 ０ ＝ ＤＭＡ転送完了の割り込みが無効。
【００７５】３．ＤＭＡ制御レジスタ（５１３） 図５Ｃで示される、ＤＭＡ制御レジスタは、ＳＩＣのＭ
ＳＰ−ＤＲＡＭ ＤＭＡ制御装置の動きを決定します
（アドレス ＄０４）。 ＤＡＩ−ＤＲＡＭ アドレス増加／不変 ビット １ ＝ ＤＲＡＭアドレスレジスタは、１６ビットワー
ド転送毎に２ずつ増加 ０ ＝ ＤＲＡＭアドレスレジスタは、転送後も、増加
しない。 ＤＭＡ ＤＲＡＭ アドレスレジスタに書かれているＤ
ＲＡＭのアドレスは、ＤＭＡ転送が完了するまで使われ
ます。 ＭＡＩ−ＭＳＰ アドレス増加／不変 ビット １ ＝ ＭＳＰアドレスレジスタは、それぞれ１６ビッ
トワード転送毎に２ずつ増加 ０ ＝ ＭＳＰアドレスレジスタは、転送動作の間、増
加しない。 ＤＭＡ ＭＳＰアドレスレジスタに書かれているアドレ
スは、データ転送が完了するまで使われます。 ＴＤ−ＤＭＡ 転送方向ビット １ ＝ データは、システムＤＲＡＭからＭＳＰへ、転
送される ０ ＝ データは、ＭＳＰからシステムＤＲＡＭへ、転
送される ＳＴ−ＤＭＡ スタートビット １ ＝ ＤＭＡ転送スタート ０ ＝ 動かない ４．ＤＭＡ ＭＳＰアドレスレジスタ 図５Ｄで示されるＤＭＡ ＭＳＰアドレスレジスタは、
ＭＳＰ領域へのアクセスのＤＭＡで使われるＭＳＰの動
きのアドレスを持っています。指定された１６ビットア
ドレスは、ＭＳＰ領域の基本アドレス＄７８００００か
らのオフセットです。このレジスタは、それぞれの転送
動作の後、増加するのが、同じ所に留まるのかは、プロ
グラムにより設定が可能です（アドレス ＄０４）。
ＳＰ−ＤＲＡＭ ＤＭＡ制御装置の動きを決定します
（アドレス ＄０４）。 ＤＡＩ−ＤＲＡＭ アドレス増加／不変 ビット １ ＝ ＤＲＡＭアドレスレジスタは、１６ビットワー
ド転送毎に２ずつ増加 ０ ＝ ＤＲＡＭアドレスレジスタは、転送後も、増加
しない。 ＤＭＡ ＤＲＡＭ アドレスレジスタに書かれているＤ
ＲＡＭのアドレスは、ＤＭＡ転送が完了するまで使われ
ます。 ＭＡＩ−ＭＳＰ アドレス増加／不変 ビット １ ＝ ＭＳＰアドレスレジスタは、それぞれ１６ビッ
トワード転送毎に２ずつ増加 ０ ＝ ＭＳＰアドレスレジスタは、転送動作の間、増
加しない。 ＤＭＡ ＭＳＰアドレスレジスタに書かれているアドレ
スは、データ転送が完了するまで使われます。 ＴＤ−ＤＭＡ 転送方向ビット １ ＝ データは、システムＤＲＡＭからＭＳＰへ、転
送される ０ ＝ データは、ＭＳＰからシステムＤＲＡＭへ、転
送される ＳＴ−ＤＭＡ スタートビット １ ＝ ＤＭＡ転送スタート ０ ＝ 動かない ４．ＤＭＡ ＭＳＰアドレスレジスタ 図５Ｄで示されるＤＭＡ ＭＳＰアドレスレジスタは、
ＭＳＰ領域へのアクセスのＤＭＡで使われるＭＳＰの動
きのアドレスを持っています。指定された１６ビットア
ドレスは、ＭＳＰ領域の基本アドレス＄７８００００か
らのオフセットです。このレジスタは、それぞれの転送
動作の後、増加するのが、同じ所に留まるのかは、プロ
グラムにより設定が可能です（アドレス ＄０４）。
【００７６】５．ＤＭＡ ＤＲＡＭアドレスレジスタ 図５Ｅと図５Ｆで示されるＤＭＡ ＤＲＡＭアドレスレ
ジスタは、分離ＤＲＡＭへのアクセスのＤＭＡで使われ
るＤＲＡＭの動きの２３ビットのアドレスを持っていま
す。これら２つの１６ビットレジスタは、それぞれの転
送動作の後、２づつ増加するのか、同じ所に留まるの
か、プログラムで指定できます（アドレス＄０８とアド
レス＄０Ａ）。アドレスビットＡ［０］は、それがいつ
も「０」であるので不必要で、そしてＤＭＡ ＤＲＡＭ
アドレスの確定したアドレスの範囲は、＄６０００００
から＄６ＦＦＦＦＦですから、アドレスビットＡ［２
０．．２２］は、常にバイナリーで「１１０」です。従
ってこれもまた不必要です。必要でないビットは、図５
Ｅと図５Ｆで表示されているような確定した値を内部で
結線されています。
ジスタは、分離ＤＲＡＭへのアクセスのＤＭＡで使われ
るＤＲＡＭの動きの２３ビットのアドレスを持っていま
す。これら２つの１６ビットレジスタは、それぞれの転
送動作の後、２づつ増加するのか、同じ所に留まるの
か、プログラムで指定できます（アドレス＄０８とアド
レス＄０Ａ）。アドレスビットＡ［０］は、それがいつ
も「０」であるので不必要で、そしてＤＭＡ ＤＲＡＭ
アドレスの確定したアドレスの範囲は、＄６０００００
から＄６ＦＦＦＦＦですから、アドレスビットＡ［２
０．．２２］は、常にバイナリーで「１１０」です。従
ってこれもまた不必要です。必要でないビットは、図５
Ｅと図５Ｆで表示されているような確定した値を内部で
結線されています。
【００７７】６．ＤＭＡワード転送カウントレジスタ 図５Ｇと図５Ｈで示されるＤＭＡワード転送カウントレ
ジスタは、ＤＭＡで使う転送の１６ビットのワードの為
に１９ビットの数が用意されています。この３２ビット
レジスタの範囲は、それぞれのワード転送が終わるごと
に１ずつ減少させます。ＤＭＡワードを転送レジスタが
ゼロになったなら、ＳＩＣ割り込み状態レジスタのＤＴ
Ｃビットを設定して、その転送は”完了した”とみなし
ます。もしイネーブルなら、６８３４０の入力へのＳＩ
Ｃ＿ＩＲＱＬ信号を発生します。読みこんだ時、このレ
ジスタは次のアクセスのカウント値を持っています。片
方のワードを読んだ時（アドレス ＄０Ｃ）、他方のワ
ード（アドレス ＄０Ｅ）は保持されます（アドレス
＄０Ｃとアドレス ＄０Ｅ）。
ジスタは、ＤＭＡで使う転送の１６ビットのワードの為
に１９ビットの数が用意されています。この３２ビット
レジスタの範囲は、それぞれのワード転送が終わるごと
に１ずつ減少させます。ＤＭＡワードを転送レジスタが
ゼロになったなら、ＳＩＣ割り込み状態レジスタのＤＴ
Ｃビットを設定して、その転送は”完了した”とみなし
ます。もしイネーブルなら、６８３４０の入力へのＳＩ
Ｃ＿ＩＲＱＬ信号を発生します。読みこんだ時、このレ
ジスタは次のアクセスのカウント値を持っています。片
方のワードを読んだ時（アドレス ＄０Ｃ）、他方のワ
ード（アドレス ＄０Ｅ）は保持されます（アドレス
＄０Ｃとアドレス ＄０Ｅ）。
【００７８】７．ＣＰＵ−ＭＳＰウィンドウレジスタ
（５２０） 図５１で示されるＣＰＵ−ＭＳＰウィンドウレジスタ
は、ＣＰＵがＭＳＰの”ウィンドウ領域”にアクセスす
る時、アクセスされるＭＳＰを決めます（アドレス ＃
１０）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
（５２０） 図５１で示されるＣＰＵ−ＭＳＰウィンドウレジスタ
は、ＣＰＵがＭＳＰの”ウィンドウ領域”にアクセスす
る時、アクセスされるＭＳＰを決めます（アドレス ＃
１０）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
【００７９】８．ＤＭＡ−ＭＳＰウィンドウレジスタ
（５２０） 図５Ｊで示されるＣＰＵ−ＭＳＰウィンドウレジスタ
は、ＤＭＡコントローラがＭＳＰの”ウィンドウ”にア
クセスする時、アクセスされるＭＳＰを決めます（アド
レス ＃１２）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
（５２０） 図５Ｊで示されるＣＰＵ−ＭＳＰウィンドウレジスタ
は、ＤＭＡコントローラがＭＳＰの”ウィンドウ”にア
クセスする時、アクセスされるＭＳＰを決めます（アド
レス ＃１２）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
【００８０】９．シリアルデータレジスタ 図５Ｋで示されるシリアルデータレジスタは、シリアル
インターフェイスの送受信データをたくわえます。Ｄ＜
０．．７＞はデータビットです（アドレス ＄１４）。
インターフェイスの送受信データをたくわえます。Ｄ＜
０．．７＞はデータビットです（アドレス ＄１４）。
【００８１】［４］楽音信号処理装置（ＭＳＰ）（図
６，６Ａ−６Ｅ） 図６にＭＳＰの基本全体ブロック図を示します。図６Ａ
から図６ＥはＭＳＰの各ブロックをそれぞれ示します。
図６に示される様にＭＳＰは、ホスト処理システムによ
ってプログラミングされ，複数のＭＳＰによるマルチテ
ィンバー楽音合成を実行します。これを効率よく行うた
めにＭＳＰは、ホストＣＰＵインターフェース２００、
ＲＡＭインターフェイス２０１、ＨＳＡＢインターフェ
イス２０２等の特別なインターフェイスを持ちます。ホ
ストＣＰＵインターフェースブロック２００は、ＭＳＰ
内部の全ての領域へのアクセスをサポートします。ホス
トはＭＳＰ内部の全てのコンフィギュレーションレジス
ター、ステイタスレジスター、そしてデータレジスター
に対して読み込みあるいは書き込みが可能です。またＭ
ＳＰには、３２個の割り込みソースのどれが処理をリク
エストしているかを認識するための少なくとも２つの割
り込みレジスターを含む条件、割り込み、外部ＬＥＤイ
ンターフェイス（マスキング手段）２０３を含みます。
６，６Ａ−６Ｅ） 図６にＭＳＰの基本全体ブロック図を示します。図６Ａ
から図６ＥはＭＳＰの各ブロックをそれぞれ示します。
図６に示される様にＭＳＰは、ホスト処理システムによ
ってプログラミングされ，複数のＭＳＰによるマルチテ
ィンバー楽音合成を実行します。これを効率よく行うた
めにＭＳＰは、ホストＣＰＵインターフェース２００、
ＲＡＭインターフェイス２０１、ＨＳＡＢインターフェ
イス２０２等の特別なインターフェイスを持ちます。ホ
ストＣＰＵインターフェースブロック２００は、ＭＳＰ
内部の全ての領域へのアクセスをサポートします。ホス
トはＭＳＰ内部の全てのコンフィギュレーションレジス
ター、ステイタスレジスター、そしてデータレジスター
に対して読み込みあるいは書き込みが可能です。またＭ
ＳＰには、３２個の割り込みソースのどれが処理をリク
エストしているかを認識するための少なくとも２つの割
り込みレジスターを含む条件、割り込み、外部ＬＥＤイ
ンターフェイス（マスキング手段）２０３を含みます。
【００８２】ＲＡＭインターフェイス２０１は、１６Ｍ
ｅｇａワード（１ワード＝２４ビット）までのＤＲＡＭ
をサポートします。ＨＳＡＢインターフェイス２０２
は、複数のＭＳＰ間の１２８チャネルのデータ通信を可
能にします。また、より高い処理能力を実現するため
の、複数のＭＳＰによるアルゴリズム（プログラム）展
開を可能にします。ＭＳＰはＸバス２０４、Ｙバス２０
５の２つの内部メインバスを持ちます。主な信号処理機
能には２４ビット＊２４ビット乗算器＋５６ビットアキ
ュムレーター（以下、ＭＡＣ２０６と称す）そして算術
論理器ＡＬＵ２０７があります。ＭＡＣ２０６とＡＬＵ
２０７は後で詳しく述べる様に、入力段のラッチ、シフ
ター、リミッター、マルチプレクサーを共有します。ま
たＭＳＰはＸメモリー２０８とＹメモリー（係数メモリ
ー）２０９の２つの内部メモリーを持ちます。Ｘメモリ
ー２０８とＹメモリー２０９は、それぞれ２５６ワード
のシングルポートスタティックＲＡＭである。Ｘメモリ
ーバンクはリニアにアドレッシングされ、一方Ｙメモリ
ーバンクはリニアとサーキュラーリングの分割アドレッ
シングが可能です。
ｅｇａワード（１ワード＝２４ビット）までのＤＲＡＭ
をサポートします。ＨＳＡＢインターフェイス２０２
は、複数のＭＳＰ間の１２８チャネルのデータ通信を可
能にします。また、より高い処理能力を実現するため
の、複数のＭＳＰによるアルゴリズム（プログラム）展
開を可能にします。ＭＳＰはＸバス２０４、Ｙバス２０
５の２つの内部メインバスを持ちます。主な信号処理機
能には２４ビット＊２４ビット乗算器＋５６ビットアキ
ュムレーター（以下、ＭＡＣ２０６と称す）そして算術
論理器ＡＬＵ２０７があります。ＭＡＣ２０６とＡＬＵ
２０７は後で詳しく述べる様に、入力段のラッチ、シフ
ター、リミッター、マルチプレクサーを共有します。ま
たＭＳＰはＸメモリー２０８とＹメモリー（係数メモリ
ー）２０９の２つの内部メモリーを持ちます。Ｘメモリ
ー２０８とＹメモリー２０９は、それぞれ２５６ワード
のシングルポートスタティックＲＡＭである。Ｘメモリ
ーバンクはリニアにアドレッシングされ、一方Ｙメモリ
ーバンクはリニアとサーキュラーリングの分割アドレッ
シングが可能です。
【００８３】ＨＳＡＢインターフェイス２０２は、６４
ワードのスタティックＲＡＭを持ちます。ホストは、そ
のＭＳＰがＨＳＡＢインターフェイスの１２８個のどの
スロットを使用するかを示すＨＳＡＢインターフェイス
２０２内のマッピングレジスターをプログラムします。
ＭＳＰはまたＸメモリー２０８、Ｙメモリー２０９、そ
してＲＡＭインターフェイス２０１によって制御される
外部ＲＡＭエリアへの間接アドレッシングを制御するイ
ンデックスレジスター２１０を持ちます。ＭＳＰはまた
Ｘバス２０４、Ｙバス２０５につながるノイズ発生装置
２１１、そしてまたＸバス２０４、Ｙバス２０５につな
がるＳとＴレジスター２１２を持ちます。またＭＳＰ
は、ホストによって読み込み、書き込み可能なマイクロ
コードストアー２１３、マイクロコードストア２１３と
ホストＣＰＵインターフェイス２００につながるプリフ
ェッチバッファー２１４を持ちます。また、内蔵のクロ
ック及びタイミングコントローラーを持ちます。ＭＡＣ
２０６とＡＬＵ２０７へのデータパスには、Ｘバス２０
４につながるＸ入力レジスター２１６とＹバス２０５に
つながるＹ入力レジスター２１７があります。Ｘ入力レ
ジスター２１６とＹ入力レジスター２１７の出力はシフ
ター／リミッター２１８，２１９にそれぞれ接続しま
す。シフター／リミッター２１８，２１９の出力は５入
力１出力のマルチプレクサー２２０，２２１の入力の１
つにそれぞれ接続します。５入力１出力のマルチプレク
サー２２０，２２１のその他の入力ソースにはＳ／Ｔレ
ジスター２１２、ＡＬＵ２０７の出力、ＭＡＣ２０６の
出力があります。ＭＡＣ２０６の出力はシフター／リミ
ッター２４０を通って５対１マルチプレクサー２２０に
入力されます。ＡＬＵ２０７の出力はシフター／リミッ
ター２４１を通って５対１マルチプレクサー２２１に入
力されます。５入力１出力マルチプレクサー２２０，２
２１の出力はＭＡＣ入力ラッチ２２３，２２４にそれぞ
れ接続し、またＡＬＵ２０７の入力に直接接続します。
ワードのスタティックＲＡＭを持ちます。ホストは、そ
のＭＳＰがＨＳＡＢインターフェイスの１２８個のどの
スロットを使用するかを示すＨＳＡＢインターフェイス
２０２内のマッピングレジスターをプログラムします。
ＭＳＰはまたＸメモリー２０８、Ｙメモリー２０９、そ
してＲＡＭインターフェイス２０１によって制御される
外部ＲＡＭエリアへの間接アドレッシングを制御するイ
ンデックスレジスター２１０を持ちます。ＭＳＰはまた
Ｘバス２０４、Ｙバス２０５につながるノイズ発生装置
２１１、そしてまたＸバス２０４、Ｙバス２０５につな
がるＳとＴレジスター２１２を持ちます。またＭＳＰ
は、ホストによって読み込み、書き込み可能なマイクロ
コードストアー２１３、マイクロコードストア２１３と
ホストＣＰＵインターフェイス２００につながるプリフ
ェッチバッファー２１４を持ちます。また、内蔵のクロ
ック及びタイミングコントローラーを持ちます。ＭＡＣ
２０６とＡＬＵ２０７へのデータパスには、Ｘバス２０
４につながるＸ入力レジスター２１６とＹバス２０５に
つながるＹ入力レジスター２１７があります。Ｘ入力レ
ジスター２１６とＹ入力レジスター２１７の出力はシフ
ター／リミッター２１８，２１９にそれぞれ接続しま
す。シフター／リミッター２１８，２１９の出力は５入
力１出力のマルチプレクサー２２０，２２１の入力の１
つにそれぞれ接続します。５入力１出力のマルチプレク
サー２２０，２２１のその他の入力ソースにはＳ／Ｔレ
ジスター２１２、ＡＬＵ２０７の出力、ＭＡＣ２０６の
出力があります。ＭＡＣ２０６の出力はシフター／リミ
ッター２４０を通って５対１マルチプレクサー２２０に
入力されます。ＡＬＵ２０７の出力はシフター／リミッ
ター２４１を通って５対１マルチプレクサー２２１に入
力されます。５入力１出力マルチプレクサー２２０，２
２１の出力はＭＡＣ入力ラッチ２２３，２２４にそれぞ
れ接続し、またＡＬＵ２０７の入力に直接接続します。
【００８４】ＭＡＣ入力ラッチ２２３，２２４の出力は
ＭＡＣ２０６に接続します。ＭＡＣ２０６の出力はラッ
チ２２４に接続します。ラッチ２２４の出力はシフター
２２５に接続し、さらにセレクター２２６を通してＭＡ
Ｃ２０６にフィードバックされます。ラッチ２２４の下
位側ビットはラウンダー２２７に接続します。ラウンダ
ー２２７の出力はＸバス２０４、Ｙバス２０５、コンパ
レーター２２８に接続します。またＳとＴレジスター２
１２もこのコンパレーター２２８に入力します。ＡＬＵ
２０７の入力には５対１マルチプレクサー２２０，２２
１の出力、さらにＳ／Ｔレジスター２１２、インデック
スレジスター２１０が接続されます。ＡＬＵ２０７は出
力ライン２２９にインデックス値、出力ライン２３０に
諭理演算結果、出力ライン２３１に制御出力をそれぞれ
発生します。出力ライン２３０の論理演算結果はラッチ
２３２に接続し、ラッチ２３２は出力ライン２３３，２
３４によってＸバス２０４、Ｙバス２０５にそれぞれデ
ーター転送します。ＡＬＵ２０７のＸバス出力ライン２
３３はまたコンバレーター２２８に接続されます。コン
パレーター２２８の出力、ＭＡＣ２０６の制御出力ライ
ン２３５、ＡＬＵ２０７の制御出力ライン２３１は条件
割り込み、外部ＬＥＤインターフェイス２０３に入力さ
れます。ＭＳＰでは、Ｘバス２０４，Ｙバス２０５を介
してデーターストレージと処理ブロック間のオペランド
転送を行います。これらのバスは論理的には連続的なも
のであるが、パストランジスターによってメインレジス
ターバンク、ＡＬＵ、ＭＡＣバスから、Ｉ／Ｏ機能のい
くつかは分離されています。
ＭＡＣ２０６に接続します。ＭＡＣ２０６の出力はラッ
チ２２４に接続します。ラッチ２２４の出力はシフター
２２５に接続し、さらにセレクター２２６を通してＭＡ
Ｃ２０６にフィードバックされます。ラッチ２２４の下
位側ビットはラウンダー２２７に接続します。ラウンダ
ー２２７の出力はＸバス２０４、Ｙバス２０５、コンパ
レーター２２８に接続します。またＳとＴレジスター２
１２もこのコンパレーター２２８に入力します。ＡＬＵ
２０７の入力には５対１マルチプレクサー２２０，２２
１の出力、さらにＳ／Ｔレジスター２１２、インデック
スレジスター２１０が接続されます。ＡＬＵ２０７は出
力ライン２２９にインデックス値、出力ライン２３０に
諭理演算結果、出力ライン２３１に制御出力をそれぞれ
発生します。出力ライン２３０の論理演算結果はラッチ
２３２に接続し、ラッチ２３２は出力ライン２３３，２
３４によってＸバス２０４、Ｙバス２０５にそれぞれデ
ーター転送します。ＡＬＵ２０７のＸバス出力ライン２
３３はまたコンバレーター２２８に接続されます。コン
パレーター２２８の出力、ＭＡＣ２０６の制御出力ライ
ン２３５、ＡＬＵ２０７の制御出力ライン２３１は条件
割り込み、外部ＬＥＤインターフェイス２０３に入力さ
れます。ＭＳＰでは、Ｘバス２０４，Ｙバス２０５を介
してデーターストレージと処理ブロック間のオペランド
転送を行います。これらのバスは論理的には連続的なも
のであるが、パストランジスターによってメインレジス
ターバンク、ＡＬＵ、ＭＡＣバスから、Ｉ／Ｏ機能のい
くつかは分離されています。
【００８５】Ａ．内部タイミングの割り当て ＭＳＰとＭＳＰを含むシステムのタイミングは、オーデ
ィオのサンプルレートを基に決められます。ＭＳＰは、
４８ＫＨｚサンプルレートのシステムで実行する様に設
計されています。そして５１２マイクロコードステップ
を１サンプル内に実行可能です。各命令サイクルは、
Ｘ、Ｙバス２０５それぞれのレジスタアクセス１回とＭ
ＡＣ演算又はＡＬＵ演算のどちらかを含みます。ＡＬＵ
２０７とＭＡＣ２０６は別々にあり、それぞれ独立した
データの演算が可能です。ＡＬＵ２０７とＭＡＣ２０６
はＸバス２０４、Ｙバス２０５、入力マルチプレクサー
を共有しているので、ＭＡＣ２０６かＡＬＵ２０７のど
ちらか１つだけが１つの命令にてスタートすることがで
きます。マイクロコードはレジスターブロック、ＨＳＡ
Ｂインターフェイス、ＲＡＭ等の間のデータの動きを制
御します。マイクロコードデコード（不図示）には、ノ
ーマルデコードとスペシャルデコードがあります。ノー
マルデコードでは、１命令でＸバス２０４、Ｙバス２０
５それぞれ１回のレジスターアクセスとＡＬＵ２０７か
ＭＡＣ２０６の１回のオペレーションが同時に可能で
す。
ィオのサンプルレートを基に決められます。ＭＳＰは、
４８ＫＨｚサンプルレートのシステムで実行する様に設
計されています。そして５１２マイクロコードステップ
を１サンプル内に実行可能です。各命令サイクルは、
Ｘ、Ｙバス２０５それぞれのレジスタアクセス１回とＭ
ＡＣ演算又はＡＬＵ演算のどちらかを含みます。ＡＬＵ
２０７とＭＡＣ２０６は別々にあり、それぞれ独立した
データの演算が可能です。ＡＬＵ２０７とＭＡＣ２０６
はＸバス２０４、Ｙバス２０５、入力マルチプレクサー
を共有しているので、ＭＡＣ２０６かＡＬＵ２０７のど
ちらか１つだけが１つの命令にてスタートすることがで
きます。マイクロコードはレジスターブロック、ＨＳＡ
Ｂインターフェイス、ＲＡＭ等の間のデータの動きを制
御します。マイクロコードデコード（不図示）には、ノ
ーマルデコードとスペシャルデコードがあります。ノー
マルデコードでは、１命令でＸバス２０４、Ｙバス２０
５それぞれ１回のレジスターアクセスとＡＬＵ２０７か
ＭＡＣ２０６の１回のオペレーションが同時に可能で
す。
【００８６】スペシャルデコードでは、”ＣＯＮＤＩＴ
ＩＯＮＡＬ ＩＮＴＥＲＲＵＰＴ”と”ＬＥＤ”のオプ
コードを条件、割り込み、ＬＥＤ２０３に対して実行し
ます。スペシャルデコード命令が実行される時、命令デ
コードのためにインプットセレクトあるいはアドレスの
フィールドが使用されます。そのため、レジスターアク
セスは同一命令内で実行されない可能性があります。Ａ
ＬＵ２０７は１命令に１回の演算を行います。ＭＡＣ２
０６は２命令に１回の演算を行います。ＡＬＵ２０７と
ＭＡＣ２０６は両方とも、それ自身あるいはお互いのデ
ータを入力できます。このため、常に演算結果をレジス
ターやＲＡＭに書き込む必要はありません。実際には、
書き込みは別々の命令を実行するのに必要となります。
Ｘバス２０４またはＹバス２０５がアイドルとなる命令
は、インターフェイス２００を介してホストからのアク
セスに利用されます。
ＩＯＮＡＬ ＩＮＴＥＲＲＵＰＴ”と”ＬＥＤ”のオプ
コードを条件、割り込み、ＬＥＤ２０３に対して実行し
ます。スペシャルデコード命令が実行される時、命令デ
コードのためにインプットセレクトあるいはアドレスの
フィールドが使用されます。そのため、レジスターアク
セスは同一命令内で実行されない可能性があります。Ａ
ＬＵ２０７は１命令に１回の演算を行います。ＭＡＣ２
０６は２命令に１回の演算を行います。ＡＬＵ２０７と
ＭＡＣ２０６は両方とも、それ自身あるいはお互いのデ
ータを入力できます。このため、常に演算結果をレジス
ターやＲＡＭに書き込む必要はありません。実際には、
書き込みは別々の命令を実行するのに必要となります。
Ｘバス２０４またはＹバス２０５がアイドルとなる命令
は、インターフェイス２００を介してホストからのアク
セスに利用されます。
【００８７】Ｂ．クロック、タイミング クロック、タイミング制御ブロック２１５は、オペレー
ションモードに従って、マイクロコードアドレスの発
生、更新を行います。ＭＳＰはホルト、単一ステップ、
フリーランの動作が可能です。実際にはＨＳＡＢインタ
ーフェイス２０２からの次の同期パルスを受け取るまで
スタートしないが、ホストはいつでもＭＳＰをスタート
させることができます。ＭＳＰはソフトウエアまたはハ
ードウエアにより、ホルトそして単一ステップの動作が
可能です。コンフィギュレーションレジスターにＭＳＰ
のラン／ホルトを制御するビットがあり、またＭＳＰの
外部ピンによっても制御可能であります。このピンの設
定が「ロウ」の時、ＭＳＰはコンフィギュレーションレ
ジスターの設定にかかわらず停止状態になります。この
ピンの設定が「ハイ」の時、コンフィギュレーションレ
ジスターを「１」に設定することでＭＳＰは動作状態に
入ります。ピンの設定が「ハイ」でコンフィギュレーシ
ョンレジスターが「０」の時、ＭＳＰは停止状態になり
ます。このレジスタービットはハードウエアリセットに
よって「０」に設定されます。一旦、外部ピン及びレジ
スタービットが「ハイ」に設定され、その時点から最初
の同期パルスを受信して、ＭＳＰは動作状態に入りま
す。ＭＳＰが停止状態の時でもＨＳＡＢインターフェイ
ス２０２は動作しつづけ、またＣＰＵは、ホストＣＰＵ
インターフェイス２００を介して、レジスターやＲＡＭ
領域への読み込み、書き込みが可能です。
ションモードに従って、マイクロコードアドレスの発
生、更新を行います。ＭＳＰはホルト、単一ステップ、
フリーランの動作が可能です。実際にはＨＳＡＢインタ
ーフェイス２０２からの次の同期パルスを受け取るまで
スタートしないが、ホストはいつでもＭＳＰをスタート
させることができます。ＭＳＰはソフトウエアまたはハ
ードウエアにより、ホルトそして単一ステップの動作が
可能です。コンフィギュレーションレジスターにＭＳＰ
のラン／ホルトを制御するビットがあり、またＭＳＰの
外部ピンによっても制御可能であります。このピンの設
定が「ロウ」の時、ＭＳＰはコンフィギュレーションレ
ジスターの設定にかかわらず停止状態になります。この
ピンの設定が「ハイ」の時、コンフィギュレーションレ
ジスターを「１」に設定することでＭＳＰは動作状態に
入ります。ピンの設定が「ハイ」でコンフィギュレーシ
ョンレジスターが「０」の時、ＭＳＰは停止状態になり
ます。このレジスタービットはハードウエアリセットに
よって「０」に設定されます。一旦、外部ピン及びレジ
スタービットが「ハイ」に設定され、その時点から最初
の同期パルスを受信して、ＭＳＰは動作状態に入りま
す。ＭＳＰが停止状態の時でもＨＳＡＢインターフェイ
ス２０２は動作しつづけ、またＣＰＵは、ホストＣＰＵ
インターフェイス２００を介して、レジスターやＲＡＭ
領域への読み込み、書き込みが可能です。
【００８８】ＭＳＰがピン設定あるいはレジスター設定
によって停止状態の時、単一ステップピンとレジスター
ビットによって単一ステップ動作が可能です。この単一
ステップ動作は、システム又はＭＳＰのデバッグが主な
目的となります。外部ステップピンからの立ち上がり信
号のエッジでＭＳＰは１命令実行されます。この動作は
ある特定のタイミングで発生し、例えば、ＭＳＰが停止
状態で９５番目の命令待ちの状態である時、単一ステッ
プのコマンドを受けると、通常の９５番目のステップが
実行されるであろうサイクルまで待機します。そしてこ
の命令は実行され、その後、単一ステップレジスターは
「０」にリセットされます。ＣＰＵ（図２参照）はＭＳ
Ｐが通常の動作時にも、ＲＡＭ領域やＸバス２０４、Ｙ
バス２０５をアクセスする必要があります。ＲＡＭのア
クセスは、ＭＳＰの１命令以上の時間を要し、かつＭＳ
Ｐの内部サイクルはＣＰＵのサイクルより短いので、Ｍ
ＳＰはいつＣＰＵがこれらのアクセスを実行する時間が
あるかを判断する必要があります。これを実現するた
め、ＭＳＰは６命令分のプリフェッチバッファ２１４を
持ちます。このプリフェッチバッファ２１４を埋めるた
めにＣＰＵは少なくとも２０μＳ、０番地のマイクロコ
ードをロードしてから”ＲＵＮ／ＨＡＬＴ”ビットを設
定するまで待つ必要があります。これにより、ＭＳＰの
プリフェッチバッファ２１４は新しい命令に更新され、
次の同期パルスを待って実行開始されます。この動作は
単一ステップ動作の時も同じである。
によって停止状態の時、単一ステップピンとレジスター
ビットによって単一ステップ動作が可能です。この単一
ステップ動作は、システム又はＭＳＰのデバッグが主な
目的となります。外部ステップピンからの立ち上がり信
号のエッジでＭＳＰは１命令実行されます。この動作は
ある特定のタイミングで発生し、例えば、ＭＳＰが停止
状態で９５番目の命令待ちの状態である時、単一ステッ
プのコマンドを受けると、通常の９５番目のステップが
実行されるであろうサイクルまで待機します。そしてこ
の命令は実行され、その後、単一ステップレジスターは
「０」にリセットされます。ＣＰＵ（図２参照）はＭＳ
Ｐが通常の動作時にも、ＲＡＭ領域やＸバス２０４、Ｙ
バス２０５をアクセスする必要があります。ＲＡＭのア
クセスは、ＭＳＰの１命令以上の時間を要し、かつＭＳ
Ｐの内部サイクルはＣＰＵのサイクルより短いので、Ｍ
ＳＰはいつＣＰＵがこれらのアクセスを実行する時間が
あるかを判断する必要があります。これを実現するた
め、ＭＳＰは６命令分のプリフェッチバッファ２１４を
持ちます。このプリフェッチバッファ２１４を埋めるた
めにＣＰＵは少なくとも２０μＳ、０番地のマイクロコ
ードをロードしてから”ＲＵＮ／ＨＡＬＴ”ビットを設
定するまで待つ必要があります。これにより、ＭＳＰの
プリフェッチバッファ２１４は新しい命令に更新され、
次の同期パルスを待って実行開始されます。この動作は
単一ステップ動作の時も同じである。
【００８９】ＭＳＰのプログラムカウンター（ＰＣ）
は、９ビットの同期カウンターである。そして、実際に
は２つのカウンターがあり、１つは９ビット、１つは８
ビットです。メインカウンターの９ビットカウンターは
どのマイクロコードステップが実行されているかを示し
ます。これは単一ステップのトリガリングとその他、正
確な命令ナンバーを知る必要のある機能のために使われ
ます。一方の８ビットカウンターはプリフェッチバッフ
ァ２１４に読み込まれるマイクロコードＲＡＭのアドレ
スを発生します。ＭＳＰが停止状態の時、ＭＳＰはＸバ
ス２０４、Ｙバス２０５へのアクセスを実行しません。
そのためＣＰＵはウェイト無しで、ＭＳＰ内部レジスタ
ーへのアクセスが可能となります。ホストは”ＲＵＮ／
ＨＡＬＴ”ビットあるいは単一ステップを設定する前
に、全てのホストアクセスを実行終了する必要がありま
す。例えば、ホストＤＭＡアクセスが開始して、もしＭ
ＳＰの”ＲＵＮ／ＨＡＬＴ”ビットがこのアクセスが終
わる前に設定された場合、ＭＳＰの実行結果とＤＭＡの
実行結果は不定となってしまいます。
は、９ビットの同期カウンターである。そして、実際に
は２つのカウンターがあり、１つは９ビット、１つは８
ビットです。メインカウンターの９ビットカウンターは
どのマイクロコードステップが実行されているかを示し
ます。これは単一ステップのトリガリングとその他、正
確な命令ナンバーを知る必要のある機能のために使われ
ます。一方の８ビットカウンターはプリフェッチバッフ
ァ２１４に読み込まれるマイクロコードＲＡＭのアドレ
スを発生します。ＭＳＰが停止状態の時、ＭＳＰはＸバ
ス２０４、Ｙバス２０５へのアクセスを実行しません。
そのためＣＰＵはウェイト無しで、ＭＳＰ内部レジスタ
ーへのアクセスが可能となります。ホストは”ＲＵＮ／
ＨＡＬＴ”ビットあるいは単一ステップを設定する前
に、全てのホストアクセスを実行終了する必要がありま
す。例えば、ホストＤＭＡアクセスが開始して、もしＭ
ＳＰの”ＲＵＮ／ＨＡＬＴ”ビットがこのアクセスが終
わる前に設定された場合、ＭＳＰの実行結果とＤＭＡの
実行結果は不定となってしまいます。
【００９０】Ｃ． ホストＣＰＵインターフェイス ホストプロセッサーはホストＣＰＵインターフェイス２
００を介して、ＭＳＰの内部レジスターを読み込み、書
き込みしたり、ＭＳＰの動作や構成を制御したりしま
す。ホストＣＰＵインターフェイス２００はＲＡＭイン
ターフェース２０１、ＨＳＡＢインターフェース２０１
と同様に、割り込み、制御レジスター、全てのＭＳＰ内
部レジスターを設定するための主なインターフェイスで
ある。ホストＣＰＵインターフェイス２００は、Ｘバス
２０４、Ｙバス２０５に対してＡＬＵ２０７や他の内部
ブロックと競合する必要があります。このために、ホス
トＣＰＵインターフェイス２００は、ＣＰＵがリクエス
トする動作が実行終了するまで、ＣＰＵのサイクルにウ
ェイトステートを挿入します。例えば、ＡＬＵ２０７が
使用中のＸメモリー２０８への書き込み動作では、実行
可能になるまでホストへのウエイトステイトが発生しま
す。ホストは”ｒｅａｄｙ”ビットをポーリングする必
要はなく、またホストＣＰＵアクセスに対するＭＳＰ内
のバスは管理され、ホストＣＰＵインターフェイス２０
０はＭＳＰ内部データへの高速でシンプルなアクセスを
可能にしています。制御及びコンフィギュレーションレ
ジスターは、ホストに対してウエイトステイトを発生し
ません。そして読み込み、書き込み時のある状態におい
てもウエイトステイトは発生しません。このウエイトス
テイト発生の方法によりＣＰＵは同じバスサイクルで複
数のＭＳＰへの書き込みが可能です。この動作は、ワイ
ヤードオアされたウェイトステート信号と、複数発生す
るチップセレクト信号により行われます。実際にはこの
機能はＳＩＣの機能である。
００を介して、ＭＳＰの内部レジスターを読み込み、書
き込みしたり、ＭＳＰの動作や構成を制御したりしま
す。ホストＣＰＵインターフェイス２００はＲＡＭイン
ターフェース２０１、ＨＳＡＢインターフェース２０１
と同様に、割り込み、制御レジスター、全てのＭＳＰ内
部レジスターを設定するための主なインターフェイスで
ある。ホストＣＰＵインターフェイス２００は、Ｘバス
２０４、Ｙバス２０５に対してＡＬＵ２０７や他の内部
ブロックと競合する必要があります。このために、ホス
トＣＰＵインターフェイス２００は、ＣＰＵがリクエス
トする動作が実行終了するまで、ＣＰＵのサイクルにウ
ェイトステートを挿入します。例えば、ＡＬＵ２０７が
使用中のＸメモリー２０８への書き込み動作では、実行
可能になるまでホストへのウエイトステイトが発生しま
す。ホストは”ｒｅａｄｙ”ビットをポーリングする必
要はなく、またホストＣＰＵアクセスに対するＭＳＰ内
のバスは管理され、ホストＣＰＵインターフェイス２０
０はＭＳＰ内部データへの高速でシンプルなアクセスを
可能にしています。制御及びコンフィギュレーションレ
ジスターは、ホストに対してウエイトステイトを発生し
ません。そして読み込み、書き込み時のある状態におい
てもウエイトステイトは発生しません。このウエイトス
テイト発生の方法によりＣＰＵは同じバスサイクルで複
数のＭＳＰへの書き込みが可能です。この動作は、ワイ
ヤードオアされたウェイトステート信号と、複数発生す
るチップセレクト信号により行われます。実際にはこの
機能はＳＩＣの機能である。
【００９１】図６Ａは複数のＭＳＰへの同時書き込み動
作を可能にする”ＭＳＰウインドウ”のブロック図を示
しています。図６Ａの様にＣＰＵ５０はＳＩＣ７３は接
続されます。ＳＩＣ７３は、アドレスライン５２，制御
信号ライン５３を通してチップセレクトとアドレスをＣ
ＰＵ５０から受信し、ＣＰＵ５０はＳＩＣ７３から、ク
ロックライン５４からの信号を受信する。ＳＩＣ７３は
複数のチップセレクト３００−０から３００−ＮをＭＳ
Ｐ１５０−０からＭＳＰ１５０−Ｎにたいしてそれぞれ
発生します。複数のＭＳＰはプルアップ抵抗３０２を持
ちアクティブロウライン３０１でＣＰＵ５０にウエイト
ステイトを出力すると共に読み込み、書き込み、データ
のストローブ信号をアクティブロウ３０３に出力しま
す。この構成によりチップセレクトの対象となる全ての
ＭＳＰにパラレルにデータをロードする事ができます。
作を可能にする”ＭＳＰウインドウ”のブロック図を示
しています。図６Ａの様にＣＰＵ５０はＳＩＣ７３は接
続されます。ＳＩＣ７３は、アドレスライン５２，制御
信号ライン５３を通してチップセレクトとアドレスをＣ
ＰＵ５０から受信し、ＣＰＵ５０はＳＩＣ７３から、ク
ロックライン５４からの信号を受信する。ＳＩＣ７３は
複数のチップセレクト３００−０から３００−ＮをＭＳ
Ｐ１５０−０からＭＳＰ１５０−Ｎにたいしてそれぞれ
発生します。複数のＭＳＰはプルアップ抵抗３０２を持
ちアクティブロウライン３０１でＣＰＵ５０にウエイト
ステイトを出力すると共に読み込み、書き込み、データ
のストローブ信号をアクティブロウ３０３に出力しま
す。この構成によりチップセレクトの対象となる全ての
ＭＳＰにパラレルにデータをロードする事ができます。
【００９２】ＣＰＵインターフェイスには、１６ビット
のアドレス空間内の、２Ｋワード領域としてＣＰＵ５０
から出力される。このアドレス空間は全ては使われては
いませんが、割りつけされています。ホストＣＰＵイン
ターフェイス２００はＭＳＰ内部のワード長（１６，２
４，５６，８０ビット）と１６ビット長のＣＰＵアクセ
スとのインターフェイスをとります。データはＭＳＰ内
部で読み込み、書き込み時にラッチされます。これによ
りＣＰＵは１つのアクセスに対し最初のワードの読み込
み、あるいは最後のワードの書き込みの時だけウエイト
ステイトを受け取ることになります。またホストＣＰＵ
インターフェイス２００はＭＳＰ内部レジスター、ポー
トに対するアクセスのデコーディングを行います。”Ｂ
ＩＧＥＮＤＩＡＮ”入力ピンによって、ＭＳＰワードと
ホストワードのインターフェイスのフォーマットを設定
します。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「１」の
時、ＭＳＰのレジスターはいわゆる”Ｂｉｇ−Ｅｎｄｉ
ａｎ”構成としてマッピングされます。例えば、ダブル
ワードの小さいアドレスの方のワードがＭＳＢ側ワード
となります。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「０」
の時、ＭＳＰのレジスターはいわゆる”Ｌｉｔｔｌｅ−
Ｅｎｄｉａｎ”構成としてマッピングされます。例え
ば、ダブルワードの小さいアドレスの方のワードがＬＳ
Ｂ側ワードとなります。
のアドレス空間内の、２Ｋワード領域としてＣＰＵ５０
から出力される。このアドレス空間は全ては使われては
いませんが、割りつけされています。ホストＣＰＵイン
ターフェイス２００はＭＳＰ内部のワード長（１６，２
４，５６，８０ビット）と１６ビット長のＣＰＵアクセ
スとのインターフェイスをとります。データはＭＳＰ内
部で読み込み、書き込み時にラッチされます。これによ
りＣＰＵは１つのアクセスに対し最初のワードの読み込
み、あるいは最後のワードの書き込みの時だけウエイト
ステイトを受け取ることになります。またホストＣＰＵ
インターフェイス２００はＭＳＰ内部レジスター、ポー
トに対するアクセスのデコーディングを行います。”Ｂ
ＩＧＥＮＤＩＡＮ”入力ピンによって、ＭＳＰワードと
ホストワードのインターフェイスのフォーマットを設定
します。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「１」の
時、ＭＳＰのレジスターはいわゆる”Ｂｉｇ−Ｅｎｄｉ
ａｎ”構成としてマッピングされます。例えば、ダブル
ワードの小さいアドレスの方のワードがＭＳＢ側ワード
となります。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「０」
の時、ＭＳＰのレジスターはいわゆる”Ｌｉｔｔｌｅ−
Ｅｎｄｉａｎ”構成としてマッピングされます。例え
ば、ダブルワードの小さいアドレスの方のワードがＬＳ
Ｂ側ワードとなります。
【００９３】ホストＣＰＵインターフェースブロック２
００の主な構成を以下に示す。 ホスト、読み込み／書き込みポート ホストワード、ＭＳＰワードインターフェイス ホスト、アドレスデコード ホスト、ウエイトステイト発生装置 ホスト、読み込み／書き込み制御装置、タイミング制御
装置
００の主な構成を以下に示す。 ホスト、読み込み／書き込みポート ホストワード、ＭＳＰワードインターフェイス ホスト、アドレスデコード ホスト、ウエイトステイト発生装置 ホスト、読み込み／書き込み制御装置、タイミング制御
装置
【００９４】Ｄ． コンディショナル、割り込みインタ
ーフェイス（２０３） ＭＳＰはホストに対するコンディションリクエスト、ま
た自身のプログラムコードによるコンディション実行を
常に管理する必要があります。ＭＳＰでは、割り込みフ
ラグと実行フラグによってその両者を可能にしていま
す。実行フラグはさらに通常の”ｉｆ−ｔｈｅｎ−ｅｌ
ｓｅ”機能とマイクロコードダウンロード時に最もよく
使われる”ｎｏｐ−ｏｐ”機能に分けられます。ＭＳＰ
はホストＣＰＵインターフェイス２００に対して３２個
までの割り込みソースが可能なように設計されていま
す。これらの割り込みはＭＳＰの命令のどのタイミング
でも発生します。そして、マスクされていない割り込み
がトリガーされた時、ホストＣＰＵインターフェイス２
００に対して割り込みを発生します。これは、”ＩＮＴ
（＃，＜ｃｏｎｄｉｔｉｏｎ＞）”命令が実行された時
に発生します。もしコンディションが「真」ならば指定
された割り込みビット＃が設定されます。そしてもしこ
のビットがマスクされていないなら、割り込み信号は
「ＬＯＷ」に設定されます。そしてホストはどの割り込
みが処理を必要としているかを知るために割り込みリク
エストレジスターを読み込みします。割り込みリクエス
トレジスターに発生している割り込みは、ＣＰＵ５０が
割り込みリクエストレジスターを読み込みしたときに全
てクリアーされます。コンディションが、ＡＬＵ＿ＬＡ
ＴＣＨＥＤ＿ＯＶＥＲＦＬＯＷ，ＭＡＣ＿ＣＬＩＰＰＥ
Ｄの割り込み命令も対応するビットをクリアーします。
ホストは割り込みマスクレジスターを書き込みすること
でどの割り込みもマスクできます。また割り込みリクエ
ストレジスターの対応するビットに「１」を書き込みす
る事で全ての割り込みの禁止又はクリアーする事ができ
ます。リセット時は、全ての割り込みはマスクされま
す。またＭＳＰは条件判断の実行が可能です。ＭＳＰ内
に”ｉｆ−ｔｈｅｎ−ｅｌｓｅ”と”ｎｏ−ｏｐ”の２
つの実行フラグがあります。フラグは「真」「偽」どち
らかの状態にあります。”ｉｆ−ｔｈｅｎ−ｅｌｓｅ”
フラグの状態は３つのソースに影響されます。ＭＳＰの
命令実行中に、もしこのフラグが「偽」に設定された
ら、その間全ての命令はＲＡＭ、その他に演算結果の書
き込みする事を禁止されます。この状態は”ｉｆ−ｔｈ
ｅｎ−ｅｌｓｅ”フラグがリセットされるまで続きま
す。これによりＭＳＰは、コンディショナルコードの実
行中もシステムの他の部分と同期し続けます。”ｉｆ−
ｔｈｅｎ−ｅｌｓｅ”フラグはＡＬＵ２０７やＭＡＣ２
０６内のコンディションによって設定されます。図６Ｂ
は”ｉｆ−ｔｈｅｎ−ｅｌｓｅ”フラグ機能を図解して
います。ＭＳＰマイクロコード３１０は命令３１２〜３
１８のシーケンスを行う部分３１１を含みます。各命令
終了時の実行フラグの値は、もしコンディションが
「真」なら３１９列の値に、コンディションが「偽」な
ら３２０列の値になります。
ーフェイス（２０３） ＭＳＰはホストに対するコンディションリクエスト、ま
た自身のプログラムコードによるコンディション実行を
常に管理する必要があります。ＭＳＰでは、割り込みフ
ラグと実行フラグによってその両者を可能にしていま
す。実行フラグはさらに通常の”ｉｆ−ｔｈｅｎ−ｅｌ
ｓｅ”機能とマイクロコードダウンロード時に最もよく
使われる”ｎｏｐ−ｏｐ”機能に分けられます。ＭＳＰ
はホストＣＰＵインターフェイス２００に対して３２個
までの割り込みソースが可能なように設計されていま
す。これらの割り込みはＭＳＰの命令のどのタイミング
でも発生します。そして、マスクされていない割り込み
がトリガーされた時、ホストＣＰＵインターフェイス２
００に対して割り込みを発生します。これは、”ＩＮＴ
（＃，＜ｃｏｎｄｉｔｉｏｎ＞）”命令が実行された時
に発生します。もしコンディションが「真」ならば指定
された割り込みビット＃が設定されます。そしてもしこ
のビットがマスクされていないなら、割り込み信号は
「ＬＯＷ」に設定されます。そしてホストはどの割り込
みが処理を必要としているかを知るために割り込みリク
エストレジスターを読み込みします。割り込みリクエス
トレジスターに発生している割り込みは、ＣＰＵ５０が
割り込みリクエストレジスターを読み込みしたときに全
てクリアーされます。コンディションが、ＡＬＵ＿ＬＡ
ＴＣＨＥＤ＿ＯＶＥＲＦＬＯＷ，ＭＡＣ＿ＣＬＩＰＰＥ
Ｄの割り込み命令も対応するビットをクリアーします。
ホストは割り込みマスクレジスターを書き込みすること
でどの割り込みもマスクできます。また割り込みリクエ
ストレジスターの対応するビットに「１」を書き込みす
る事で全ての割り込みの禁止又はクリアーする事ができ
ます。リセット時は、全ての割り込みはマスクされま
す。またＭＳＰは条件判断の実行が可能です。ＭＳＰ内
に”ｉｆ−ｔｈｅｎ−ｅｌｓｅ”と”ｎｏ−ｏｐ”の２
つの実行フラグがあります。フラグは「真」「偽」どち
らかの状態にあります。”ｉｆ−ｔｈｅｎ−ｅｌｓｅ”
フラグの状態は３つのソースに影響されます。ＭＳＰの
命令実行中に、もしこのフラグが「偽」に設定された
ら、その間全ての命令はＲＡＭ、その他に演算結果の書
き込みする事を禁止されます。この状態は”ｉｆ−ｔｈ
ｅｎ−ｅｌｓｅ”フラグがリセットされるまで続きま
す。これによりＭＳＰは、コンディショナルコードの実
行中もシステムの他の部分と同期し続けます。”ｉｆ−
ｔｈｅｎ−ｅｌｓｅ”フラグはＡＬＵ２０７やＭＡＣ２
０６内のコンディションによって設定されます。図６Ｂ
は”ｉｆ−ｔｈｅｎ−ｅｌｓｅ”フラグ機能を図解して
います。ＭＳＰマイクロコード３１０は命令３１２〜３
１８のシーケンスを行う部分３１１を含みます。各命令
終了時の実行フラグの値は、もしコンディションが
「真」なら３１９列の値に、コンディションが「偽」な
ら３２０列の値になります。
【００９５】図６Ｂの右部分の命令３１２〜３１８はＣ
言語に置き換えた時のＭＳＰマイクロコードを表しま
す。ＭＳＰのシーケンス部分コード３１１はＭＳＰコー
ド３１２に最初のオペレーションを含んでいる。ここで
は、実行フラグはコンディションにかかわらず「真」と
なります。Ｃ言語で”ｉｆ＜ｃｏｎｄｉｔｉｏｎ＞ｔｈ
ｅｎ”で表わされる条件判断ルーチンは、コード３１３
行からスタートします。ここでは、実行フラグを立てま
す。この時条件判断結果が「真」の場合（図６Ｂにおけ
る３１９に対応）実行フラグは「真」のままでいます。
またコード３２０に示される様に条件判断結果が「偽」
の場合、実行フラグは「偽」にリセットされます。これ
により、もし条件判断結果が「真」の場合コード３１４
行で条件判断による実行がおこなわれ、もし条件判断結
果が「偽」の場合は、実行されない事になります。コー
ド３１４行の終了後、コード３１５行にあるインバート
フラグの命令が実行されます。ここでは、もし条件判断
結果が「真」であった場合、実行フラグは「偽」に設定
され、「偽」であった場合実行フラグは「真」に設定さ
れます。さらに、条件判断結果が「真」であった場合、
コード３１６で条件判断結果による実行はされず、もし
条件判断結果が「偽」であった場合は実行されます。コ
ード３１６行の終了後、コード３１７行にあるセットフ
ラグ「真」の命令が実行されます。ここでは、条件判断
結果にかかわらず次のコード３１８行で実行フラグは
「真」に設定されます。実行フラグを使ってサポートさ
れるコンディションの１覧を図６Ｂに示します。またＭ
ＳＰは、コンディションの１つとして外部コンディショ
ン入力ピンを持ちます。マイクロコード３１０によって
外部条件判断の入力ビットを使い”ｉｆ−ｔｈｅｎ−ｅ
ｌｓｅ”フラグを操作することができます。２つめのフ
ラグ、”ｎｏ−ｏｐ”フラグはホストがＮＯＰカウント
レジスターを”ｎｏｎ−ｚｅｒｏ”値にプログラムした
時に設定されます。これはマイクロコードをダウンロー
ドしている間使われ、そしてどのフラグにも関係なく、
指定された命令を無視します。”ｎｏ−ｏｐ”フラグを
リセットするオプコードはありません。
言語に置き換えた時のＭＳＰマイクロコードを表しま
す。ＭＳＰのシーケンス部分コード３１１はＭＳＰコー
ド３１２に最初のオペレーションを含んでいる。ここで
は、実行フラグはコンディションにかかわらず「真」と
なります。Ｃ言語で”ｉｆ＜ｃｏｎｄｉｔｉｏｎ＞ｔｈ
ｅｎ”で表わされる条件判断ルーチンは、コード３１３
行からスタートします。ここでは、実行フラグを立てま
す。この時条件判断結果が「真」の場合（図６Ｂにおけ
る３１９に対応）実行フラグは「真」のままでいます。
またコード３２０に示される様に条件判断結果が「偽」
の場合、実行フラグは「偽」にリセットされます。これ
により、もし条件判断結果が「真」の場合コード３１４
行で条件判断による実行がおこなわれ、もし条件判断結
果が「偽」の場合は、実行されない事になります。コー
ド３１４行の終了後、コード３１５行にあるインバート
フラグの命令が実行されます。ここでは、もし条件判断
結果が「真」であった場合、実行フラグは「偽」に設定
され、「偽」であった場合実行フラグは「真」に設定さ
れます。さらに、条件判断結果が「真」であった場合、
コード３１６で条件判断結果による実行はされず、もし
条件判断結果が「偽」であった場合は実行されます。コ
ード３１６行の終了後、コード３１７行にあるセットフ
ラグ「真」の命令が実行されます。ここでは、条件判断
結果にかかわらず次のコード３１８行で実行フラグは
「真」に設定されます。実行フラグを使ってサポートさ
れるコンディションの１覧を図６Ｂに示します。またＭ
ＳＰは、コンディションの１つとして外部コンディショ
ン入力ピンを持ちます。マイクロコード３１０によって
外部条件判断の入力ビットを使い”ｉｆ−ｔｈｅｎ−ｅ
ｌｓｅ”フラグを操作することができます。２つめのフ
ラグ、”ｎｏ−ｏｐ”フラグはホストがＮＯＰカウント
レジスターを”ｎｏｎ−ｚｅｒｏ”値にプログラムした
時に設定されます。これはマイクロコードをダウンロー
ドしている間使われ、そしてどのフラグにも関係なく、
指定された命令を無視します。”ｎｏ−ｏｐ”フラグを
リセットするオプコードはありません。
【００９６】マイクロコード３１０の１部分が書き換え
られている時、ＣＰＵは”ＮＯＰスタートレジスター”
と”ＮＯＰカウントレジスター”を初期化して、マイク
ロコードブロックに書き込みします。そしてＣＰＵは”
ＮＯＰカウントレジスター”に「０」を書き込みする事
で”ｎｏ−ｏｐ”フラグをリセットします。これによ
り、動作中のＭＳＰのシンプルで確実なマイクロコード
のダウンロードが実現されています。条件判断、割り込
み・ＬＥＤインターフェイス２０３の主な構成を以下に
示す。 ・条件判断状態の制御及びストレージ ・ＮＯＰ命令カウンター、ＮＯＰスタート、ＮＯＰカウ
ントレジスター ・データの読み込み、書き込み制御 ・割り込みマスク／リクエストレジスター ・割り込みリクエストシグナル発生器 Ｅ．高速オーディオバス（ＨＳＡＢ）インターフェイス ＭＳＰは他のＭＳＰとコミニュケートするためのＨＳＡ
Ｂインターフェイス２０２を持ちます。これによって、
複数のＭＳＰによるの信号処理、シンセシスを可能にし
ています。これが高速シリアル・パラレルオーディオデ
ータバス（ＨＳＡＢ）である。このバスは２４ビットオ
ーディオデータの１２８の独立したチャネルを持ちま
す。それぞれのチャネルは、ホストのプログラミングに
より、複数のＭＳＰによってアサインすることができま
す。２４ビットオーディオデータは１２ビットのバスを
１個の送信ＭＳＰから複数の受信ＭＳＰに２回で転送さ
れます。ＤＡＡＤチップ１５４（図４）はこのＨＳＡＢ
のバスマスターとなり、全てのＭＳＰとＤＡＡＤ自身の
タイミングと同期を制御します。図６ＣにＨＳＡＢイン
ターフェイス２０２のブロック図を示します。このイン
ターフェイスには、Ｘバス２０４、Ｙバス２０５、６４
ワードのバッフアーＲＡＭ３３１に接続する２４ビット
幅のマルチプレクサー３３０があります。マルチプレク
サー３３０はＨＳＡＢ制御ブロック３３２へのデータを
セレクトすべくＸバス２０４、Ｙバス２０５、ＨＳＡＢ
データＲＡＭ３３１からデータを受信します。このブロ
ックはＨＳＡＢデータ３４０、そしてクロック３４１、
同期信号３４２などのＨＳＡＢ制御信号を発生します。
バスからのデータは、またマルチプレクサー３３０に入
力されます。
られている時、ＣＰＵは”ＮＯＰスタートレジスター”
と”ＮＯＰカウントレジスター”を初期化して、マイク
ロコードブロックに書き込みします。そしてＣＰＵは”
ＮＯＰカウントレジスター”に「０」を書き込みする事
で”ｎｏ−ｏｐ”フラグをリセットします。これによ
り、動作中のＭＳＰのシンプルで確実なマイクロコード
のダウンロードが実現されています。条件判断、割り込
み・ＬＥＤインターフェイス２０３の主な構成を以下に
示す。 ・条件判断状態の制御及びストレージ ・ＮＯＰ命令カウンター、ＮＯＰスタート、ＮＯＰカウ
ントレジスター ・データの読み込み、書き込み制御 ・割り込みマスク／リクエストレジスター ・割り込みリクエストシグナル発生器 Ｅ．高速オーディオバス（ＨＳＡＢ）インターフェイス ＭＳＰは他のＭＳＰとコミニュケートするためのＨＳＡ
Ｂインターフェイス２０２を持ちます。これによって、
複数のＭＳＰによるの信号処理、シンセシスを可能にし
ています。これが高速シリアル・パラレルオーディオデ
ータバス（ＨＳＡＢ）である。このバスは２４ビットオ
ーディオデータの１２８の独立したチャネルを持ちま
す。それぞれのチャネルは、ホストのプログラミングに
より、複数のＭＳＰによってアサインすることができま
す。２４ビットオーディオデータは１２ビットのバスを
１個の送信ＭＳＰから複数の受信ＭＳＰに２回で転送さ
れます。ＤＡＡＤチップ１５４（図４）はこのＨＳＡＢ
のバスマスターとなり、全てのＭＳＰとＤＡＡＤ自身の
タイミングと同期を制御します。図６ＣにＨＳＡＢイン
ターフェイス２０２のブロック図を示します。このイン
ターフェイスには、Ｘバス２０４、Ｙバス２０５、６４
ワードのバッフアーＲＡＭ３３１に接続する２４ビット
幅のマルチプレクサー３３０があります。マルチプレク
サー３３０はＨＳＡＢ制御ブロック３３２へのデータを
セレクトすべくＸバス２０４、Ｙバス２０５、ＨＳＡＢ
データＲＡＭ３３１からデータを受信します。このブロ
ックはＨＳＡＢデータ３４０、そしてクロック３４１、
同期信号３４２などのＨＳＡＢ制御信号を発生します。
バスからのデータは、またマルチプレクサー３３０に入
力されます。
【００９７】そしてＸバス２０４、Ｙバス２０５、ＨＳ
ＡＢデータＲＡＭ３３１のどれかへ送信されます。マル
チプレクサー３３０は制御、タイミングブロック３３２
からのタイミング信号３３３によって制御されます。こ
のタイミング信号はまた、データバッファーＲＡＭ３３
１のアドレスを発生するマルチプレクサー３３４も制御
します。バスマッピングＲＡＭ３３５で、そのＭＳＰで
使うＨＳＡＢバスの１２８チャネルのうち６４チャネル
までをマッピングします。マッピングＲＡＭ３３５のア
ドレスは、制御、タイミングブロック３３２によって制
御されるマップアドレスカウンター３３７の出力にある
マルチプレクサー３３６から発生します。マルチプレク
サー３３６の一方の入力はホストアドレスです。マッピ
ングＲＡＭ３３５はマルチプレクサー３３４へ、読み込
み、書き込みアドレス情報、書き込みアドレスラッチ３
３８による書き込みタイミングで発生します。マルチプ
レクサー３３４はマッピングＲＡＭ３３５、ホストアド
レス、命令からのＸアドレス、Ｙアドレスを受信しま
す。ＨＳＡＢマッピングＲＡＭ３３５により、フルプロ
グラマブルなＩ／ＯチャネルからＨＳＡＢデータＲＡＭ
へのマッピングが可能である。データバッファーＲＡＭ
３３１は６４ワードなので、それぞれのＭＳＰは６４チ
ャネルまでのＩ／Ｏを使用できます。ＨＳＡＢマッピン
グＲＡＭ３３５は、バスからどのチャネルのデータを受
信するか、どのチャネルにデータを送信するかを示しま
す。複数のＭＳＰそれぞれのＨＳＡＢマッピングＲＡＭ
３３５により、ＨＳＡＢのデータ通信は設定されます。
これにより実行中のボイスプログラムに必要な、複数の
ＭＳＰそれぞれの構成、オーディオ出力構成が決められ
ます。
ＡＢデータＲＡＭ３３１のどれかへ送信されます。マル
チプレクサー３３０は制御、タイミングブロック３３２
からのタイミング信号３３３によって制御されます。こ
のタイミング信号はまた、データバッファーＲＡＭ３３
１のアドレスを発生するマルチプレクサー３３４も制御
します。バスマッピングＲＡＭ３３５で、そのＭＳＰで
使うＨＳＡＢバスの１２８チャネルのうち６４チャネル
までをマッピングします。マッピングＲＡＭ３３５のア
ドレスは、制御、タイミングブロック３３２によって制
御されるマップアドレスカウンター３３７の出力にある
マルチプレクサー３３６から発生します。マルチプレク
サー３３６の一方の入力はホストアドレスです。マッピ
ングＲＡＭ３３５はマルチプレクサー３３４へ、読み込
み、書き込みアドレス情報、書き込みアドレスラッチ３
３８による書き込みタイミングで発生します。マルチプ
レクサー３３４はマッピングＲＡＭ３３５、ホストアド
レス、命令からのＸアドレス、Ｙアドレスを受信しま
す。ＨＳＡＢマッピングＲＡＭ３３５により、フルプロ
グラマブルなＩ／ＯチャネルからＨＳＡＢデータＲＡＭ
へのマッピングが可能である。データバッファーＲＡＭ
３３１は６４ワードなので、それぞれのＭＳＰは６４チ
ャネルまでのＩ／Ｏを使用できます。ＨＳＡＢマッピン
グＲＡＭ３３５は、バスからどのチャネルのデータを受
信するか、どのチャネルにデータを送信するかを示しま
す。複数のＭＳＰそれぞれのＨＳＡＢマッピングＲＡＭ
３３５により、ＨＳＡＢのデータ通信は設定されます。
これにより実行中のボイスプログラムに必要な、複数の
ＭＳＰそれぞれの構成、オーディオ出力構成が決められ
ます。
【００９８】ＭＳＰはそれぞれが、６４のＨＳＡＢチャ
ネルを使用することができます。ＭＳＰはＨＳＡＢデー
タ用の６４ワード＊２４ビットのＲＡＭ３３１を持ちま
す。ＨＳＡＢ ＭＡＰ ＲＡＭ３３５はホストによって
プログラムされ、どのチャネルが送信で、どのチャネル
が受信で、どのチャネルが使われないかを制御します。
マップＲＡＭ３３５では１２８チャネルのそれぞれに対
してイネーブルビット、ディレクションビット、そして
Ｉ／ＯチャネルがＨＳＡＢデーダＲＡＭの６４ワードの
どれにマッピングするかを示す６ビットのアドレスがあ
ります。通常のオペレーション時には、１つのＭＳＰま
たはＤＡＡＤ１５４だけが１つのチャネルでデータ送信
できます。しかしながら、システム開発あるいはデバッ
グ時には、２つ以上のＭＳＰが同時にデータ送信するよ
うにプログラムされる可能性があります。ＤＡＡＤ１５
４は複数のＭＳＰが同時にＨＳＡＢをドライブする事を
防ぐためのバス衝突検出ロジックを持ちます。それぞれ
のＭＳＰはＨＳＡＢＯＥＬ信号を実際にデータ送信する
Ｉ／Ｏスロットの１つ前のスロットでアサートします。
ＤＡＡＤはそれぞれのＭＳＰとＤＡＡＤからＨＳＡＢＯ
ＥＬ信号を受信し、もし２つ以上のＨＳＡＢＯＥＬ信号
が同時にアサートしていたら、ＨＳＡＢＣＮＴＥＲＲＬ
信号をアサートします。そして、ＭＳＰは次のＩ／Ｏス
ロットでのデータ送信を禁止します。
ネルを使用することができます。ＭＳＰはＨＳＡＢデー
タ用の６４ワード＊２４ビットのＲＡＭ３３１を持ちま
す。ＨＳＡＢ ＭＡＰ ＲＡＭ３３５はホストによって
プログラムされ、どのチャネルが送信で、どのチャネル
が受信で、どのチャネルが使われないかを制御します。
マップＲＡＭ３３５では１２８チャネルのそれぞれに対
してイネーブルビット、ディレクションビット、そして
Ｉ／ＯチャネルがＨＳＡＢデーダＲＡＭの６４ワードの
どれにマッピングするかを示す６ビットのアドレスがあ
ります。通常のオペレーション時には、１つのＭＳＰま
たはＤＡＡＤ１５４だけが１つのチャネルでデータ送信
できます。しかしながら、システム開発あるいはデバッ
グ時には、２つ以上のＭＳＰが同時にデータ送信するよ
うにプログラムされる可能性があります。ＤＡＡＤ１５
４は複数のＭＳＰが同時にＨＳＡＢをドライブする事を
防ぐためのバス衝突検出ロジックを持ちます。それぞれ
のＭＳＰはＨＳＡＢＯＥＬ信号を実際にデータ送信する
Ｉ／Ｏスロットの１つ前のスロットでアサートします。
ＤＡＡＤはそれぞれのＭＳＰとＤＡＡＤからＨＳＡＢＯ
ＥＬ信号を受信し、もし２つ以上のＨＳＡＢＯＥＬ信号
が同時にアサートしていたら、ＨＳＡＢＣＮＴＥＲＲＬ
信号をアサートします。そして、ＭＳＰは次のＩ／Ｏス
ロットでのデータ送信を禁止します。
【００９９】ＨＳＡＢデータＲＡＭ３３１はシングルポ
ートＲＡＭです。そのため、そのアクセスにはソフトウ
エアー上の制限があります。ＨＳＡＢチャネルワードは
ＭＳＰの４命令毎に送信されます。２つめのハーフワー
ドのデータ送信の終わりに、それがイネーブルの場合、
次のＨＳＡＢデータはＲＡＭから読み込みされます。１
つめのハーフワードのデータ送信の始めの部分で、前の
チャネルで受信したデータをデータＲＡＭに書き込みし
ます。この動作にＭＳＰの４マイクロコードサイクルの
うち２マイクロコードサイクルかかります。ＭＳＰのマ
イクロコードコンパイラーはこのことを認知して、これ
らの命令のタイミングでＨＳＡＢデータＲＡＭをアクセ
スしてはいけません。もしアクセスされた場合には、Ｃ
ＰＵステータスレジスターにエラーである事を示す”Ｈ
ＳＡＢ ＡＣＣＥＳＳ ＥＲＲＯＲ”ビットが設定され
ます。
ートＲＡＭです。そのため、そのアクセスにはソフトウ
エアー上の制限があります。ＨＳＡＢチャネルワードは
ＭＳＰの４命令毎に送信されます。２つめのハーフワー
ドのデータ送信の終わりに、それがイネーブルの場合、
次のＨＳＡＢデータはＲＡＭから読み込みされます。１
つめのハーフワードのデータ送信の始めの部分で、前の
チャネルで受信したデータをデータＲＡＭに書き込みし
ます。この動作にＭＳＰの４マイクロコードサイクルの
うち２マイクロコードサイクルかかります。ＭＳＰのマ
イクロコードコンパイラーはこのことを認知して、これ
らの命令のタイミングでＨＳＡＢデータＲＡＭをアクセ
スしてはいけません。もしアクセスされた場合には、Ｃ
ＰＵステータスレジスターにエラーである事を示す”Ｈ
ＳＡＢ ＡＣＣＥＳＳ ＥＲＲＯＲ”ビットが設定され
ます。
【０１００】ＨＳＡＢはＭＳＰコンフィギュレーション
レジスターの”ＨＳＡＢ ＥＮＡＢＬＥ”ビットでイネ
ーブル／ディスエーブルする事ができます。リセット
後、ＨＳＡＢはディスエーブルされています。ホストは
コンフィギュレーションレジスターとマップレジスター
をプログラムする時、”ＨＳＡＢ ＥＮＡＢＬＥ”ビッ
トを「１」に設定します。そしてＭＳＰは次の同期信号
を待ちます。パワーオンリセット後、全てのＭＳＰはホ
ルト状態にあります。同期信号はＤＡＡＤからリセット
後４８ＫＨｚサンプルレート後に発生されます。ホスト
が全ての内部レジスター、マイクロコード、ＲＡＭ、コ
ンフィギュレーションレジスターなどをプログラムした
後、ＭＳＰはランモードに設定されます。ＭＳＰはそれ
ぞれ次のＩ／Ｏ制御ブロックからの同期信号を侍ちま
す。この同期信号のパルスによりＭＳＰの内部マイクロ
コードポインターは、最初の命令に設定され、オペレー
ションが開始されます。このように、システム内の全て
のＭＳＰは単一ステップモード時を含め、常に同期して
いる事になります。ＨＳＡＢインターフェイス２０２の
主な構成を以下に示す。 ・ＨＳＡＢデータＲＡＭ ・ＨＳＡＢマップＲＡＭ ・ＨＳＡＢマップカウンター ・ＨＳＡＢタイミング、制御発生装置
レジスターの”ＨＳＡＢ ＥＮＡＢＬＥ”ビットでイネ
ーブル／ディスエーブルする事ができます。リセット
後、ＨＳＡＢはディスエーブルされています。ホストは
コンフィギュレーションレジスターとマップレジスター
をプログラムする時、”ＨＳＡＢ ＥＮＡＢＬＥ”ビッ
トを「１」に設定します。そしてＭＳＰは次の同期信号
を待ちます。パワーオンリセット後、全てのＭＳＰはホ
ルト状態にあります。同期信号はＤＡＡＤからリセット
後４８ＫＨｚサンプルレート後に発生されます。ホスト
が全ての内部レジスター、マイクロコード、ＲＡＭ、コ
ンフィギュレーションレジスターなどをプログラムした
後、ＭＳＰはランモードに設定されます。ＭＳＰはそれ
ぞれ次のＩ／Ｏ制御ブロックからの同期信号を侍ちま
す。この同期信号のパルスによりＭＳＰの内部マイクロ
コードポインターは、最初の命令に設定され、オペレー
ションが開始されます。このように、システム内の全て
のＭＳＰは単一ステップモード時を含め、常に同期して
いる事になります。ＨＳＡＢインターフェイス２０２の
主な構成を以下に示す。 ・ＨＳＡＢデータＲＡＭ ・ＨＳＡＢマップＲＡＭ ・ＨＳＡＢマップカウンター ・ＨＳＡＢタイミング、制御発生装置
【０１０１】Ｆ． ＲＡＭインターフェイス ＭＳＰのＲＡＭインターフェイス２０１は２４ビットの
アドレスエリア、１６Ｍワード＊２４ビットの大容量の
メモリーエリアへのアクセスをサポートします。実際の
ＲＡＭ領域は８本のＲＡＳ信号で８つのエリアに分割さ
れます。アドレスバスはＤＲＡＭサポート用に設計され
ています。書き込み可能なＲＡＭ領域はアドレッシング
の方法が異なる２つの部分に分けられます。１つはディ
レイライン用にサーキュラーにアドレッシングさせま
す。１つはサンプルデータ、エンベロープテーブルなど
のためのリニアアドレッシング、テーブルルックアップ
の領域です。これらのアドレッシングの方法を図６Ｄ、
図６Ｅにそれぞれ示します。テーブルとディレイの設定
は６４セットあるコンフィグレーションレジスター（デ
ィレイライン制御装置、サンプル格納手段、ディレイラ
イン制御手段）３５０で行います。図６Ｄはディレイラ
インとテーブルのメモリーマッピングを示したもので
す。３４９がディレイライン領域、３５０がテーブル領
域です。ディレイライン領域は”ＤＬＴＯＰ”３５１で
示されるＲＡＭインターフェイスブロックにあるデクリ
メントカウンターの範囲によって決まります。「０」か
ら６３までの６４個までのディレイラインとテーブルの
ブロックを持つことができます。
アドレスエリア、１６Ｍワード＊２４ビットの大容量の
メモリーエリアへのアクセスをサポートします。実際の
ＲＡＭ領域は８本のＲＡＳ信号で８つのエリアに分割さ
れます。アドレスバスはＤＲＡＭサポート用に設計され
ています。書き込み可能なＲＡＭ領域はアドレッシング
の方法が異なる２つの部分に分けられます。１つはディ
レイライン用にサーキュラーにアドレッシングさせま
す。１つはサンプルデータ、エンベロープテーブルなど
のためのリニアアドレッシング、テーブルルックアップ
の領域です。これらのアドレッシングの方法を図６Ｄ、
図６Ｅにそれぞれ示します。テーブルとディレイの設定
は６４セットあるコンフィグレーションレジスター（デ
ィレイライン制御装置、サンプル格納手段、ディレイラ
イン制御手段）３５０で行います。図６Ｄはディレイラ
インとテーブルのメモリーマッピングを示したもので
す。３４９がディレイライン領域、３５０がテーブル領
域です。ディレイライン領域は”ＤＬＴＯＰ”３５１で
示されるＲＡＭインターフェイスブロックにあるデクリ
メントカウンターの範囲によって決まります。「０」か
ら６３までの６４個までのディレイラインとテーブルの
ブロックを持つことができます。
【０１０２】スロット６とスロット５に対するオフセッ
ト値の違いはディレイライン５のサンプル数によって決
まります。図の例では、オフセット値の違いは２０００
になります。ディレイライン５が２０００サンプルの長
さで、その内９００が書き込みされている場合、９００
以上のデータは不定となります。リセット後、９００が
書き込みされている場合、ディレイライン５のカウンタ
ー値は９００となります。ディレイラインのための書き
込みアドレスはそのディレイラインのオフセット値にデ
ィクリメントカウンター値を足す事で得られます。ディ
レイラインのための読み込みアドレスはディレイライン
の長さがレジスターファイル３５０のカウンター値よ
り、短いかあるいは等しい場合は、ディクリメントカウ
ンター値とオフセット値とディレイ値を足した値になり
ます。ＭＳＰバスからテーブルナンバーとインデックス
で与えられるテーブルアドレスは、”ＤＬＴＯＰ”値、
レジスターファイル３５０のテーブルオフセット値、イ
ンデックス値を足した値になります。アドレス発生の論
理を図６Ｅに示します。入力信号として、レジスターフ
ァイルからのパーテションベース値３７０、ＭＳＰから
のディクリメントカウンターリセット信号３７１とサイ
クルスタート信号３７２、ディレイライン／テーブルイ
ンデックス信号３７４などがあります。ディクリメント
カウンター（ディレイライン制御手段）３７３はリセッ
ト信号、サイクルスタート信号をＭＳＰから受信しま
す。パーテションベース値、ディクリメントカウンター
出力値はマルチプレクサー（ディレイライン制御手段）
３７５に入力されます。マルチプレクサー３７５はレジ
スターファイル３５０の”ＤＬ／Ｔ”ビットに対応して
ベースアドレス３７６を出力します。オフセット値はイ
ンデックスレジスター（ディレイライン制御手段）３７
７からの３７８により、テーブルオフセットまたはディ
レイライン長によって与えられます。
ト値の違いはディレイライン５のサンプル数によって決
まります。図の例では、オフセット値の違いは２０００
になります。ディレイライン５が２０００サンプルの長
さで、その内９００が書き込みされている場合、９００
以上のデータは不定となります。リセット後、９００が
書き込みされている場合、ディレイライン５のカウンタ
ー値は９００となります。ディレイラインのための書き
込みアドレスはそのディレイラインのオフセット値にデ
ィクリメントカウンター値を足す事で得られます。ディ
レイラインのための読み込みアドレスはディレイライン
の長さがレジスターファイル３５０のカウンター値よ
り、短いかあるいは等しい場合は、ディクリメントカウ
ンター値とオフセット値とディレイ値を足した値になり
ます。ＭＳＰバスからテーブルナンバーとインデックス
で与えられるテーブルアドレスは、”ＤＬＴＯＰ”値、
レジスターファイル３５０のテーブルオフセット値、イ
ンデックス値を足した値になります。アドレス発生の論
理を図６Ｅに示します。入力信号として、レジスターフ
ァイルからのパーテションベース値３７０、ＭＳＰから
のディクリメントカウンターリセット信号３７１とサイ
クルスタート信号３７２、ディレイライン／テーブルイ
ンデックス信号３７４などがあります。ディクリメント
カウンター（ディレイライン制御手段）３７３はリセッ
ト信号、サイクルスタート信号をＭＳＰから受信しま
す。パーテションベース値、ディクリメントカウンター
出力値はマルチプレクサー（ディレイライン制御手段）
３７５に入力されます。マルチプレクサー３７５はレジ
スターファイル３５０の”ＤＬ／Ｔ”ビットに対応して
ベースアドレス３７６を出力します。オフセット値はイ
ンデックスレジスター（ディレイライン制御手段）３７
７からの３７８により、テーブルオフセットまたはディ
レイライン長によって与えられます。
【０１０３】また、オフセット値はレジスターファイル
３５０からも３７９により与えられます。３７８、３７
９の値は加算器（ディレイライン制御手段）３８０で加
算されオフセット値３８１となります。ベース値３７６
とオフセット値３８１は加算器（ディレイライン制御手
段）３８２により加算されます。加算器３８２の出力は
直接テーブルアドレスとして使われ、また、剰余論理回
路（ディレイライン制御手段）３８３に出力されます。
また剰余論理回路３８４はまた”ＤＬＴＯＰ”値を受信
します。剰余論理回路３８３はディレイラインアドレス
３８５を出力します。マルチプレクサー（ディレイライ
ン制御手段）３８６はレジスターファイル３５０の”Ｄ
Ｌ／Ｔ”ビットにより制御され、レジスター３８７にア
ドレス値を出力します。偶数／奇数ワードの切り替えビ
ット３８８はホストにより制御されます。コンフィグレ
ーションレジスターのそれぞれは３つのパート、ベース
オフセット、カウンター、ディレイラインかテーブルか
を示す”ＤＬ／Ｔ”ビットから成ります。ベースオフセ
ットはディレイあるいはテーブルのスタート位置を示し
ます。カウンターは”ＤＬ／Ｔ”ビットによって動作が
違います。”ＤＬ／Ｔ”ビットがテーブルに設定されて
いる時、このカウンターは何の意味も持ちません。ディ
レイに設定されている時、カウンターはディレイライン
の読み込みにおけるゲーティングに用いられます。ディ
レイラインはこのカウンターをゼロにする事で初期さ
れ、その後このカウンターは毎書き込み（毎サンプル）
インクルメントされます。そしてディレイライン読み込
み時に、もしリクエストされるディレイ時間が、このカ
ウンターがリセットされてから実際にストアーされたサ
ンプル数よりも長い場合、ゼロ値が読み込み値として出
力されます。もしリクエストされるディレイ時間が、カ
ウンター値以下の場合、実際にメモリーにストアーされ
た値が出力されます。カウンターは”＄ＦＦＦＦ”で停
止します。その後はディレイ時間にかかわらず実際にメ
モリーにストアーされた値が出力されます。これによっ
て、実際にメモリーにゼロを書き込みする事なく、ディ
レイラインを初期化する事ができます。
３５０からも３７９により与えられます。３７８、３７
９の値は加算器（ディレイライン制御手段）３８０で加
算されオフセット値３８１となります。ベース値３７６
とオフセット値３８１は加算器（ディレイライン制御手
段）３８２により加算されます。加算器３８２の出力は
直接テーブルアドレスとして使われ、また、剰余論理回
路（ディレイライン制御手段）３８３に出力されます。
また剰余論理回路３８４はまた”ＤＬＴＯＰ”値を受信
します。剰余論理回路３８３はディレイラインアドレス
３８５を出力します。マルチプレクサー（ディレイライ
ン制御手段）３８６はレジスターファイル３５０の”Ｄ
Ｌ／Ｔ”ビットにより制御され、レジスター３８７にア
ドレス値を出力します。偶数／奇数ワードの切り替えビ
ット３８８はホストにより制御されます。コンフィグレ
ーションレジスターのそれぞれは３つのパート、ベース
オフセット、カウンター、ディレイラインかテーブルか
を示す”ＤＬ／Ｔ”ビットから成ります。ベースオフセ
ットはディレイあるいはテーブルのスタート位置を示し
ます。カウンターは”ＤＬ／Ｔ”ビットによって動作が
違います。”ＤＬ／Ｔ”ビットがテーブルに設定されて
いる時、このカウンターは何の意味も持ちません。ディ
レイに設定されている時、カウンターはディレイライン
の読み込みにおけるゲーティングに用いられます。ディ
レイラインはこのカウンターをゼロにする事で初期さ
れ、その後このカウンターは毎書き込み（毎サンプル）
インクルメントされます。そしてディレイライン読み込
み時に、もしリクエストされるディレイ時間が、このカ
ウンターがリセットされてから実際にストアーされたサ
ンプル数よりも長い場合、ゼロ値が読み込み値として出
力されます。もしリクエストされるディレイ時間が、カ
ウンター値以下の場合、実際にメモリーにストアーされ
た値が出力されます。カウンターは”＄ＦＦＦＦ”で停
止します。その後はディレイ時間にかかわらず実際にメ
モリーにストアーされた値が出力されます。これによっ
て、実際にメモリーにゼロを書き込みする事なく、ディ
レイラインを初期化する事ができます。
【０１０４】ディレイラインでは、書き込みは通常ディ
レイラインの先頭で行われ、読み込みは通常あるサンプ
ル数前で行われます。書き込み動作では、アドレス値は
パーテションベース値、そのディレイラインのオフセッ
ト値、ディクリメントカウンターの出力値より作られま
す。読み込み動作では、インデックスレジスターのディ
レイ値にディクリメントカウンター値、そのディレイラ
インのオフセット値を加算して作られます。通常の動作
時、ＣＰＵはＲＡＭエリアをＭＳＰと競合してアクセス
しなければなりません。ＲＡＭアクセスはＭＳＰの１命
令以上の時間を要するので、ＭＳＰはいつＣＰＵがこれ
らのアクセスを実行する時間があるか判断することがで
きる必要があります。これを実現するため、ＭＳＰは６
命令分のプリフェッチを持ちます。ＣＰＵはＭＳＰレジ
スターマップにある、シングルワードレジスターにおけ
るＲＡＭへのデータのダウンロードを行います。ＣＰＵ
によってどのアドレスに、ダウンロードされたデータが
書き込みあるいは読み込みされるかは、２つのＲＡＭポ
インターによって決まります。１つのポインターはＣＰ
Ｕが直接ＲＡＭをアクセスした時に使われ、１つはＳＩ
ＣがＤＭＡ転送を行う時に使われます。どちらが使われ
いるかは、アクセス開始時の”ＣＰＵＤＭＡＬ”入力ピ
ンの値で決まります。ＲＡＭインターフェースブロック
２０１の主な構成を以下に示す。 ＲＡＭアドレス制御マルチプレクサー ＲＡＭアクセスアドレスラッチ ＲＡＭアクセスデータラッチ ＲＡＳ、ＣＡＳ、ＷＥ発生装置 ＲＡＭコンフィグレーションレジスター ＲＡＭサーキュラー／リニアスプリットレジスター サーキュラーアドレスカウンター ＲＡＭアドレス演算器 ＲＡＭデータ入出力制御
レイラインの先頭で行われ、読み込みは通常あるサンプ
ル数前で行われます。書き込み動作では、アドレス値は
パーテションベース値、そのディレイラインのオフセッ
ト値、ディクリメントカウンターの出力値より作られま
す。読み込み動作では、インデックスレジスターのディ
レイ値にディクリメントカウンター値、そのディレイラ
インのオフセット値を加算して作られます。通常の動作
時、ＣＰＵはＲＡＭエリアをＭＳＰと競合してアクセス
しなければなりません。ＲＡＭアクセスはＭＳＰの１命
令以上の時間を要するので、ＭＳＰはいつＣＰＵがこれ
らのアクセスを実行する時間があるか判断することがで
きる必要があります。これを実現するため、ＭＳＰは６
命令分のプリフェッチを持ちます。ＣＰＵはＭＳＰレジ
スターマップにある、シングルワードレジスターにおけ
るＲＡＭへのデータのダウンロードを行います。ＣＰＵ
によってどのアドレスに、ダウンロードされたデータが
書き込みあるいは読み込みされるかは、２つのＲＡＭポ
インターによって決まります。１つのポインターはＣＰ
Ｕが直接ＲＡＭをアクセスした時に使われ、１つはＳＩ
ＣがＤＭＡ転送を行う時に使われます。どちらが使われ
いるかは、アクセス開始時の”ＣＰＵＤＭＡＬ”入力ピ
ンの値で決まります。ＲＡＭインターフェースブロック
２０１の主な構成を以下に示す。 ＲＡＭアドレス制御マルチプレクサー ＲＡＭアクセスアドレスラッチ ＲＡＭアクセスデータラッチ ＲＡＳ、ＣＡＳ、ＷＥ発生装置 ＲＡＭコンフィグレーションレジスター ＲＡＭサーキュラー／リニアスプリットレジスター サーキュラーアドレスカウンター ＲＡＭアドレス演算器 ＲＡＭデータ入出力制御
【０１０５】Ｇ． 疑似 ランダムノイズ発生装置 疑似ランダムノイズ発生装置２１１は２４ビットデータ
をＸバス２０４、Ｙバス２０５のいずれかに出力しま
す。ノイズ発生装置の出力は、”Ｎｎ＝５＊Ｎｎ− １
＋１”で定義されます。そしてフィルター付ノイズ発生
装置の出力は、”ＦＮｎ＝（Ｎｎ＋Ｎｎ−１）／２”で
定義されます。ノイズレジスターはＭＳＰまたはＣＰＵ
によって読み込み（”ＲＤ＿ＡＣＣＥＳＳ”として示さ
れる）ごとに更新されます。ホストＣＰＵはこのノイズ
発生装置の値をＸバス２０４またはＹバス２０５を介し
て読み込みできます。またＣＰＵはまたノイズ発生装置
を書き込みする事で出力を制御できます。ノイズ発生装
置及びフィルター付ノイズ発生装置はＨＳＡＢデータメ
モリーの先頭にマッピングされます。
をＸバス２０４、Ｙバス２０５のいずれかに出力しま
す。ノイズ発生装置の出力は、”Ｎｎ＝５＊Ｎｎ− １
＋１”で定義されます。そしてフィルター付ノイズ発生
装置の出力は、”ＦＮｎ＝（Ｎｎ＋Ｎｎ−１）／２”で
定義されます。ノイズレジスターはＭＳＰまたはＣＰＵ
によって読み込み（”ＲＤ＿ＡＣＣＥＳＳ”として示さ
れる）ごとに更新されます。ホストＣＰＵはこのノイズ
発生装置の値をＸバス２０４またはＹバス２０５を介し
て読み込みできます。またＣＰＵはまたノイズ発生装置
を書き込みする事で出力を制御できます。ノイズ発生装
置及びフィルター付ノイズ発生装置はＨＳＡＢデータメ
モリーの先頭にマッピングされます。
【０１０６】Ｈ． マイクロコードストレージブロッ
ク、プリフェッチブロック マイクロコードストレージブロック２１３とプリフェッ
チブロック（プリフェッチバッファ）２１４は別々のＩ
／Ｏ付のシングルポートＲＡＭにより構成されていま
す。１ステップ４０ビットで５１２ステップのマイクロ
コードを８０ビット、２５６ワードとして持っていま
す。マイクロコードは現在の実行情報を持ちます。マイ
クロコードはまた、３ワード（６命令）、プリフェッチ
されます。これによって、ＭＳＰはいつ内部バスやＲＡ
ＭアクセスをホストＣＰＵが使用できるかどうかを決め
る事ができます。ＣＰＵは８０ビット長のマイクロコー
ドをダウンロードします。これは５回の１ワード１６ビ
ットの書き込みが必要です。アッセンブルされたワード
の配置はマイクロコードポインターレジスターでの設定
によります。ここには２つのポインターがあります。１
つはＳＩＣがマイクロコードをダウンロードする時のも
ので、１つはＣＰＵがマイクロコードを直接アクセスす
る時のものです。どちらのポインターが使われているか
はアクセススタート時の”ＣＰＵＤＭＡＬ”入力ピンの
状態で決定されます。
ク、プリフェッチブロック マイクロコードストレージブロック２１３とプリフェッ
チブロック（プリフェッチバッファ）２１４は別々のＩ
／Ｏ付のシングルポートＲＡＭにより構成されていま
す。１ステップ４０ビットで５１２ステップのマイクロ
コードを８０ビット、２５６ワードとして持っていま
す。マイクロコードは現在の実行情報を持ちます。マイ
クロコードはまた、３ワード（６命令）、プリフェッチ
されます。これによって、ＭＳＰはいつ内部バスやＲＡ
ＭアクセスをホストＣＰＵが使用できるかどうかを決め
る事ができます。ＣＰＵは８０ビット長のマイクロコー
ドをダウンロードします。これは５回の１ワード１６ビ
ットの書き込みが必要です。アッセンブルされたワード
の配置はマイクロコードポインターレジスターでの設定
によります。ここには２つのポインターがあります。１
つはＳＩＣがマイクロコードをダウンロードする時のも
ので、１つはＣＰＵがマイクロコードを直接アクセスす
る時のものです。どちらのポインターが使われているか
はアクセススタート時の”ＣＰＵＤＭＡＬ”入力ピンの
状態で決定されます。
【０１０７】マイクロコードはＭＳＰが動作中でもＣＰ
Ｕがメモリーブロックをアクセスできるように、２命令
を１ワードとしてストアーされています。これにより、
常に新しいマイクロコードをダウンロードできる、十分
な時間を確保しています。マイクロコードは前方向のみ
のダウンロードが可能です。ＭＳＰではマイクロコード
のダウンロードをＭＳＰが停止時にも動作時にも行うこ
とができます。ＮＯＰスタートとＮＯＰカウントレジス
ターはマイクロコードの１部分を変更する必要があると
き、そしてＭＳＰがマイクロコードの１部分を変更中に
も動作し続ける場合に使用されます。
Ｕがメモリーブロックをアクセスできるように、２命令
を１ワードとしてストアーされています。これにより、
常に新しいマイクロコードをダウンロードできる、十分
な時間を確保しています。マイクロコードは前方向のみ
のダウンロードが可能です。ＭＳＰではマイクロコード
のダウンロードをＭＳＰが停止時にも動作時にも行うこ
とができます。ＮＯＰスタートとＮＯＰカウントレジス
ターはマイクロコードの１部分を変更する必要があると
き、そしてＭＳＰがマイクロコードの１部分を変更中に
も動作し続ける場合に使用されます。
【０１０８】Ｉ． Ｘ、Ｙレジスターストレージブロッ
ク Ｘ、ＹレジスターブロックＸメモリー２０８、Ｙメモリ
ー２０９は２つのスタティックＲＡＭで構成され、ＭＡ
Ｃ２０６、ＡＬＵ２０７に対する高速アクセスを行う内
部データストレージです。Ｘメモリー２０８はＸバス２
０４からのみアクセスでき、Ｙメモリー２０９はＹバス
２０５からのみアクセスできます。それぞれは、２５６
ワード＊２４ビットのサイズです。ＣＰＵ５０はこれら
をアクセスすることができるか、ＭＳＰ内部における命
令の実行状態によっては、１つあるいはそれ以上のウエ
イトステイトが必要になる場合があります。Ｙメモリー
２０９は、Ｙサーキュラー／リニア スプリットポイン
トレジスターによって設定されるポイントで２つの領域
に分割されます。このレジスターはサーキュラーメモリ
ーのワード数０，４，８，１６，３２，６４，１２８，
２５６を決める３ビット値をもちます。メモリーの下側
は、サーキュラーにアドレッシングし、上側は、リニア
にアドレッシングします。毎サンプルにデクリメントす
る８ビットのデクリメントカウンターは全サーキュラー
アドレッシング領域をカバーします。
ク Ｘ、ＹレジスターブロックＸメモリー２０８、Ｙメモリ
ー２０９は２つのスタティックＲＡＭで構成され、ＭＡ
Ｃ２０６、ＡＬＵ２０７に対する高速アクセスを行う内
部データストレージです。Ｘメモリー２０８はＸバス２
０４からのみアクセスでき、Ｙメモリー２０９はＹバス
２０５からのみアクセスできます。それぞれは、２５６
ワード＊２４ビットのサイズです。ＣＰＵ５０はこれら
をアクセスすることができるか、ＭＳＰ内部における命
令の実行状態によっては、１つあるいはそれ以上のウエ
イトステイトが必要になる場合があります。Ｙメモリー
２０９は、Ｙサーキュラー／リニア スプリットポイン
トレジスターによって設定されるポイントで２つの領域
に分割されます。このレジスターはサーキュラーメモリ
ーのワード数０，４，８，１６，３２，６４，１２８，
２５６を決める３ビット値をもちます。メモリーの下側
は、サーキュラーにアドレッシングし、上側は、リニア
にアドレッシングします。毎サンプルにデクリメントす
る８ビットのデクリメントカウンターは全サーキュラー
アドレッシング領域をカバーします。
【０１０９】サーキュラーアドレスはこのデクリメント
カウンターとマイクロコードのアドレス値と、もし間接
アドレッシングモードならばインデックスレジスターの
値によって作られます。リニアアドレスはマイクロコー
ドのアドレス値と、もし間接アドレッシングモードなら
ばインデックスレジスターの値によって作られます。サ
ーキュラーアドレッシングかリニアアドレッシングか
は、マイクロコードのアドレス値によって決定します。
もしマイクロコードのアドレス値がサーキュラー／リニ
アのスプリットポイント以下ならサーキュラーアドレッ
シングに、それ以外はリニアアドレッシングとなりま
す。
カウンターとマイクロコードのアドレス値と、もし間接
アドレッシングモードならばインデックスレジスターの
値によって作られます。リニアアドレスはマイクロコー
ドのアドレス値と、もし間接アドレッシングモードなら
ばインデックスレジスターの値によって作られます。サ
ーキュラーアドレッシングかリニアアドレッシングか
は、マイクロコードのアドレス値によって決定します。
もしマイクロコードのアドレス値がサーキュラー／リニ
アのスプリットポイント以下ならサーキュラーアドレッ
シングに、それ以外はリニアアドレッシングとなりま
す。
【０１１０】Ｊ． テンポラリーレジスター（Ｓ／Ｔ） ２つのテンポラリーレジスター（Ｓ／Ｔレジスター）２
１２があります。それぞれ２４ビット長でデータのテン
ポラリーストレージに使われ、Ｘバス２０４又は、Ｙバ
ス２０５からアクセスできます。またＭＡＣ２０６とＡ
ＬＵ２０７の入力としても使われます。これらのレジス
ターはＴレジスター、Ｓレジスターとして扱われます。
またこれらのテンポラリーレジスターにストアーされた
データはＭＡＣ２０６、ＡＬＵ２０７の出力段にあるコ
ンパレータ２２８にも出力されます。
１２があります。それぞれ２４ビット長でデータのテン
ポラリーストレージに使われ、Ｘバス２０４又は、Ｙバ
ス２０５からアクセスできます。またＭＡＣ２０６とＡ
ＬＵ２０７の入力としても使われます。これらのレジス
ターはＴレジスター、Ｓレジスターとして扱われます。
またこれらのテンポラリーレジスターにストアーされた
データはＭＡＣ２０６、ＡＬＵ２０７の出力段にあるコ
ンパレータ２２８にも出力されます。
【０１１１】Ｋ． ２４ビット＊２４ビット乗算器、５
６ビットアキュムレーター ＭＡＣ２０６はＭＳＰの中で最もタイミングが厳しい部
分です。乗算器のスピードが最小命令時間を決定しま
す。乗算とアキュムレートが最悪の条件下で８０ｎｓ以
下で実行できれば２５ＭＩＰｓが満足できます。このブ
ロックは２４ビット＊２４ビット高速固定小数点乗算器
で構成されています。 ”ｆｉｎａｌ ｐａｒｔｉａｌ
−ｐｒｏｄｕｃｔ ａｄｄｅｒ”が５６ビットアキュム
レーターとマージします。乗算器は符号付（２の補数）
の乗算、及び倍精度乗算のためのビットシフトを実行し
ます。さらに、プログラマブルでＹ入力の符号反転演算
も可能です。Ｘ入力、Ｙ入力は次に示す、Ｘ、Ｙバスラ
ッチとマルチプレクサーからデータが転送されます。
６ビットアキュムレーター ＭＡＣ２０６はＭＳＰの中で最もタイミングが厳しい部
分です。乗算器のスピードが最小命令時間を決定しま
す。乗算とアキュムレートが最悪の条件下で８０ｎｓ以
下で実行できれば２５ＭＩＰｓが満足できます。このブ
ロックは２４ビット＊２４ビット高速固定小数点乗算器
で構成されています。 ”ｆｉｎａｌ ｐａｒｔｉａｌ
−ｐｒｏｄｕｃｔ ａｄｄｅｒ”が５６ビットアキュム
レーターとマージします。乗算器は符号付（２の補数）
の乗算、及び倍精度乗算のためのビットシフトを実行し
ます。さらに、プログラマブルでＹ入力の符号反転演算
も可能です。Ｘ入力、Ｙ入力は次に示す、Ｘ、Ｙバスラ
ッチとマルチプレクサーからデータが転送されます。
【０１１２】ＭＡＣ２０６への入力は、乗算サイクルが
２命令かかるため、正しい結果がアクセスされる事を保
証するためにラッチされます。ＭＡＣ２０６の出力は５
６ビット長で出力されますが、ラウンドされた２４ビッ
トだけがＸ、Ｙバス２０５に書き込みできます。アキュ
ムレーターはコンディショナルインターフェイスとステ
ータスレジスターに対してフラグを発生します。また２
４ビットのラウンドされた演算結果は、コンパレータ２
２８へ供給されます。５６ビットアキュムレーターの一
方の入力はゼロ値、現在アキュムレートされているラッ
チされている値、または倍精度演算用に２３ビットにシ
フトされたデータのいずれかを選択します。マイクロコ
ードと乗算器は符号無し又はミックスモードの乗算をサ
ポートしていないので倍精度データの下位側のデータ
（ＬＳＷ）のＭＳＢは常にゼロとなります。 よって、
ＭＳＰの倍精度演算は実際には、２４ビット＊４７ビッ
トまたは、４７ビット＊４７ビットとなります。ＭＡＣ
２０６は１回のＸ、Ｙバス２０５それぞれのレジスター
アクセスを含み、２命令サイクル（２＊４０ｎｓ）で実
行されます。ＭＡＣ２０６は次に示すオペレーションを
実行します。 ＮＯＰ ｎｏ−ｏｐｅｒａｔｉｏｎ ＳＭＰＹ 符号付乗算 ＳＭＰＹＭＩＮＵＳ 符号付乗算、Ｙ入力符号反転 ＳＭＡＣ 符号付乗算／アキュムレート ＳＭＡＣＭＩＮＵＳ 符号付乗算／アキュムレート、Ｙ入力 符号反転 ＳＭＡＣＳＨＩＦＴ２３ 符号付乗算／アキュムレート、倍精度 ＳＭＡＣＭＩＮＵＳＳＨＩＦＴ２３ 符号付乗算／アキュムレート、Ｙ入力 符号反転乗算器、アキュムレ ーターの主な構成 を以下に示す。 ２４ビット＊２４ビット＝４８ビット、符号付パーシャ
ルプロダクト乗算器。５６ビットアキュムレーター（乗
算器とマージ）。出力マルチプレクサー及び書き込みラ
ッチ。
２命令かかるため、正しい結果がアクセスされる事を保
証するためにラッチされます。ＭＡＣ２０６の出力は５
６ビット長で出力されますが、ラウンドされた２４ビッ
トだけがＸ、Ｙバス２０５に書き込みできます。アキュ
ムレーターはコンディショナルインターフェイスとステ
ータスレジスターに対してフラグを発生します。また２
４ビットのラウンドされた演算結果は、コンパレータ２
２８へ供給されます。５６ビットアキュムレーターの一
方の入力はゼロ値、現在アキュムレートされているラッ
チされている値、または倍精度演算用に２３ビットにシ
フトされたデータのいずれかを選択します。マイクロコ
ードと乗算器は符号無し又はミックスモードの乗算をサ
ポートしていないので倍精度データの下位側のデータ
（ＬＳＷ）のＭＳＢは常にゼロとなります。 よって、
ＭＳＰの倍精度演算は実際には、２４ビット＊４７ビッ
トまたは、４７ビット＊４７ビットとなります。ＭＡＣ
２０６は１回のＸ、Ｙバス２０５それぞれのレジスター
アクセスを含み、２命令サイクル（２＊４０ｎｓ）で実
行されます。ＭＡＣ２０６は次に示すオペレーションを
実行します。 ＮＯＰ ｎｏ−ｏｐｅｒａｔｉｏｎ ＳＭＰＹ 符号付乗算 ＳＭＰＹＭＩＮＵＳ 符号付乗算、Ｙ入力符号反転 ＳＭＡＣ 符号付乗算／アキュムレート ＳＭＡＣＭＩＮＵＳ 符号付乗算／アキュムレート、Ｙ入力 符号反転 ＳＭＡＣＳＨＩＦＴ２３ 符号付乗算／アキュムレート、倍精度 ＳＭＡＣＭＩＮＵＳＳＨＩＦＴ２３ 符号付乗算／アキュムレート、Ｙ入力 符号反転乗算器、アキュムレ ーターの主な構成 を以下に示す。 ２４ビット＊２４ビット＝４８ビット、符号付パーシャ
ルプロダクト乗算器。５６ビットアキュムレーター（乗
算器とマージ）。出力マルチプレクサー及び書き込みラ
ッチ。
【０１１３】Ｌ． ２４ビットＡＬＵ ＡＬＵブロック２０７は特殊な算術論理演算器（Ａｒｉ
ｔｈｍｅｔｉｃ−Ｌｏｇｉｃ−Ｕｎｉｔ）の機能を持ち
ます。４０ｎｓで実行され、Ｘ、Ｙレジスター両方への
書き込みが可能です。ＡＬＵ２０７の２つの入力はそれ
ぞれ別々のマルチプレクサーから入力されます。ＡＬＵ
２０７はコンディショナルインターフェイスとステータ
スレジスターに対してフラグを発生します。ＡＬＵ２０
７の出力はコンパレータ２２８及びＸ、Ｙバス書き込み
ラッチに供給されます。アキュムレーターの値が例え
ば、全演算結果や位相加算値の少数点以下の値など２つ
のパートに分かれた値を発生するのに使われるかもしれ
ないので、ここには２つのラッチがあります。
ｔｈｍｅｔｉｃ−Ｌｏｇｉｃ−Ｕｎｉｔ）の機能を持ち
ます。４０ｎｓで実行され、Ｘ、Ｙレジスター両方への
書き込みが可能です。ＡＬＵ２０７の２つの入力はそれ
ぞれ別々のマルチプレクサーから入力されます。ＡＬＵ
２０７はコンディショナルインターフェイスとステータ
スレジスターに対してフラグを発生します。ＡＬＵ２０
７の出力はコンパレータ２２８及びＸ、Ｙバス書き込み
ラッチに供給されます。アキュムレーターの値が例え
ば、全演算結果や位相加算値の少数点以下の値など２つ
のパートに分かれた値を発生するのに使われるかもしれ
ないので、ここには２つのラッチがあります。
【０１１４】ＡＬＵ２０７のオペレーションは、Ｘバス
２０４、Ｙバス２０５それぞれのレジスターを１回アク
セスを含め、４０ｎｓを要し、１命令で実行されます。
ＡＬＵ２０７は次に示すオペレーションを実行します。 ＮＯＰ ｎｏ ｏｐｅｒａｔｉｏｎ ＳＡＤＤ 符号付加算 ＵＡＤＤ 符号無し加算 ＳＳＵＢ 符号付減算（Ｘ−Ｙ） ＵＳＵＢ 符号無し減算（Ｘ−Ｙ） ＳＡＤＤＡＢＳ 符号付加算（Ｘ＋｜Ｙ｜） ＳＳＵＢＡＢＳ 符号付減算（Ｘ−｜Ｙ｜） ＮＥＧＡＴＥ 否定値（２の補数） ＡＢＳ 絶対値 ＳＩＧＮ 符号検出 ＥＮＶＥＬＯＰ エンベロープ値、増減値、目
的値、セグメントテーブル制御など ＯＳＣＩＬＬＡＴＯＲ１ 位相角、補間定数演算 ＯＳＣＩＬＬＡＴＯＲ２ 位相角、補間定数演算 ＨＡＭＭＥＲ 位相角、補間定数演算 ＳＡＭＰＬＥ 位相角演算、ループ制御（整
数１６ビット、小数点以下１６ビット） ＳＡＭＰＬＥ１ 位相角演算、ループ制御小数
点以下（２４ビット） ＳＡＭＰＬＥ２ 位相角演算、ループ制御（整
数２４ビット） ＩＮＴＥＲＰＯＬＡＴＥ １−Ｘ ＣＯＰＹ オペランドソースをアキュム
レーターＸ、Ｙにコピー ＡＳＲ１ 算術右１ビットシフト ＡＳＬ１ 算術左１ビットシフト ＡＳＲ４ 算術右４ビットシフト ＡＳＬ４ 算術左４ビットシフト ＤＩＴＨＥＲ ＤＡＣへの出力用、ＬＳＢの
乱数処理 ＯＮＥＭＩＮＵＳＡＢＳ １−｜Ｘ｜ ＬＩＭＩＴＰＯＳＩＴＩＶＥ 半波整流
２０４、Ｙバス２０５それぞれのレジスターを１回アク
セスを含め、４０ｎｓを要し、１命令で実行されます。
ＡＬＵ２０７は次に示すオペレーションを実行します。 ＮＯＰ ｎｏ ｏｐｅｒａｔｉｏｎ ＳＡＤＤ 符号付加算 ＵＡＤＤ 符号無し加算 ＳＳＵＢ 符号付減算（Ｘ−Ｙ） ＵＳＵＢ 符号無し減算（Ｘ−Ｙ） ＳＡＤＤＡＢＳ 符号付加算（Ｘ＋｜Ｙ｜） ＳＳＵＢＡＢＳ 符号付減算（Ｘ−｜Ｙ｜） ＮＥＧＡＴＥ 否定値（２の補数） ＡＢＳ 絶対値 ＳＩＧＮ 符号検出 ＥＮＶＥＬＯＰ エンベロープ値、増減値、目
的値、セグメントテーブル制御など ＯＳＣＩＬＬＡＴＯＲ１ 位相角、補間定数演算 ＯＳＣＩＬＬＡＴＯＲ２ 位相角、補間定数演算 ＨＡＭＭＥＲ 位相角、補間定数演算 ＳＡＭＰＬＥ 位相角演算、ループ制御（整
数１６ビット、小数点以下１６ビット） ＳＡＭＰＬＥ１ 位相角演算、ループ制御小数
点以下（２４ビット） ＳＡＭＰＬＥ２ 位相角演算、ループ制御（整
数２４ビット） ＩＮＴＥＲＰＯＬＡＴＥ １−Ｘ ＣＯＰＹ オペランドソースをアキュム
レーターＸ、Ｙにコピー ＡＳＲ１ 算術右１ビットシフト ＡＳＬ１ 算術左１ビットシフト ＡＳＲ４ 算術右４ビットシフト ＡＳＬ４ 算術左４ビットシフト ＤＩＴＨＥＲ ＤＡＣへの出力用、ＬＳＢの
乱数処理 ＯＮＥＭＩＮＵＳＡＢＳ １−｜Ｘ｜ ＬＩＭＩＴＰＯＳＩＴＩＶＥ 半波整流
【０１１５】Ｍ． スペシャルデコード命令（特殊命
令） 特殊命令は１命令、４０ｎｓサイクルで実行されます。
特殊命令サイクル実行中はＸ、Ｙバス２０５へのレジス
ターアクセスはできません。特殊命令には、次に示すオ
ペレーションがあります。 ＩＮＴ ＃，＜ｃｏｎｄｉｔｉｏｎ＞ もし＜ｃ
ｏｎｄｉｔｉｏｎ＞が真なら、ビット＃でＣＰＵに割り
込みをかける。 ＳＥＴ ＦＬＡＧ，＜ｃｏｎｄｉｔｉｏｎ＞ もし＜ｃ
ｏｎｄｉｔｉｏｎ＞が真なら、コンディションフラグを
設定する。 ＬＥＤ，＜ｃｏｎｄｉｔｉｏｎ＞ もし＜ｃ
ｏｎｄｉｔｉｏｎ＞が真なら、ＬＥＤをＯＮする。
令） 特殊命令は１命令、４０ｎｓサイクルで実行されます。
特殊命令サイクル実行中はＸ、Ｙバス２０５へのレジス
ターアクセスはできません。特殊命令には、次に示すオ
ペレーションがあります。 ＩＮＴ ＃，＜ｃｏｎｄｉｔｉｏｎ＞ もし＜ｃ
ｏｎｄｉｔｉｏｎ＞が真なら、ビット＃でＣＰＵに割り
込みをかける。 ＳＥＴ ＦＬＡＧ，＜ｃｏｎｄｉｔｉｏｎ＞ もし＜ｃ
ｏｎｄｉｔｉｏｎ＞が真なら、コンディションフラグを
設定する。 ＬＥＤ，＜ｃｏｎｄｉｔｉｏｎ＞ もし＜ｃ
ｏｎｄｉｔｉｏｎ＞が真なら、ＬＥＤをＯＮする。
【０１１６】Ｎ． コンペアブロック コンペアブロック２２８はＡＬＵ２０７やＭＡＣ２０６
の出力がある条件に一致した事を認識します。これに
は”テンポラリーレジスターＴ、Ｓ未満”、”テンポラ
リーレジスターＴ、Ｓ以上”、”テンポラリーレジスタ
ーＴ、Ｓで指定した範囲内でゼロに等しい”場合があり
ます。
の出力がある条件に一致した事を認識します。これに
は”テンポラリーレジスターＴ、Ｓ未満”、”テンポラ
リーレジスターＴ、Ｓ以上”、”テンポラリーレジスタ
ーＴ、Ｓで指定した範囲内でゼロに等しい”場合があり
ます。
【０１１７】Ｏ． ラウンダー ラウンダー（丸め器）２２７はＭＡＣ２０６の５６ビッ
トデータ出力を２４ビットのＭＳＰワードサイズへのデ
ータ丸めを”コンパージェントラウンデイング（ｃｏｎ
ｖｅｒｇｅｎｔ ｒｏｕｎｄｉｎｇ）”の方法でおこな
っている。また、ＭＡＣ２０６のデータ範囲のリミット
動作も同時に行っています。コンバージェントラウンデ
イングの方法はスタンダードラウンディングのバリエー
ションです。スタンダードラウンデイングは定数”０ｘ
８０００００”をＭＡＣ２０６の５６ビットの演算結果
に加算することで構成されます。２の補数のデータを使
っている場合は、この方法は丸め誤差にプラスのバイア
スをもたらします。
トデータ出力を２４ビットのＭＳＰワードサイズへのデ
ータ丸めを”コンパージェントラウンデイング（ｃｏｎ
ｖｅｒｇｅｎｔ ｒｏｕｎｄｉｎｇ）”の方法でおこな
っている。また、ＭＡＣ２０６のデータ範囲のリミット
動作も同時に行っています。コンバージェントラウンデ
イングの方法はスタンダードラウンディングのバリエー
ションです。スタンダードラウンデイングは定数”０ｘ
８０００００”をＭＡＣ２０６の５６ビットの演算結果
に加算することで構成されます。２の補数のデータを使
っている場合は、この方法は丸め誤差にプラスのバイア
スをもたらします。
【０１１８】コンバージェントラウンデイングはこのバ
イアスを除去するタイプのものです。コンバージェント
ラウンデイングでは最初、スタンダードラウンデイング
を実行し、次にその結果のビット０−２３がゼロかどう
かをテストします。そして、もしビット０−２３がゼロ
ならば、ビット２４をクリアーします。ＭＡＣ２０６の
出力が正確に２つの値の中間値の場合０．５の場合、半
分の場合切り上げられ、残りの場合切り捨てられます。
このようにして、丸め誤差の平均値はゼロとなります。
イアスを除去するタイプのものです。コンバージェント
ラウンデイングでは最初、スタンダードラウンデイング
を実行し、次にその結果のビット０−２３がゼロかどう
かをテストします。そして、もしビット０−２３がゼロ
ならば、ビット２４をクリアーします。ＭＡＣ２０６の
出力が正確に２つの値の中間値の場合０．５の場合、半
分の場合切り上げられ、残りの場合切り捨てられます。
このようにして、丸め誤差の平均値はゼロとなります。
【０１１９】Ｐ． インデックスレジスター ＭＳＰには４つの主なデータストレージに対する間接ア
ドレッシングをサポートするための、インデックスレジ
スター２１０があります。このインデックスレジスター
２１０へは、Ｘ、Ｙバスのどちらかによって書き込みで
き、またホストからは読み込み、書き込みが可能です。
インデックスレジスター２１０は２４ビット長で自動的
にインクルメントすることができます。
ドレッシングをサポートするための、インデックスレジ
スター２１０があります。このインデックスレジスター
２１０へは、Ｘ、Ｙバスのどちらかによって書き込みで
き、またホストからは読み込み、書き込みが可能です。
インデックスレジスター２１０は２４ビット長で自動的
にインクルメントすることができます。
【０１２０】Ｑ． インプットレジスター Ｘ、Ｙバス２０５のデータをＡＬＵ２０７やＭＡＣ２０
６の入力データとして使うための２つのレジスター２１
６，２１７です。
６の入力データとして使うための２つのレジスター２１
６，２１７です。
【０１２１】Ｒ． インプットシフター／リミッター ＡＬＵ２０７、ＭＡＣ２０６のＸ、Ｙ入力オペランド
を、シフト／リミットするための、４つのシフター／リ
ミッター２１８，２１９，２４０，２４１があります。
ＭＡＣ２０６、ＡＬＵ２０７のＸあるいはＹ入力レジス
ターのデータは実行中のマイクロコードに従って、シフ
ト／リミットされます。符号付データに対して、シフタ
ーは算術シフトを行います。そして、符号無しデータに
対して、論理シフトを行います。符号付データか符号無
しデータかによって、リミット値もまた、違ってきま
す。
を、シフト／リミットするための、４つのシフター／リ
ミッター２１８，２１９，２４０，２４１があります。
ＭＡＣ２０６、ＡＬＵ２０７のＸあるいはＹ入力レジス
ターのデータは実行中のマイクロコードに従って、シフ
ト／リミットされます。符号付データに対して、シフタ
ーは算術シフトを行います。そして、符号無しデータに
対して、論理シフトを行います。符号付データか符号無
しデータかによって、リミット値もまた、違ってきま
す。
【０１２２】Ｓ． インプットマルチプレクサー ＡＬＵ２０７、ＭＡＣ２０６のＸ、Ｙ入力それぞれにマ
ルチプレクサー２２０，２２１があります。 これら
は、ＭＡＣ２０６、ＡＬＵ２０７、Ｔ、Ｓ、Ｘ入力レジ
スターからＸ入力をセレクト、ＭＡＣ２０６、ＡＬＵ２
０７、Ｔ、Ｓ、Ｙ入力レジスターからＹ入力をセレクト
します。Ｘ入力レジスター、Ｙ入力レジスターからのデ
ータはマイクロコードに従って、シフト、またはリミッ
トされます。
ルチプレクサー２２０，２２１があります。 これら
は、ＭＡＣ２０６、ＡＬＵ２０７、Ｔ、Ｓ、Ｘ入力レジ
スターからＸ入力をセレクト、ＭＡＣ２０６、ＡＬＵ２
０７、Ｔ、Ｓ、Ｙ入力レジスターからＹ入力をセレクト
します。Ｘ入力レジスター、Ｙ入力レジスターからのデ
ータはマイクロコードに従って、シフト、またはリミッ
トされます。
【０１２３】Ｔ． ＭＳＰレジスターの説明 ここでは、ＭＳＰホストＣＰＵインターフェース２００
におけるレジスターの定義についての述べます。内部デ
ータ空間、ステータスレジスター、コンフィグレーショ
ンレジスター、ＲＡＭ、マイクロコードポート、ポイン
ター等を含みます。
におけるレジスターの定義についての述べます。内部デ
ータ空間、ステータスレジスター、コンフィグレーショ
ンレジスター、ＲＡＭ、マイクロコードポート、ポイン
ター等を含みます。
【０１２４】１． Ｘ、Ｙレジスター Ｘ、Ｙレジスター領域２０８，２０９はレジスターマッ
プの先頭にあります。これらは、ＭＳＰの内部ポインタ
ーに関係なく直接マッピングされ、またアクセスされま
す。これらのレジスターは内部のＸ、Ｙバスを介してア
クセスされ、そしてアクセスが完了する前は、ＣＰＵに
対してウエイトステイトが発生する場合があります。ウ
エイトステートは連続するワードの２つ目のワードの読
み込み時、１つ目のワードの書き込み時にはインサート
されません。Ｘ、Ｙレジスター領域のデータは全て２４
ビット長です。そして１６ビットのホストＣＰＵインタ
ーフェイス２００に対しては２つの１６ビットワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。それぞれのバンクは２４ビッ
ト、２５６ワードで、２バンクトータルで２０４８バイ
トのアドレス空間をしめます。
プの先頭にあります。これらは、ＭＳＰの内部ポインタ
ーに関係なく直接マッピングされ、またアクセスされま
す。これらのレジスターは内部のＸ、Ｙバスを介してア
クセスされ、そしてアクセスが完了する前は、ＣＰＵに
対してウエイトステイトが発生する場合があります。ウ
エイトステートは連続するワードの２つ目のワードの読
み込み時、１つ目のワードの書き込み時にはインサート
されません。Ｘ、Ｙレジスター領域のデータは全て２４
ビット長です。そして１６ビットのホストＣＰＵインタ
ーフェイス２００に対しては２つの１６ビットワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。それぞれのバンクは２４ビッ
ト、２５６ワードで、２バンクトータルで２０４８バイ
トのアドレス空間をしめます。
【０１２５】２． ＨＳＡＢデータ、マップレジスター ＨＳＡＢインターフェイス２０２にあるこれらのレジス
ターはＭＳＰの隣り合ったアドレス空間にあります。Ｈ
ＳＡＢデータメモリーが小さい方のアドレスエリアにあ
ります。このメモリーは６４ワード＊２４ビットです。
これらのレジスターは内部のＸ、Ｙバスを介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウエイトステイトが発生する場合があります。ウエイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。この領域のデータは全て２４ビット長です。そ
して１６ビットのホストＣＰＵインターフェースに対し
ては２つの１６ビットワードとして扱われます。”ＢＩ
ＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワ
ードのＬＳＢがＭＳＰワードのＬＳＢとなります。”Ｂ
ＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスの
ワードのＬＳＢがＭＳＰワードのＬＳＢとなります。２
４ビット、６４ワードで、トータルで２５６バイトのア
ドレス空間をしめます。ＨＳＡＢデータＲＡＭはＣＰＵ
によって読み込み、書き込み可能です。
ターはＭＳＰの隣り合ったアドレス空間にあります。Ｈ
ＳＡＢデータメモリーが小さい方のアドレスエリアにあ
ります。このメモリーは６４ワード＊２４ビットです。
これらのレジスターは内部のＸ、Ｙバスを介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウエイトステイトが発生する場合があります。ウエイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。この領域のデータは全て２４ビット長です。そ
して１６ビットのホストＣＰＵインターフェースに対し
ては２つの１６ビットワードとして扱われます。”ＢＩ
ＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワ
ードのＬＳＢがＭＳＰワードのＬＳＢとなります。”Ｂ
ＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスの
ワードのＬＳＢがＭＳＰワードのＬＳＢとなります。２
４ビット、６４ワードで、トータルで２５６バイトのア
ドレス空間をしめます。ＨＳＡＢデータＲＡＭはＣＰＵ
によって読み込み、書き込み可能です。
【０１２６】このブロックの２つ目のパートは、ＨＳＡ
Ｂマップレジスターです。それぞれの１６ビットレジス
ターはＨＳＡＢ、２チャネル分のコンフィグレーション
ビットを持ちます。１チャネルに対して８ビットありま
す。イネーブルビット、ディレクションビット、そして
Ｉ／ＯチャネルがＨＳＡＢデータＲＡＭの６４ワードの
どれにマッピングするかを示すための、６ビットのアド
レスビットがあります。イネーブルビットが「１」に設
定されている場合、そのＭＳＰがそのチャネルを使用す
る事を示します。イネーブルビットが「０」に設定され
ている場合、そのＭＳＰがそのチャネルを使用しないこ
とを示します。そして、他のビットの設定は無効となり
ます。
Ｂマップレジスターです。それぞれの１６ビットレジス
ターはＨＳＡＢ、２チャネル分のコンフィグレーション
ビットを持ちます。１チャネルに対して８ビットありま
す。イネーブルビット、ディレクションビット、そして
Ｉ／ＯチャネルがＨＳＡＢデータＲＡＭの６４ワードの
どれにマッピングするかを示すための、６ビットのアド
レスビットがあります。イネーブルビットが「１」に設
定されている場合、そのＭＳＰがそのチャネルを使用す
る事を示します。イネーブルビットが「０」に設定され
ている場合、そのＭＳＰがそのチャネルを使用しないこ
とを示します。そして、他のビットの設定は無効となり
ます。
【０１２７】ディレクションビットが「０」に設定され
ている場合、そのＭＳＰがこのチャネルでデータを受信
する事を示します。ディレクションビットが「１」に設
定されている場合、そのＭＳＰがこのチャネルでデータ
を送信する事を示します。１６ビット、６４ワードで、
トータルで１２８バイトのＣＰＵアドレス空間をしめま
す。ＨＳＡＢ制御装置は、ＭＳＰ動作中にこのマップレ
ジスターをアクセスすることになるので、アクセスが完
了するまでにＣＰＵに対してウエイトステイトを発生す
る場合があります。ＨＳＡＢマップレジスターは全てＣ
ＰＵにより読み込み、書き込み可能です。
ている場合、そのＭＳＰがこのチャネルでデータを受信
する事を示します。ディレクションビットが「１」に設
定されている場合、そのＭＳＰがこのチャネルでデータ
を送信する事を示します。１６ビット、６４ワードで、
トータルで１２８バイトのＣＰＵアドレス空間をしめま
す。ＨＳＡＢ制御装置は、ＭＳＰ動作中にこのマップレ
ジスターをアクセスすることになるので、アクセスが完
了するまでにＣＰＵに対してウエイトステイトを発生す
る場合があります。ＨＳＡＢマップレジスターは全てＣ
ＰＵにより読み込み、書き込み可能です。
【０１２８】３． ディレイライン／テーブル ポジシ
ョンレジスター これらのレジスターによって、ＭＳＰはフレキシブルに
テーブル、ディレイラインを構成することが可能です。
ＭＳＰはディレイラインとテーブルのあらゆる組み合わ
せを６４個までサポートします。これらのレジスターに
は２つのエリアがあります。１つはテーブル／ディレイ
ラインのベースオフセット値と、テーブルがディレイラ
インかを設定するエリアです。もう１つはディレイライ
ンのサンプル数をカウントするエリアです。これらのレ
ジスターはウエイトステイトを発生しません。最初のエ
リアにあるディレイラインオフセット値は２４ビット、
６４ワードで構成されます。そして１６ビットのホスト
ＣＰＵインターフェースに対しては２つの１６ビットワ
ードとして扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の
場合、大きい方のアドレスのワードのＬＳＢがＭＳＰワ
ードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”
の場合、小さい方のアドレスのワードのＬＳＢがＭＳＰ
ワードのＬＳＢとなります。ＭＳＷのビット８で、ＭＳ
Ｐ ＲＡＭアドレス演算の単位がディレイライン（１の
場合）又は、テーブル（０の場合）かを設定します。設
定がディレイラインの時、ディレイラインの書き込み位
置であるディレイメモリーの先頭からのオフセット値と
なります。設定がテーブルの時、テーブルのスタートア
ドレスであるＲＡＭの分割値からのオフセット値となり
ます。このエリアは２５（２４＋１）ビット、６４ワー
ドで、トータルで２５６バイトのアドレス空間をしめま
す。
ョンレジスター これらのレジスターによって、ＭＳＰはフレキシブルに
テーブル、ディレイラインを構成することが可能です。
ＭＳＰはディレイラインとテーブルのあらゆる組み合わ
せを６４個までサポートします。これらのレジスターに
は２つのエリアがあります。１つはテーブル／ディレイ
ラインのベースオフセット値と、テーブルがディレイラ
インかを設定するエリアです。もう１つはディレイライ
ンのサンプル数をカウントするエリアです。これらのレ
ジスターはウエイトステイトを発生しません。最初のエ
リアにあるディレイラインオフセット値は２４ビット、
６４ワードで構成されます。そして１６ビットのホスト
ＣＰＵインターフェースに対しては２つの１６ビットワ
ードとして扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の
場合、大きい方のアドレスのワードのＬＳＢがＭＳＰワ
ードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”
の場合、小さい方のアドレスのワードのＬＳＢがＭＳＰ
ワードのＬＳＢとなります。ＭＳＷのビット８で、ＭＳ
Ｐ ＲＡＭアドレス演算の単位がディレイライン（１の
場合）又は、テーブル（０の場合）かを設定します。設
定がディレイラインの時、ディレイラインの書き込み位
置であるディレイメモリーの先頭からのオフセット値と
なります。設定がテーブルの時、テーブルのスタートア
ドレスであるＲＡＭの分割値からのオフセット値となり
ます。このエリアは２５（２４＋１）ビット、６４ワー
ドで、トータルで２５６バイトのアドレス空間をしめま
す。
【０１２９】２つ目のエリアは、１６ビット、６４のレ
ジスターからなります。ディレイラインとして設定され
ている場合、このレジスターの値は、ＣＰＵによってレ
ジスターがゼロに設定されてから、書き込みされたデー
タの数を示します。これにより、実際にＲＡＭにクリア
ーのための書き込みを行うことなく、ディレイラインの
クリアーを行うことができます。】 カウンターはディ
レイラインの書き込み動作によってインクルメントされ
ます。ディレイラインの読み込みの間、リクエストされ
るディレイをこのカウンター値と比較して、ＲＡＭにス
トアーされているデータを出力するか、あるいはゼロを
出力するかを決定します。このカウンターは”ＦＦＦ
Ｆ”で止まります。よって、６４Ｋ以上のディレイに対
するカウントは行われません。テーブルとして設定され
ている場合、このカウンターは使われません。これらの
レジスターはＣＰＵに対してウエイトステイトは発生し
ません。またこれらのレジスターは全てＣＰＵにより読
み込み、書き込み可能です。
ジスターからなります。ディレイラインとして設定され
ている場合、このレジスターの値は、ＣＰＵによってレ
ジスターがゼロに設定されてから、書き込みされたデー
タの数を示します。これにより、実際にＲＡＭにクリア
ーのための書き込みを行うことなく、ディレイラインの
クリアーを行うことができます。】 カウンターはディ
レイラインの書き込み動作によってインクルメントされ
ます。ディレイラインの読み込みの間、リクエストされ
るディレイをこのカウンター値と比較して、ＲＡＭにス
トアーされているデータを出力するか、あるいはゼロを
出力するかを決定します。このカウンターは”ＦＦＦ
Ｆ”で止まります。よって、６４Ｋ以上のディレイに対
するカウントは行われません。テーブルとして設定され
ている場合、このカウンターは使われません。これらの
レジスターはＣＰＵに対してウエイトステイトは発生し
ません。またこれらのレジスターは全てＣＰＵにより読
み込み、書き込み可能です。
【０１３０】４． ＭＳＰファンクショナルレジスター これらのレジスターはＭＳＰの構成、動作、状態を制御
します。このグループのレジスターのいくつかは、ウエ
イトステイトを発生しません。また、あるものは書き込
みできず、あるものは読み込みできません。それぞれの
レジスターの簡単な説明を次に示します。 ａ． ＲＡＭデータポート これは、ＣＰＵがＭＳＰのＲＡＭエリアにアクセスする
時に使うレジスターです。前のＲＡＭインターフェイス
ブロックで示した様に、このポートに対する最初の読み
込み、２番目の書き込み時にそのオペラーションが終了
するまでウエイトステイトが発生します。このシングル
アドレスのレジスターは、実際には２つのレジスター
で、アクセススタート時の”ＣＰＵＤＭＡＬ”信号の状
態に従ってアクセスされます。このポートを介してメモ
リーにアクセスするために、ＤＭＡまたはＣＰＵ ＲＡ
Ｍスタートアドレスレジスターに、スタートアドレスを
プログラムする必要があります。
します。このグループのレジスターのいくつかは、ウエ
イトステイトを発生しません。また、あるものは書き込
みできず、あるものは読み込みできません。それぞれの
レジスターの簡単な説明を次に示します。 ａ． ＲＡＭデータポート これは、ＣＰＵがＭＳＰのＲＡＭエリアにアクセスする
時に使うレジスターです。前のＲＡＭインターフェイス
ブロックで示した様に、このポートに対する最初の読み
込み、２番目の書き込み時にそのオペラーションが終了
するまでウエイトステイトが発生します。このシングル
アドレスのレジスターは、実際には２つのレジスター
で、アクセススタート時の”ＣＰＵＤＭＡＬ”信号の状
態に従ってアクセスされます。このポートを介してメモ
リーにアクセスするために、ＤＭＡまたはＣＰＵ ＲＡ
Ｍスタートアドレスレジスターに、スタートアドレスを
プログラムする必要があります。
【０１３１】ｂ． マイクロコードデータポート このレジスターはマイクロコードのダウンロードに使わ
れます。マイクロコードプリフェッチコントローラー
は、ＭＳＰが動作中にもマイクロコードＲＡＭをアクセ
スする必要があるので、アクセスが完了するまでＣＰＵ
に対してウエイトステイトを発生する場合があります。
このシングルアドレスのレジスターは、実際には２つの
レジスターで、アクセススタート時の”ＣＰＵＤＭＡ
Ｌ”信号の状態に従ってアクセスされます。それぞれの
マイクロコードワードは、５回のワードアクセスを必要
とします。このポートを介してのマイクロコードのダウ
ンロードを行うためにＤＭＡまたはＣＰＵマイクロコー
ドスタートアドレスレジスターに必要なスタートアドレ
スをプログラムする必要があります。
れます。マイクロコードプリフェッチコントローラー
は、ＭＳＰが動作中にもマイクロコードＲＡＭをアクセ
スする必要があるので、アクセスが完了するまでＣＰＵ
に対してウエイトステイトを発生する場合があります。
このシングルアドレスのレジスターは、実際には２つの
レジスターで、アクセススタート時の”ＣＰＵＤＭＡ
Ｌ”信号の状態に従ってアクセスされます。それぞれの
マイクロコードワードは、５回のワードアクセスを必要
とします。このポートを介してのマイクロコードのダウ
ンロードを行うためにＤＭＡまたはＣＰＵマイクロコー
ドスタートアドレスレジスターに必要なスタートアドレ
スをプログラムする必要があります。
【０１３２】ｃ． ＲＡＭスタートポインターＤＭＡ このレジスターはＭＳＰ ＲＡＭへのＤＭＡアクセスの
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターはＤＭＡアクセスのみに影響し、ＣＰＵ
へのウエイトステイトは発生しません。
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターはＤＭＡアクセスのみに影響し、ＣＰＵ
へのウエイトステイトは発生しません。
【０１３３】ｄ． ＲＡＭスタートポインターＣＰＵ このレジスターはＭＳＰ ＲＡＭへのＣＰＵアクセスの
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターは直接ＣＰＵアクセスのみに影響し、Ｃ
ＰＵへのウエイトステイトは発生しません。
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターは直接ＣＰＵアクセスのみに影響し、Ｃ
ＰＵへのウエイトステイトは発生しません。
【０１３４】ｅ． マイクロコードスタートＤＭＡ このレジスターはＭＳＰのマイクロコードアクセスのス
タートポイントを設定します。このレジスターはマイク
ロコードワード（２命令）の８ビットのアドレスを持
ち、自動的にアクセスが進むように、インクリメントし
ます。このレジスターは書き込みのみ可能です。このレ
ジスターはＤＭＡアクセスのみに影響し、ＣＰＵへのウ
エイトステイトは発生しません。
タートポイントを設定します。このレジスターはマイク
ロコードワード（２命令）の８ビットのアドレスを持
ち、自動的にアクセスが進むように、インクリメントし
ます。このレジスターは書き込みのみ可能です。このレ
ジスターはＤＭＡアクセスのみに影響し、ＣＰＵへのウ
エイトステイトは発生しません。
【０１３５】ｆ． マイクロコードスタートＣＰＵ このレジスターはＭＳＰのマイクロコードアクセスのス
タートポイントを設定し、また単一ステップモードの時
は、読み込み時にマイクロコードの現在値を示します。
このレジスターはマイクロコードワード（２命令）の８
ビットのアドレスを持ち、自動的にアクセスが進むよう
に、インクリメントします。このレジスターは読み込
み、書き込み可能です。読み込み時、このレジスターは
９ビットのマイクロコードステップの現在値を示しま
す。このレジスターは直接ＣＰＵアクセスのみに影響
し、ＣＰＵへのウエイトステイトは発生しません。
タートポイントを設定し、また単一ステップモードの時
は、読み込み時にマイクロコードの現在値を示します。
このレジスターはマイクロコードワード（２命令）の８
ビットのアドレスを持ち、自動的にアクセスが進むよう
に、インクリメントします。このレジスターは読み込
み、書き込み可能です。読み込み時、このレジスターは
９ビットのマイクロコードステップの現在値を示しま
す。このレジスターは直接ＣＰＵアクセスのみに影響
し、ＣＰＵへのウエイトステイトは発生しません。
【０１３６】ｇ． ＭＡＣ出力 このレジスターは５６ビットの乗加算結果を示します。
この値はＣＰＵに対して、４つの１６ビットレジスター
として扱われます。ＭＳＰが停止状態の時のみ、読み込
み、書き込みが可能です。ＣＰＵへのウエイトステイト
は発生しません。書き込み時、これらのレジスターの値
は最後のワードが書き込みされた時に、ＭＡＣ出力レジ
スターに順番に転送されます。
この値はＣＰＵに対して、４つの１６ビットレジスター
として扱われます。ＭＳＰが停止状態の時のみ、読み込
み、書き込みが可能です。ＣＰＵへのウエイトステイト
は発生しません。書き込み時、これらのレジスターの値
は最後のワードが書き込みされた時に、ＭＡＣ出力レジ
スターに順番に転送されます。
【０１３７】ｈ． ＡＬＵ出力レジスターＸ このレジスターは２４ビットのＡＬＵ２０７の結果を示
します。そして、Ｘバス２０４書き込みレジスターの現
在値ということになります。ＭＳＰが停止状態の時の
み、読み込み、書き込みが可能で、ＣＰＵへのウエイト
ステイトは発生しません。書き込み時、これらのレジス
ターの値は大きいアドレスのワードが書き込みされた時
に、実際に内部レジスターに転送されます。このレジス
ターは２４ビット長で、１６ビットのホストＣＰＵイン
ターフェースには、ロングワードとして扱われます。”
ＢＩＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレス
のワードのＬＳＢがＭＳＰワードのＬＳＢとなりま
す。”ＢＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のア
ドレスのワードのＬＳＢがＭＳＰワードのＬＳＢとなり
ます。
します。そして、Ｘバス２０４書き込みレジスターの現
在値ということになります。ＭＳＰが停止状態の時の
み、読み込み、書き込みが可能で、ＣＰＵへのウエイト
ステイトは発生しません。書き込み時、これらのレジス
ターの値は大きいアドレスのワードが書き込みされた時
に、実際に内部レジスターに転送されます。このレジス
ターは２４ビット長で、１６ビットのホストＣＰＵイン
ターフェースには、ロングワードとして扱われます。”
ＢＩＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレス
のワードのＬＳＢがＭＳＰワードのＬＳＢとなりま
す。”ＢＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のア
ドレスのワードのＬＳＢがＭＳＰワードのＬＳＢとなり
ます。
【０１３８】ｉ． ＡＬＵ出力レジスターＹ このレジスターは２４ビットのＡＬＵ２０７の結果を示
します。そして、Ｙバス書き込みレジスターの現在値と
いうことになります。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能で、ＣＰＵへのウエイトステイト
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
ースには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。
します。そして、Ｙバス書き込みレジスターの現在値と
いうことになります。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能で、ＣＰＵへのウエイトステイト
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
ースには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。
【０１３９】ｊ． テンポラリーレジスター（Ｔ） このレジスターは２４ビットのＴテンポラリーレジスタ
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウエイトステイトが
発生する場合があります。このことは、ＭＳＰが単一ス
テップモードの時は問題にはなりません。ウエイトステ
ートは連続するワードの２つ目のワードの読み込み時、
１つ目のワードの書き込み時にはインサートされませ
ん。書き込み時、これらのレジスターの値は大きいアド
レスのワードが書き込みされた時に、実際に内部レジス
ターに転送されます。このレジスターは２４ビット長
で、１６ビットのホストＣＰＵインターフェースには、
ロングワードとして扱われます。”ＢＩＧＥＮＤＩＡＮ
＝１”の場合、大きい方のアドレスのワードのＬＳＢが
ＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡ
Ｎ＝０”の場合、小さい方のアドレスのワードのＬＳＢ
がＭＳＰワードのＬＳＢとなります。
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウエイトステイトが
発生する場合があります。このことは、ＭＳＰが単一ス
テップモードの時は問題にはなりません。ウエイトステ
ートは連続するワードの２つ目のワードの読み込み時、
１つ目のワードの書き込み時にはインサートされませ
ん。書き込み時、これらのレジスターの値は大きいアド
レスのワードが書き込みされた時に、実際に内部レジス
ターに転送されます。このレジスターは２４ビット長
で、１６ビットのホストＣＰＵインターフェースには、
ロングワードとして扱われます。”ＢＩＧＥＮＤＩＡＮ
＝１”の場合、大きい方のアドレスのワードのＬＳＢが
ＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡ
Ｎ＝０”の場合、小さい方のアドレスのワードのＬＳＢ
がＭＳＰワードのＬＳＢとなります。
【０１４０】ｋ． テンポラリーレジスター（Ｓ） このレジスターは２４ビットのＳテンポラリーレジスタ
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウエイトステイトが
発生する場合があります。このことは、ＭＳＰが単一ス
テップモードの時は問題にはなりません。ウエイトステ
ートは連続するワードの２つ目のワードの読み込み時、
１つ目のワードの書き込み時にはインサートされませ
ん。書き込み時、これらのレジスターの値は大きいアド
レスのワードが書き込みされた時に、実際に内部レジス
ターに転送されます。このレジスターは２４ビット長
で、１６ビットのホストＣＰＵインターフェースには、
ロングワードとして扱われます。”ＢＩＧＥＮＤＩＡＮ
＝１”の場合、大きい方のアドレスのワードのＬＳＢが
ＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡ
Ｎ＝０”の場合、小さい方のアドレスのワードのＬＳＢ
がＭＳＰワードのＬＳＢとなります。
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウエイトステイトが
発生する場合があります。このことは、ＭＳＰが単一ス
テップモードの時は問題にはなりません。ウエイトステ
ートは連続するワードの２つ目のワードの読み込み時、
１つ目のワードの書き込み時にはインサートされませ
ん。書き込み時、これらのレジスターの値は大きいアド
レスのワードが書き込みされた時に、実際に内部レジス
ターに転送されます。このレジスターは２４ビット長
で、１６ビットのホストＣＰＵインターフェースには、
ロングワードとして扱われます。”ＢＩＧＥＮＤＩＡＮ
＝１”の場合、大きい方のアドレスのワードのＬＳＢが
ＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡ
Ｎ＝０”の場合、小さい方のアドレスのワードのＬＳＢ
がＭＳＰワードのＬＳＢとなります。
【０１４１】１． ノイズレジスター このレジスターは２４ビットの疑似ランダムノイズレジ
スターの現在値を示します。読み込み、書き込みが可能
です。このレジスターは内部Ｘ、Ｙバス２０５を介して
アクセスされ、そしてアクセスが完了する前は、ＣＰＵ
に対してウエイトステイトが発生する場合があります。
ランダム値が改新される時、ＭＳＰは通常停止している
ので、一般的にこのことは問題とはなりません。ウエイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェースに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。ノイズ発生装
置はＣＰＵが読み込みした時も、ＭＳＰが読み込みした
時と同様に更新されます。
スターの現在値を示します。読み込み、書き込みが可能
です。このレジスターは内部Ｘ、Ｙバス２０５を介して
アクセスされ、そしてアクセスが完了する前は、ＣＰＵ
に対してウエイトステイトが発生する場合があります。
ランダム値が改新される時、ＭＳＰは通常停止している
ので、一般的にこのことは問題とはなりません。ウエイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェースに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。ノイズ発生装
置はＣＰＵが読み込みした時も、ＭＳＰが読み込みした
時と同様に更新されます。
【０１４２】ｍ． フィルター付ノイズレジスター このレジスターは２４ビットのフィルター付ノイズレジ
スターの現在値を示します。読み込みのみが可能です。
このレジスターは内部Ｘ、Ｙバス２０５を介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウエイトステイトが発生する場合があります。ウエイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。このレジスターは２４ビット長で、１６ビット
のホストＣＰＵインターフェースには、ロングワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。
スターの現在値を示します。読み込みのみが可能です。
このレジスターは内部Ｘ、Ｙバス２０５を介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウエイトステイトが発生する場合があります。ウエイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。このレジスターは２４ビット長で、１６ビット
のホストＣＰＵインターフェースには、ロングワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。
【０１４３】ｎ． インデックスレジスター このレジスターは２４ビットのインデックスレジスター
の現在値を示します。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能です。このレジスターは内部Ｘ、
Ｙバス２０５を介してアクセスされ、そしてアクセスが
完了する前は、ＣＰＵに対してウエイトステイトが発生
する場合があります。このことは、ＭＳＰが単一ステッ
プモードの時は問題にはなりません。ウエイトステート
は連続するワードの２つ目のワードの読み込み時、１つ
目のワードの書き込み時にはインサートされません。書
き込み時、これらのレジスターの値は大きいアドレスの
ワードが書き込みされた時に、実際に内部レジスターに
転送されます。このレジスターは２４ビット長で、１６
ビットのホストＣＰＵインターフェースには、ロングワ
ードとして扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の
場合、大きい方のアドレスのワードのＬＳＢがＭＳＰワ
ードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”
の場合、小さい方のアドレスのワードのＬＳＢがＭＳＰ
ワードのＬＳＢとなります。
の現在値を示します。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能です。このレジスターは内部Ｘ、
Ｙバス２０５を介してアクセスされ、そしてアクセスが
完了する前は、ＣＰＵに対してウエイトステイトが発生
する場合があります。このことは、ＭＳＰが単一ステッ
プモードの時は問題にはなりません。ウエイトステート
は連続するワードの２つ目のワードの読み込み時、１つ
目のワードの書き込み時にはインサートされません。書
き込み時、これらのレジスターの値は大きいアドレスの
ワードが書き込みされた時に、実際に内部レジスターに
転送されます。このレジスターは２４ビット長で、１６
ビットのホストＣＰＵインターフェースには、ロングワ
ードとして扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の
場合、大きい方のアドレスのワードのＬＳＢがＭＳＰワ
ードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”
の場合、小さい方のアドレスのワードのＬＳＢがＭＳＰ
ワードのＬＳＢとなります。
【０１４４】ｏ． 割り込みマスクレジスター このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。０から１５の割り込み番号が
このレジスターにあります。このレジスターはＣＰＵへ
のウエイトステイトは発生しません。またリセット時
は、全ての割り込みはマスクされています。
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。０から１５の割り込み番号が
このレジスターにあります。このレジスターはＣＰＵへ
のウエイトステイトは発生しません。またリセット時
は、全ての割り込みはマスクされています。
【０１４５】ｐ． 割り込みマスクレジスター（２） このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。１６から３１の割り込み番号
がこのレジスターにあります。】 このレジスターはＣ
ＰＵへのウエイトステイトは発生しません。またリセッ
ト時は、全ての割り込みはマスクされています。
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。１６から３１の割り込み番号
がこのレジスターにあります。】 このレジスターはＣ
ＰＵへのウエイトステイトは発生しません。またリセッ
ト時は、全ての割り込みはマスクされています。
【０１４６】ｑ． 割り込みリクエストレジスター このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。０から１５の割り込み番号がこのレジスターにあ
ります。このレジスターはＣＰＵへのウエイトステイト
は発生しません。またリセット時は、全ての割り込みは
クリアーされています。
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。０から１５の割り込み番号がこのレジスターにあ
ります。このレジスターはＣＰＵへのウエイトステイト
は発生しません。またリセット時は、全ての割り込みは
クリアーされています。
【０１４７】ｒ． 割り込みリクエストレジスター
（２） このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。１６から３１の割り込み番号がこのレジスターに
あります。このレジスターはＣＰＵへのウエイトステイ
トは発生しません。またリセット時は、全ての割り込み
はクリアーされています。
（２） このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。１６から３１の割り込み番号がこのレジスターに
あります。このレジスターはＣＰＵへのウエイトステイ
トは発生しません。またリセット時は、全ての割り込み
はクリアーされています。
【０１４８】ｓ． ＤＲＡＭサーキュラー／リニア ス
プリットポイントレジスター この２４ビット長のレジスターはＭＳＰに対しディレイ
ライン用メモリーの終端とテーブル用メモリーの先端が
どこであるかを示します。スプリットポイントレジスタ
ーはディレイライン用メモリーの終端位置の値を示しま
す。このレジスターの値は”２Ｎ−１”である必要があ
ります。このレジスターはＣＰＵへのウエイトステイト
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
ースには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。このレ
ジスターは読み込み／書き込み可能です。
プリットポイントレジスター この２４ビット長のレジスターはＭＳＰに対しディレイ
ライン用メモリーの終端とテーブル用メモリーの先端が
どこであるかを示します。スプリットポイントレジスタ
ーはディレイライン用メモリーの終端位置の値を示しま
す。このレジスターの値は”２Ｎ−１”である必要があ
ります。このレジスターはＣＰＵへのウエイトステイト
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
ースには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。このレ
ジスターは読み込み／書き込み可能です。
【０１４９】ｔ．Ｙサーキュラー／リニア・スプリット
ポイントジスター このレジスターは、ＭＳＰに対しサーキュラーアトレッ
シングメモリーの終端とリニアアドレッシングメモリー
の先端がどこであるかを示します。このレジスターは、
ＣＰＵへのウエイトステイトを発生しません。このスプ
リットポイントレジスターにはサ、ーキュラーメモリー
のワード数を示す３ビットがあります。このレジスター
は、読み込み／書き込み可能です。
ポイントジスター このレジスターは、ＭＳＰに対しサーキュラーアトレッ
シングメモリーの終端とリニアアドレッシングメモリー
の先端がどこであるかを示します。このレジスターは、
ＣＰＵへのウエイトステイトを発生しません。このスプ
リットポイントレジスターにはサ、ーキュラーメモリー
のワード数を示す３ビットがあります。このレジスター
は、読み込み／書き込み可能です。
【０１５０】ｕ．ステータス レジスタ １ この１６ビットのレジスタには、ＭＡＣ２０６の読み専
用ステータスが入っています。このレジスタは、ＣＰＵ
に対していかなるウェイトステートも作りません。な
お、ビットとそれらの意味は以下の通りです。 ＭＡＣ ＲＥＳＵＬＴ ＥＸＴＥＮＤＥＤ（ＮＯＴ Ａ
ＮＵＭＢＥＲ）：これは１の時現在のＭＡＣ２０６の
結果が、使える数値で無い事を表しています。これは、
計算機の出力ビットの５５：４８が全て「ハイ」でも全
て「ロウ」でもなく、又、サインドオペレーションでサ
インビットと全て一致してないことを表します。このビ
ットは保存されません、そしてＭＳＰのシングルーステ
ッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＺＥＲＯ：これは１の時ＭＡＣ
２０６の結果が現在０であることを表しています。この
ビットは、保持されません、そしてＭＳＰの時だけ意味
があります。 ＭＡＣ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＭＡＣ２０６の結果が現在負の数値であることを表し
ています。このビットは、保持されません、そしてＭＳ
Ｐの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＣＬＩＰＰＥＤ：このビットは
１の時ＥＸＴＥＮＤＥＤ ＭＡＣの結果が、Ｘ又は、Ｙ
バスに上書きされるか、ＭＡＣかＡＬＵの入力に使われ
たかを表します。このビットは、ＣＰＵが、このレジス
タを読むまで保持されます。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｓ：これ
は１の時ＭＡＣの結果が、テンポラリーのＳレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｔ：これ
は１の時ＭＡＣの結果が、テンポラリーのＴレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＢＵＳＹ：このビットは１の時ＭＡＣが、現在
動作を実行していることを表します。このビットは、保
持されません。そしてＭＳＰが単一ステップである時だ
け確定します。
用ステータスが入っています。このレジスタは、ＣＰＵ
に対していかなるウェイトステートも作りません。な
お、ビットとそれらの意味は以下の通りです。 ＭＡＣ ＲＥＳＵＬＴ ＥＸＴＥＮＤＥＤ（ＮＯＴ Ａ
ＮＵＭＢＥＲ）：これは１の時現在のＭＡＣ２０６の
結果が、使える数値で無い事を表しています。これは、
計算機の出力ビットの５５：４８が全て「ハイ」でも全
て「ロウ」でもなく、又、サインドオペレーションでサ
インビットと全て一致してないことを表します。このビ
ットは保存されません、そしてＭＳＰのシングルーステ
ッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＺＥＲＯ：これは１の時ＭＡＣ
２０６の結果が現在０であることを表しています。この
ビットは、保持されません、そしてＭＳＰの時だけ意味
があります。 ＭＡＣ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＭＡＣ２０６の結果が現在負の数値であることを表し
ています。このビットは、保持されません、そしてＭＳ
Ｐの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＣＬＩＰＰＥＤ：このビットは
１の時ＥＸＴＥＮＤＥＤ ＭＡＣの結果が、Ｘ又は、Ｙ
バスに上書きされるか、ＭＡＣかＡＬＵの入力に使われ
たかを表します。このビットは、ＣＰＵが、このレジス
タを読むまで保持されます。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｓ：これ
は１の時ＭＡＣの結果が、テンポラリーのＳレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｔ：これ
は１の時ＭＡＣの結果が、テンポラリーのＴレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＢＵＳＹ：このビットは１の時ＭＡＣが、現在
動作を実行していることを表します。このビットは、保
持されません。そしてＭＳＰが単一ステップである時だ
け確定します。
【０１５１】ＭＡＣ ＡＣＣＵＭＵＬＡＴＥ ＯＰＥＲ
ＡＴＩＯＮ： このビットは１の時現在のＭＡＣの動作
は、アキュムレーターにさらに０を加えていく、いくつ
かの動作を含んでいることを表します。このビットは、
保持されません。そしてＭＳＰが単一ステップである時
だけ確定します。 ＭＡＣ ＭＩＮＵＳ ＯＰＥＲＡＴＩＯＮ：このビット
は１の時ＭＡＣがＹ入力を無効にする動作を、現在実行
中であることを表します。このビットは、保持されませ
ん。そしてＭＳＰが単一ステップである時だけ確定しま
す。 ＭＡＣ ＤＯＵＢＬＥ ＰＲＥＣＩＳＩＯＮ ＯＰＥＲ
ＡＴＩＯＮ：このビットは１の時ＭＡＣが、アキュムレ
ーターを２重の正確な動きの為に移動させる動作を、現
在行っていることを表します。このビットは、保持され
ません。そしてＭＳＰが単一ステップである時だけ確定
します。
ＡＴＩＯＮ： このビットは１の時現在のＭＡＣの動作
は、アキュムレーターにさらに０を加えていく、いくつ
かの動作を含んでいることを表します。このビットは、
保持されません。そしてＭＳＰが単一ステップである時
だけ確定します。 ＭＡＣ ＭＩＮＵＳ ＯＰＥＲＡＴＩＯＮ：このビット
は１の時ＭＡＣがＹ入力を無効にする動作を、現在実行
中であることを表します。このビットは、保持されませ
ん。そしてＭＳＰが単一ステップである時だけ確定しま
す。 ＭＡＣ ＤＯＵＢＬＥ ＰＲＥＣＩＳＩＯＮ ＯＰＥＲ
ＡＴＩＯＮ：このビットは１の時ＭＡＣが、アキュムレ
ーターを２重の正確な動きの為に移動させる動作を、現
在行っていることを表します。このビットは、保持され
ません。そしてＭＳＰが単一ステップである時だけ確定
します。
【０１５２】ｖ．ステータス レジスタ ２ この１６ビットのレジスタには、ＡＬＵの読み専用ステ
ータスが入っています。このレジスタは、ＣＰＵに対し
ていかなるウェイトステートも作りません。ビットとそ
れらの意味は以下の通りです。 ＡＬＵ ＣＡＲＲＹ：これは１の時現在のＡＬＵの結果
が加算でＭＳビットの桁上がり、又は、減算でＭＳビッ
トの桁下がりが作られたことを表します。このビット
は、保持されません。そしてＭＳＰが単一ステップであ
る時だけ確定します。 ＡＬＵ ＯＶＥＲＦＬＯＷ：これは１の時現在のＡＬＵ
の結果が、桁あふれの為に使える数値でなくなったこと
を表します。このビットは、保持されません。そしてＭ
ＳＰが単一ステップである時だけ確定します。 ＡＬＵ ＲＥＳＵＬＴ ＺＥＲＯ：このビットは１の時
ＡＬＵの結果が、現在０であることを表します。このビ
ットは、保持されません。そしてＭＳＰのシングル−ス
テッピングの時だけ意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＡＬＵの結果が、現在負の値であることを表します。
このビットは、保持されません。そしてＭＳＰのシング
ル−ステッピングの時だけ意味があります。 ＡＬＵ ＬＡＴＣＨＥＤ ＯＶＥＲＦＬＯＷ：これは１
の時現在又は、前のＡＬＵの結果が、桁あふれの為に。
使える値でないことを表します。このビットはＡＬＵ
ＯＶＥＲＦＬＯＷのステータスビットを別の形で保持し
たもので、ＣＰＵがこのレジスタを読むまで、保持され
ます。 ＡＬＵ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＡＮ Ｓ：これ
は１の時ＡＬＵの結果がテンポラリーのＳレジスタの値
より現在小さい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＡＬＵの結果がテンポラリーのＳレジ
スタの値より現在大きい事を表します。このビットは、
保持されません。そしてＭＳＰのシングル−ステッピン
グの時だけ意味があります。
ータスが入っています。このレジスタは、ＣＰＵに対し
ていかなるウェイトステートも作りません。ビットとそ
れらの意味は以下の通りです。 ＡＬＵ ＣＡＲＲＹ：これは１の時現在のＡＬＵの結果
が加算でＭＳビットの桁上がり、又は、減算でＭＳビッ
トの桁下がりが作られたことを表します。このビット
は、保持されません。そしてＭＳＰが単一ステップであ
る時だけ確定します。 ＡＬＵ ＯＶＥＲＦＬＯＷ：これは１の時現在のＡＬＵ
の結果が、桁あふれの為に使える数値でなくなったこと
を表します。このビットは、保持されません。そしてＭ
ＳＰが単一ステップである時だけ確定します。 ＡＬＵ ＲＥＳＵＬＴ ＺＥＲＯ：このビットは１の時
ＡＬＵの結果が、現在０であることを表します。このビ
ットは、保持されません。そしてＭＳＰのシングル−ス
テッピングの時だけ意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＡＬＵの結果が、現在負の値であることを表します。
このビットは、保持されません。そしてＭＳＰのシング
ル−ステッピングの時だけ意味があります。 ＡＬＵ ＬＡＴＣＨＥＤ ＯＶＥＲＦＬＯＷ：これは１
の時現在又は、前のＡＬＵの結果が、桁あふれの為に。
使える値でないことを表します。このビットはＡＬＵ
ＯＶＥＲＦＬＯＷのステータスビットを別の形で保持し
たもので、ＣＰＵがこのレジスタを読むまで、保持され
ます。 ＡＬＵ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＡＮ Ｓ：これ
は１の時ＡＬＵの結果がテンポラリーのＳレジスタの値
より現在小さい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＡＬＵの結果がテンポラリーのＳレジ
スタの値より現在大きい事を表します。このビットは、
保持されません。そしてＭＳＰのシングル−ステッピン
グの時だけ意味があります。
【０１５３】ＡＬＵ ＲＥＳＵＬＴ ＡＬＭＯＳＴ Ｅ
ＱＵＡＬＯＳ：これは１の時ＡＬＵの現在値がテンポラ
リーのＳレジスタの値で出発点に指定された範囲内で、
０と現在等しい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｔ：これ
は１の時ＡＬＵの結果がテンポラリーのＴレジスタの値
より現在小さい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｔ：これは１の時ＡＬＵの結果がテンポラリーのＴレジ
スタの値より現在大きい事を表します。このビットは、
保持されません。そしてＭＳＰのシングル−ステッピン
グの時だけ意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬＯＴ これは１の時ＡＬＵの現在値がテンポラリーのＴレジス
タの値で出発点に指定された範囲内で、０と現在等しい
事を表します。このビットは、保持されません。そして
ＭＳＰのシングル−ステッピングの時だけ意味がありま
す。 ＭＡＣ／ＡＬＵ ＩＮＰＵＴ ＬＩＭＩＴＥＤ：このビ
ットは１の時Ｘ又は、Ｙの入力がＭＡＣ／ＡＬＵのオペ
ランドマルチプレクサへの入力で、シフター／リミッタ
ーを使ってリミットさせることを表します。 ＭＡＣ ＯＶＥＲＲＵＮ：これは１の時２番目のＭＡＣ
動作が、前のＭＡＣの動作が完了する前に行おうとして
いることを表します。この状態は、２つの命令の結果が
間違える原因になります。このビットは、ＣＰＵがこの
レジスタを読むまで保持されます。 ＨＳＡＢ ＡＣＣＥＳＳ ＥＲＲＯＲ：このビットは１
の時、不法な時間のアクセスで、ＨＳＡＢデータＲＡＭ
を作ろうとしていることを表します。このビットは、Ｃ
ＰＵがこのレジスタを読むまで保持されます。 ＲＡＭ ＡＣＣＥＳＳ ＥＲＲＯＲ：このビットは１の
時、不法な時間のアクセスで、ＲＡＭポートを作ろうと
していることを表します。このビットは、ＣＰＵがこの
レジスタを読むまで保持されます。
ＱＵＡＬＯＳ：これは１の時ＡＬＵの現在値がテンポラ
リーのＳレジスタの値で出発点に指定された範囲内で、
０と現在等しい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｔ：これ
は１の時ＡＬＵの結果がテンポラリーのＴレジスタの値
より現在小さい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｔ：これは１の時ＡＬＵの結果がテンポラリーのＴレジ
スタの値より現在大きい事を表します。このビットは、
保持されません。そしてＭＳＰのシングル−ステッピン
グの時だけ意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬＯＴ これは１の時ＡＬＵの現在値がテンポラリーのＴレジス
タの値で出発点に指定された範囲内で、０と現在等しい
事を表します。このビットは、保持されません。そして
ＭＳＰのシングル−ステッピングの時だけ意味がありま
す。 ＭＡＣ／ＡＬＵ ＩＮＰＵＴ ＬＩＭＩＴＥＤ：このビ
ットは１の時Ｘ又は、Ｙの入力がＭＡＣ／ＡＬＵのオペ
ランドマルチプレクサへの入力で、シフター／リミッタ
ーを使ってリミットさせることを表します。 ＭＡＣ ＯＶＥＲＲＵＮ：これは１の時２番目のＭＡＣ
動作が、前のＭＡＣの動作が完了する前に行おうとして
いることを表します。この状態は、２つの命令の結果が
間違える原因になります。このビットは、ＣＰＵがこの
レジスタを読むまで保持されます。 ＨＳＡＢ ＡＣＣＥＳＳ ＥＲＲＯＲ：このビットは１
の時、不法な時間のアクセスで、ＨＳＡＢデータＲＡＭ
を作ろうとしていることを表します。このビットは、Ｃ
ＰＵがこのレジスタを読むまで保持されます。 ＲＡＭ ＡＣＣＥＳＳ ＥＲＲＯＲ：このビットは１の
時、不法な時間のアクセスで、ＲＡＭポートを作ろうと
していることを表します。このビットは、ＣＰＵがこの
レジスタを読むまで保持されます。
【０１５４】ｗ．コンフィギュレーションレジスタ この１６ビットのレジスタは、ＭＳＰの基本動作モード
と形を決めるビットを表しています。書き込み専用のＳ
ＴＥＰ ＭＳＰビットを除いて、全てのビットは、読み
／書きです。このレジスタは、ＣＰＵに対していかなる
ウェイトステートも作りません。ビットとそれらの意味
は以下の通りです： ＲＵＮ／ＨＡＬＴ ＭＳＰ：このビットは、１に設定さ
れるとＭＳＰの動作が始まります。ＭＳＰは、動作が始
まる前に次の同期パルスが来るまで待ちます。このビッ
トは、ＲＥＳＥＴで０に設定します。】 ＳＴＥＰ
ＭＳＰ： このビットは、ＲＵＮ／ＨＡＬＴビットが０
に設定されている時だけ、確定します。このビットは、
１に設定するとＭＳＰの１つの命令をシングル−ステッ
プにします。新しいマイクロコードのアドレスは、ＣＰ
Ｕマイクロコードアドレスポインターレジスタに割りつ
けられます。シングル−ステッピングの動きは、２シス
テムサイクルタイムの間かかるかもしれません。このビ
ットは、書き込み専用で、読むと０が返ってきます。 ＨＳＡＢ ＥＮＡＢＬＥ：このビットは、１に設定する
とＨＳＡＢとのデータの送受信を許可します。ＭＳＰは
許可する動きの前に次の同期パルスが来るまで待ちま
す。このビットは、ＲＥＳＥＴで０に設定します。 ＲＡＭ ＨＥＩＧＨＴ ２５６Ｋ／１Ｍ／４Ｍ：この２
つのビットは、ＭＳＰがどんな種類のＲＡＭを組にする
のかを表します。ＲＡＭは、全てを１つの種類にする必
要があり、２５６ＫｘＮｂｉｔのチップ００か、１Ｍｘ
Ｎｂｉｔのチップ０１か、４Ｍｘｋｂｉｔのチップ１０
です。これらのビットは、読み／書きで、ＲＥＳＥＴ後
は、０です。 ＢＡＮＫ０＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ１＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ２＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ３＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ４＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ５＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ６＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ７＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。
と形を決めるビットを表しています。書き込み専用のＳ
ＴＥＰ ＭＳＰビットを除いて、全てのビットは、読み
／書きです。このレジスタは、ＣＰＵに対していかなる
ウェイトステートも作りません。ビットとそれらの意味
は以下の通りです： ＲＵＮ／ＨＡＬＴ ＭＳＰ：このビットは、１に設定さ
れるとＭＳＰの動作が始まります。ＭＳＰは、動作が始
まる前に次の同期パルスが来るまで待ちます。このビッ
トは、ＲＥＳＥＴで０に設定します。】 ＳＴＥＰ
ＭＳＰ： このビットは、ＲＵＮ／ＨＡＬＴビットが０
に設定されている時だけ、確定します。このビットは、
１に設定するとＭＳＰの１つの命令をシングル−ステッ
プにします。新しいマイクロコードのアドレスは、ＣＰ
Ｕマイクロコードアドレスポインターレジスタに割りつ
けられます。シングル−ステッピングの動きは、２シス
テムサイクルタイムの間かかるかもしれません。このビ
ットは、書き込み専用で、読むと０が返ってきます。 ＨＳＡＢ ＥＮＡＢＬＥ：このビットは、１に設定する
とＨＳＡＢとのデータの送受信を許可します。ＭＳＰは
許可する動きの前に次の同期パルスが来るまで待ちま
す。このビットは、ＲＥＳＥＴで０に設定します。 ＲＡＭ ＨＥＩＧＨＴ ２５６Ｋ／１Ｍ／４Ｍ：この２
つのビットは、ＭＳＰがどんな種類のＲＡＭを組にする
のかを表します。ＲＡＭは、全てを１つの種類にする必
要があり、２５６ＫｘＮｂｉｔのチップ００か、１Ｍｘ
Ｎｂｉｔのチップ０１か、４Ｍｘｋｂｉｔのチップ１０
です。これらのビットは、読み／書きで、ＲＥＳＥＴ後
は、０です。 ＢＡＮＫ０＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ１＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ２＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ３＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ４＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ５＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ６＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ７＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。
【０１５５】ｘ．割り込み制御レジスタ この１６ビットレジスタは、ＭＳＰの状態と割り込み動
作の制御を規定します。ビットとそれらの意味は以下の
通りです。 ＥＮＡＢＬＥ ＩＮＴＥＲＲＵＰＴＳ：このビットは、
１が書かれたら、待機中又は、今後起こるであろう割り
込みを、ハードウェア割り込みリクエスト信号を通し
て、ＣＰＵへ、警告を許可します。クリアされている
と、割り込みは作られません。ともかく、割り込みは、
割り込みウエイトレジスタの中にためることができま
す。このビットは、読み／書きで、リセットでゼロに設
定されます。 ＣＬＥＡＲ ＡＬＬ ＩＮＴＥＲＲＵＰＴＳ：この書き
込み専用ビットは、１が書かれたら、割り込みレジスタ
と割り込みリクエストのメカニズムから来る、全ての待
機している割り込みリクエストをクリアします。０が書
かれたら、このビットは実行しません。このビットは、
読まれると、０を返します。 ＣＯＮＤＩＴＩＯＮ ＳＴＡＴＥ、ＣＰＵ：このビット
は、読まれると、ＣＰＵの状態フラグの現在のステート
を表示します。１が書かれた時ＣＰＵの状態を正しく
し、０が書かれると誤った状態にします。このビット
は、リセット後０に設定されます。 ＣＯＮＤＩＴＩＯＮＡＬ ＳＴＡＴＥ：この読み専用ビ
ットは、あらかじめ説明した図６Ｂｉｆ−ｔｈｅｎ−ｅ
ｌｓｅフラグのメカニズムの現在のステートを表示しま
す。 ＬＥＤ ＣＰＵ ＯＶＥＲＲＩＤＥ：この読み／書きビ
ットは、１が書かれると、ＣＰＵがＭＳＰ ＬＥＤのセ
ッテイングを無視する原因となります。ＬＥＤ出力ステ
ートは、ＬＥＤ ＯＮのステートで決まり、ＣＰＵビッ
トは、後に記述します。ＬＥＤ ＣＰＵ ＯＶＥＲＲＩ
ＤＥビットに０が書かれると、ＬＥＤの出力は、内部の
ＭＳＰのセッティングで決められます。このビットは、
リセット後０に設定されます。 ＬＥＤ ＯＮ、ＣＰＵ：このビットは、読まれると、ソ
フト上のＬＥＤビットの現在のステートが表示されま
す。１が書かれた時ＬＥＤビットは正しく設定され、０
が書かれると誤った設定になります。ビットは、リセッ
ト後０に設定されます。 ＬＥＤ ＯＮ：この読み専用ビットは、ＬＥＤ出力の現
在のステートを表示します。 ＣＬＥＡＲ ＤＲＡＭ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮ
ＴＥＲ：このビットは、１が書かれるとディレイライン
領域の中の減算カウンタがクリアされます。０が書かれ
たら、このビットは実行しません。このビットは書き込
み専用で、読まれると、０を返します。 ＣＬＥＡＲ Ｙ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮＴＥ
Ｒ：このビットは、１が書かれるとＹメモリー領域の中
の減算カウンタがクリアされます。０が書かれたら、こ
のビットは実行しません。このビットは書き込み専用
で、読まれると、０を返します。
作の制御を規定します。ビットとそれらの意味は以下の
通りです。 ＥＮＡＢＬＥ ＩＮＴＥＲＲＵＰＴＳ：このビットは、
１が書かれたら、待機中又は、今後起こるであろう割り
込みを、ハードウェア割り込みリクエスト信号を通し
て、ＣＰＵへ、警告を許可します。クリアされている
と、割り込みは作られません。ともかく、割り込みは、
割り込みウエイトレジスタの中にためることができま
す。このビットは、読み／書きで、リセットでゼロに設
定されます。 ＣＬＥＡＲ ＡＬＬ ＩＮＴＥＲＲＵＰＴＳ：この書き
込み専用ビットは、１が書かれたら、割り込みレジスタ
と割り込みリクエストのメカニズムから来る、全ての待
機している割り込みリクエストをクリアします。０が書
かれたら、このビットは実行しません。このビットは、
読まれると、０を返します。 ＣＯＮＤＩＴＩＯＮ ＳＴＡＴＥ、ＣＰＵ：このビット
は、読まれると、ＣＰＵの状態フラグの現在のステート
を表示します。１が書かれた時ＣＰＵの状態を正しく
し、０が書かれると誤った状態にします。このビット
は、リセット後０に設定されます。 ＣＯＮＤＩＴＩＯＮＡＬ ＳＴＡＴＥ：この読み専用ビ
ットは、あらかじめ説明した図６Ｂｉｆ−ｔｈｅｎ−ｅ
ｌｓｅフラグのメカニズムの現在のステートを表示しま
す。 ＬＥＤ ＣＰＵ ＯＶＥＲＲＩＤＥ：この読み／書きビ
ットは、１が書かれると、ＣＰＵがＭＳＰ ＬＥＤのセ
ッテイングを無視する原因となります。ＬＥＤ出力ステ
ートは、ＬＥＤ ＯＮのステートで決まり、ＣＰＵビッ
トは、後に記述します。ＬＥＤ ＣＰＵ ＯＶＥＲＲＩ
ＤＥビットに０が書かれると、ＬＥＤの出力は、内部の
ＭＳＰのセッティングで決められます。このビットは、
リセット後０に設定されます。 ＬＥＤ ＯＮ、ＣＰＵ：このビットは、読まれると、ソ
フト上のＬＥＤビットの現在のステートが表示されま
す。１が書かれた時ＬＥＤビットは正しく設定され、０
が書かれると誤った設定になります。ビットは、リセッ
ト後０に設定されます。 ＬＥＤ ＯＮ：この読み専用ビットは、ＬＥＤ出力の現
在のステートを表示します。 ＣＬＥＡＲ ＤＲＡＭ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮ
ＴＥＲ：このビットは、１が書かれるとディレイライン
領域の中の減算カウンタがクリアされます。０が書かれ
たら、このビットは実行しません。このビットは書き込
み専用で、読まれると、０を返します。 ＣＬＥＡＲ Ｙ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮＴＥ
Ｒ：このビットは、１が書かれるとＹメモリー領域の中
の減算カウンタがクリアされます。０が書かれたら、こ
のビットは実行しません。このビットは書き込み専用
で、読まれると、０を返します。
【０１５６】ｙ．ＡＬＵコンフィギュレーションレジス
タ この１６ビットレジスタは、ＭＳＰのＡＬＵ２０７の動
作モードを定義するビットが入っています。すべてのビ
ットが、読み／書きです。このレジスタは、ＣＰＵに対
していかなるウェイトステートも作りません。ビットと
それらの意味は以下の通りです。 ＯＳＣＩＬＬＡＴＯＲ１ ＴＡＢＬＥ ＳＩＺＥ ２５６／５１２／１０２４／２０４８：これらの２つの
ビットは、ＯＳＣＩＬＬＡＴＯＲ１の命令で使うテーブ
ルの長さを表します。４つのテーブルの長さは、次の通
りです。２５６ワード００、５１２ワード０１、１０２
４ワード１０、２０４８ワード１１。 ＯＳＣＩＬＬＡＴＯＲ２ ＴＡＢＬＥ ＳＩＺＥ ２５６／５１２／１０２４／２０４８：これらの２つの
ビットは、ＯＳＣＩＬＬＡＴＯＲ２の命令で使うテーブ
ルの長さを表します。４つのテーブルの長さは、次の通
りです。２５６ワード００、５１２ワード０１、１０２
４ワード１０、２０４８ワード１１。 ＨＡＭＭＥＲ ＴＡＢＬＥ ＳＩＺＥ ２５６／５１２／１０２４／２０４８：これらの２つの
ビットは、ＨＡＭＭＥＲの命令で使うテーブルの長さを
表します。４つのテーブルの長さは、次の通りです。２
５６ワード００、５１２ワード０１、１０２４ワード１
０、２０４８ワード１１。 ＤＩＴＨＥＲ ＳＥＬＥＣＴ：これらの４つのビット
は、ＤＩＴＨＥＲの命令で使うビットを決定します。
タ この１６ビットレジスタは、ＭＳＰのＡＬＵ２０７の動
作モードを定義するビットが入っています。すべてのビ
ットが、読み／書きです。このレジスタは、ＣＰＵに対
していかなるウェイトステートも作りません。ビットと
それらの意味は以下の通りです。 ＯＳＣＩＬＬＡＴＯＲ１ ＴＡＢＬＥ ＳＩＺＥ ２５６／５１２／１０２４／２０４８：これらの２つの
ビットは、ＯＳＣＩＬＬＡＴＯＲ１の命令で使うテーブ
ルの長さを表します。４つのテーブルの長さは、次の通
りです。２５６ワード００、５１２ワード０１、１０２
４ワード１０、２０４８ワード１１。 ＯＳＣＩＬＬＡＴＯＲ２ ＴＡＢＬＥ ＳＩＺＥ ２５６／５１２／１０２４／２０４８：これらの２つの
ビットは、ＯＳＣＩＬＬＡＴＯＲ２の命令で使うテーブ
ルの長さを表します。４つのテーブルの長さは、次の通
りです。２５６ワード００、５１２ワード０１、１０２
４ワード１０、２０４８ワード１１。 ＨＡＭＭＥＲ ＴＡＢＬＥ ＳＩＺＥ ２５６／５１２／１０２４／２０４８：これらの２つの
ビットは、ＨＡＭＭＥＲの命令で使うテーブルの長さを
表します。４つのテーブルの長さは、次の通りです。２
５６ワード００、５１２ワード０１、１０２４ワード１
０、２０４８ワード１１。 ＤＩＴＨＥＲ ＳＥＬＥＣＴ：これらの４つのビット
は、ＤＩＴＨＥＲの命令で使うビットを決定します。
【０１５７】 この９ビットの読み／書きレジスタは、ＮＯＰで、無視
したり元に戻したりする始めのマイクロコード命令のア
ドレスが入っています。もしＮＯＰカウントレジスタの
数値がゼロであったなら、ＮＯＰ機能は、無効になり、
このレジスタの値は無意味になります。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。
したり元に戻したりする始めのマイクロコード命令のア
ドレスが入っています。もしＮＯＰカウントレジスタの
数値がゼロであったなら、ＮＯＰ機能は、無効になり、
このレジスタの値は無意味になります。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。
【０１５８】ａａ．ＮＯＰカウントレジスタ この１０ビットの読み／書きレジスタは、ＮＯＰの手段
で、無視したり元に戻したりするマイクロコードインス
ラクションの数が入っています。もしこのレジスタの数
値がゼロであったなら、ＮＯＰ機能は、無効になりま
す。このレジスタは、ＣＰＵに対していかなるウェイト
ステートも作りません。
で、無視したり元に戻したりするマイクロコードインス
ラクションの数が入っています。もしこのレジスタの数
値がゼロであったなら、ＮＯＰ機能は、無効になりま
す。このレジスタは、ＣＰＵに対していかなるウェイト
ステートも作りません。
【０１５９】ｂｂ．ＤＲＡＭ減少カウントレジスタ この２４ビットの読みのみレジスタは、ＤＲＡＭ減算カ
ウンターの現在値が入っています。このレジスタは、Ｍ
ＳＰが、停止した時にだけ確定します。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。このレジスタは、２４ビットの幅があり、そして
ロングワードとして１６ビットのホストＣＰＵインター
フェースに現れます。】 ＢＩＧＥＮＤＩＡＮ＝１の
時、上位にアドレスを割りつけられているワードの、Ｌ
Ｓビットは、ＭＳＰのワードのＬＳビットです。ＢＩＧ
ＥＮＤＩＡＮ＝０のとき、下位にアドレスを割りつけら
れているワードのＬＳビットが、ＭＳＰのワードのＬＳ
ビットです。
ウンターの現在値が入っています。このレジスタは、Ｍ
ＳＰが、停止した時にだけ確定します。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。このレジスタは、２４ビットの幅があり、そして
ロングワードとして１６ビットのホストＣＰＵインター
フェースに現れます。】 ＢＩＧＥＮＤＩＡＮ＝１の
時、上位にアドレスを割りつけられているワードの、Ｌ
Ｓビットは、ＭＳＰのワードのＬＳビットです。ＢＩＧ
ＥＮＤＩＡＮ＝０のとき、下位にアドレスを割りつけら
れているワードのＬＳビットが、ＭＳＰのワードのＬＳ
ビットです。
【０１６０】ｃｃ．Ｙ−ＲＡＭ減少カウントレジスタ この８ビットの読みのみレジスタは、Ｙ−ＲＡＭ減算カ
ウンターの現在値が入っています。このレジスタは、Ｍ
ＳＰが、停止した時にだけ確定します。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。
ウンターの現在値が入っています。このレジスタは、Ｍ
ＳＰが、停止した時にだけ確定します。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。
【０１６１】ｄｄ．テストコンフィギュレーションレジ
スタ この１６ビットのレジスタは、ＭＳＰのテストモード動
作の制御を規定します。これらのビットは、ＴＥＳＴＭ
ＯＤＥ入力ピンがハイの時だけ確定します。このピンが
ロウの時、テストモードは無効で、これらのビットは、
無意味です。全てのビットは、ＲＥＳＥＴ後、ゼロで
す。ビットとそれらの意味は以下の通りです。 ＭＩＣＲＯＣＯＤＥ ＲＡＭ ＢＩＳＴ ＰＡＳＳＥ
Ｄ：このビットは、マイクロコードＲＡＭの内蔵のセル
フテストが正常に完了したことを表します。 ＭＩＣＲＯＣＯＤＥ ＲＡＭ ＢＩＳＴ ＣＯＭＰＬＥ
ＴＥＤ：このビットは、マイクロコードＲＡＭの内蔵の
セルフテストが完了したことを表します。 ＭＩＣＲＯＣＯＤＥ ＲＡＭ ＢＩＳＴ ＥＮＡＢＬＥ
Ｄ：このビットの０から１への変化は、マイクロコード
ＲＡＭの内蔵のセルフテストの始まりです。 ＭＵＬＴＩＰＬＥＸＥＤ ＴＥＳＴ ＯＵＴＰＵＴ Ｓ
ＥＬＥＣＴ：これらの５つのビットは、ＴＸＴＭＵＸＯ
ＵＴピンへマルチプレックスされた１から３２までの内
部ノードを選びます。 ＣＯＵＮＴＥＲＳ ＴＥＳＴ ＥＮＡＢＬＥ：このビッ
トは、ＭＳＰカウンターテストモードが有効なことを表
します。 ＲＡＭ ＤＡＴＡ ＳＥＬＥＣＴ：これらの２つのビッ
トは、ＲＡＭ ＤＡＴＡ ＥＮＡＢＬＥビットがハイの
時に、ＲＡＭＤＡＴＡ出力ピンにマルチプレックスされ
た、Ｘ、Ｙ、ＩＮＴＥＲＮＡＬバス、のどれか１つを選
びます。 ＲＡＭ ＤＡＴＡ ＥＮＡＢＬＥ：このビットは、ＲＡ
ＭＤＡＴＡピンで、特別な内部データビットを観察でき
ることを許可します。
スタ この１６ビットのレジスタは、ＭＳＰのテストモード動
作の制御を規定します。これらのビットは、ＴＥＳＴＭ
ＯＤＥ入力ピンがハイの時だけ確定します。このピンが
ロウの時、テストモードは無効で、これらのビットは、
無意味です。全てのビットは、ＲＥＳＥＴ後、ゼロで
す。ビットとそれらの意味は以下の通りです。 ＭＩＣＲＯＣＯＤＥ ＲＡＭ ＢＩＳＴ ＰＡＳＳＥ
Ｄ：このビットは、マイクロコードＲＡＭの内蔵のセル
フテストが正常に完了したことを表します。 ＭＩＣＲＯＣＯＤＥ ＲＡＭ ＢＩＳＴ ＣＯＭＰＬＥ
ＴＥＤ：このビットは、マイクロコードＲＡＭの内蔵の
セルフテストが完了したことを表します。 ＭＩＣＲＯＣＯＤＥ ＲＡＭ ＢＩＳＴ ＥＮＡＢＬＥ
Ｄ：このビットの０から１への変化は、マイクロコード
ＲＡＭの内蔵のセルフテストの始まりです。 ＭＵＬＴＩＰＬＥＸＥＤ ＴＥＳＴ ＯＵＴＰＵＴ Ｓ
ＥＬＥＣＴ：これらの５つのビットは、ＴＸＴＭＵＸＯ
ＵＴピンへマルチプレックスされた１から３２までの内
部ノードを選びます。 ＣＯＵＮＴＥＲＳ ＴＥＳＴ ＥＮＡＢＬＥ：このビッ
トは、ＭＳＰカウンターテストモードが有効なことを表
します。 ＲＡＭ ＤＡＴＡ ＳＥＬＥＣＴ：これらの２つのビッ
トは、ＲＡＭ ＤＡＴＡ ＥＮＡＢＬＥビットがハイの
時に、ＲＡＭＤＡＴＡ出力ピンにマルチプレックスされ
た、Ｘ、Ｙ、ＩＮＴＥＲＮＡＬバス、のどれか１つを選
びます。 ＲＡＭ ＤＡＴＡ ＥＮＡＢＬＥ：このビットは、ＲＡ
ＭＤＡＴＡピンで、特別な内部データビットを観察でき
ることを許可します。
【０１６２】Ｖ．ボイス割り当て処理（図７乃至図２
０） ＤＳＰシステムを構成するリソースを表すこれらの図面
には、そのシステムで実行中のアルゴリズムを中断する
ことなしに任意のアルゴリズムを割り当て、かつ実行さ
せるための様々な演算リソースとメモリーリソースが書
かれています。このようなシステムの本来の目的は、Ｄ
ＳＰを基にしたミュージックシンセサイザーにおいて、
異なるＤＳＰアルゴリズムを必要とする少なくとも２つ
以上のボイス間で、動的ボイス割り当てを実現するため
のものです。一般に、動的ボイス割り当ては、ボイスプ
ログラムに必要なリソースの理解が必要ですが，そのリ
ソースとは、アルゴリズムを処理するためのホストや楽
音合成モジュールを示します。処理とは、選択されたボ
イスプログラムの実行を活性化することなのです。これ
らの理解をするために、ボイスプログラムに必要なこと
と、ボイスプログラムを活性化するための処理ステッ
プ、そして処理ステップをリアルタイムシステム上で十
分速い速度で行うために用いられる技術について述べま
す。ボイス割り当ての詳細に関する説明で用いる用語の
定義を以下に示します。
０） ＤＳＰシステムを構成するリソースを表すこれらの図面
には、そのシステムで実行中のアルゴリズムを中断する
ことなしに任意のアルゴリズムを割り当て、かつ実行さ
せるための様々な演算リソースとメモリーリソースが書
かれています。このようなシステムの本来の目的は、Ｄ
ＳＰを基にしたミュージックシンセサイザーにおいて、
異なるＤＳＰアルゴリズムを必要とする少なくとも２つ
以上のボイス間で、動的ボイス割り当てを実現するため
のものです。一般に、動的ボイス割り当ては、ボイスプ
ログラムに必要なリソースの理解が必要ですが，そのリ
ソースとは、アルゴリズムを処理するためのホストや楽
音合成モジュールを示します。処理とは、選択されたボ
イスプログラムの実行を活性化することなのです。これ
らの理解をするために、ボイスプログラムに必要なこと
と、ボイスプログラムを活性化するための処理ステッ
プ、そして処理ステップをリアルタイムシステム上で十
分速い速度で行うために用いられる技術について述べま
す。ボイス割り当ての詳細に関する説明で用いる用語の
定義を以下に示します。
【０１６３】アルゴリズム；特定の機能または関数を実
現する、信号処理手順のこと。ボイスを実行するアルゴ
リズムは、ボイスプログラムとなります。 ＤＳＰ；ディジタル信号処理、または信号処理器；それ
ぞれ，ディジタル信号を処理することそのものと、本実
施例において音データを生成するための処理を実行する
ハードウエアチップとの２つの意味で使われます。 ホスト；ＤＳＰ処理よりも低速にシステムの制御を行う
メインＣＰＵのことです 動的ボイス割り当て；必要に応じてボイス処理のリソー
スを再割り当てすること。 ボイス；信号の発生、または信号の処理を行う、という
限定された処理のためのアルゴリズムの実例です。この
説明においては、選択されたボイスの実行に必要とされ
るすべてのアルゴリズムをボイスプログラムとします。 エフェクト；オーディオ信号の発生というよりは、むし
ろオーディオ信号の加工をおこなうボイスのことです。 ノート；キーボード、ＭＩＤＩなどのノートソースから
トリガーされたボイスの集まりです。
現する、信号処理手順のこと。ボイスを実行するアルゴ
リズムは、ボイスプログラムとなります。 ＤＳＰ；ディジタル信号処理、または信号処理器；それ
ぞれ，ディジタル信号を処理することそのものと、本実
施例において音データを生成するための処理を実行する
ハードウエアチップとの２つの意味で使われます。 ホスト；ＤＳＰ処理よりも低速にシステムの制御を行う
メインＣＰＵのことです 動的ボイス割り当て；必要に応じてボイス処理のリソー
スを再割り当てすること。 ボイス；信号の発生、または信号の処理を行う、という
限定された処理のためのアルゴリズムの実例です。この
説明においては、選択されたボイスの実行に必要とされ
るすべてのアルゴリズムをボイスプログラムとします。 エフェクト；オーディオ信号の発生というよりは、むし
ろオーディオ信号の加工をおこなうボイスのことです。 ノート；キーボード、ＭＩＤＩなどのノートソースから
トリガーされたボイスの集まりです。
【０１６４】Ａ．アルゴリズムのリソースが必要とする
もの 本システムのＤＳＰアルゴリズムは、それぞれ以下のリ
ソースを必要とします。 ・ＭＳＰ（ＭＳＰ楽音信号処理装置）。これに関するリ
ソースは、オーディオレートでの処理ができることが必
要です。 ・ＤＳＰの命令 ・ＤＳＰメモリー ・内部レジスター ・ディレイラインメモリー ・ルックアップテーブルメモリー ・ＰＣＭデータメモリー ・ホストＣＰＵのリソースは、オーディオレートより低
速の処理です。 ・ホスト命令 ・ホストメモリー ・ローカルデータメモリーＰスタックデータとして参照
される。 ・グローバルデータメモリーメイルボックスデータとし
て参照される。 ・ルックアップテーブルメモリー ・入力／出力のリソース ・ＤＳＰ同士で信号の伝送をおこなう、オーディオレー
トで動作するチャネル ・オーディオレートで動作する、入力及び出力信号の変
換チャネル
もの 本システムのＤＳＰアルゴリズムは、それぞれ以下のリ
ソースを必要とします。 ・ＭＳＰ（ＭＳＰ楽音信号処理装置）。これに関するリ
ソースは、オーディオレートでの処理ができることが必
要です。 ・ＤＳＰの命令 ・ＤＳＰメモリー ・内部レジスター ・ディレイラインメモリー ・ルックアップテーブルメモリー ・ＰＣＭデータメモリー ・ホストＣＰＵのリソースは、オーディオレートより低
速の処理です。 ・ホスト命令 ・ホストメモリー ・ローカルデータメモリーＰスタックデータとして参照
される。 ・グローバルデータメモリーメイルボックスデータとし
て参照される。 ・ルックアップテーブルメモリー ・入力／出力のリソース ・ＤＳＰ同士で信号の伝送をおこなう、オーディオレー
トで動作するチャネル ・オーディオレートで動作する、入力及び出力信号の変
換チャネル
【０１６５】Ｂ．リソースグループ この実施例のシステムでは、似た属性を持つリソースを
グループにまとめて１つのリソースとしたり、そのグル
ープ内のリソースの属性のいくつかを他のグループと共
用したりするように、お互いが関連を持つように割り当
てられています。この目的は、リソースの配置次元を減
らして単純化することにより、リソースの能力を最大限
に生かすためです。例えば、異なったアルゴリズムグル
ープに含まれるところの個々のアルゴリズムが使用す
る、ＤＳＰ命令、レジスター、ディレイラインの相対的
な量は、アルゴリズム同土で一定とします。そうすれば
リソースの総量は、同時に実行されるアルゴリズムの数
で換算できます。これとは逆に、例えばルックアップテ
ーブルの総量は必ずしも同時に実行されるアルゴリズム
の数にはならず、個々のアルゴリズムの近似性によって
変わったりもします。同時実行されるアルゴリズムがす
べて同じだった場合は、テーブルが共用できてテーブル
の総量は最小１個となります、また、アルゴリズムによ
ってはアルゴリズムが違っていてもテーブルが共用でき
るものもあったりもします。リソースの属性を分類して
みます。属性は以下の通りになります。 ・物理的なアドレス、あるいは限界 ・他のアルゴリズムとの関連（それは共有できるか、そ
れともアルゴリズム固有のものか？） ・他のアルゴリズムのアーキテクチャーとの関連（どう
共有するか、それともアーキテクチャー固有のものか
？） ・他のアルゴリズムの状態との関連 属性にそって上記のリソースを系統だててみると、 ・オーディオレート処理ＤＳＰシステムのリソース ・ＭＳＰリソースユニットＭＲＵには、ＤＳＰ命令と内
部レジスタとディレイラインの空間が含まれる。個々の
ＭＳＰは、決められた量とアドレスをもったＭＳＰ命令
メモリーとレジスターメモリーとディレイラインメモリ
ーを含む。 ・共有するシステムテーブル空間 ・共有するユーザーテーブル空間 ・ＰＣＭテーブル空間 ・オーディオレートより低速な処理ホストＣＰＵシステ
ムのリソース ・処理スタックメモリーは、ホストＣＰＵの命令とロー
カルデータを含む ・メイルボックスメモリー ・参照テーブルメモリー ・オーディオＩ／Ｏリソース ・ＨＳＡＢの合計をとるバス ・ＨＳＡＢの振り分けを行うバス。 ・ＤＡコンバータとＡＤコンバータのチャネル 上記のリソースグループに加えて、ＤＳＰアルゴリズム
のセットアップ、アロケーション、及び初期化を行うた
めのホストＣＰＵ処理に関係した、たくさんのリソース
グループが存在します。
グループにまとめて１つのリソースとしたり、そのグル
ープ内のリソースの属性のいくつかを他のグループと共
用したりするように、お互いが関連を持つように割り当
てられています。この目的は、リソースの配置次元を減
らして単純化することにより、リソースの能力を最大限
に生かすためです。例えば、異なったアルゴリズムグル
ープに含まれるところの個々のアルゴリズムが使用す
る、ＤＳＰ命令、レジスター、ディレイラインの相対的
な量は、アルゴリズム同土で一定とします。そうすれば
リソースの総量は、同時に実行されるアルゴリズムの数
で換算できます。これとは逆に、例えばルックアップテ
ーブルの総量は必ずしも同時に実行されるアルゴリズム
の数にはならず、個々のアルゴリズムの近似性によって
変わったりもします。同時実行されるアルゴリズムがす
べて同じだった場合は、テーブルが共用できてテーブル
の総量は最小１個となります、また、アルゴリズムによ
ってはアルゴリズムが違っていてもテーブルが共用でき
るものもあったりもします。リソースの属性を分類して
みます。属性は以下の通りになります。 ・物理的なアドレス、あるいは限界 ・他のアルゴリズムとの関連（それは共有できるか、そ
れともアルゴリズム固有のものか？） ・他のアルゴリズムのアーキテクチャーとの関連（どう
共有するか、それともアーキテクチャー固有のものか
？） ・他のアルゴリズムの状態との関連 属性にそって上記のリソースを系統だててみると、 ・オーディオレート処理ＤＳＰシステムのリソース ・ＭＳＰリソースユニットＭＲＵには、ＤＳＰ命令と内
部レジスタとディレイラインの空間が含まれる。個々の
ＭＳＰは、決められた量とアドレスをもったＭＳＰ命令
メモリーとレジスターメモリーとディレイラインメモリ
ーを含む。 ・共有するシステムテーブル空間 ・共有するユーザーテーブル空間 ・ＰＣＭテーブル空間 ・オーディオレートより低速な処理ホストＣＰＵシステ
ムのリソース ・処理スタックメモリーは、ホストＣＰＵの命令とロー
カルデータを含む ・メイルボックスメモリー ・参照テーブルメモリー ・オーディオＩ／Ｏリソース ・ＨＳＡＢの合計をとるバス ・ＨＳＡＢの振り分けを行うバス。 ・ＤＡコンバータとＡＤコンバータのチャネル 上記のリソースグループに加えて、ＤＳＰアルゴリズム
のセットアップ、アロケーション、及び初期化を行うた
めのホストＣＰＵ処理に関係した、たくさんのリソース
グループが存在します。
【０１６６】Ｃ．アルゴリズムの活性化処理 アルゴリズムを活性化するには、リソースの初期化と割
り当てが必要です。アルゴリズムがとる主な状態を下に
示します。 ・アルゴリズムの選択 ・初期化のための準備 ・リソースの割り当て ・リソースの初期化 ・アルゴリズムの活性化 ・アルゴリズムを実行 ・アルゴリズムの終了 ・リソースの割り当て解除 個々のリソースにおいて、上記の状態は幾つかのサブ状
態に分けられます。リソースは、現在の状態の進み具合
と、処理命令を検出します。このことは、システム内で
リアルタイムに行われていることに影響を与えることな
しに、決められた時間の範囲内で処理を行うために必要
なことです。システム上のハードウエアの能力、及びメ
モリーの構成は、個々のリソースの状態の処理にかかる
時間によって決められます。ここでは、処理にかかる時
間の分類は２つしかありません：ノンリアルタイムのも
のと、リアルタイムのものです。この２つの時間をまた
ぐものも存在します、たとえば、割り当て一初期化処理
の時はノンリアルタイム処理でよいリソースがある一
方、割り当て−初期化−活性化の処理ではリアルタイム
処理が必要なリソースがあります。この問題の本質に迫
ることは、各リソースかリアルタイムで割り当て−初期
化を行うためには、どのような手法が必要なのかをを明
確にすることです。ノンリアルタイムの領域での処理
を”設定構築”とよび、リアルタイム領域での処理は、
システムを構成する色々なソフトウエアにあわせた名前
で呼びます。例えば、”ボイス割り当て”、”コントロ
ーラ処理”、”ボイス更新”、”ＭＩＤＩ”等です。
り当てが必要です。アルゴリズムがとる主な状態を下に
示します。 ・アルゴリズムの選択 ・初期化のための準備 ・リソースの割り当て ・リソースの初期化 ・アルゴリズムの活性化 ・アルゴリズムを実行 ・アルゴリズムの終了 ・リソースの割り当て解除 個々のリソースにおいて、上記の状態は幾つかのサブ状
態に分けられます。リソースは、現在の状態の進み具合
と、処理命令を検出します。このことは、システム内で
リアルタイムに行われていることに影響を与えることな
しに、決められた時間の範囲内で処理を行うために必要
なことです。システム上のハードウエアの能力、及びメ
モリーの構成は、個々のリソースの状態の処理にかかる
時間によって決められます。ここでは、処理にかかる時
間の分類は２つしかありません：ノンリアルタイムのも
のと、リアルタイムのものです。この２つの時間をまた
ぐものも存在します、たとえば、割り当て一初期化処理
の時はノンリアルタイム処理でよいリソースがある一
方、割り当て−初期化−活性化の処理ではリアルタイム
処理が必要なリソースがあります。この問題の本質に迫
ることは、各リソースかリアルタイムで割り当て−初期
化を行うためには、どのような手法が必要なのかをを明
確にすることです。ノンリアルタイムの領域での処理
を”設定構築”とよび、リアルタイム領域での処理は、
システムを構成する色々なソフトウエアにあわせた名前
で呼びます。例えば、”ボイス割り当て”、”コントロ
ーラ処理”、”ボイス更新”、”ＭＩＤＩ”等です。
【０１６７】Ｄ．アルゴリズム設定 リソースの割り当ての決定は、ノンリアルタイムでのリ
ソースの割り当てを必要としないアルゴリズムを明確に
することで行えます。設定構築時にすでに割り当てられ
ているリソースは、 ・ホストとＭＳＰのルックアップテーブルメモリー ・ＰＣＭメモリー ・ＤＡコンバータとＡＤコンバータのチャネル ・動的に割り当てる必要のないアルゴリズムに対するリ
ソース（例えば、エフェクトとコントローラのアルゴリ
ズム） ・ボイス割り当てのリソース（初期化のための設定値、
制御の構成等） これらのリソースは、以下の理由に当てはまるため，動
的に割り当てられません。まずシステム上で、初期化を
リアルタイムで行うことが不可能なリソースである場
合、または、アルゴリズムがこれらのリソースを常に必
要としている場合です。あるアルゴリズムがほかのアル
ゴリズムと同時に設定できるかどうかということは、シ
ステム上において使用できるリソースの総量にかかって
います。しかし、ここに上げたリソースは動的に割り当
てられないので、設定の全ての要素にとって、いつでも
使用することができます。設定をおこなっている間、ア
ルゴリズムは必要な時に、必要なリソースが確保されて
います。以下に述べるリソース状態は、設定時のすべて
のアルゴリズムに当てはまることです。
ソースの割り当てを必要としないアルゴリズムを明確に
することで行えます。設定構築時にすでに割り当てられ
ているリソースは、 ・ホストとＭＳＰのルックアップテーブルメモリー ・ＰＣＭメモリー ・ＤＡコンバータとＡＤコンバータのチャネル ・動的に割り当てる必要のないアルゴリズムに対するリ
ソース（例えば、エフェクトとコントローラのアルゴリ
ズム） ・ボイス割り当てのリソース（初期化のための設定値、
制御の構成等） これらのリソースは、以下の理由に当てはまるため，動
的に割り当てられません。まずシステム上で、初期化を
リアルタイムで行うことが不可能なリソースである場
合、または、アルゴリズムがこれらのリソースを常に必
要としている場合です。あるアルゴリズムがほかのアル
ゴリズムと同時に設定できるかどうかということは、シ
ステム上において使用できるリソースの総量にかかって
います。しかし、ここに上げたリソースは動的に割り当
てられないので、設定の全ての要素にとって、いつでも
使用することができます。設定をおこなっている間、ア
ルゴリズムは必要な時に、必要なリソースが確保されて
います。以下に述べるリソース状態は、設定時のすべて
のアルゴリズムに当てはまることです。
【０１６８】Ｅ．リソース状態 この節はアルゴリズムのリソースの状態遷移について書
かれています。 １．ＭＲＵＭＳＰリソースユニット ＭＳＰのマイクロコード命令（μコード）、内部レジス
タ、そしてディレイラインは似通った属性を持つため、
一緒のグループとみなします。これらはすべて、ＭＳＰ
に関するものであり、アルゴリズムによっての使用が特
定されていて、また、割り当ても初期化も同時に行われ
るからです。アルゴリズムをＭＲＵに割り当てるという
ことは、１個のＭＳＰ内の均等割りされ，かつ隣接した
ブロックに，そのアルゴリズムが必要とするブロック数
だけ割り当てることです：１個のＭＳＰに割り当てられ
た，それぞれのアルゴリズムが使用するＭＲＵの総和は
１個のＭＳＰの範囲内であるとします。このシステム上
では、アルゴリズムを複数のＭＳＰにまたがって割り当
てることは許されていません、なぜならＭＳＰ間の通信
を行うＨＳＡＢチャネルの追加が必要となるからで、小
間切れになったアルゴリズムの結合具合によって、チャ
ネルの配置が決まる、加えて、アルゴリズムの物理的な
配置とＨＳＡＢリソースの確保を関連付ける必要が生じ
るからです。
かれています。 １．ＭＲＵＭＳＰリソースユニット ＭＳＰのマイクロコード命令（μコード）、内部レジス
タ、そしてディレイラインは似通った属性を持つため、
一緒のグループとみなします。これらはすべて、ＭＳＰ
に関するものであり、アルゴリズムによっての使用が特
定されていて、また、割り当ても初期化も同時に行われ
るからです。アルゴリズムをＭＲＵに割り当てるという
ことは、１個のＭＳＰ内の均等割りされ，かつ隣接した
ブロックに，そのアルゴリズムが必要とするブロック数
だけ割り当てることです：１個のＭＳＰに割り当てられ
た，それぞれのアルゴリズムが使用するＭＲＵの総和は
１個のＭＳＰの範囲内であるとします。このシステム上
では、アルゴリズムを複数のＭＳＰにまたがって割り当
てることは許されていません、なぜならＭＳＰ間の通信
を行うＨＳＡＢチャネルの追加が必要となるからで、小
間切れになったアルゴリズムの結合具合によって、チャ
ネルの配置が決まる、加えて、アルゴリズムの物理的な
配置とＨＳＡＢリソースの確保を関連付ける必要が生じ
るからです。
【０１６９】ａ．ＭＳＰ命令 アルゴリズムに対するＭＳＰ命令（μコード）はアルゴ
リズムコンパイラによって生成され、以下のように処理
されます。 ・設定構築時 ・μコードのオブジェクトコードをホストのメモリーに
設定 ・μコードを分離メモリーのテンプレートμコード領域
にコピーする（ＭＳＰのμコードメモリーの分割に対応
した形で行う）。 ・この時点で物理位置が決まっているリソースに対し
て、このコピーしたものをリンクする（ディレイライ
ン、レジスタ、テーブル等）。これを”μコードの再配
置”と呼ぶ。 ・ボイス割り当て時 ・目標となるＭＲＵを決める。 ・ＭＲＵに送るμコードを、分離メモリーのダウンロー
ドバッファにコピーする。 ・この時点で割り当てられるべき他のリソースと共に、
最終リンクを実行する目標となるＭＳＰの命令領域を禁
止状態にする。そのμコード領域をＮＯＰにする。 ・ダウンロードバッファの内容を、目標とするＭＳＰの
命令領域へコピーする（ＭＳＰへのμコードＤＭＡ転
送）。 ・ボイスを鳴らし始める時点で、目標となるＭＳＰの命
令領域の禁止を解除（ＮＯＰ命令領域の解除）。
リズムコンパイラによって生成され、以下のように処理
されます。 ・設定構築時 ・μコードのオブジェクトコードをホストのメモリーに
設定 ・μコードを分離メモリーのテンプレートμコード領域
にコピーする（ＭＳＰのμコードメモリーの分割に対応
した形で行う）。 ・この時点で物理位置が決まっているリソースに対し
て、このコピーしたものをリンクする（ディレイライ
ン、レジスタ、テーブル等）。これを”μコードの再配
置”と呼ぶ。 ・ボイス割り当て時 ・目標となるＭＲＵを決める。 ・ＭＲＵに送るμコードを、分離メモリーのダウンロー
ドバッファにコピーする。 ・この時点で割り当てられるべき他のリソースと共に、
最終リンクを実行する目標となるＭＳＰの命令領域を禁
止状態にする。そのμコード領域をＮＯＰにする。 ・ダウンロードバッファの内容を、目標とするＭＳＰの
命令領域へコピーする（ＭＳＰへのμコードＤＭＡ転
送）。 ・ボイスを鳴らし始める時点で、目標となるＭＳＰの命
令領域の禁止を解除（ＮＯＰ命令領域の解除）。
【０１７０】ｂ．ＭＳＰデータレジスター ＭＳＰデータレジスターはμコードの必要に応じて、ア
ルゴリズムコンパイラが割り当てます。前述のμコード
処理は、ＭＲＵ内部のレジスタにリンクされます。レジ
スタの初期値の設定処理を以下に述べます。 ・設定構築時 ・ホストメモリに定数を設定する。 ・初期値の定数テーブルを分離メモリーのテンプレート
データ領域コピーする。 ・ボイス割り当て時 ・分離メモリーのＭＳＰレジスターダウンロードバッフ
ァにに、テンプレート領域上の初期値定数をコピー ・ホストの動作速度で初期化を実行する。初期化のため
の制御信号を、ホストから分離メモリーのＭＳＰレジス
ターダウンロードバッファに書き込む。 ・レジスターダウンロードバッファから、ＭＳＰレジス
ターへＤＭＡを使用して転送する。
ルゴリズムコンパイラが割り当てます。前述のμコード
処理は、ＭＲＵ内部のレジスタにリンクされます。レジ
スタの初期値の設定処理を以下に述べます。 ・設定構築時 ・ホストメモリに定数を設定する。 ・初期値の定数テーブルを分離メモリーのテンプレート
データ領域コピーする。 ・ボイス割り当て時 ・分離メモリーのＭＳＰレジスターダウンロードバッフ
ァにに、テンプレート領域上の初期値定数をコピー ・ホストの動作速度で初期化を実行する。初期化のため
の制御信号を、ホストから分離メモリーのＭＳＰレジス
ターダウンロードバッファに書き込む。 ・レジスターダウンロードバッファから、ＭＳＰレジス
ターへＤＭＡを使用して転送する。
【０１７１】ｃ．ＭＳＰディレイライン ＭＳＰディレイラインはμコードの必要に応じて、アル
ゴリズムコンパイラが割り当てます。前述のμコード処
理は、ＭＲＵ内部のディレイラインにリンクされます。
ディレイラインの処理を以下に述べます。 ・設定構築時 ・μコードの必要に応じたディレイラインのリソースを
設定。 ・テンプレート領域上の、ＤＲＡＭ定義レジスターの初
期化テンプレートに、ディレイラインの構成要素を生成
する。再配置可能な命令テンプレートのそれぞれについ
て、一個の定義しかできないものとします。 ・ボイス割り当て時 ・ＤＲＡＭレジスター初期化テンプレートを、目標とす
るＭＳＰのＭＲＵブロックにコピーする。 ・ディレイラインの内容をすべて０に初期化する。ディ
レイライン長レジスターを利用したハードウエアが行
う。
ゴリズムコンパイラが割り当てます。前述のμコード処
理は、ＭＲＵ内部のディレイラインにリンクされます。
ディレイラインの処理を以下に述べます。 ・設定構築時 ・μコードの必要に応じたディレイラインのリソースを
設定。 ・テンプレート領域上の、ＤＲＡＭ定義レジスターの初
期化テンプレートに、ディレイラインの構成要素を生成
する。再配置可能な命令テンプレートのそれぞれについ
て、一個の定義しかできないものとします。 ・ボイス割り当て時 ・ＤＲＡＭレジスター初期化テンプレートを、目標とす
るＭＳＰのＭＲＵブロックにコピーする。 ・ディレイラインの内容をすべて０に初期化する。ディ
レイライン長レジスターを利用したハードウエアが行
う。
【０１７２】２．ＭＳＰルックアップテーブル ＭＳＰルックアップテーブルは、どのＭＳＰにとっても
アルゴリズムから見える位置が同じになる目的で、個々
のＭＳＰのテーブルルックアップメモリーに同じデータ
がコピーされます。すべてのＭＳＰに対してテーブルは
同時にコピーされます、これはＳＩＣチップの専用ＤＭ
Ａチャネルを用いて行われます。この専用ハードウエア
はテーブルの転送にかかる時間を短縮するものです。Ｍ
ＳＰテーブルは次の様に処理されます。 ・設定構築時 ・ルックアップテーブルの構成と、内容を設定。 ・分離メモリー上のテーブルダウンロードバッファに、
テーブルをコピーまたは生成する。 ・ダウンロードバッファの内容を、複数のＭＳＰのルッ
クアップテーブルメモリーへコピーする。全てのＭＳＰ
へデータを同時にＤＭＡ転送するための、専用ハードウ
エアによって処理される。 ・テンプレート領域上のＤＲＡＭ定義レジスターの初期
化テンプレートの、ルックアップテーブルの構成要素を
生成する。再配置可能なインストラクションテンプレー
トのそれぞれについて、一個の定義しかできないものと
します。 ・ボイス割り当て時 ・ＤＲＡＭレジスター初期化テンプレートを、送る先の
ＭＳＰのＭＲＵブロックにコピーする。 ・ディレイラインの内容をすべて０に初期化する。ディ
レイライン長レジスターを利用したハードウエアが行
う。
アルゴリズムから見える位置が同じになる目的で、個々
のＭＳＰのテーブルルックアップメモリーに同じデータ
がコピーされます。すべてのＭＳＰに対してテーブルは
同時にコピーされます、これはＳＩＣチップの専用ＤＭ
Ａチャネルを用いて行われます。この専用ハードウエア
はテーブルの転送にかかる時間を短縮するものです。Ｍ
ＳＰテーブルは次の様に処理されます。 ・設定構築時 ・ルックアップテーブルの構成と、内容を設定。 ・分離メモリー上のテーブルダウンロードバッファに、
テーブルをコピーまたは生成する。 ・ダウンロードバッファの内容を、複数のＭＳＰのルッ
クアップテーブルメモリーへコピーする。全てのＭＳＰ
へデータを同時にＤＭＡ転送するための、専用ハードウ
エアによって処理される。 ・テンプレート領域上のＤＲＡＭ定義レジスターの初期
化テンプレートの、ルックアップテーブルの構成要素を
生成する。再配置可能なインストラクションテンプレー
トのそれぞれについて、一個の定義しかできないものと
します。 ・ボイス割り当て時 ・ＤＲＡＭレジスター初期化テンプレートを、送る先の
ＭＳＰのＭＲＵブロックにコピーする。 ・ディレイラインの内容をすべて０に初期化する。ディ
レイライン長レジスターを利用したハードウエアが行
う。
【０１７３】３．ＰＣＭデータ ＰＣＭデータの取り扱いは、ＭＳＰルックアップテーブ
ルと類似しています。ルックアップテーブルとＰＣＭメ
モリーの違いは、データをどこに記憶するかということ
です。ＰＣＭデータは、システム内の１個のＭＳＰのみ
に接続された専用のＰＣＭメモリー内にだけ記憶されま
す。この制限は、コストを節約する観点から生じていま
す。ＰＣＭデータを必要とするアルゴリズムは、ＰＣＭ
メモリーが接続されたＭＳＰにしか設定されません。加
えて、ＰＣＭデータはホストメモリーにも記憶されてお
らず、記憶メディアＦＤＤ、ＨＤから直接ＰＣＭメモリ
ーへ転送されるのです。ＰＣＭデータに関する処理は次
の通りです。 ・設定構築時 ・テンプレート領域上のＤＲＡＭ定義レジスターの初期
化テンプレートの、ＰＣＭの構成要素を生成する。再配
置可能な命令テンプレートのそれぞれについて、一個の
定義しかできないものとします。 ・ボイス割り当て時 ・ＤＲＡＭレジスター初期化デンプレートを、目標とす
るＭＳＰのＭＲＵブロックにコピーする。
ルと類似しています。ルックアップテーブルとＰＣＭメ
モリーの違いは、データをどこに記憶するかということ
です。ＰＣＭデータは、システム内の１個のＭＳＰのみ
に接続された専用のＰＣＭメモリー内にだけ記憶されま
す。この制限は、コストを節約する観点から生じていま
す。ＰＣＭデータを必要とするアルゴリズムは、ＰＣＭ
メモリーが接続されたＭＳＰにしか設定されません。加
えて、ＰＣＭデータはホストメモリーにも記憶されてお
らず、記憶メディアＦＤＤ、ＨＤから直接ＰＣＭメモリ
ーへ転送されるのです。ＰＣＭデータに関する処理は次
の通りです。 ・設定構築時 ・テンプレート領域上のＤＲＡＭ定義レジスターの初期
化テンプレートの、ＰＣＭの構成要素を生成する。再配
置可能な命令テンプレートのそれぞれについて、一個の
定義しかできないものとします。 ・ボイス割り当て時 ・ＤＲＡＭレジスター初期化デンプレートを、目標とす
るＭＳＰのＭＲＵブロックにコピーする。
【０１７４】４．ホストの命令 ホストＣＰＵで実行されるオーディオレートより低速な
処理は、アルゴリズム設計者が使用するＤＳＰ処理ブロ
ックとして定義された、ＤＳＰサブルーチンを用いて行
われます。この処理ブロックの中身はＤＳＰの命令であ
り、ホストＣＰＵの命令は、この処理ブロックのリスト
をだけを取り扱うのです。このリストは”制御ストリン
グ”と呼ばれるもので、処理、ローカルデータに定数、
そして入出力データの位置の情報を含んだデータブロッ
クのリストとして定義されています。このデータブロッ
クは、パラメータスタックを略して”Ｐスタック”と呼
ばれます。以下にその処理について述べます。 ・設定構築時 ・制御ストリングの定義を設定。 ・制御ストリングの定義を、ホストの分離メモリー上の
テンプレート領域にある、制御ストリングテンプレート
に展開する。 ・制御ストリングを、既に割り当ての終わったすべての
リソースとリンクする（常にアルゴリズムを割り当てら
れている、ホストのメイルボックスや、ルックアップテ
ーブルなどとリンクします）。 ・ボイス割り当て時 ・制御ストリングテンプレートを、アルゴリズムに割り
当てられたホストメモリー上にコピーする。 ・アルゴリズムの制御ストリングを、必要なリソースに
リンクする（ホストのメイルボックス、ＭＳＰレジスタ
ー、ＭＳＰ割り込み等リンクします）。 ・制御ストリングデータの初期化を、ボイス割り当てデ
ータを用いて行う。 ・ボイスの発音時点で、制御ストリングのリアルタイム
更新処理を開始する。連続したホストアルゴリズム処理
である。
処理は、アルゴリズム設計者が使用するＤＳＰ処理ブロ
ックとして定義された、ＤＳＰサブルーチンを用いて行
われます。この処理ブロックの中身はＤＳＰの命令であ
り、ホストＣＰＵの命令は、この処理ブロックのリスト
をだけを取り扱うのです。このリストは”制御ストリン
グ”と呼ばれるもので、処理、ローカルデータに定数、
そして入出力データの位置の情報を含んだデータブロッ
クのリストとして定義されています。このデータブロッ
クは、パラメータスタックを略して”Ｐスタック”と呼
ばれます。以下にその処理について述べます。 ・設定構築時 ・制御ストリングの定義を設定。 ・制御ストリングの定義を、ホストの分離メモリー上の
テンプレート領域にある、制御ストリングテンプレート
に展開する。 ・制御ストリングを、既に割り当ての終わったすべての
リソースとリンクする（常にアルゴリズムを割り当てら
れている、ホストのメイルボックスや、ルックアップテ
ーブルなどとリンクします）。 ・ボイス割り当て時 ・制御ストリングテンプレートを、アルゴリズムに割り
当てられたホストメモリー上にコピーする。 ・アルゴリズムの制御ストリングを、必要なリソースに
リンクする（ホストのメイルボックス、ＭＳＰレジスタ
ー、ＭＳＰ割り込み等リンクします）。 ・制御ストリングデータの初期化を、ボイス割り当てデ
ータを用いて行う。 ・ボイスの発音時点で、制御ストリングのリアルタイム
更新処理を開始する。連続したホストアルゴリズム処理
である。
【０１７５】５．ホストのメイルボックス ホストのＤＳＰ処理同士でのデータのやりとりは、”メ
イルボックス”を用いて行われます。メイルボックスは
非分離メモリー領域に存在していますが、他のホストメ
モリーよりも高速にアクセスできるようになっていま
す。メイルボックスメモリー領域は限られたものです、
また、メイルボックスは、決められた大きさのブロック
の集合体おたがいは連続して配置されることが望ましい
となっています。このような割り当てにしたのは、可変
サイズのブロック割り当てよりも、設計を簡潔にして、
確実な動作を引き出すためのものです。メイルボックス
の処理は以下のように行われます。 ・設定構築時 ・テンプレート領域上に、メイルボックスのリンクのた
めのテーブルを生成する。このテーブルは、ボイス割り
当ての際、このメイルボックスが割り当てられた時に書
き込まれます。 ・ボイス割り当て時 ・割り当てられたメイルボックスブロックのアドレス
に、メイルボックスのリンクのためのテーブルを書き込
む。 ・このテーブルを使って、メイルボックスと制御ストリ
ングをリンクする。
イルボックス”を用いて行われます。メイルボックスは
非分離メモリー領域に存在していますが、他のホストメ
モリーよりも高速にアクセスできるようになっていま
す。メイルボックスメモリー領域は限られたものです、
また、メイルボックスは、決められた大きさのブロック
の集合体おたがいは連続して配置されることが望ましい
となっています。このような割り当てにしたのは、可変
サイズのブロック割り当てよりも、設計を簡潔にして、
確実な動作を引き出すためのものです。メイルボックス
の処理は以下のように行われます。 ・設定構築時 ・テンプレート領域上に、メイルボックスのリンクのた
めのテーブルを生成する。このテーブルは、ボイス割り
当ての際、このメイルボックスが割り当てられた時に書
き込まれます。 ・ボイス割り当て時 ・割り当てられたメイルボックスブロックのアドレス
に、メイルボックスのリンクのためのテーブルを書き込
む。 ・このテーブルを使って、メイルボックスと制御ストリ
ングをリンクする。
【０１７６】６． ホストのルックアップテーブル ホストのルックアップテーブルは、記憶されている場所
が違うことを除けばＭＳＰルックアップテーブルと内容
が全く同じです。ホストのルックアップテーブルは、ホ
ストメモリー上に記憶されます。ホストのルックアップ
テーブルは、以下のように処理されます。 ・設定構
築時 ・ルックアップテーブルの構成と、内容を設定。 ・ホストのテーブル領域にテーブルを生成、またはコピ
ーする。 ・ルックアップテーブルを、ホストの制御ストリングテ
ンプレートにリンクする。
が違うことを除けばＭＳＰルックアップテーブルと内容
が全く同じです。ホストのルックアップテーブルは、ホ
ストメモリー上に記憶されます。ホストのルックアップ
テーブルは、以下のように処理されます。 ・設定構
築時 ・ルックアップテーブルの構成と、内容を設定。 ・ホストのテーブル領域にテーブルを生成、またはコピ
ーする。 ・ルックアップテーブルを、ホストの制御ストリングテ
ンプレートにリンクする。
【０１７７】７． ＨＳＡＢ オーディオレートの信号の伝達は全て、ＨＳＡＢと呼ば
れる高速オーディオバスを介して行われます。ＨＳＡＢ
は個々のＭＳＰを結び、かつディジタル／アナログイン
ターフェイスとも接続されています。ＨＳＡＢは、サン
プリング周期に１２８回の独立したデータの書き込みが
出来ます。読みだしはどのＭＳＰも１２８回できます。
どのＭＳＰに対しても、アルゴリズムの割り当てが相似
形になるような目的で、動的に割り当てられるアルゴリ
ズムの出力が、決められた”累算バス”の入力にはいる
ようになっています。これには、アルゴリズムとは別の
ＤＳＰ処理が加えられており、入出力にはＨＳＡＢも利
用します。累算バスは、ＭＳＰ１つに付１チャネルのＨ
ＳＡＢバスが用意されていて、個々のＭＳＰからのＨＳ
ＡＢチャネルの累算をするために、ＭＲＵのリソースも
使われています。累算バスに出力しようとするアルゴリ
ズムは、同じＭＳＰ内で累算バスに出力する他のアルゴ
リズムの出力を、自分の出力と加算するＤＳＰ命令を追
加する必要があります。このように，個々のＭＳＰ内部
では累算バスの結果を算出するＤＳＰ命令が必要です
が，ＭＳＰ同士の累算はハードウエアによって行われま
す。
れる高速オーディオバスを介して行われます。ＨＳＡＢ
は個々のＭＳＰを結び、かつディジタル／アナログイン
ターフェイスとも接続されています。ＨＳＡＢは、サン
プリング周期に１２８回の独立したデータの書き込みが
出来ます。読みだしはどのＭＳＰも１２８回できます。
どのＭＳＰに対しても、アルゴリズムの割り当てが相似
形になるような目的で、動的に割り当てられるアルゴリ
ズムの出力が、決められた”累算バス”の入力にはいる
ようになっています。これには、アルゴリズムとは別の
ＤＳＰ処理が加えられており、入出力にはＨＳＡＢも利
用します。累算バスは、ＭＳＰ１つに付１チャネルのＨ
ＳＡＢバスが用意されていて、個々のＭＳＰからのＨＳ
ＡＢチャネルの累算をするために、ＭＲＵのリソースも
使われています。累算バスに出力しようとするアルゴリ
ズムは、同じＭＳＰ内で累算バスに出力する他のアルゴ
リズムの出力を、自分の出力と加算するＤＳＰ命令を追
加する必要があります。このように，個々のＭＳＰ内部
では累算バスの結果を算出するＤＳＰ命令が必要です
が，ＭＳＰ同士の累算はハードウエアによって行われま
す。
【０１７８】ＨＳＡＢバスのアクセスは、個々のＭＳＰ
内部のＨＳＡＢマップレジスターに従って制御されま
す。このレジスターは、内部のＭＳＰ Ｉ／Ｏレジスタ
ーとＨＳＡＢチャネルの対応を決めるもので、他のチャ
ネルの動作を妨げることなくＩ／Ｏレジスターの設定を
変更できるものです。現在は、ＭＳＰ Ｉ／Ｏレジスタ
ーの数よりＨＳＡＢのチャネル数の方が上回っていま
す。ＨＳＡＢチャネルの処理を以下に述べます。 ・設定構築時 ・１アルゴリズムに付、ＭＳＰ Ｉ／ＯレジスターとＨ
ＳＡＢチャネルの対応テーブルテンプレートを、テンプ
レート領域に生成する。対応テーブルは、システム内で
他のアルゴリズムと接続する際に使われる論理チャネル
を定義します。 ・対応テーブルを、設定が決まっているＨＳＡＢチャネ
ルと組合わせます（設定が決まっているアルゴリズムど
うしの通信、ＤＡコンバータまたはＡＤコンバータのチ
ャネル等と組み合わせます）。 ・ボイス割り当て時 ・対応テーブルテンプレートをワーク領域にコピー。 ・新しく設定されたＨＳＡＢチャネルを、対応テーブル
に組み込む。 ・目標となるＭＳＰのＨＳＡＢコンフィギュレーション
マップレジスターに、対応テーブルを転送。
内部のＨＳＡＢマップレジスターに従って制御されま
す。このレジスターは、内部のＭＳＰ Ｉ／Ｏレジスタ
ーとＨＳＡＢチャネルの対応を決めるもので、他のチャ
ネルの動作を妨げることなくＩ／Ｏレジスターの設定を
変更できるものです。現在は、ＭＳＰ Ｉ／Ｏレジスタ
ーの数よりＨＳＡＢのチャネル数の方が上回っていま
す。ＨＳＡＢチャネルの処理を以下に述べます。 ・設定構築時 ・１アルゴリズムに付、ＭＳＰ Ｉ／ＯレジスターとＨ
ＳＡＢチャネルの対応テーブルテンプレートを、テンプ
レート領域に生成する。対応テーブルは、システム内で
他のアルゴリズムと接続する際に使われる論理チャネル
を定義します。 ・対応テーブルを、設定が決まっているＨＳＡＢチャネ
ルと組合わせます（設定が決まっているアルゴリズムど
うしの通信、ＤＡコンバータまたはＡＤコンバータのチ
ャネル等と組み合わせます）。 ・ボイス割り当て時 ・対応テーブルテンプレートをワーク領域にコピー。 ・新しく設定されたＨＳＡＢチャネルを、対応テーブル
に組み込む。 ・目標となるＭＳＰのＨＳＡＢコンフィギュレーション
マップレジスターに、対応テーブルを転送。
【０１７９】Ｆ． 動的ボイス割り当てモデル 本発明を用いた動的ボイス割り当てシステムの実施例
を、図７から２０に示します。図７は、実施例のメモリ
ーとハードウエアのモデルです。ここに示された様に、
このシステムには、非分離ホストバス（リソースグルー
プ、供給手段）７０１と接続されたホストＣＰＵ（置換
手段、リソースグループ、供給手段、リソースグループ
停止手段）７００が含まれています。非分離ホストバス
７０１には、非分離ホストメモリー（第１メモリー、リ
ソースグループ、記憶手段）７０２と、ＳＩＣ（置換手
段、転送手段、リソースグループ、供給手段、、リソー
スグループ停止手段）７０３が接続されています。ＳＩ
Ｃには、分離ホストバス（リソースグループ、供給手
段）７０４と分離ホストメモリー（第２メモリー、リソ
ースグループ）７０５が接続されています。ファイルシ
ステム（リソースグループ）７０６は、非分離ホストバ
ス７０１に接続されており、ハードディスク、フロッピ
ーディスク、Ｅ−ＰＲＯＭなどの不揮発性記憶媒体で
す。図に示されたＭＳＰチップ１からＭＳＰチップｎ、
番号では７０７−１から７０７−ｎ、で構成されたＭＳ
Ｐの集合体（置換手段、信号処理手段、リソースグルー
プ）は、分離ホストバス７０４に接続されています。高
速オーディオバス（リソースグループ、オーディオデー
タバス）７０８は、ＭＳＰチップ７０７−１から７０７
−ｎを結んでいます。ＤＡＡＤチップ（置換手段、リソ
ースグループ）７０９は、高速オーディオバス７０８と
オーディオＩ／Ｏシステム（音声出力手段、リソースグ
ループ）７１０に接続されています。
を、図７から２０に示します。図７は、実施例のメモリ
ーとハードウエアのモデルです。ここに示された様に、
このシステムには、非分離ホストバス（リソースグルー
プ、供給手段）７０１と接続されたホストＣＰＵ（置換
手段、リソースグループ、供給手段、リソースグループ
停止手段）７００が含まれています。非分離ホストバス
７０１には、非分離ホストメモリー（第１メモリー、リ
ソースグループ、記憶手段）７０２と、ＳＩＣ（置換手
段、転送手段、リソースグループ、供給手段、、リソー
スグループ停止手段）７０３が接続されています。ＳＩ
Ｃには、分離ホストバス（リソースグループ、供給手
段）７０４と分離ホストメモリー（第２メモリー、リソ
ースグループ）７０５が接続されています。ファイルシ
ステム（リソースグループ）７０６は、非分離ホストバ
ス７０１に接続されており、ハードディスク、フロッピ
ーディスク、Ｅ−ＰＲＯＭなどの不揮発性記憶媒体で
す。図に示されたＭＳＰチップ１からＭＳＰチップｎ、
番号では７０７−１から７０７−ｎ、で構成されたＭＳ
Ｐの集合体（置換手段、信号処理手段、リソースグルー
プ）は、分離ホストバス７０４に接続されています。高
速オーディオバス（リソースグループ、オーディオデー
タバス）７０８は、ＭＳＰチップ７０７−１から７０７
−ｎを結んでいます。ＤＡＡＤチップ（置換手段、リソ
ースグループ）７０９は、高速オーディオバス７０８と
オーディオＩ／Ｏシステム（音声出力手段、リソースグ
ループ）７１０に接続されています。
【０１８０】ＭＳＰメモリーは、ＭＳＰチップ７０７−
１から７０７−ｎのそれぞれと対になって接続されてい
ます。ここで、拡張ＭＳＰメモリー（第２メモリー、リ
ソースグループ）７１１は一番目のＭＳＰチップ７０７
−１に接続されています。ＭＳＰメモリーモジュール７
１２−２から７１２−ｎ（第２メモリー、リソースグル
ープ）は、ＭＳＰ７０７−２から７０７−ｎにそれぞれ
接続されています。非分離ホストメモリー７０２は４つ
のメモリー領域から構成されており、それは、再配置可
能メモリー７２０、制御ストリングメモリー７２１、大
規模メモリー（再配置不可能）７２２、そして恒久割り
当てメモリー７２３です。 再配置可能なメモリーは、
ボイスプログラム単体、またはボイスプログラムの組に
なったものを記憶し、また、プロクラムの記憶、ボイス
とエフェクトの記憶、ホストテーブル、ＭＳＰテーブル
の記憶に使われます。制御ストリングメモリー７２１
は、ホストの制御ストリングとデータメイルボックスを
記憶します。大規模メモリー７２２は、ボイス制御構
造、ＩＲＱベクトル、リンカーデータが記憶されます。
恒久割り当てメモリー７２３は、オペレーティングシス
テム命令が記憶されます。ファイルシステム７０６は、
データの保存、未使用ＰＣＭデータの保存、そしてオペ
レーティングシステムの記憶に使われます。分離ホスト
メモリー７０５は大規模メモリー領域７２４と、恒久割
り当てメモリー領域（命令メモリー）７２５から成りま
す。大規模メモリー領域は再配置不可能であり、割り当
て済みのＭＳＰμコードのイメージと、ＭＳＰレジスタ
ーセットイメージが記憶されます。恒久割り当てメモリ
ー７２５は、ＭＳＰレジスターデータダウンロードバッ
ファ、ＭＳＰμコードダウンロードバッファ、共有ＭＳ
Ｐテーブルダウンロードバッファ、そしてＰＣＭデータ
の配置決定バッファから成ります。上記の様に、それぞ
れのＭＳＰはデータレジスターメモリー（入出力パラメ
ータメモリー）７２６、μコードメモリー（命令メモ
リ）７２７を内蔵し、ＭＳＰに接続されるＤＲＡＭは、
共有テーブル（テーブルメモリー）７２８とディレイラ
イン７２９から構成されています。拡張ＭＳＰメモリ７
１１とＰＣＭメモリー（サンプル格納手段）７３０は、
ＭＳＰチップ７０７−１にのみ接続されます。
１から７０７−ｎのそれぞれと対になって接続されてい
ます。ここで、拡張ＭＳＰメモリー（第２メモリー、リ
ソースグループ）７１１は一番目のＭＳＰチップ７０７
−１に接続されています。ＭＳＰメモリーモジュール７
１２−２から７１２−ｎ（第２メモリー、リソースグル
ープ）は、ＭＳＰ７０７−２から７０７−ｎにそれぞれ
接続されています。非分離ホストメモリー７０２は４つ
のメモリー領域から構成されており、それは、再配置可
能メモリー７２０、制御ストリングメモリー７２１、大
規模メモリー（再配置不可能）７２２、そして恒久割り
当てメモリー７２３です。 再配置可能なメモリーは、
ボイスプログラム単体、またはボイスプログラムの組に
なったものを記憶し、また、プロクラムの記憶、ボイス
とエフェクトの記憶、ホストテーブル、ＭＳＰテーブル
の記憶に使われます。制御ストリングメモリー７２１
は、ホストの制御ストリングとデータメイルボックスを
記憶します。大規模メモリー７２２は、ボイス制御構
造、ＩＲＱベクトル、リンカーデータが記憶されます。
恒久割り当てメモリー７２３は、オペレーティングシス
テム命令が記憶されます。ファイルシステム７０６は、
データの保存、未使用ＰＣＭデータの保存、そしてオペ
レーティングシステムの記憶に使われます。分離ホスト
メモリー７０５は大規模メモリー領域７２４と、恒久割
り当てメモリー領域（命令メモリー）７２５から成りま
す。大規模メモリー領域は再配置不可能であり、割り当
て済みのＭＳＰμコードのイメージと、ＭＳＰレジスタ
ーセットイメージが記憶されます。恒久割り当てメモリ
ー７２５は、ＭＳＰレジスターデータダウンロードバッ
ファ、ＭＳＰμコードダウンロードバッファ、共有ＭＳ
Ｐテーブルダウンロードバッファ、そしてＰＣＭデータ
の配置決定バッファから成ります。上記の様に、それぞ
れのＭＳＰはデータレジスターメモリー（入出力パラメ
ータメモリー）７２６、μコードメモリー（命令メモ
リ）７２７を内蔵し、ＭＳＰに接続されるＤＲＡＭは、
共有テーブル（テーブルメモリー）７２８とディレイラ
イン７２９から構成されています。拡張ＭＳＰメモリ７
１１とＰＣＭメモリー（サンプル格納手段）７３０は、
ＭＳＰチップ７０７−１にのみ接続されます。
【０１８１】分離ホストバスも、非分離ホストバスも、
ＣＰＵは何時でもアクセスすることが可能です。しか
し、ホストが分離ホストバスをアクセスしていない時
は、分離ホストバスは、非分離ホストバスとは独立に使
うことができます。このため、ホストが非分離メモリー
７０２を命令実行で使用している時でも、同時にＳＩＣ
がＭＳＰとの間で双方向のＤＭＡ転送が行えます。分離
ホストメモリー７０５の恒久割り当てメモリー７２５内
にある、ＭＳＰレジスターデータダウンロードバッファ
は、他のダウンロードバッファと同様に、分離ホストメ
モリー７０５からＭＳＰへのＤＭＡ転送のために使われ
ます。ホストが、自身の制御を初期化する処理を行って
いる間に、ＭＳＰに書き込みを行うには、これからＭＳ
ＰへＤＭＡ転送するμコードをこのバッファに一旦記憶
させます。これには２つの理由があり、１つ目はＭＳＰ
レジスターよりもこのバッファのアクセス時間が速いた
め、μコードのＤＭＡが中断されることが少なくなる。
２つ目はＳＩＣ＿ＤＭＡリソースを用いれば、すべての
ＭＳＰレジスタの内容を一度にダウンロードできるた
め、その分ホストは他の処理ができるというものです。
ホストがレジスター領域に書き込みを行うと、そのダウ
ンロードが行われている間、実行中のボイスプログラム
が、ほんの少しの間だけ処理が中断されてしまうため、
転送するレジスターデータをレジスターデータダウンロ
ードバッファにー旦蓄えてから、最速でＭＳＰにＤＭＡ
転送することにより、処理の中断時間を短縮します。Ｍ
ＳＰデータレジスターには、Ｘメモリ、Ｙメモリ、ディ
レイライン定義レジスター、ＨＳＡＢ定義レジスターな
どから構成され、詳細については図６のＭＳＰチップの
説明に述べられています。ＰＣＭデータは、ファイルシ
スデム７０６から直接ＰＣＭメモリー７３０へ転送され
ます。これによりＰＣＭデータの転送にかかる時間が速
くなり、かつホストメモリーにＰＣＭデータを記憶する
必要が無くなります。ホストの分離メモリー上にはＰＣ
Ｍデータの配置決定が書かれるデータバッファがあり、
ＰＣＭメモリーの有効利用に用いられます。つまり、サ
ウンドが必要としているＰＣＭデータだけが、メモリー
に転送されるのです。個々のＭＳＰは、ＭＳＰメモリモ
ジュールの共有テーブル７２８内に同じテーブルデータ
を持っています。ＳＩＣは複数のＭＳＰに対して、同じ
データを一度にＤＭＡ転送することができます。このた
め、共有テーブルデータのダウンロードが、１個１個の
ＭＳＰに命令しなくとも、１回の命令だけで行えます。
ＣＰＵは何時でもアクセスすることが可能です。しか
し、ホストが分離ホストバスをアクセスしていない時
は、分離ホストバスは、非分離ホストバスとは独立に使
うことができます。このため、ホストが非分離メモリー
７０２を命令実行で使用している時でも、同時にＳＩＣ
がＭＳＰとの間で双方向のＤＭＡ転送が行えます。分離
ホストメモリー７０５の恒久割り当てメモリー７２５内
にある、ＭＳＰレジスターデータダウンロードバッファ
は、他のダウンロードバッファと同様に、分離ホストメ
モリー７０５からＭＳＰへのＤＭＡ転送のために使われ
ます。ホストが、自身の制御を初期化する処理を行って
いる間に、ＭＳＰに書き込みを行うには、これからＭＳ
ＰへＤＭＡ転送するμコードをこのバッファに一旦記憶
させます。これには２つの理由があり、１つ目はＭＳＰ
レジスターよりもこのバッファのアクセス時間が速いた
め、μコードのＤＭＡが中断されることが少なくなる。
２つ目はＳＩＣ＿ＤＭＡリソースを用いれば、すべての
ＭＳＰレジスタの内容を一度にダウンロードできるた
め、その分ホストは他の処理ができるというものです。
ホストがレジスター領域に書き込みを行うと、そのダウ
ンロードが行われている間、実行中のボイスプログラム
が、ほんの少しの間だけ処理が中断されてしまうため、
転送するレジスターデータをレジスターデータダウンロ
ードバッファにー旦蓄えてから、最速でＭＳＰにＤＭＡ
転送することにより、処理の中断時間を短縮します。Ｍ
ＳＰデータレジスターには、Ｘメモリ、Ｙメモリ、ディ
レイライン定義レジスター、ＨＳＡＢ定義レジスターな
どから構成され、詳細については図６のＭＳＰチップの
説明に述べられています。ＰＣＭデータは、ファイルシ
スデム７０６から直接ＰＣＭメモリー７３０へ転送され
ます。これによりＰＣＭデータの転送にかかる時間が速
くなり、かつホストメモリーにＰＣＭデータを記憶する
必要が無くなります。ホストの分離メモリー上にはＰＣ
Ｍデータの配置決定が書かれるデータバッファがあり、
ＰＣＭメモリーの有効利用に用いられます。つまり、サ
ウンドが必要としているＰＣＭデータだけが、メモリー
に転送されるのです。個々のＭＳＰは、ＭＳＰメモリモ
ジュールの共有テーブル７２８内に同じテーブルデータ
を持っています。ＳＩＣは複数のＭＳＰに対して、同じ
データを一度にＤＭＡ転送することができます。このた
め、共有テーブルデータのダウンロードが、１個１個の
ＭＳＰに命令しなくとも、１回の命令だけで行えます。
【０１８２】図７のシステムを用いた動的ボイス割り当
て全体の動作を、図８に示します。プログラム変更８０
０を示す信号に対応して、第一処理ブロック８０１が設
定構築処理、テーブルのダウンロード、静的アルゴリズ
ムの活性化を行います。８０２で発音が命令されると、
リソースの割り当ての判定が行われます（ブロック８０
３）。もし、リソースがふさがっていると、ＭＳＰ領域
で、盗むことができるアルゴリズムを特定し、そのアル
ゴリズムを停止し、これから活性化するアルゴリズムの
ためにリソースを再割り当てします。ブロック８０４、
ブロック８０３においてリソースが空いている時は、テ
ンプレートを適用して、アルゴリズムをリンクし、必要
ならば目標となるＭＲＵを停止して、目標となるＭＲＵ
の初期化とダウンロードを行います。そして、ＨＳＡＢ
を初期化し、ホストの制御ストリングも初期化してＭＲ
Ｕを更新し、処理を開始します（ブロック８０５）。そ
の後、ノートがオフしてアルゴリズムが停止されるまで
（ブロック８０７）、アルゴリズムの処理を行います。
リアルタイムに動的ボイス割り当てをためには、ブロッ
ク８０２のノートオンからブロック８０６のアルゴリズ
ムが動作するまでの時間遅れを、ミュージックシンセサ
イザーの演奏者に気付かれないようにせねばなりませ
ん。ボイス割り当てを行うために用いられるアルゴリズ
ムの詳細を、図９から図２０に示します。
て全体の動作を、図８に示します。プログラム変更８０
０を示す信号に対応して、第一処理ブロック８０１が設
定構築処理、テーブルのダウンロード、静的アルゴリズ
ムの活性化を行います。８０２で発音が命令されると、
リソースの割り当ての判定が行われます（ブロック８０
３）。もし、リソースがふさがっていると、ＭＳＰ領域
で、盗むことができるアルゴリズムを特定し、そのアル
ゴリズムを停止し、これから活性化するアルゴリズムの
ためにリソースを再割り当てします。ブロック８０４、
ブロック８０３においてリソースが空いている時は、テ
ンプレートを適用して、アルゴリズムをリンクし、必要
ならば目標となるＭＲＵを停止して、目標となるＭＲＵ
の初期化とダウンロードを行います。そして、ＨＳＡＢ
を初期化し、ホストの制御ストリングも初期化してＭＲ
Ｕを更新し、処理を開始します（ブロック８０５）。そ
の後、ノートがオフしてアルゴリズムが停止されるまで
（ブロック８０７）、アルゴリズムの処理を行います。
リアルタイムに動的ボイス割り当てをためには、ブロッ
ク８０２のノートオンからブロック８０６のアルゴリズ
ムが動作するまでの時間遅れを、ミュージックシンセサ
イザーの演奏者に気付かれないようにせねばなりませ
ん。ボイス割り当てを行うために用いられるアルゴリズ
ムの詳細を、図９から図２０に示します。
【０１８３】図９は、図７に示したシンセサイザーのた
めの処理ディスパッチャーの基本を示すフローチャート
です。システムに電源が入ると、システム初期化ルーチ
ンが実行されます（ブロック９００）。初期化が終わる
と、システムはウエイトループに入ります（ブロック９
０１）。決められた時間の中で何事も起こらなければ、
ホストＣＰＵが他のことを行うスリープ状態に入ります
（ブロック９０２）。音の合成を行う段になると、シス
テムは起動し、４種類ある入力信号に対応した動作を行
います。１番目の信号は、発音命令です。ブロック９０
３で判断します。２番目が、発音終了命令です。ブロッ
ク９０４で判断します。３番目がプログラム変更命令で
す。ブロック９０５で判断します。４番目が設定変更命
令です。ブロック９０６で判断します。最後に、命令が
何も来なかった時、ルーチンはその他の処理を行うブロ
ックに入ります（ブロック９０７）。ブロック９０７か
らアルゴリズムはウエイトループ９０１へと戻っていき
ます。ブロック９０３において発音命令を受け取ると、
アルゴリズムは図１０に示された発音ルーチン（ブロッ
ク９０８）へと分岐して行きます。発音終了命令を受け
取ると、アルゴリズムは図１１に示された発音終了ルー
チン（ブロック９０９）へと分岐します。プログラム変
更命令を受け取ると、アルゴリズムは図１２に示された
プログラム変更ルーチン（ブロック９１０）へと分岐し
ます。そして、設定変更命令を受け取ると、アルゴリズ
ムは図１３に示された設定変更ルーチン（ブロック９１
１）へと分岐します。ブロック９０２は、処理の切り換
えや、処理ディスパッチャーから戻ってきた現在行って
いる処理を示します。ディスパッチャー内の雑務（ブロ
ック９０７）は、ウエイトステイトから戻って来た時
の、処理の場所を指し示します。
めの処理ディスパッチャーの基本を示すフローチャート
です。システムに電源が入ると、システム初期化ルーチ
ンが実行されます（ブロック９００）。初期化が終わる
と、システムはウエイトループに入ります（ブロック９
０１）。決められた時間の中で何事も起こらなければ、
ホストＣＰＵが他のことを行うスリープ状態に入ります
（ブロック９０２）。音の合成を行う段になると、シス
テムは起動し、４種類ある入力信号に対応した動作を行
います。１番目の信号は、発音命令です。ブロック９０
３で判断します。２番目が、発音終了命令です。ブロッ
ク９０４で判断します。３番目がプログラム変更命令で
す。ブロック９０５で判断します。４番目が設定変更命
令です。ブロック９０６で判断します。最後に、命令が
何も来なかった時、ルーチンはその他の処理を行うブロ
ックに入ります（ブロック９０７）。ブロック９０７か
らアルゴリズムはウエイトループ９０１へと戻っていき
ます。ブロック９０３において発音命令を受け取ると、
アルゴリズムは図１０に示された発音ルーチン（ブロッ
ク９０８）へと分岐して行きます。発音終了命令を受け
取ると、アルゴリズムは図１１に示された発音終了ルー
チン（ブロック９０９）へと分岐します。プログラム変
更命令を受け取ると、アルゴリズムは図１２に示された
プログラム変更ルーチン（ブロック９１０）へと分岐し
ます。そして、設定変更命令を受け取ると、アルゴリズ
ムは図１３に示された設定変更ルーチン（ブロック９１
１）へと分岐します。ブロック９０２は、処理の切り換
えや、処理ディスパッチャーから戻ってきた現在行って
いる処理を示します。ディスパッチャー内の雑務（ブロ
ック９０７）は、ウエイトステイトから戻って来た時
の、処理の場所を指し示します。
【０１８４】図１０に発音ルーチンを示します。このル
ーチンは、発音中全てのボイスを明らかにし（ブロック
１０００）、図１４に示されたルーチンを使ってノート
内の最初のボイスを割り当てて（ブロック１００１）、
そして全てのボイスが割り当てられたかどうかを調べま
す（ブロック１００２）。ボイス全てが割り当てられる
まで、このアルゴリズムは（ブロック１０００）に戻り
ます。全てのボイスの割り当てが終わると、発音が開始
されたことになります。図９の（ブロック９０９）に対
応する発音終了ルーチンを、図１１に示します。このル
ーチンは、発音中の全てのボイスを明らかにし（ブロッ
ク１１００）、ボイスリソースを解除し（ブロック１１
０１）、全てのボイスリソースが解除されたかどうかを
調べます（ブロック１１０２）。ボイスリソース全てが
解除されるまで、このアルゴリズムは（ブロック１１０
０）に戻ります。全てのボイスリソースが解除される
と、発音は割り当てが解除されたことになります。図９
のブロック９１０に対応するプログラム変更ルーチン
を、図１２に示します。まず、プログラム変更ルーチン
は、命令１２００で起動します。そして、そのプログラ
ムが既に設定されているかどうかを調べます（ブロック
１２０１）。もしまだ設定されていなかった場合、設定
−構築−確認ルーチンが実行されます図１５の（ブロッ
ク１２０２）。設定−構築−確認が終了すると、選ばれ
たプログラムの設定が構築できるかどうかを調べます
（ブロック１２０３）。もし構築出来ないときは、アル
ゴリズムはブロック１２０８に戻り、必要に応じた形に
設定を縮小します。その後、設定−構築−確認（ブロッ
ク１２０２）を通って、設定が構築出来るかどうかを調
べ（ブロック１２０３）に入ります。もしブロック１２
０３で設定が構築可能であれば、設定−構築−確認ルー
チンが実行されます（図１２のブロック１２０４）。プ
ログラムかブロック１２０１で設定中か、ブロック１２
０４の設定構築が終了した後、ブロック１２０５でプロ
グラム内の全てのエフェクトを確定します。エフェクト
が確定した後、ボイス割り当てルーチンが実行されます
（図１４のブロック１２０６）。ボイス割り当てルーチ
ンの終了後、エフェクト全てが割り当てられたかどうか
の判定が行われます（ブロック１２０７）。割り当てが
まだ終わっていない場合、アルゴリズムはブロック１２
０５へと戻ります。割り当てが終了すると、ＭＳＰのプ
ログラムの変更が終了したことになります。図９のブロ
ック９１１に対応する設定構築ルーチンを、図１３に示
します。図１２のブロック１２０４のように、新しい設
定を必要とする命令に対応して、鍵盤位置とボイスとの
対応をつけます（ブロック１３００）。
ーチンは、発音中全てのボイスを明らかにし（ブロック
１０００）、図１４に示されたルーチンを使ってノート
内の最初のボイスを割り当てて（ブロック１００１）、
そして全てのボイスが割り当てられたかどうかを調べま
す（ブロック１００２）。ボイス全てが割り当てられる
まで、このアルゴリズムは（ブロック１０００）に戻り
ます。全てのボイスの割り当てが終わると、発音が開始
されたことになります。図９の（ブロック９０９）に対
応する発音終了ルーチンを、図１１に示します。このル
ーチンは、発音中の全てのボイスを明らかにし（ブロッ
ク１１００）、ボイスリソースを解除し（ブロック１１
０１）、全てのボイスリソースが解除されたかどうかを
調べます（ブロック１１０２）。ボイスリソース全てが
解除されるまで、このアルゴリズムは（ブロック１１０
０）に戻ります。全てのボイスリソースが解除される
と、発音は割り当てが解除されたことになります。図９
のブロック９１０に対応するプログラム変更ルーチン
を、図１２に示します。まず、プログラム変更ルーチン
は、命令１２００で起動します。そして、そのプログラ
ムが既に設定されているかどうかを調べます（ブロック
１２０１）。もしまだ設定されていなかった場合、設定
−構築−確認ルーチンが実行されます図１５の（ブロッ
ク１２０２）。設定−構築−確認が終了すると、選ばれ
たプログラムの設定が構築できるかどうかを調べます
（ブロック１２０３）。もし構築出来ないときは、アル
ゴリズムはブロック１２０８に戻り、必要に応じた形に
設定を縮小します。その後、設定−構築−確認（ブロッ
ク１２０２）を通って、設定が構築出来るかどうかを調
べ（ブロック１２０３）に入ります。もしブロック１２
０３で設定が構築可能であれば、設定−構築−確認ルー
チンが実行されます（図１２のブロック１２０４）。プ
ログラムかブロック１２０１で設定中か、ブロック１２
０４の設定構築が終了した後、ブロック１２０５でプロ
グラム内の全てのエフェクトを確定します。エフェクト
が確定した後、ボイス割り当てルーチンが実行されます
（図１４のブロック１２０６）。ボイス割り当てルーチ
ンの終了後、エフェクト全てが割り当てられたかどうか
の判定が行われます（ブロック１２０７）。割り当てが
まだ終わっていない場合、アルゴリズムはブロック１２
０５へと戻ります。割り当てが終了すると、ＭＳＰのプ
ログラムの変更が終了したことになります。図９のブロ
ック９１１に対応する設定構築ルーチンを、図１３に示
します。図１２のブロック１２０４のように、新しい設
定を必要とする命令に対応して、鍵盤位置とボイスとの
対応をつけます（ブロック１３００）。
【０１８５】次に、設定に対するＨＳＡＢ累算処理を割
り当てます（ブロック１３０１）。そして、設定に対応
するテーブルデータをＭＳＰ共有テーブルメモリーに読
み込みます（ブロック１３０２）。設定に含まれる全て
のボイスについて、ボイス作成ルーチンを実行します
（図１６のブロック１３０４）。その後、設定内の全て
のボイスが処理されたかどうかの判定を行います（ブロ
ック１３０５）。全てが処理されていなかった場合、ア
ルゴリズムはブロック１３０３へと戻ります。全ての処
理が終わったら、設定が構築できたこととなります。図
１４に、図１０のブロック１１０１と図１２のブロック
１２０６からコールされる、ボイス割り当てルーチンを
示します。ボイス割り当てルーチンは、コールされると
まず、空いているボイスリソースを検索します（ブロッ
ク１４００）。そして、空いているリソースが見つかっ
たかどうかを判定します（ブロック１４０１）。もし、
空いているリソースが見つからなかったら、ホストが実
行中のグループから盗むことができるボイスを検索しま
す（ブロック１４０２）。ボイスが盗まれる度に、図中
のループに入ります（ブロック１４０３）。ブロック１
４０３の後、盗まれたボイスは、ボイス停止ルーチンに
よって停止させられます（ブロック１４０４）。ボイス
の停止が済むと、利用するのに相応しいリソースがそろ
ったかどうかを判定します（ブロック１４０５）。もし
適したリソースが無ければ、ブロック１４０３に戻っ
て、盗める他のボイスを停止します。そのリソースが利
用可能である場合、またはブロック１４０１で空いてい
るリソースが見つかった場合は、ボイスの初期化／開始
ルーチンが実行されます（図１８のブロック１４０
６）。
り当てます（ブロック１３０１）。そして、設定に対応
するテーブルデータをＭＳＰ共有テーブルメモリーに読
み込みます（ブロック１３０２）。設定に含まれる全て
のボイスについて、ボイス作成ルーチンを実行します
（図１６のブロック１３０４）。その後、設定内の全て
のボイスが処理されたかどうかの判定を行います（ブロ
ック１３０５）。全てが処理されていなかった場合、ア
ルゴリズムはブロック１３０３へと戻ります。全ての処
理が終わったら、設定が構築できたこととなります。図
１４に、図１０のブロック１１０１と図１２のブロック
１２０６からコールされる、ボイス割り当てルーチンを
示します。ボイス割り当てルーチンは、コールされると
まず、空いているボイスリソースを検索します（ブロッ
ク１４００）。そして、空いているリソースが見つかっ
たかどうかを判定します（ブロック１４０１）。もし、
空いているリソースが見つからなかったら、ホストが実
行中のグループから盗むことができるボイスを検索しま
す（ブロック１４０２）。ボイスが盗まれる度に、図中
のループに入ります（ブロック１４０３）。ブロック１
４０３の後、盗まれたボイスは、ボイス停止ルーチンに
よって停止させられます（ブロック１４０４）。ボイス
の停止が済むと、利用するのに相応しいリソースがそろ
ったかどうかを判定します（ブロック１４０５）。もし
適したリソースが無ければ、ブロック１４０３に戻っ
て、盗める他のボイスを停止します。そのリソースが利
用可能である場合、またはブロック１４０１で空いてい
るリソースが見つかった場合は、ボイスの初期化／開始
ルーチンが実行されます（図１８のブロック１４０
６）。
【０１８６】図１５に、図１２のブロック１２０２から
コールされる、設定−構築−確認ルーチンを示します。
このルーチンは、プログラムが設定に組み込めるかどう
かを検査します。このアルゴリズムはまず、セットに含
まれる全ボイスのためのループに突入します（ブロック
１５００）。このループで、セット内の個々のボイスの
リソースを計上していきます（ブロック１５０１）。そ
して全ボイスについての処理が終わったかどうかを判定
します（ブロック１５０２）。まだ終わっていなけれ
ば、ブロック１５００へと戻ります。全てのポイスにつ
いての処理が終わると、アルゴリズムは設定の大きさを
確定させます（ブロック１５０３）。この情報をもとに
して、システム上のリソースを使って設定が構築出来る
かどうかを確認します。もし設定が構築できなければ、
すべての変更は取り消され、確認失格となります（ブロ
ック１５０５）。セットが構築出来る場合は、確認合格
となり、設定−構築−確認が終了します。
コールされる、設定−構築−確認ルーチンを示します。
このルーチンは、プログラムが設定に組み込めるかどう
かを検査します。このアルゴリズムはまず、セットに含
まれる全ボイスのためのループに突入します（ブロック
１５００）。このループで、セット内の個々のボイスの
リソースを計上していきます（ブロック１５０１）。そ
して全ボイスについての処理が終わったかどうかを判定
します（ブロック１５０２）。まだ終わっていなけれ
ば、ブロック１５００へと戻ります。全てのポイスにつ
いての処理が終わると、アルゴリズムは設定の大きさを
確定させます（ブロック１５０３）。この情報をもとに
して、システム上のリソースを使って設定が構築出来る
かどうかを確認します。もし設定が構築できなければ、
すべての変更は取り消され、確認失格となります（ブロ
ック１５０５）。セットが構築出来る場合は、確認合格
となり、設定−構築−確認が終了します。
【０１８７】図１６に、図１３のブロック１３０４から
コールされるボイス作成ルーチンを示します。ある特定
のキーマップに対応したボイスプログラムと、システム
に含むべきパラメータを組み立てます。このルーチンが
コールされると、まずμコードの結合のイメージを作り
ます（ブロック１６００）。次にボイスの全てのμコー
ドのイメージを作るループに入ります（ブロック１６０
１）。個々のμコードのイメージについて、ボイスのリ
クエストに応じてμコードのイメージを結合します（ブ
ロック１６０２）。そして、全てのイメージが結合され
たかどうかの判定を行います（ブロック１６０３）。も
しまだなら、アルゴリズムはブロック１６０１に戻りま
す。ブロック１６０３で全てのイメージが結合できた場
合は、ホスト制御の結合イメージが作られます（ブロッ
ク１６０４）。ホストのイメージはテーブルと結合され
ます（ブロック１６０５）。ホストのイメージはシステ
ムパラメータと結合され（ブロック１６０６）、割り込
みのベクトルマップが作られます（ブロック１６０
７）。これらのステップが終了すれば、ボイスは作成さ
れたことになります。
コールされるボイス作成ルーチンを示します。ある特定
のキーマップに対応したボイスプログラムと、システム
に含むべきパラメータを組み立てます。このルーチンが
コールされると、まずμコードの結合のイメージを作り
ます（ブロック１６００）。次にボイスの全てのμコー
ドのイメージを作るループに入ります（ブロック１６０
１）。個々のμコードのイメージについて、ボイスのリ
クエストに応じてμコードのイメージを結合します（ブ
ロック１６０２）。そして、全てのイメージが結合され
たかどうかの判定を行います（ブロック１６０３）。も
しまだなら、アルゴリズムはブロック１６０１に戻りま
す。ブロック１６０３で全てのイメージが結合できた場
合は、ホスト制御の結合イメージが作られます（ブロッ
ク１６０４）。ホストのイメージはテーブルと結合され
ます（ブロック１６０５）。ホストのイメージはシステ
ムパラメータと結合され（ブロック１６０６）、割り込
みのベクトルマップが作られます（ブロック１６０
７）。これらのステップが終了すれば、ボイスは作成さ
れたことになります。
【０１８８】図１７に、図１４のブロック１４０４から
コールされるボイス停止ルーチンを示します。選択され
たボイスによって、あるボイスが盗まれたり、置き換え
られたりする場合、このボイス停止ルーチンは先ず、Ｉ
／Ｏの出入り口に設けられたランプジェネレータの目標
値を０に設定します（ブロック１７００）。そしてＭＳ
ＰのＩ／Ｏランプジェネレータ割り込み信号を、許可し
ます（ブロック１７０１）。アルゴリズムはＭＳＰから
のＩ／Ｏランプ割り込みを待ちます（ブロック１７０
２）。割り込みを待っている間、このルーチンはウエイ
トステイトになり他の仕事を行います（ブロック１７０
３）。割り込みを受け取ると、ボイスリソースが開放さ
れます（ブロック７０４）。この時点で、停止するボイ
スのボイスリソースが利用可能になります。
コールされるボイス停止ルーチンを示します。選択され
たボイスによって、あるボイスが盗まれたり、置き換え
られたりする場合、このボイス停止ルーチンは先ず、Ｉ
／Ｏの出入り口に設けられたランプジェネレータの目標
値を０に設定します（ブロック１７００）。そしてＭＳ
ＰのＩ／Ｏランプジェネレータ割り込み信号を、許可し
ます（ブロック１７０１）。アルゴリズムはＭＳＰから
のＩ／Ｏランプ割り込みを待ちます（ブロック１７０
２）。割り込みを待っている間、このルーチンはウエイ
トステイトになり他の仕事を行います（ブロック１７０
３）。割り込みを受け取ると、ボイスリソースが開放さ
れます（ブロック７０４）。この時点で、停止するボイ
スのボイスリソースが利用可能になります。
【０１８９】図１８に、図１４のブロック１４０６から
コールされるボイス初期化／開始ルーチンを示します。
このルーチンは、設定内のボイスプログラムをＭＳＰに
繋がったボイスプログラムへ転送するものです。割り当
てられるボイスのリソースが見つかると、このルーチン
は、ＭＳＰの命令メモリー上の初期化及び開始するボイ
スのμコード領域をＮＯＰ命令で一時的にマスクします
（ブロック１８００）。次に、現在ＭＳＰに設定されて
いるＨＳＡＢマップが、このアルゴリズムで使えるかど
うかを判定します（ブロック１８０１）。もし使いたい
チャネルが存在していなければ、このボイスのためにＨ
ＳＡＢマップを定義します（ブロック１８０２）。チャ
ネルが存在していれば、ＭＳＰμコードとＩ／Ｏチャネ
ルとを結合します（ブロック１８０３）。そして、ＭＳ
ＰμコードのＤＭＡ転送を開始します（ブロック１８０
４）。ＳＩＣチップのＤＭＡ回路は、分離ホストメモリ
ーからＭＳＰμコードバッファへＤＭＡ転送を行い（ブ
ロック１８０５）、ＤＭＡ転送が終わると信号を発しま
す（ブロック１８０６）。ホストは、ホストの制御スト
リングをボイスに結合します（ブロック１８０７）。こ
のパラメータと同様に、ホストからＭＳＰレジスターへ
書き込まれるデータは、一旦レジスターダウンロードバ
ッファーに記憶されます（ブロック１８０８）。
コールされるボイス初期化／開始ルーチンを示します。
このルーチンは、設定内のボイスプログラムをＭＳＰに
繋がったボイスプログラムへ転送するものです。割り当
てられるボイスのリソースが見つかると、このルーチン
は、ＭＳＰの命令メモリー上の初期化及び開始するボイ
スのμコード領域をＮＯＰ命令で一時的にマスクします
（ブロック１８００）。次に、現在ＭＳＰに設定されて
いるＨＳＡＢマップが、このアルゴリズムで使えるかど
うかを判定します（ブロック１８０１）。もし使いたい
チャネルが存在していなければ、このボイスのためにＨ
ＳＡＢマップを定義します（ブロック１８０２）。チャ
ネルが存在していれば、ＭＳＰμコードとＩ／Ｏチャネ
ルとを結合します（ブロック１８０３）。そして、ＭＳ
ＰμコードのＤＭＡ転送を開始します（ブロック１８０
４）。ＳＩＣチップのＤＭＡ回路は、分離ホストメモリ
ーからＭＳＰμコードバッファへＤＭＡ転送を行い（ブ
ロック１８０５）、ＤＭＡ転送が終わると信号を発しま
す（ブロック１８０６）。ホストは、ホストの制御スト
リングをボイスに結合します（ブロック１８０７）。こ
のパラメータと同様に、ホストからＭＳＰレジスターへ
書き込まれるデータは、一旦レジスターダウンロードバ
ッファーに記憶されます（ブロック１８０８）。
【０１９０】次に、係数やＩ／Ｏ割り当てレジスターの
設定値などのパラメータを生成するために、ホストの初
期化処理をＤＭＡ転送と並行して行います（ブロック１
８０９）。そして、ホストはブロック１８０６から送ら
れてくるＤＭＡの終了信号を、ブロック１８１０で待ち
ます。待っている間、ブロック１８１１に示したよう
に、ホストは他の仕事ができます。】 ＤＭＡ終了の信
号を受け取ると、ＭＳＰレジスターへのＤＭＡが転送が
始まります（ブロック１８１２）。これは、ＳＩＣチッ
プのＭＳＰレジスターバッファーのＤＭＡを行う回路が
行い（ブロック１８１３）、ＤＭＡが終了すると信号を
発します（ブロック１８１４）。並行して、ホストはＭ
ＳＰレジスターからＭＳＰへの直接書き込みを詐可し
（ブロック１８１５）、割り込みベクトルを定義します
（ブロック１８１６）、そしてブロック１８１４から送
られてくるＤＭＡ終了信号を、ブロック１８１７で待ち
ます。待っている間、ブロック１８１８の様にホストは
他の仕事ができます。終了信号を受け取ると、ホストは
ＭＳＰμコードメモリー上で禁止してあった領域の禁止
を解除し（ブロック１８１９）、制御ストリングの更新
を開始します（ブロック１８２０）。これらのステップ
が全て終了すると、ボイスが開始されたこととなりま
す。図１９に、分離ホストメモリーに記憶されたＭＳＰ
のデータとμコードのイメージを示します。例えば図１
６のボイス作成ルーチンにおいて、μコードの結合イメ
ージはこの分離メモリーに記憶されます。イメージはＭ
ＳＰのμコードメモリーのどの場所に置かれても良いよ
うに作られます。ここで、動的に割り当てなければなら
ないＡ、Ｂ、Ｃ、Ｄというボイスを持ったシステムを考
えてみると、図１９に示したように沢山のイメージが記
憶されます。ボイスＡはボイスＡ０からＡ７の８つのイ
メージで記憶されているとします。ボイスＢは、ボイス
Ｂ０、Ｂ２、Ｂ４、Ｂ６の４つのイメージで記憶されて
いるとします。ボイスＣは、ボイスＣ０からＣ７の８つ
のイメージで記憶されているとします。ボイスＤは、ボ
イスＤ０とＤ３の２つのイメージで記憶されているとし
ます。ボイスの個々のイメージデータは、みな分離メモ
リーに記憶されています。しかし、データのある場所が
わかっているので、図１９に示したようにボイスにつき
１つのイメージデータのみを記憶しておけば良いので
す。
設定値などのパラメータを生成するために、ホストの初
期化処理をＤＭＡ転送と並行して行います（ブロック１
８０９）。そして、ホストはブロック１８０６から送ら
れてくるＤＭＡの終了信号を、ブロック１８１０で待ち
ます。待っている間、ブロック１８１１に示したよう
に、ホストは他の仕事ができます。】 ＤＭＡ終了の信
号を受け取ると、ＭＳＰレジスターへのＤＭＡが転送が
始まります（ブロック１８１２）。これは、ＳＩＣチッ
プのＭＳＰレジスターバッファーのＤＭＡを行う回路が
行い（ブロック１８１３）、ＤＭＡが終了すると信号を
発します（ブロック１８１４）。並行して、ホストはＭ
ＳＰレジスターからＭＳＰへの直接書き込みを詐可し
（ブロック１８１５）、割り込みベクトルを定義します
（ブロック１８１６）、そしてブロック１８１４から送
られてくるＤＭＡ終了信号を、ブロック１８１７で待ち
ます。待っている間、ブロック１８１８の様にホストは
他の仕事ができます。終了信号を受け取ると、ホストは
ＭＳＰμコードメモリー上で禁止してあった領域の禁止
を解除し（ブロック１８１９）、制御ストリングの更新
を開始します（ブロック１８２０）。これらのステップ
が全て終了すると、ボイスが開始されたこととなりま
す。図１９に、分離ホストメモリーに記憶されたＭＳＰ
のデータとμコードのイメージを示します。例えば図１
６のボイス作成ルーチンにおいて、μコードの結合イメ
ージはこの分離メモリーに記憶されます。イメージはＭ
ＳＰのμコードメモリーのどの場所に置かれても良いよ
うに作られます。ここで、動的に割り当てなければなら
ないＡ、Ｂ、Ｃ、Ｄというボイスを持ったシステムを考
えてみると、図１９に示したように沢山のイメージが記
憶されます。ボイスＡはボイスＡ０からＡ７の８つのイ
メージで記憶されているとします。ボイスＢは、ボイス
Ｂ０、Ｂ２、Ｂ４、Ｂ６の４つのイメージで記憶されて
いるとします。ボイスＣは、ボイスＣ０からＣ７の８つ
のイメージで記憶されているとします。ボイスＤは、ボ
イスＤ０とＤ３の２つのイメージで記憶されているとし
ます。ボイスの個々のイメージデータは、みな分離メモ
リーに記憶されています。しかし、データのある場所が
わかっているので、図１９に示したようにボイスにつき
１つのイメージデータのみを記憶しておけば良いので
す。
【０１９１】μコードのイメージの生成は、付随するＭ
ＲＵリソース命令、レジスター、ディレイライン、割り
込みを、ＭＳＰ上の命令開始ステップに適合させたμコ
ードを次々コピーして作っていくことです。しかし、命
令の開始ステップを選定して、そのボイスが必要とする
イメージの数がわかっていても、ボイスを盗むのを決め
るのにどれぐらい時間が必要なのかとか、イメージを記
憶するのにどのぐらいのメモリーが必要なのかとかを抜
きにしては、命令の開始ステップを決めることはできま
せん。図２０に、４つのＭＳＰからなるシステム及びこ
れに対するＭＲＵ０−７の配置と、このシステムで、図
１９に示したように動的に割り当てされるボイスＡから
Ｄと、固定された割り当てのボイスＥとＦの６ボイスを
処理する様子を示します。図にはまた、ＨＳＡＢのＩ／
Ｏレジスターマッピングと、共有テーブルのマッピン
グ、そしてＰＣＭデータのマッピングを示します。この
図は、４個のＭＳＰのそれぞれが８個のＭＳＰリソース
ユニットＭＲＵをもったシステムを示しています。図７
の実施例では、３２個のＭＲＵを持った９個のＭＳＰか
らなるシステムを示しました。図２０の例も、そのまま
単純に９個のＭＳＰシステムに拡張可能です。
ＲＵリソース命令、レジスター、ディレイライン、割り
込みを、ＭＳＰ上の命令開始ステップに適合させたμコ
ードを次々コピーして作っていくことです。しかし、命
令の開始ステップを選定して、そのボイスが必要とする
イメージの数がわかっていても、ボイスを盗むのを決め
るのにどれぐらい時間が必要なのかとか、イメージを記
憶するのにどのぐらいのメモリーが必要なのかとかを抜
きにしては、命令の開始ステップを決めることはできま
せん。図２０に、４つのＭＳＰからなるシステム及びこ
れに対するＭＲＵ０−７の配置と、このシステムで、図
１９に示したように動的に割り当てされるボイスＡから
Ｄと、固定された割り当てのボイスＥとＦの６ボイスを
処理する様子を示します。図にはまた、ＨＳＡＢのＩ／
Ｏレジスターマッピングと、共有テーブルのマッピン
グ、そしてＰＣＭデータのマッピングを示します。この
図は、４個のＭＳＰのそれぞれが８個のＭＳＰリソース
ユニットＭＲＵをもったシステムを示しています。図７
の実施例では、３２個のＭＲＵを持った９個のＭＳＰか
らなるシステムを示しました。図２０の例も、そのまま
単純に９個のＭＳＰシステムに拡張可能です。
【０１９２】図２０の例では、ボイスＡはＭＳＰ１のＭ
ＲＵ０、ＭＲＵ１、ＭＲＵ４を使います。ボイスＢは、
ＭＳＰ１のＭＲＵ５と６、ＭＳＰ４のＭＲＵ０と１、Ｍ
ＳＰ４のＭＲＵ２と３を使います。ボイスＣはＭＳＰ３
のＭＲＵ２のみを使います。ボイスＤは割り当てられて
いません。ボイスＥは、ＭＳＰ２のＭＲＵ０とＭＲＵ１
を使います。ボイスＦは、ＭＳＰ５のＭＲＵ２から５
と、ＭＳＰ４のＭＲＵ４から７を使います。２系統のＨ
ＳＡＢ累算出力として、ＭＳＰ２のＭＲＵ６と７が割り
当てられています。Ｉ／Ｏレジスターマッピングは、レ
ジスタ番号とチャネル番号とは関連していない様子を示
しています。レジスターは必要に応じて割り当てられる
のです。同様にチャネルも、まだ使われていないチャネ
ルは動的に割り当てることができます。共有テーブルメ
モリーには５つのテーブルが記憶されています。例のテ
ーブル１と２の共有テーブルメモリーは、ボイスＡが参
照するものです。テーブル１と２と４は、ボイスＢが参
照するものです。テーブル１はボイスＥが参照します。
テーブル３はボイスＦが参照します。そして、テーブル
５はボイスＣが参照します。ＰＣＭデータメモリーには
５つのサンプルが記憶されています。ボイスＡがサンプ
ル３とサンプル５を参照します。ＨＳＡＢ累算アルゴリ
ズムのＳＵＭ０とＳＵＭ１は、ＭＳＰ３に割り当てられ
ています。オーディオ出力システムへデータを書き込む
ための出力ルーチンは、ＭＳＰ２のＭＲＵ６と７で実行
されます。ＨＳＡＢマップにおいて、ＭＳＰ１はＩ／Ｏ
レジスターを用いて、ＨＳＡＢチャネル０と１にデータ
を書くことが示されています。ＭＳＰ２はＨＳＡＢチャ
ネルの２、３、４、７、８を読み、５、１２７、１２６
に書くことが示されています。ＳＰ３は、チャネル０、
１、６を読み、２、３、４に書きます。ＭＳＰ４は、チ
ャネル５を読み、６、７、８に書きます。
ＲＵ０、ＭＲＵ１、ＭＲＵ４を使います。ボイスＢは、
ＭＳＰ１のＭＲＵ５と６、ＭＳＰ４のＭＲＵ０と１、Ｍ
ＳＰ４のＭＲＵ２と３を使います。ボイスＣはＭＳＰ３
のＭＲＵ２のみを使います。ボイスＤは割り当てられて
いません。ボイスＥは、ＭＳＰ２のＭＲＵ０とＭＲＵ１
を使います。ボイスＦは、ＭＳＰ５のＭＲＵ２から５
と、ＭＳＰ４のＭＲＵ４から７を使います。２系統のＨ
ＳＡＢ累算出力として、ＭＳＰ２のＭＲＵ６と７が割り
当てられています。Ｉ／Ｏレジスターマッピングは、レ
ジスタ番号とチャネル番号とは関連していない様子を示
しています。レジスターは必要に応じて割り当てられる
のです。同様にチャネルも、まだ使われていないチャネ
ルは動的に割り当てることができます。共有テーブルメ
モリーには５つのテーブルが記憶されています。例のテ
ーブル１と２の共有テーブルメモリーは、ボイスＡが参
照するものです。テーブル１と２と４は、ボイスＢが参
照するものです。テーブル１はボイスＥが参照します。
テーブル３はボイスＦが参照します。そして、テーブル
５はボイスＣが参照します。ＰＣＭデータメモリーには
５つのサンプルが記憶されています。ボイスＡがサンプ
ル３とサンプル５を参照します。ＨＳＡＢ累算アルゴリ
ズムのＳＵＭ０とＳＵＭ１は、ＭＳＰ３に割り当てられ
ています。オーディオ出力システムへデータを書き込む
ための出力ルーチンは、ＭＳＰ２のＭＲＵ６と７で実行
されます。ＨＳＡＢマップにおいて、ＭＳＰ１はＩ／Ｏ
レジスターを用いて、ＨＳＡＢチャネル０と１にデータ
を書くことが示されています。ＭＳＰ２はＨＳＡＢチャ
ネルの２、３、４、７、８を読み、５、１２７、１２６
に書くことが示されています。ＳＰ３は、チャネル０、
１、６を読み、２、３、４に書きます。ＭＳＰ４は、チ
ャネル５を読み、６、７、８に書きます。
【０１９３】ＭＲＵマッピング上の矢印は、データの流
れの例を表しています。ここに、ＭＳＰ１の３つのボイ
スＡが、ＨＳＡＢのチャネル０にデータを書き込んでＭ
ＳＰ３のＭＲＵ０の累算ルーチンがそれを読むことが示
されています。ＭＳＰ３のＭＲＵ０内の累算ルーチンの
出力は、ＭＳＰ２のＭＲＵ０にあるボイスＥに再書き込
みされます。ＭＳＰ１のボイスＢの出力は、ＭＳＰ３の
ＭＲＵ１にあるＳＵＭ１累算ルーチンに書き込まれま
す。この累算ルーチンのその他の入力は、３つのボイス
Ｂで、それはＭＳＰ１のＭＲＵ５と６、ＭＳＰ４のＭＲ
Ｕ０と１、ＭＳＰ４のＭＲＵ２と３です。ＳＵＭ１ルー
チンが出力する累算結果は、ＭＳＰ２のＭＲＵ１にある
ボイスＥに書き込まれます。１つ目のボイスＥであるＭ
ＳＰ２のＭＲＵ０の出力は、ＭＳＰ２のＭＲＵ２から５
を使うボイスＦに書き込まれます。２つ目のボイスＥ
は、その出力をＭＳＰ４のＭＲＵ４から７を使う２つ目
のボイスＦに書き込みます。ＭＳＰ２上にある１つ目の
ボイスＦは、２つの組になった出力を出力ルーチンであ
るＯＵＴ１、ＯＵＴ２に書きます。ＯＵＴ１、２はオー
ディオ出力システムにデータを書き込みます。ＭＳＰ４
上にある２つ目のボイスＦも、その出力をＯＵＴ１とＯ
ＵＴ２ルーチンに書き込みます。ＭＳＰ２上のＭＲＵ０
にある１つ目のボイスＥの出力を、ＭＳＰ２上の１つ目
のボイスＦに転送するために、Ｉ／Ｏチャネルを使う必
要はありません。同様に、ＭＳＰ２のボイスＦの出力
を、ＭＳＰ２内の出力ルーチンに転送するのにもＩ／Ｏ
レジスターを使う必要がありません。
れの例を表しています。ここに、ＭＳＰ１の３つのボイ
スＡが、ＨＳＡＢのチャネル０にデータを書き込んでＭ
ＳＰ３のＭＲＵ０の累算ルーチンがそれを読むことが示
されています。ＭＳＰ３のＭＲＵ０内の累算ルーチンの
出力は、ＭＳＰ２のＭＲＵ０にあるボイスＥに再書き込
みされます。ＭＳＰ１のボイスＢの出力は、ＭＳＰ３の
ＭＲＵ１にあるＳＵＭ１累算ルーチンに書き込まれま
す。この累算ルーチンのその他の入力は、３つのボイス
Ｂで、それはＭＳＰ１のＭＲＵ５と６、ＭＳＰ４のＭＲ
Ｕ０と１、ＭＳＰ４のＭＲＵ２と３です。ＳＵＭ１ルー
チンが出力する累算結果は、ＭＳＰ２のＭＲＵ１にある
ボイスＥに書き込まれます。１つ目のボイスＥであるＭ
ＳＰ２のＭＲＵ０の出力は、ＭＳＰ２のＭＲＵ２から５
を使うボイスＦに書き込まれます。２つ目のボイスＥ
は、その出力をＭＳＰ４のＭＲＵ４から７を使う２つ目
のボイスＦに書き込みます。ＭＳＰ２上にある１つ目の
ボイスＦは、２つの組になった出力を出力ルーチンであ
るＯＵＴ１、ＯＵＴ２に書きます。ＯＵＴ１、２はオー
ディオ出力システムにデータを書き込みます。ＭＳＰ４
上にある２つ目のボイスＦも、その出力をＯＵＴ１とＯ
ＵＴ２ルーチンに書き込みます。ＭＳＰ２上のＭＲＵ０
にある１つ目のボイスＥの出力を、ＭＳＰ２上の１つ目
のボイスＦに転送するために、Ｉ／Ｏチャネルを使う必
要はありません。同様に、ＭＳＰ２のボイスＦの出力
を、ＭＳＰ２内の出力ルーチンに転送するのにもＩ／Ｏ
レジスターを使う必要がありません。
【０１９４】ＩＶ． まとめ 本特許を用いたＤＳＰを基にしたシンセサイザーシステ
ムは、動的ボイス割り当てを可能にするものです。この
システムは、リアルタイム割り当てが必要とされるボイ
スを構成する設定を、動的に割り当てる事ができるボイ
スプログラムの設定を組み立てることで可能とするもの
です。ボイスを構成するのに必要なリソースがシステム
に見合ったものかどうかを確認してから、設定に使える
リソースを決めるので、ボイスを活性化する速度を早め
ることが出来ます。このシステムはまた、複数のＭＳＰ
において相似形のルックアップテーブルを持っていま
す。これにより、ボイスの割り当てを決める際に、テー
ブルがどのＭＳＰにあるかどうかを考える必要が無くな
って、どのＭＳＰでもボイスプログラムを実行出来ます
から、ボイスの割り当て先を見つけるのが早く行えま
す。必要なリソースを決定するのに重要な、システムの
リソースの配置も、ボイス割り当てを簡単に行えるよう
に簡略化しています。これはまた、テーブルを予め読み
込んでおく手法をとるので、ボイスの発音を活性化する
までの時間を短縮できます。
ムは、動的ボイス割り当てを可能にするものです。この
システムは、リアルタイム割り当てが必要とされるボイ
スを構成する設定を、動的に割り当てる事ができるボイ
スプログラムの設定を組み立てることで可能とするもの
です。ボイスを構成するのに必要なリソースがシステム
に見合ったものかどうかを確認してから、設定に使える
リソースを決めるので、ボイスを活性化する速度を早め
ることが出来ます。このシステムはまた、複数のＭＳＰ
において相似形のルックアップテーブルを持っていま
す。これにより、ボイスの割り当てを決める際に、テー
ブルがどのＭＳＰにあるかどうかを考える必要が無くな
って、どのＭＳＰでもボイスプログラムを実行出来ます
から、ボイスの割り当て先を見つけるのが早く行えま
す。必要なリソースを決定するのに重要な、システムの
リソースの配置も、ボイス割り当てを簡単に行えるよう
に簡略化しています。これはまた、テーブルを予め読み
込んでおく手法をとるので、ボイスの発音を活性化する
までの時間を短縮できます。
【０１９５】このシステムは、１つのＭＳＰに複数の異
なるアルゴリズムを割り当てることが可能となっていま
す。空いている空間の範囲ならば、異なる大きさのアル
ゴリズムを置くことができるので、たくさんのボイスを
同時に処理することができ、リソースの有効利用もでき
るようになっています。さらに、このシステムではＭＳ
Ｐのμコードメモリー上に任意の禁止区間をもうけて、
ＮＯＰ機能でその区間だけμコードの実行を止めること
ができます。このため、ＭＳＰチップを停止させること
や、実行中のボイス処理を中断することなしに、ボイス
プログラムをＭＳＰにμコードメモリに転送することが
できます。ＭＳＰ内部のレジスターバスは、命令領域が
禁止されている時の、初期化データの転送効率を上げる
ことに役立ちます。さらに、どのＭＳＰに対しても等し
い数のＨＳＡＢチャネルが設定されていますので、ボイ
スを割り当てる際に、どのＭＳＰを使ってもＨＳＡＢチ
ャネルが同じ様に利用でき、ボイスプログラムを転送す
る行き先を決めることが高速に行えます。これによりま
た、必要なリソースを決定するさいに考慮されるシステ
ムリソースの配列の次元を少なくする効果もあります。
また複数のＭＳＰにまたがるエフェクトやボイス処理
も、仮想の通信線の束でつながれた処理ブロックの集合
として取り扱うことができます。このシステムはまた、
ＨＳＡＢチャネルとＩ／Ｏレジスターの対応を、バス上
の他のチャネルを中断することなしに変えることができ
ます。これによりＭＳＰチップあたりのＩ／Ｏレジスタ
ーの数が少なくて済み、チップを小さくすることができ
ます。Ｉ／Ｏレジスターの番号とＨＳＡＢチャネルの番
号の対応が固定されていないので、チャネル割り当ての
際の複雑な内部接続能力を拡大することができます。
なるアルゴリズムを割り当てることが可能となっていま
す。空いている空間の範囲ならば、異なる大きさのアル
ゴリズムを置くことができるので、たくさんのボイスを
同時に処理することができ、リソースの有効利用もでき
るようになっています。さらに、このシステムではＭＳ
Ｐのμコードメモリー上に任意の禁止区間をもうけて、
ＮＯＰ機能でその区間だけμコードの実行を止めること
ができます。このため、ＭＳＰチップを停止させること
や、実行中のボイス処理を中断することなしに、ボイス
プログラムをＭＳＰにμコードメモリに転送することが
できます。ＭＳＰ内部のレジスターバスは、命令領域が
禁止されている時の、初期化データの転送効率を上げる
ことに役立ちます。さらに、どのＭＳＰに対しても等し
い数のＨＳＡＢチャネルが設定されていますので、ボイ
スを割り当てる際に、どのＭＳＰを使ってもＨＳＡＢチ
ャネルが同じ様に利用でき、ボイスプログラムを転送す
る行き先を決めることが高速に行えます。これによりま
た、必要なリソースを決定するさいに考慮されるシステ
ムリソースの配列の次元を少なくする効果もあります。
また複数のＭＳＰにまたがるエフェクトやボイス処理
も、仮想の通信線の束でつながれた処理ブロックの集合
として取り扱うことができます。このシステムはまた、
ＨＳＡＢチャネルとＩ／Ｏレジスターの対応を、バス上
の他のチャネルを中断することなしに変えることができ
ます。これによりＭＳＰチップあたりのＩ／Ｏレジスタ
ーの数が少なくて済み、チップを小さくすることができ
ます。Ｉ／Ｏレジスターの番号とＨＳＡＢチャネルの番
号の対応が固定されていないので、チャネル割り当ての
際の複雑な内部接続能力を拡大することができます。
【０１９６】このシステムは、ホストとメモリーのＤＭ
Ａを行うための独立したアドレス線を持った分離メモリ
ーと、そのデータバスとアドレスバスを持っています。
この機能で、ＭＳＰのμコードやデータを転送している
のと並行して、ホストのボイス初期化処理が実行できま
す。つまり、初期化処理をパイプラインで行えると見な
せるのです。設定内で選択されたボイスを割り当てる時
に、それに置き換えられるボイスを選びだして盗む方法
は、置き換えに際して音が中断するのを最小限にするリ
ソースを、多くリソースの中から選びだすために、ファ
ジーな論理アルゴリズムが用いられています。同様に、
ボイスが切り替わる時や盗まれるときにクリックノイズ
がオーディオ出力に混入するのを防ぐため、Ｉ／Ｏアル
ゴリズムにはオーディオ信号のレベルを制御するための
ランプジェネレータが設けられています。ランプジェネ
レータは、徐々にオーディオ信号レベルを変化させるた
め、音の変化がスムーズになる効果もあります。ＤＳＰ
システムは、このシステムですでに実行されているアル
ゴリズムを中断することなしに、新しいアルゴリズムを
システムに割り当てて実行するために、様々な演算リソ
ースとメモリーリソースを有していますが、それらのハ
ードウエアの量は特に制限がありません。このシステム
はＤＳＰを基にしたシンセサイザーシステムにおける動
的ボイス割り当ての実行に最適なものなのです。
Ａを行うための独立したアドレス線を持った分離メモリ
ーと、そのデータバスとアドレスバスを持っています。
この機能で、ＭＳＰのμコードやデータを転送している
のと並行して、ホストのボイス初期化処理が実行できま
す。つまり、初期化処理をパイプラインで行えると見な
せるのです。設定内で選択されたボイスを割り当てる時
に、それに置き換えられるボイスを選びだして盗む方法
は、置き換えに際して音が中断するのを最小限にするリ
ソースを、多くリソースの中から選びだすために、ファ
ジーな論理アルゴリズムが用いられています。同様に、
ボイスが切り替わる時や盗まれるときにクリックノイズ
がオーディオ出力に混入するのを防ぐため、Ｉ／Ｏアル
ゴリズムにはオーディオ信号のレベルを制御するための
ランプジェネレータが設けられています。ランプジェネ
レータは、徐々にオーディオ信号レベルを変化させるた
め、音の変化がスムーズになる効果もあります。ＤＳＰ
システムは、このシステムですでに実行されているアル
ゴリズムを中断することなしに、新しいアルゴリズムを
システムに割り当てて実行するために、様々な演算リソ
ースとメモリーリソースを有していますが、それらのハ
ードウエアの量は特に制限がありません。このシステム
はＤＳＰを基にしたシンセサイザーシステムにおける動
的ボイス割り当ての実行に最適なものなのです。
【０１９７】本発明に対する実施例は発明の説明のため
のものであり、発明をこの例に限定するものではありま
せん。
のものであり、発明をこの例に限定するものではありま
せん。
【０１９８】
【効果】この発明を用いれば、ディジタル信号処理を基
にしたシンセサイザー／オーディオ処理システムが、そ
のシステム自身の構成を非常に短い時間で再構成できる
能力を持つことができるため、スタンダードＭＩＤＩ入
力やモジュレーションコントローラ、そしてキーボード
等からのリアルタイム制御信号に即応した音の合成が可
能になります。
にしたシンセサイザー／オーディオ処理システムが、そ
のシステム自身の構成を非常に短い時間で再構成できる
能力を持つことができるため、スタンダードＭＩＤＩ入
力やモジュレーションコントローラ、そしてキーボード
等からのリアルタイム制御信号に即応した音の合成が可
能になります。
【図面の簡単な説明】
【図１】図１はこの特許発明によるミュージックシンセ
サイザーの概念図である。
サイザーの概念図である。
【図２】図２は、図１に示されたシステムのメインＣＰ
Ｕユニットのハードウエアブロック図である。
Ｕユニットのハードウエアブロック図である。
【図３】図３は、図２に示されたＣＰＵと接続して用い
るヒューマンインターフェイスのハードウエアブロック
図である。
るヒューマンインターフェイスのハードウエアブロック
図である。
【図４】図４は、図２と図３に示したシステムと接続し
て用いる、ＭＳＰモジュールと出力回路のブロック図で
ある。
て用いる、ＭＳＰモジュールと出力回路のブロック図で
ある。
【図５】図５は、図２に示されたＳＩＣの機能ブロック
図である。
図である。
【図５Ａ】乃至
【図５Ｋ】図５のＳＩＣのレジスター定義を図示したも
のである。
のである。
【図６】図６は、図４に示されたシステム内の楽音信号
処理装置（ＭＳＰ）個々の機能ブロック図である。
処理装置（ＭＳＰ）個々の機能ブロック図である。
【図６Ａ】図６Ａは、ＭＳＰウインドウの様子を示すブ
ロック図である。
ロック図である。
【図６Ｂ】図６Ｂは、ＭＳＰの条件分岐を示す図であ
る。
る。
【図６Ｃ】図６Ｃは、ＭＳＰにつながる高速オーディオ
バスインターフェイスであるＨＳＡＢのブロック図であ
る。
バスインターフェイスであるＨＳＡＢのブロック図であ
る。
【図６Ｄ】図６Ｄは、ＭＳＰのディレイラインとテーブ
ル（関数表）の設定をしめす図である。
ル（関数表）の設定をしめす図である。
【図６Ｅ】図６Ｅは、ＭＳＰのＲＡＭアドレッシングブ
ロックの論理図である。
ロックの論理図である。
【図７】図７は、本特許発明における動的ボイス割り当
てシステムのメモリーとハードウエアモデルを示す図で
ある。
てシステムのメモリーとハードウエアモデルを示す図で
ある。
【図８】図８は、本特許発明におけるボイス割り当て処
理のシーケンスについての概略ブロック図である。
理のシーケンスについての概略ブロック図である。
【図９】図９は、図７のシステムで使用される処理ディ
スパッチャーのフローチャートである。
スパッチャーのフローチャートである。
【図１０】図１０は、図９の処理ディスパッチャーから
コールされる発音ルーチンのフローチャートである。
コールされる発音ルーチンのフローチャートである。
【図１１】図１１は、図９の処理ディスパッチャーから
コールされる発音終了サブルーチンのフローチャートで
ある。
コールされる発音終了サブルーチンのフローチャートで
ある。
【図１２】図１２は、図９の処理ディスパッチャーから
コールされるプログラム変更サブルーチンのフローチャ
ートである。
コールされるプログラム変更サブルーチンのフローチャ
ートである。
【図１３】図１３は、図９の処理ディスパッチャーから
コールされる設定構築サブルーチンのフローチャートで
ある。
コールされる設定構築サブルーチンのフローチャートで
ある。
【図１４】図１４は、図１０のノートオン ルーチンか
らコールされるボイス割り当てルーチンのフローチャー
トである。
らコールされるボイス割り当てルーチンのフローチャー
トである。
【図１５】図１５は、図１２のプログラム変更ルーチン
からコールされる設定−構築−確認サブルーチンのフロ
ーチャートである。
からコールされる設定−構築−確認サブルーチンのフロ
ーチャートである。
【図１６】図１６は、図１３の設定構築ルーチンからコ
ールされるボイス作成サブルーチンのフローチャートで
ある。
ールされるボイス作成サブルーチンのフローチャートで
ある。
【図１７】図１７は、図１４ボイス割り当てサブルーチ
ンのからコールされるボイス停止サブルーチンのフロー
チャートである。
ンのからコールされるボイス停止サブルーチンのフロー
チャートである。
【図１８】図１８は、図１４ボイス割り当てサブルーチ
ンのからコールされるボイス初期化／開始サブルーチン
のフローチャートである。
ンのからコールされるボイス初期化／開始サブルーチン
のフローチャートである。
【図１９】図１９は、ホスト処理システムの分離メモリ
ー内のボイスプログラムの概念図である。
ー内のボイスプログラムの概念図である。
【図２０】図２０は、図７のシステム内のＭＳＰメモリ
ー内に記憶される、複数のボイスプログラムの該グルー
プとボイスプログラムの概念図である。
ー内に記憶される、複数のボイスプログラムの該グルー
プとボイスプログラムの概念図である。
１０ 入力装置（入力手段） １１ ホスト処理モジュール １１ａ 動的ボイス割り当て（動的割り当て手段） １１ｂ ホストメモリ １２ 楽音信号処理モジュール（ＭＳＰモジュール；サ
ウンド処理手段） １２ａ 動的ボイス割り当て（動的割り当て手段） １２ｂ ＭＳＰメモリ １６ ライン（入力手段） ２０３ 外部ＬＥＤインターフェイス（マスキング手
段） ２０９ Ｙメモリー（係数メモリー） ３５０ コンフィグレーションレジスター（ディレイラ
イン制御装置、サンプル格納手段、ディレイライン制御
手段） ３７３ ディクリメントカウンター（ディレイライン制
御手段） ３７５ マルチプレクサー（ディレイライン制御手段） ３７７インデックスレジスター（ディレイライン制御手
段） ３８０ 加算器（ディレイライン制御手段） ３８２ 加算器（ディレイライン制御手段） ３８３ 剰余論理回路（ディレイライン制御手段） ３８６ マルチプレクサー（ディレイライン制御手段） ７００ ホストＣＰＵ（置換手段、リソースグループ、
供給手段） ７０１ 非分離ホストバス（リソースグループ、供給手
段） ７０２ 非分離ホストメモリー（第１メモリー、リソー
スグループ、記憶手段） ７０３ ＳＩＣ（置換手段、転送手段、リソースグルー
プ、供給手段） ７０４ 分離ホストバス（リソースグループ、供給手
段） ７０５ 分離ホストメモリー（第２メモリー、リソース
グループ） ７０６ ファイルシステム（リソースグループ） ７０７−１〜７０７−ｎＭＳＰ（置換手段、信号処理手
段、リソースグループ） ７０８ 高速オーディオバス（リソースグループ、オー
ディオデータバス） ７０９ ＤＡＡＤチップ（置換手段、リソースグルー
プ） ７１０ オーディオＩ／Ｏシステム（音声出力手段、リ
ソースグループ） ７１１ 拡張ＭＳＰメモリー（第２メモリー、リソース
グループ） ７１２−２〜７１２−ｎ ＭＳＰメモリーモジュール
（第２メモリー、リソースグループ） ７２０ 再配置可能メモリー ７２１ 制御ストリングメモリー ７２２ 大規模メモリー（再配置不可能） ７２３ 恒久割り当てメモリー ７２４ 大規模メモリー領域 ７２５ 恒久割り当てメモリー領域（命令メモリー） ７２６ ＭＳＰはデータレジスターメモリー（入出力パ
ラメータメモリー） ７２７ μコードメモリー（命令メモリ） ７２８ 共有テーブル（テーブルメモリー） ７２９ ディレイライン ７３０ ＰＣＭメモリー（サンプル格納手段）
ウンド処理手段） １２ａ 動的ボイス割り当て（動的割り当て手段） １２ｂ ＭＳＰメモリ １６ ライン（入力手段） ２０３ 外部ＬＥＤインターフェイス（マスキング手
段） ２０９ Ｙメモリー（係数メモリー） ３５０ コンフィグレーションレジスター（ディレイラ
イン制御装置、サンプル格納手段、ディレイライン制御
手段） ３７３ ディクリメントカウンター（ディレイライン制
御手段） ３７５ マルチプレクサー（ディレイライン制御手段） ３７７インデックスレジスター（ディレイライン制御手
段） ３８０ 加算器（ディレイライン制御手段） ３８２ 加算器（ディレイライン制御手段） ３８３ 剰余論理回路（ディレイライン制御手段） ３８６ マルチプレクサー（ディレイライン制御手段） ７００ ホストＣＰＵ（置換手段、リソースグループ、
供給手段） ７０１ 非分離ホストバス（リソースグループ、供給手
段） ７０２ 非分離ホストメモリー（第１メモリー、リソー
スグループ、記憶手段） ７０３ ＳＩＣ（置換手段、転送手段、リソースグルー
プ、供給手段） ７０４ 分離ホストバス（リソースグループ、供給手
段） ７０５ 分離ホストメモリー（第２メモリー、リソース
グループ） ７０６ ファイルシステム（リソースグループ） ７０７−１〜７０７−ｎＭＳＰ（置換手段、信号処理手
段、リソースグループ） ７０８ 高速オーディオバス（リソースグループ、オー
ディオデータバス） ７０９ ＤＡＡＤチップ（置換手段、リソースグルー
プ） ７１０ オーディオＩ／Ｏシステム（音声出力手段、リ
ソースグループ） ７１１ 拡張ＭＳＰメモリー（第２メモリー、リソース
グループ） ７１２−２〜７１２−ｎ ＭＳＰメモリーモジュール
（第２メモリー、リソースグループ） ７２０ 再配置可能メモリー ７２１ 制御ストリングメモリー ７２２ 大規模メモリー（再配置不可能） ７２３ 恒久割り当てメモリー ７２４ 大規模メモリー領域 ７２５ 恒久割り当てメモリー領域（命令メモリー） ７２６ ＭＳＰはデータレジスターメモリー（入出力パ
ラメータメモリー） ７２７ μコードメモリー（命令メモリ） ７２８ 共有テーブル（テーブルメモリー） ７２９ ディレイライン ７３０ ＰＣＭメモリー（サンプル格納手段）
【手続補正書】
【提出日】平成６年５月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】電子楽器における動的ボイス割り当て（ｄ
ｙｎａｍｉｃ ｖｏｉｃｅ ａｌｌｏｃａｔｉｏｎ）と
は、楽音合成に必要なリソース（例えば、メモリー、プ
ロセッサー、バスサイクル等）が空いているか否かにか
かわらず、任意の楽音を発生する能力を持つことを意味
している。即ち、合成するためのリソースが空いていれ
ば即座に楽音発生に利用するが、リソースが空いていな
い時は、現在楽音発生に使われているボイスを”盗ん
で”新たなボイスに割り当てています。標準的なＰＣＭ
プレイバック方式のシンセサイザーにおいては、楽音合
成に必要なリソースを短時間で切換えるために楽音合成
のバリエーションを限定することにより動的ボイス割り
当てを可能にしている。
ｙｎａｍｉｃ ｖｏｉｃｅ ａｌｌｏｃａｔｉｏｎ）と
は、楽音合成に必要なリソース（例えば、メモリー、プ
ロセッサー、バスサイクル等）が空いているか否かにか
かわらず、任意の楽音を発生する能力を持つことを意味
している。即ち、合成するためのリソースが空いていれ
ば即座に楽音発生に利用するが、リソースが空いていな
い時は、現在楽音発生に使われているボイスを”盗ん
で”新たなボイスに割り当てています。標準的なＰＣＭ
プレイバック方式のシンセサイザーにおいては、楽音合
成に必要なリソースを短時間で切換えるために楽音合成
のバリエーションを限定することにより動的ボイス割り
当てを可能にしている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】ＬＣＤ制御装置８９はＳＩＣ７３から、制
御ライン９０を介して制御情報を、また第二データバス
７０を介してデータを受け取ります。アドレス／データ
マルチプレクサー９１の出力は、ＬＣＤ制御装置８９に
接続されています。このアドレス／データマルチプレク
サー９１の入力は、アドレスライン５２と第二データバ
ス７０に接続されています。さらにアドレス／データマ
ルチプレクサー９１は、ＬＣＤ制御装置８９に接続され
たＬＣＤ表示用のＳＲＡＭ９２にも接続されています。
このＳＲＡＭ９２は、ＬＣＤ制御装置８９とＣＰＵ５０
とが時分割でアクセスします。時分割のプライオリティ
ーは、ＣＰＵ５０よりＬＣＤ制御装置８９の方が高くな
っています。つまり、ＣＰＵ５０がＬＣＤ制御装置８９
と同時刻にＳＲＡＭ９２にアクセスを行うと、制御ロジ
ックによってＣＰＵ５０にウェイト（ウェイト命令）が
かかります。ＣＰＵ５０メモリは、非分離メモリ７５と
分離メモリ８０から構成されています。分離メモリ８０
は、ＳＩＣ７３内のＤＭＡロジックによってＭＳＰに転
送されるデータの記憶に用いられます。なおＣＰＵ５０
が非分離メモリ７５をアクセスしている間でも、データ
をＭＳＰに転送することが可能です。このパイプライン
メモリアクセスによって、ＭＳＰの初期化やボイスプロ
グラムの転送が素早く行えます。
御ライン９０を介して制御情報を、また第二データバス
７０を介してデータを受け取ります。アドレス／データ
マルチプレクサー９１の出力は、ＬＣＤ制御装置８９に
接続されています。このアドレス／データマルチプレク
サー９１の入力は、アドレスライン５２と第二データバ
ス７０に接続されています。さらにアドレス／データマ
ルチプレクサー９１は、ＬＣＤ制御装置８９に接続され
たＬＣＤ表示用のＳＲＡＭ９２にも接続されています。
このＳＲＡＭ９２は、ＬＣＤ制御装置８９とＣＰＵ５０
とが時分割でアクセスします。時分割のプライオリティ
ーは、ＣＰＵ５０よりＬＣＤ制御装置８９の方が高くな
っています。つまり、ＣＰＵ５０がＬＣＤ制御装置８９
と同時刻にＳＲＡＭ９２にアクセスを行うと、制御ロジ
ックによってＣＰＵ５０にウェイト（ウェイト命令）が
かかります。ＣＰＵ５０メモリは、非分離メモリ７５と
分離メモリ８０から構成されています。分離メモリ８０
は、ＳＩＣ７３内のＤＭＡロジックによってＭＳＰに転
送されるデータの記憶に用いられます。なおＣＰＵ５０
が非分離メモリ７５をアクセスしている間でも、データ
をＭＳＰに転送することが可能です。このパイプライン
メモリアクセスによって、ＭＳＰの初期化やボイスプロ
グラムの転送が素早く行えます。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】図２で用いられるＭＳＰモジュール１２を
図４に示します。このシステムには、番号１５０−０か
ら１５０−８から成るディジタルシグナルプロセッサー
アレイが含まれています。つまり、図４に示されたシス
テムには９個のディジタルシグナルプロセッサがあるの
です。ディジタルシグナルプロセッサの数は、用途に応
じて増減が可能です。本発明の実施例におけるディジタ
ルシグナルプロセッサは、図６以降に示されでいる楽音
信号処理装置（ＭＳＰ）です。ＭＳＰは、本発明におけ
る動的ボイス割り当てを実行し易くする機能を持ったデ
ィジタルシグナルプロセッサ（ＤＳＰ）です。番号１５
０−０から１５０−８のディジタルシグナルプロセッサ
のＭＳＰアレイは、ホストシステムインターフェイス１
１０を介してアドレスライン８４、制御ライン８５及び
データライン８３が接続されています。そして、ＭＳＰ
アレイの１５０−０から１５０−８のそれぞれに１つず
つメモリモジュールが接続されＭＳＰアレイ１５０−０
のみに拡張メモリモジュール１５１が接続されている。
さらにＭＳＰアレイ１５０−１から１５０−８には、標
準のメモリモジュール１５２−１から１５２−８がそれ
ぞれ接続されています。ＭＳＰアレイ１５０−０から１
５０−８は、高速オーディオバス（オーディオデータバ
ス）１５３で相互接続されています。この高速オーディ
オバス１５３は、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ
とのバスインターフェイスチップ（ＤＡＡＤチップ）１
５４に接続されています。またこの出力は２個のＤ／Ａ
コンバータ１５５、１５６に接続されています。Ｄ／Ａ
コンバータ１５５の出力は左チャネルと右チャネル用の
フィルタ１５７、１５８に送られた後、マスターボリュ
ーム制御１５９を通って左チャネルと右チャネルの出力
ジャック１６０、１６１に出力されます。マスターボリ
ューム制御１５９の出力は、ヘッドフォンジャック１６
２にも送られます。
図４に示します。このシステムには、番号１５０−０か
ら１５０−８から成るディジタルシグナルプロセッサー
アレイが含まれています。つまり、図４に示されたシス
テムには９個のディジタルシグナルプロセッサがあるの
です。ディジタルシグナルプロセッサの数は、用途に応
じて増減が可能です。本発明の実施例におけるディジタ
ルシグナルプロセッサは、図６以降に示されでいる楽音
信号処理装置（ＭＳＰ）です。ＭＳＰは、本発明におけ
る動的ボイス割り当てを実行し易くする機能を持ったデ
ィジタルシグナルプロセッサ（ＤＳＰ）です。番号１５
０−０から１５０−８のディジタルシグナルプロセッサ
のＭＳＰアレイは、ホストシステムインターフェイス１
１０を介してアドレスライン８４、制御ライン８５及び
データライン８３が接続されています。そして、ＭＳＰ
アレイの１５０−０から１５０−８のそれぞれに１つず
つメモリモジュールが接続されＭＳＰアレイ１５０−０
のみに拡張メモリモジュール１５１が接続されている。
さらにＭＳＰアレイ１５０−１から１５０−８には、標
準のメモリモジュール１５２−１から１５２−８がそれ
ぞれ接続されています。ＭＳＰアレイ１５０−０から１
５０−８は、高速オーディオバス（オーディオデータバ
ス）１５３で相互接続されています。この高速オーディ
オバス１５３は、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ
とのバスインターフェイスチップ（ＤＡＡＤチップ）１
５４に接続されています。またこの出力は２個のＤ／Ａ
コンバータ１５５、１５６に接続されています。Ｄ／Ａ
コンバータ１５５の出力は左チャネルと右チャネル用の
フィルタ１５７、１５８に送られた後、マスターボリュ
ーム制御１５９を通って左チャネルと右チャネルの出力
ジャック１６０、１６１に出力されます。マスターボリ
ューム制御１５９の出力は、ヘッドフォンジャック１６
２にも送られます。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】Ｄ／Ａコンバータ１５６の左チャネルと右
チャネルの出力も同様に、フィルタ１６３と１６４を通
ってＡＵＸ出力１６５、１６６に出力されます。入力端
子１６７、１６８からのアナログ入力信号は、Ａ／Ｄコ
ンバータ１６９でディジタルデータに変換されて、ＤＡ
ＡＤチップ１５４に入力され、その後高速オーディオバ
ス１５３を通じてＭＳＰにデータが転送されます。クロ
ック１７０はこのＤＡＡＤチップ１５４にクロックを供
給します。上述したように、図２のメインＣＰＵシステ
ムと、図３のヒューマンインターフェイスブロックと、
図４のミュージックシグナルプロセッシングブロックか
ら構成されるシステムによって、ＭＳＰアレイ１５０−
０から１５０−８とメモリモジュール１５１、１５２−
１から１５２−８内の命令メモリに、グループ化したボ
イスプログラムを記憶し、これをリアルタイムに処理す
るディジタルシグナルプロセッサを基本としたミュージ
ックシンセサイザーが実現できます。ボイスプログラム
は、グループにまとめられて分離メモリ８０に記憶され
ており、図４のＭＳＰアレイのメモリモジュールに動的
に割りつけられます。ホストＣＰＵ５０はボイスプログ
ラムを組み立てて、それを動的に割り当てるために分離
メモリ８０に転送します。ホスト処理システムは、必要
に応じてＭＩＤＩの標準インターフェイスや、ヒューマ
ンインターフェイスブロックの制御も行います。
チャネルの出力も同様に、フィルタ１６３と１６４を通
ってＡＵＸ出力１６５、１６６に出力されます。入力端
子１６７、１６８からのアナログ入力信号は、Ａ／Ｄコ
ンバータ１６９でディジタルデータに変換されて、ＤＡ
ＡＤチップ１５４に入力され、その後高速オーディオバ
ス１５３を通じてＭＳＰにデータが転送されます。クロ
ック１７０はこのＤＡＡＤチップ１５４にクロックを供
給します。上述したように、図２のメインＣＰＵシステ
ムと、図３のヒューマンインターフェイスブロックと、
図４のミュージックシグナルプロセッシングブロックか
ら構成されるシステムによって、ＭＳＰアレイ１５０−
０から１５０−８とメモリモジュール１５１、１５２−
１から１５２−８内の命令メモリに、グループ化したボ
イスプログラムを記憶し、これをリアルタイムに処理す
るディジタルシグナルプロセッサを基本としたミュージ
ックシンセサイザーが実現できます。ボイスプログラム
は、グループにまとめられて分離メモリ８０に記憶され
ており、図４のＭＳＰアレイのメモリモジュールに動的
に割りつけられます。ホストＣＰＵ５０はボイスプログ
ラムを組み立てて、それを動的に割り当てるために分離
メモリ８０に転送します。ホスト処理システムは、必要
に応じてＭＩＤＩの標準インターフェイスや、ヒューマ
ンインターフェイスブロックの制御も行います。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】ホストＣＰＵインターフェイス５００は、
ＣＰＵインターフェイス制御ブロック５０８と基本的に
接続され、ホストＣＰＵインターフェイス５００からの
データは、ライン５０９により転送器５１０とシリアル
インターフェイス制御装置とレジスタ５１１及びＤＭＡ
制御レジスター５１３に転送されます。またＳＩＣは、
非分離ＤＲＡＭインターフェイス５０１の為のアドレス
マルチプレクサ５１４及び非分離ＤＲＡＭ制御装置５１
５を有している。アドレスマルチプレクサ５１６、分離
ＤＲＡＭ制御装置５１７及び転送器５１０は、分離ＤＲ
ＡＭインターフェイス５０２が必要とするアドレス及び
データ等の制御信号を転送或は供給している。アドレス
マルチプレクサ５１８、ＭＳＰバスインターフェイス制
御装置５１９及びＭＳＰウィンドーレジスタ５２０は、
ＭＳＰインターフェイス５０３が必要とするアドレス及
び、制御情報を与えるのに用いられます。また、ＳＩＣ
は、ホストＣＰＵインターフェイス５００の為の割り込
み信号を発生し、ライン５１２に出力します。
ＣＰＵインターフェイス制御ブロック５０８と基本的に
接続され、ホストＣＰＵインターフェイス５００からの
データは、ライン５０９により転送器５１０とシリアル
インターフェイス制御装置とレジスタ５１１及びＤＭＡ
制御レジスター５１３に転送されます。またＳＩＣは、
非分離ＤＲＡＭインターフェイス５０１の為のアドレス
マルチプレクサ５１４及び非分離ＤＲＡＭ制御装置５１
５を有している。アドレスマルチプレクサ５１６、分離
ＤＲＡＭ制御装置５１７及び転送器５１０は、分離ＤＲ
ＡＭインターフェイス５０２が必要とするアドレス及び
データ等の制御信号を転送或は供給している。アドレス
マルチプレクサ５１８、ＭＳＰバスインターフェイス制
御装置５１９及びＭＳＰウィンドーレジスタ５２０は、
ＭＳＰインターフェイス５０３が必要とするアドレス及
び、制御情報を与えるのに用いられます。また、ＳＩＣ
は、ホストＣＰＵインターフェイス５００の為の割り込
み信号を発生し、ライン５１２に出力します。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】３．チップセレクト領域１動作 この領域はＣＳ１Ｌ信号により有効にされ、そして全て
の物理的なＲＡＭとハードウェアのＩ／Ｏの動作で使わ
れる物理的メモリの領域が割り当てられています。ここ
には、フロッピー制御装置５６、ＳＣＳＩ制御装置５
８、時計チップ６０、ＤＵＡＲＴインターフェイス６
３、ＬＣＤ制御装置８９とＬＣＤディスプレイのＳＲＡ
Ｍ９２、個々のＭＳＰとＭＳＰウインドー領域内部のＤ
ＲＡＭからなる分離メモリー８０が含まれています。こ
の領域には、システム中の分離ＤＲＡＭと非分離ＤＲＡ
Ｍの最大のアドレスデコーディングも含まれています。
また物理的ＲＡＭの狭い可変域が、ＣＳ３Ｌ領域に割当
られています。
の物理的なＲＡＭとハードウェアのＩ／Ｏの動作で使わ
れる物理的メモリの領域が割り当てられています。ここ
には、フロッピー制御装置５６、ＳＣＳＩ制御装置５
８、時計チップ６０、ＤＵＡＲＴインターフェイス６
３、ＬＣＤ制御装置８９とＬＣＤディスプレイのＳＲＡ
Ｍ９２、個々のＭＳＰとＭＳＰウインドー領域内部のＤ
ＲＡＭからなる分離メモリー８０が含まれています。こ
の領域には、システム中の分離ＤＲＡＭと非分離ＤＲＡ
Ｍの最大のアドレスデコーディングも含まれています。
また物理的ＲＡＭの狭い可変域が、ＣＳ３Ｌ領域に割当
られています。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】次に、オーバーレイマネージャーは、ＣＳ
０Ｌ信号でのアドレスデコード領域の動きによって必要
となる論理的ページ領域へ物理的領域を再割付けしま
す。そして新しいオーバーレイは、ページ領域をディス
クから検索し、元のプログラムと一体にします。これに
より再割付け時に”ページフォールト”が発生し、現在
ロードされていないオーバーレイが必要であることがわ
かります。
０Ｌ信号でのアドレスデコード領域の動きによって必要
となる論理的ページ領域へ物理的領域を再割付けしま
す。そして新しいオーバーレイは、ページ領域をディス
クから検索し、元のプログラムと一体にします。これに
より再割付け時に”ページフォールト”が発生し、現在
ロードされていないオーバーレイが必要であることがわ
かります。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】非分離ＤＲＡＭ制御装置５１５は、ＤＲＡ
Ｍリフレッシュカウンタによって作られるリクエスト１
回により現在のバスアクセスの後、１回のリフレッシュ
サイクルを実行します。また非分離メモリ７５の領域に
おいてリフレッシュは、１番の優先度を持っています。
もしリフレッシュがリクエストされたならば、ＣＰＵサ
イクルが進行中の場合は、リフレッシュ制御装置は現在
のサイクルか終わるまでウェイトし、リフレッシュサイ
クルはその後に行われます。また、リフレッシュサイク
ルが行われている間に、ＣＰＵが非分離ＤＲＡＭへのア
クセスをリクエストした場合は、リフレッシュサイクル
が終わるまで待たないといけません。
Ｍリフレッシュカウンタによって作られるリクエスト１
回により現在のバスアクセスの後、１回のリフレッシュ
サイクルを実行します。また非分離メモリ７５の領域に
おいてリフレッシュは、１番の優先度を持っています。
もしリフレッシュがリクエストされたならば、ＣＰＵサ
イクルが進行中の場合は、リフレッシュ制御装置は現在
のサイクルか終わるまでウェイトし、リフレッシュサイ
クルはその後に行われます。また、リフレッシュサイク
ルが行われている間に、ＣＰＵが非分離ＤＲＡＭへのア
クセスをリクエストした場合は、リフレッシュサイクル
が終わるまで待たないといけません。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】ＤＲＡＭリフレッシュは、ＣＡＳビフォア
ＲＡＳリフレッシュサイクルの方法で実行させます。分
離ＤＲＡＭ制御装置５１７は、ＤＲＡＭリフレッシュカ
ウンタによって作られるリフレッシュリクエストがあっ
た時、リフレッシュサイクルを実行します。分離メモリ
８０の領域において、リフレッシュは１番の優先度を持
っている。従って、もしリフレッシュリクエストがされ
た時、ＣＰＵ又はＤＭＡサイクルが進行中なら、リフレ
ッシュ制御装置は現在のサイクルが終わるまでウェイト
ステートとなり、リフレッシュサイクルはその後に行わ
れます。また、リフレッシュサイクルが行われている間
に、ＣＰＵ又はＤＭＡが分離ＤＲＡＭへのアクセスをリ
クエストしたのなら、リフレッシュサイクルが終わるま
で待機しなければなりません。分離ＤＲＡＭ制御装置５
１７は、ＳＩＣのＤＭＡ制御装置での分離ＤＲＡＭのア
クセスも規定しています。ＣＰＵバスのリクエストは、
ＤＭＡ制御装置のバスリクエストより高い優先度を持っ
ています。
ＲＡＳリフレッシュサイクルの方法で実行させます。分
離ＤＲＡＭ制御装置５１７は、ＤＲＡＭリフレッシュカ
ウンタによって作られるリフレッシュリクエストがあっ
た時、リフレッシュサイクルを実行します。分離メモリ
８０の領域において、リフレッシュは１番の優先度を持
っている。従って、もしリフレッシュリクエストがされ
た時、ＣＰＵ又はＤＭＡサイクルが進行中なら、リフレ
ッシュ制御装置は現在のサイクルが終わるまでウェイト
ステートとなり、リフレッシュサイクルはその後に行わ
れます。また、リフレッシュサイクルが行われている間
に、ＣＰＵ又はＤＭＡが分離ＤＲＡＭへのアクセスをリ
クエストしたのなら、リフレッシュサイクルが終わるま
で待機しなければなりません。分離ＤＲＡＭ制御装置５
１７は、ＳＩＣのＤＭＡ制御装置での分離ＤＲＡＭのア
クセスも規定しています。ＣＰＵバスのリクエストは、
ＤＭＡ制御装置のバスリクエストより高い優先度を持っ
ています。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】Ｉ．ＭＳＰウィンドーイング ＭＳＰウィンドーイング機能は、複数のＭＳＰへの同時
書き込み動作を規定します。ＭＳＰがアクセスされる
際、ＣＰＵのＭＳＰウィンドーレジスタ５２０かＤＭＡ
のＭＳＰウィンドーレジスタ５２０の一致するビットの
それぞれのＭＳＰに決まります。ＣＰＵまたはＤＭＡの
制御装置が、ＭＳＰの”ウィンドー領域”にアクセスす
る時、一致しているチップイネーブルをＣＰＵまたはＤ
ＭＡのＭＳＰウィンドーレジスタ５２０中のそれぞれに
ビットの設定を発生します。複数のＭＳＰへのバスサイ
クルは、全てのＭＳＰへの書き込みが完了して、ワイヤ
ードオア接続したＭＳＰ＿ＷＡＩＴＬ信号が開放された
後に終了します。ＭＳＰ”ウィンドー領域”は書き込み
のみが可能です。もし、読みだし動作を試みたなら全て
「０」が返されます。
書き込み動作を規定します。ＭＳＰがアクセスされる
際、ＣＰＵのＭＳＰウィンドーレジスタ５２０かＤＭＡ
のＭＳＰウィンドーレジスタ５２０の一致するビットの
それぞれのＭＳＰに決まります。ＣＰＵまたはＤＭＡの
制御装置が、ＭＳＰの”ウィンドー領域”にアクセスす
る時、一致しているチップイネーブルをＣＰＵまたはＤ
ＭＡのＭＳＰウィンドーレジスタ５２０中のそれぞれに
ビットの設定を発生します。複数のＭＳＰへのバスサイ
クルは、全てのＭＳＰへの書き込みが完了して、ワイヤ
ードオア接続したＭＳＰ＿ＷＡＩＴＬ信号が開放された
後に終了します。ＭＳＰ”ウィンドー領域”は書き込み
のみが可能です。もし、読みだし動作を試みたなら全て
「０」が返されます。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】ＤＭＡ転送は、ＤＭＡ制御レジスタ５１３
のＳＴビットを設定することによって始まります。ＤＭ
Ａからのリクエストは、ワード転送カウントが「０」よ
り大きい場合はいつでも内部的に発生します。従って外
部からのリクエストは必要でありませんし、またサポー
トもしません。サイクルの長さは、ＳＩＣへ入力される
ＭＳＰ＿ＷＡＩＴＬによって伸ばされます。ＤＭＡ転送
が完了し、ワード転送カウントが「０」になったら、Ｓ
ＩＣはＤＭＡ制御レジスタのＳＴビットを解除し、ＳＩ
Ｃ割り込み状態レジスタのＤＴＣビットを設定します。
イネーブルなら、６８３４０に対してＳＩＣ＿ＩＲＱＬ
信号を発生します。この割り込みは、マスクレジスタで
ソフトウェアのマスクが可能です。ＭＳＰ−ＤＲＡＭ
ＤＭＡ制御装置５２７は、自動増加又は、同一アドレス
動作に、プログラムが可能です。ＤＲＡＭアドレスは、
増加又は、同じ所に留まるかが可能であり、またＭＳＰ
アドレスは、増加又は、同じ所に留まるかの設定が可能
です。ＤＭＡ転送の間、データの動きは、ＣＰＵアクセ
スかリフレッシュに先取りされることもあります。リフ
レッシュが１番の優先度を持っています。それはリフレ
ッシュサイクルがリクエストされたなら、まずそれを始
め、ＤＭＡとかＣＰＵのアクセスはそれが終わるまでウ
ェイトかけます。次の低いレベルは、ＣＰＵに与えられ
ています。それは、もしＣＰＵが、分離ＤＲＡＭかＭＳ
Ｐへのアクセスをリクエスト中なら、次の有効なリフレ
ッシュが無い時バスサイクルは、どんなＤＭＡアクセス
のリクエストがされているより、それに与えられるでし
よう。
のＳＴビットを設定することによって始まります。ＤＭ
Ａからのリクエストは、ワード転送カウントが「０」よ
り大きい場合はいつでも内部的に発生します。従って外
部からのリクエストは必要でありませんし、またサポー
トもしません。サイクルの長さは、ＳＩＣへ入力される
ＭＳＰ＿ＷＡＩＴＬによって伸ばされます。ＤＭＡ転送
が完了し、ワード転送カウントが「０」になったら、Ｓ
ＩＣはＤＭＡ制御レジスタのＳＴビットを解除し、ＳＩ
Ｃ割り込み状態レジスタのＤＴＣビットを設定します。
イネーブルなら、６８３４０に対してＳＩＣ＿ＩＲＱＬ
信号を発生します。この割り込みは、マスクレジスタで
ソフトウェアのマスクが可能です。ＭＳＰ−ＤＲＡＭ
ＤＭＡ制御装置５２７は、自動増加又は、同一アドレス
動作に、プログラムが可能です。ＤＲＡＭアドレスは、
増加又は、同じ所に留まるかが可能であり、またＭＳＰ
アドレスは、増加又は、同じ所に留まるかの設定が可能
です。ＤＭＡ転送の間、データの動きは、ＣＰＵアクセ
スかリフレッシュに先取りされることもあります。リフ
レッシュが１番の優先度を持っています。それはリフレ
ッシュサイクルがリクエストされたなら、まずそれを始
め、ＤＭＡとかＣＰＵのアクセスはそれが終わるまでウ
ェイトかけます。次の低いレベルは、ＣＰＵに与えられ
ています。それは、もしＣＰＵが、分離ＤＲＡＭかＭＳ
Ｐへのアクセスをリクエスト中なら、次の有効なリフレ
ッシュが無い時バスサイクルは、どんなＤＭＡアクセス
のリクエストがされているより、それに与えられるでし
よう。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】２．マスクレジスタ（５２５）図５Ｂで示
される、マスクレジスタは、ＣＰＵへの割り込み信号Ｓ
ＩＣ＿ＩＲＱＬの発生ソースを許可するためのもので、
ＳＩＣ割り込み状態レジスタとビット位置が対応してい
るものです。もし、ＳＩＣ割り込み状態レジスタの中の
１つのビットを設定し、そしてマスクレジスタの同じビ
ットが設定されていると、ＳＩＣ＿ＩＲＱＬ出力を発生
します。マスクレジスタのビットが解除されると、ＳＩ
Ｃ割り込み状態レジスタと同じビットの状態は、ＳＩＣ
＿ＩＲＱＬの出力に現れません（アドレス ＄０２）。 Ｍｎ−ＭＳＰ ＃ｎ 割り込みイネーブルビット １ ＝ ＭＳＰ＃ｎの割り込みが有効。 ０ ＝ ＭＳＰ＃ｎの割り込みが無効。 ＳＩ−シリアルインターフェイス １ ＝ シリアルインターフェイスの割り込みが有効。 ０ ＝ シリアルインターフェイスの割り込みが無効。 ＣＮＴ−ＨＳＡＢ バス衝突エラー １ ＝ ＨＳＡＢバス衝突の割り込みが有効。 ０ ＝ ＨＳＡＢバス衝突の割り込みが無効。 ＤＴＣ−ＤＭＡ転送完了 １ ＝ ＤＭＡ転送完了の割り込みが有効。 ０ ＝ ＤＭＡ転送完了の割り込みが無効。
される、マスクレジスタは、ＣＰＵへの割り込み信号Ｓ
ＩＣ＿ＩＲＱＬの発生ソースを許可するためのもので、
ＳＩＣ割り込み状態レジスタとビット位置が対応してい
るものです。もし、ＳＩＣ割り込み状態レジスタの中の
１つのビットを設定し、そしてマスクレジスタの同じビ
ットが設定されていると、ＳＩＣ＿ＩＲＱＬ出力を発生
します。マスクレジスタのビットが解除されると、ＳＩ
Ｃ割り込み状態レジスタと同じビットの状態は、ＳＩＣ
＿ＩＲＱＬの出力に現れません（アドレス ＄０２）。 Ｍｎ−ＭＳＰ ＃ｎ 割り込みイネーブルビット １ ＝ ＭＳＰ＃ｎの割り込みが有効。 ０ ＝ ＭＳＰ＃ｎの割り込みが無効。 ＳＩ−シリアルインターフェイス １ ＝ シリアルインターフェイスの割り込みが有効。 ０ ＝ シリアルインターフェイスの割り込みが無効。 ＣＮＴ−ＨＳＡＢ バス衝突エラー １ ＝ ＨＳＡＢバス衝突の割り込みが有効。 ０ ＝ ＨＳＡＢバス衝突の割り込みが無効。 ＤＴＣ−ＤＭＡ転送完了 １ ＝ ＤＭＡ転送完了の割り込みが有効。 ０ ＝ ＤＭＡ転送完了の割り込みが無効。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】３．ＤＭＡ制御レジスタ（５１３） 図５Ｃで示される、ＤＭＡ制御レジスタは、ＳＩＣのＭ
ＳＰ−ＤＲＡＭ ＤＭＡ制御装置の動きを決定します
（アドレス ＄０４）。 ＤＡＩ−ＤＲＡＭ アドレス増加／不変 ビット １ ＝ ＤＲＡＭアドレスレジスタは、１６ビットワー
ド転送毎に２ずつ増加 ０ ＝ ＤＲＡＭアドレスレジスタは、転送後も、増加
しない。 ＤＭＡ ＤＲＡＭアドレスレジスタに書かれているＤＲ
ＡＭのアドレスは、ＤＭＡ転送が完了するまで使われま
す。 ＭＡＩ−ＭＳＰ アドレス増加／不変 ビット １ ＝ ＭＳＰアドレスレジスタは、それぞれ１６ビッ
トワード転送毎に２ずつ増加 ０ ＝ ＭＳＰアドレスレジスタは、転送動作の間、増
加しない。 ＤＭＡ ＭＳＰアドレスレジスタに書かれているアドレ
スは、データ転送が完了するまで使われます。 ＴＤ−ＤＭＡ 転送方向ビット １ ＝ データは、システムＤＲＡＭからＭＳＰへ、転
送される ０ ＝ データは、ＭＳＰからシステムＤＲＡＭへ、転
送される ＳＴ−ＤＭＡ スタートビット １ ＝ ＤＭＡ転送スタート ０ ＝ 動かない ４．ＤＭＡ ＭＳＰアドレスレジスタ 図５Ｄで示されるＤＭＡ ＭＳＰアドレスレジスタは、
ＭＳＰ領域へのアクセスのＤＭＡで使われるＭＳＰの動
きのアドレスを持っています。指定された１６ビットア
ドレスは、ＭＳＰ領域の基本アドレス＄７８００００か
らのオフセットです。このレジスタは、それぞれの転送
動作の後、増加するのか、同じ所に留まるのかは、プロ
グラムにより設定が可能です（アドレス ＄０４）。
ＳＰ−ＤＲＡＭ ＤＭＡ制御装置の動きを決定します
（アドレス ＄０４）。 ＤＡＩ−ＤＲＡＭ アドレス増加／不変 ビット １ ＝ ＤＲＡＭアドレスレジスタは、１６ビットワー
ド転送毎に２ずつ増加 ０ ＝ ＤＲＡＭアドレスレジスタは、転送後も、増加
しない。 ＤＭＡ ＤＲＡＭアドレスレジスタに書かれているＤＲ
ＡＭのアドレスは、ＤＭＡ転送が完了するまで使われま
す。 ＭＡＩ−ＭＳＰ アドレス増加／不変 ビット １ ＝ ＭＳＰアドレスレジスタは、それぞれ１６ビッ
トワード転送毎に２ずつ増加 ０ ＝ ＭＳＰアドレスレジスタは、転送動作の間、増
加しない。 ＤＭＡ ＭＳＰアドレスレジスタに書かれているアドレ
スは、データ転送が完了するまで使われます。 ＴＤ−ＤＭＡ 転送方向ビット １ ＝ データは、システムＤＲＡＭからＭＳＰへ、転
送される ０ ＝ データは、ＭＳＰからシステムＤＲＡＭへ、転
送される ＳＴ−ＤＭＡ スタートビット １ ＝ ＤＭＡ転送スタート ０ ＝ 動かない ４．ＤＭＡ ＭＳＰアドレスレジスタ 図５Ｄで示されるＤＭＡ ＭＳＰアドレスレジスタは、
ＭＳＰ領域へのアクセスのＤＭＡで使われるＭＳＰの動
きのアドレスを持っています。指定された１６ビットア
ドレスは、ＭＳＰ領域の基本アドレス＄７８００００か
らのオフセットです。このレジスタは、それぞれの転送
動作の後、増加するのか、同じ所に留まるのかは、プロ
グラムにより設定が可能です（アドレス ＄０４）。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】７．ＣＰＵ−ＭＳＰウィンドーレジスタ
（５２０） 図５Ｉで示されるＣＰＵ−ＭＳＰウィンドーレジスタ
は、ＣＰＵがＭＳＰの”ウィンドー領域”にアクセスす
る時、アクセスされるＭＳＰを決めます（アドレス ＃
１０）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
（５２０） 図５Ｉで示されるＣＰＵ−ＭＳＰウィンドーレジスタ
は、ＣＰＵがＭＳＰの”ウィンドー領域”にアクセスす
る時、アクセスされるＭＳＰを決めます（アドレス ＃
１０）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】８．ＤＭＡ−ＭＳＰウィンドーレジスタ
（５２０） 図５Ｊで示されるＣＰＵ−ＭＳＰウィンドーレジスタ
は、ＤＭＡコントローラがＭＳＰの”ウィンドー”にア
クセスする時、アクセスされるＭＳＰを決めます（アド
レス ＃１２）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
（５２０） 図５Ｊで示されるＣＰＵ−ＭＳＰウィンドーレジスタ
は、ＤＭＡコントローラがＭＳＰの”ウィンドー”にア
クセスする時、アクセスされるＭＳＰを決めます（アド
レス ＃１２）。 Ｍｎ−セレクト ＭＳＰ ＃ｎ ビット １ ＝ ＭＳＰ ＃ｎは選ばれた ０ ＝ ＭＳＰ ＃ｎは選ばれていない
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正内容】
【００８１】［４］楽音信号処理装置（ＭＳＰ）（図
６，６Ａ−６Ｅ） 図６にＭＳＰの基本全体ブロック図を示します。図６Ａ
から図６ＥはＭＳＰの各ブロックをそれぞれ示します。
図６に示される様にＭＳＰは、ホスト処理システムによ
ってプログラミングされ，複数のＭＳＰによるマルチテ
ィンバー楽音合成を実行します。これを効率よく行うた
めにＭＳＰは、ホストＣＰＵインターフェイス２００、
ＲＡＭインターフェイス２０１、ＨＳＡＢインターフェ
イス２０２等の特別なインターフェイスを持ちます。ホ
ストＣＰＵインターフェイスブロック２００は、ＭＳＰ
内部の全ての領域へのアクセスをサポートします。ホス
トはＭＳＰ内部の全てのコンフィギュレーションレジス
ター、ステイタスレジスター、そしてデータレジスター
に対して読み込みあるいは書き込みが可能です。またＭ
ＳＰには、３２個の割り込みソースのどれが処理をリク
エストしているかを認識するための少なくとも２つの割
り込みレジスターを含む条件、割り込み、外部ＬＥＤイ
ンターフェイス（マスキング手段）２０３を含みます。
６，６Ａ−６Ｅ） 図６にＭＳＰの基本全体ブロック図を示します。図６Ａ
から図６ＥはＭＳＰの各ブロックをそれぞれ示します。
図６に示される様にＭＳＰは、ホスト処理システムによ
ってプログラミングされ，複数のＭＳＰによるマルチテ
ィンバー楽音合成を実行します。これを効率よく行うた
めにＭＳＰは、ホストＣＰＵインターフェイス２００、
ＲＡＭインターフェイス２０１、ＨＳＡＢインターフェ
イス２０２等の特別なインターフェイスを持ちます。ホ
ストＣＰＵインターフェイスブロック２００は、ＭＳＰ
内部の全ての領域へのアクセスをサポートします。ホス
トはＭＳＰ内部の全てのコンフィギュレーションレジス
ター、ステイタスレジスター、そしてデータレジスター
に対して読み込みあるいは書き込みが可能です。またＭ
ＳＰには、３２個の割り込みソースのどれが処理をリク
エストしているかを認識するための少なくとも２つの割
り込みレジスターを含む条件、割り込み、外部ＬＥＤイ
ンターフェイス（マスキング手段）２０３を含みます。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正内容】
【００８７】Ｂ．クロック、タイミング クロック、タイミング制御ブロック２１５は、オペレー
ションモードに従って、マイクロコードアドレスの発
生、更新を行います。ＭＳＰはホルト、シングル−ステ
ップ、フリーランの動作が可能です。実際にはＨＳＡＢ
インターフェイス２０２からの次の同期パルスを受け取
るまでスタートしないが、ホストはいつでもＭＳＰをス
タートさせることができます。ＭＳＰはソフトウエアま
たはハードウエアにより、ホルトそしてシングル−ステ
ップの動作が可能です。コンフィギュレーションレジス
ターにＭＳＰのラン／ホルトを制御するビットがあり、
またＭＳＰの外部ピンによっても制御可能であります。
このピンの設定が「ロウ」の時、ＭＳＰはコンフィギュ
レーションレジスターの設定にかかわらず停止状態にな
ります。このピンの設定が「ハイ」の時、コンフィギュ
レーションレジスターを「１」に設定することでＭＳＰ
は動作状態に入ります。ピンの設定が「ハイ」でコンフ
ィギュレーションレジスターが「０」の時、ＭＳＰは停
止状態になります。このレジスタービットはハードウエ
アリセットによって「０」に設定されます。一旦、外部
ピン及びレジスタービットが「ハイ」に設定され、その
時点から最初の同期パルスを受信して、ＭＳＰは動作状
態に入ります。ＭＳＰが停止状態の時でもＨＳＡＢイン
ターフェイス２０２は動作しつづけ、またＣＰＵは、ホ
ストＣＰＵインターフェイス２００を介して、レジスタ
ーやＲＡＭ領域への読み込み、書き込みが可能です。
ションモードに従って、マイクロコードアドレスの発
生、更新を行います。ＭＳＰはホルト、シングル−ステ
ップ、フリーランの動作が可能です。実際にはＨＳＡＢ
インターフェイス２０２からの次の同期パルスを受け取
るまでスタートしないが、ホストはいつでもＭＳＰをス
タートさせることができます。ＭＳＰはソフトウエアま
たはハードウエアにより、ホルトそしてシングル−ステ
ップの動作が可能です。コンフィギュレーションレジス
ターにＭＳＰのラン／ホルトを制御するビットがあり、
またＭＳＰの外部ピンによっても制御可能であります。
このピンの設定が「ロウ」の時、ＭＳＰはコンフィギュ
レーションレジスターの設定にかかわらず停止状態にな
ります。このピンの設定が「ハイ」の時、コンフィギュ
レーションレジスターを「１」に設定することでＭＳＰ
は動作状態に入ります。ピンの設定が「ハイ」でコンフ
ィギュレーションレジスターが「０」の時、ＭＳＰは停
止状態になります。このレジスタービットはハードウエ
アリセットによって「０」に設定されます。一旦、外部
ピン及びレジスタービットが「ハイ」に設定され、その
時点から最初の同期パルスを受信して、ＭＳＰは動作状
態に入ります。ＭＳＰが停止状態の時でもＨＳＡＢイン
ターフェイス２０２は動作しつづけ、またＣＰＵは、ホ
ストＣＰＵインターフェイス２００を介して、レジスタ
ーやＲＡＭ領域への読み込み、書き込みが可能です。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】ＭＳＰがピン設定あるいはレジスター設定
によって停止状態の時、シングル−ステップピングとレ
ジスタービットによってシングル−ステッピングが可能
です。このシングル−ステッピングは、システム又はＭ
ＳＰのデバッグが主な目的となります。外部ステップピ
ンからの立ち上がり信号のエッジでＭＳＰは，１命令実
行されます。この動作はある特定のタイミングで発生
し、例えば、ＭＳＰが停止状態で９５番目の命令待ちの
状態である時、シングル−ステップのコマンドを受ける
と、通常の９５番目のステップが実行されるであろうサ
イクルまで待機します。そしてこの命令は実行され、そ
の後、シングル−ステップレジスターは「０」にリセッ
トされます。ＣＰＵ（図２参照）はＭＳＰが通常の動作
時にも、ＲＡＭ領域やＸバス２０４、Ｙバス２０５をア
クセスする必要があります。ＲＡＭのアクセスは、ＭＳ
Ｐの１命令以上の時間を要し、かつＭＳＰの内部サイク
ルはＣＰＵのサイクルより短いので、ＭＳＰはいつＣＰ
Ｕがこれらのアクセスを実行する時間があるかを判断す
る必要があります。これを実現するため、ＭＳＰは６命
令分のプリフェッチバッファ２１４を持ちます。このプ
リフエッチバッファ２１４を埋めるためにＣＰＵは少な
くとも２０μＳ、０番地のマイクロコードをロードして
から”ＲＵＮ／ＨＡＬＴ”ビットを設定するまで待つ必
要があります。これにより、ＭＳＰのプリフェッチバッ
ファ２１４は新しい命令に更新され、次の同期パルスを
待って実行開始されます。この動作はシングル−ステッ
ピングの時も同じである。
によって停止状態の時、シングル−ステップピングとレ
ジスタービットによってシングル−ステッピングが可能
です。このシングル−ステッピングは、システム又はＭ
ＳＰのデバッグが主な目的となります。外部ステップピ
ンからの立ち上がり信号のエッジでＭＳＰは，１命令実
行されます。この動作はある特定のタイミングで発生
し、例えば、ＭＳＰが停止状態で９５番目の命令待ちの
状態である時、シングル−ステップのコマンドを受ける
と、通常の９５番目のステップが実行されるであろうサ
イクルまで待機します。そしてこの命令は実行され、そ
の後、シングル−ステップレジスターは「０」にリセッ
トされます。ＣＰＵ（図２参照）はＭＳＰが通常の動作
時にも、ＲＡＭ領域やＸバス２０４、Ｙバス２０５をア
クセスする必要があります。ＲＡＭのアクセスは、ＭＳ
Ｐの１命令以上の時間を要し、かつＭＳＰの内部サイク
ルはＣＰＵのサイクルより短いので、ＭＳＰはいつＣＰ
Ｕがこれらのアクセスを実行する時間があるかを判断す
る必要があります。これを実現するため、ＭＳＰは６命
令分のプリフェッチバッファ２１４を持ちます。このプ
リフエッチバッファ２１４を埋めるためにＣＰＵは少な
くとも２０μＳ、０番地のマイクロコードをロードして
から”ＲＵＮ／ＨＡＬＴ”ビットを設定するまで待つ必
要があります。これにより、ＭＳＰのプリフェッチバッ
ファ２１４は新しい命令に更新され、次の同期パルスを
待って実行開始されます。この動作はシングル−ステッ
ピングの時も同じである。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】ＭＳＰのプログラムカウンター（ＰＣ）
は、９ビットの同期カウンターである。そして、実際に
は２つのカウンターがあり、１つは９ビット、１つは８
ビットです。メインカウンターの９ビットカウンターは
どのマイクロコードステップが実行されているかを示し
ます。これはシングル−ステップのトリガリングとその
他、正確な命令ナンバーを知る必要のある機能のために
使われます。一方の８ビットカウンターはブリフェッチ
バッファ２１４に読み込まれるマイクロコードＲＡＭの
アドレスを発生します。ＭＳＰが停止状態の時、ＭＳＰ
はＸバス２０４、Ｙバス２０５へのアクセスを実行しま
せん。そのためＣＰＵはウェイト無しで、ＭＳＰ内部レ
ジスターへのアクセスが可能となります。ホストは”Ｒ
ＵＮ／ＨＡＬＴ”ビットあるいはシングル−ステップを
設定する前に、全てのホストアクセスを実行終了する必
要があります。例えば、ホストＤＭＡアクセスが開始し
て、もしＭＳＰの”ＲＵＮ／ＨＡＬＴ”ビットがこのア
クセスが終わる前に設定された場合、ＭＳＰの実行結果
とＤＭＡの実行結果は不定となってしまいます。
は、９ビットの同期カウンターである。そして、実際に
は２つのカウンターがあり、１つは９ビット、１つは８
ビットです。メインカウンターの９ビットカウンターは
どのマイクロコードステップが実行されているかを示し
ます。これはシングル−ステップのトリガリングとその
他、正確な命令ナンバーを知る必要のある機能のために
使われます。一方の８ビットカウンターはブリフェッチ
バッファ２１４に読み込まれるマイクロコードＲＡＭの
アドレスを発生します。ＭＳＰが停止状態の時、ＭＳＰ
はＸバス２０４、Ｙバス２０５へのアクセスを実行しま
せん。そのためＣＰＵはウェイト無しで、ＭＳＰ内部レ
ジスターへのアクセスが可能となります。ホストは”Ｒ
ＵＮ／ＨＡＬＴ”ビットあるいはシングル−ステップを
設定する前に、全てのホストアクセスを実行終了する必
要があります。例えば、ホストＤＭＡアクセスが開始し
て、もしＭＳＰの”ＲＵＮ／ＨＡＬＴ”ビットがこのア
クセスが終わる前に設定された場合、ＭＳＰの実行結果
とＤＭＡの実行結果は不定となってしまいます。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正内容】
【００９０】Ｃ． ホストＣＰＵインターフェイス ホストプロセッサーはホストＣＰＵインターフェイス２
００を介して、ＭＳＰの内部レジスターを読み込み、書
き込みしたり、ＭＳＰの動作や構成を制御したりしま
す。ホストＣＰＵインターフェイス２００はＲＡＭイン
ターフェイス２０１、ＨＳＡＢインターフェイス２０１
と同様に、割り込み、制御レジスター、全てのＭＳＰ内
部レジスターを設定するための主なインターフェイスで
ある。ホストＣＰＵインターフェイス２００は、Ｘバス
２０４、Ｙバス２０５に対してＡＬＵ２０７や他の内部
ブロックと競合する必要があります。このために、ホス
トＣＰＵインターフェイス２００は、ＣＰＵがリクエス
トする動作が実行終了するまで、ＣＰＵのサイクルにウ
ェイトステートを挿入します。例えば、ＡＬＵ２０７が
使用中のＸメモリー２０８への書き込み動作では、実行
可能になるまでホストへのウェイトステートが発生しま
す。ホストは”ｒｅａｄｙ”ビットをポーリングする必
要はなく、またホストＣＰＵアクセスに対するＭＳＰ内
のバスは管理され、ホストＣＰＵインターフェイス２０
０はＭＳＰ内部データへの高速でシンプルなアクセスを
可能にしています。制御及びコンフィギュレーションレ
ジスターは、ホストに対してウェイトステートを発生し
ません。そして読み込み、書き込み時のある状態におい
てもウェイトステートは発生しません。このウェイトス
テート発生の方法によりＣＰＵは同じバスサイクルで複
数のＭＳＰへの書き込みが可能です。この動作は、ワイ
ヤードオアされたウェイトステート信号と、複数発生す
るチップセレクト信号により行われます。実際にはこの
機能はＳＩＣの機能である。
００を介して、ＭＳＰの内部レジスターを読み込み、書
き込みしたり、ＭＳＰの動作や構成を制御したりしま
す。ホストＣＰＵインターフェイス２００はＲＡＭイン
ターフェイス２０１、ＨＳＡＢインターフェイス２０１
と同様に、割り込み、制御レジスター、全てのＭＳＰ内
部レジスターを設定するための主なインターフェイスで
ある。ホストＣＰＵインターフェイス２００は、Ｘバス
２０４、Ｙバス２０５に対してＡＬＵ２０７や他の内部
ブロックと競合する必要があります。このために、ホス
トＣＰＵインターフェイス２００は、ＣＰＵがリクエス
トする動作が実行終了するまで、ＣＰＵのサイクルにウ
ェイトステートを挿入します。例えば、ＡＬＵ２０７が
使用中のＸメモリー２０８への書き込み動作では、実行
可能になるまでホストへのウェイトステートが発生しま
す。ホストは”ｒｅａｄｙ”ビットをポーリングする必
要はなく、またホストＣＰＵアクセスに対するＭＳＰ内
のバスは管理され、ホストＣＰＵインターフェイス２０
０はＭＳＰ内部データへの高速でシンプルなアクセスを
可能にしています。制御及びコンフィギュレーションレ
ジスターは、ホストに対してウェイトステートを発生し
ません。そして読み込み、書き込み時のある状態におい
てもウェイトステートは発生しません。このウェイトス
テート発生の方法によりＣＰＵは同じバスサイクルで複
数のＭＳＰへの書き込みが可能です。この動作は、ワイ
ヤードオアされたウェイトステート信号と、複数発生す
るチップセレクト信号により行われます。実際にはこの
機能はＳＩＣの機能である。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正内容】
【００９１】図６Ａは複数のＭＳＰへの同時書き込み動
作を可能にする”ＭＳＰウィンドウ”のブロック図を示
しています。図６Ａの様にＣＰＵ５０はＳＩＣ７３は接
続されます。ＳＩＣ７３は、アドレスライン５２，制御
信号ライン５３を通してチップセレクトとアドレスをＣ
ＰＵ５０から受信し、ＣＰＵ５０はＳＩＣ７３から、ク
ロックライン５４からの信号を受信する。ＳＩＣ７３は
複数のチップセレクト３００−０から３００−ＮをＭＳ
Ｐ１５０−０からＭＳＰ１５０−Ｎにたいしてそれぞれ
発生します。複数のＭＳＰはプルアップ抵抗３０２を持
ちアクティブロウライン３０１でＣＰＵ５０にウェイト
ステートを出力すると共に読み込み、書き込み、データ
のストローブ信号をアクティブロウ３０３に出力しま
す。この構成によりチップセレクトの対象となる全ての
ＭＳＰにパラレルにデータをロードする事ができます。
作を可能にする”ＭＳＰウィンドウ”のブロック図を示
しています。図６Ａの様にＣＰＵ５０はＳＩＣ７３は接
続されます。ＳＩＣ７３は、アドレスライン５２，制御
信号ライン５３を通してチップセレクトとアドレスをＣ
ＰＵ５０から受信し、ＣＰＵ５０はＳＩＣ７３から、ク
ロックライン５４からの信号を受信する。ＳＩＣ７３は
複数のチップセレクト３００−０から３００−ＮをＭＳ
Ｐ１５０−０からＭＳＰ１５０−Ｎにたいしてそれぞれ
発生します。複数のＭＳＰはプルアップ抵抗３０２を持
ちアクティブロウライン３０１でＣＰＵ５０にウェイト
ステートを出力すると共に読み込み、書き込み、データ
のストローブ信号をアクティブロウ３０３に出力しま
す。この構成によりチップセレクトの対象となる全ての
ＭＳＰにパラレルにデータをロードする事ができます。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正内容】
【００９２】ＣＰＵインターフェイスには、１６ビット
のアドレス空間内の、２Ｋワード領域としてＣＰＵ５０
から出力される。このアドレス空間は全ては使われては
いませんが、割りつけされています。ホストＣＰＵイン
ターフェイス２００はＭＳＰ内部のワード長（１６，２
４，５６，８０ビット）と１６ビット長のＣＰＵアクセ
スとのインターフェイスをとります。データはＭＳＰ内
部で読み込み、書き込み時にラッチされます。これによ
りＣＰＵは１つのアクセスに対し最初のワードの読み込
み、あるいは最後のワードの書き込みの時だけウェイト
ステートを受け取ることになります。またホストＣＰＵ
インターフェイス２００はＭＳＰ内部レジスター、ポー
トに対するアクセスのデコーディングを行います。”Ｂ
ＩＧＥＮＤＩＡＮ”入力ピンによって、ＭＳＰワードと
ホストワードのインターフェイスのフォーマットを設定
します。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「１」の
時、ＭＳＰのレジスターはいわゆる”Ｂｉｇ−Ｅｎｄｉ
ａｎ”構成としてマッピングされます。例えば、ダブル
ワードの小さいアドレスの方のワードがＭＳＢ側ワード
となります。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「０」
の時、ＭＳＰのレジスターはいわゆる”Ｌｉｔｔｌｅ−
Ｅｎｄｉａｎ”構成としてマッピングされます。例え
ば、ダブルワードの小さいアドレスの方のワードがＬＳ
Ｂ側ワードとなります。
のアドレス空間内の、２Ｋワード領域としてＣＰＵ５０
から出力される。このアドレス空間は全ては使われては
いませんが、割りつけされています。ホストＣＰＵイン
ターフェイス２００はＭＳＰ内部のワード長（１６，２
４，５６，８０ビット）と１６ビット長のＣＰＵアクセ
スとのインターフェイスをとります。データはＭＳＰ内
部で読み込み、書き込み時にラッチされます。これによ
りＣＰＵは１つのアクセスに対し最初のワードの読み込
み、あるいは最後のワードの書き込みの時だけウェイト
ステートを受け取ることになります。またホストＣＰＵ
インターフェイス２００はＭＳＰ内部レジスター、ポー
トに対するアクセスのデコーディングを行います。”Ｂ
ＩＧＥＮＤＩＡＮ”入力ピンによって、ＭＳＰワードと
ホストワードのインターフェイスのフォーマットを設定
します。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「１」の
時、ＭＳＰのレジスターはいわゆる”Ｂｉｇ−Ｅｎｄｉ
ａｎ”構成としてマッピングされます。例えば、ダブル
ワードの小さいアドレスの方のワードがＭＳＢ側ワード
となります。”ＢＩＧＥＮＤＩＡＮ”入力ピンが「０」
の時、ＭＳＰのレジスターはいわゆる”Ｌｉｔｔｌｅ−
Ｅｎｄｉａｎ”構成としてマッピングされます。例え
ば、ダブルワードの小さいアドレスの方のワードがＬＳ
Ｂ側ワードとなります。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】ホストＣＰＵインターフェイスブロック２
００の主な構成を以下に示す。 ホスト、読み込み／書き込みポート ホストワード、ＭＳＰワードインターフェイス ホスト、アドレスデコード ホスト、ウェイトステート発生装置 ホスト、読み込み／書き込み制御装置、タイミング制御
装置
００の主な構成を以下に示す。 ホスト、読み込み／書き込みポート ホストワード、ＭＳＰワードインターフェイス ホスト、アドレスデコード ホスト、ウェイトステート発生装置 ホスト、読み込み／書き込み制御装置、タイミング制御
装置
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正内容】
【０１００】ＨＳＡＢはＭＳＰコンフィギュレーション
レジスターの”ＨＳＡＢ ＥＮＡＢＬＥ”ビットでイネ
ーブル／ディスエーブルする事ができます。リセット
後、ＨＳＡＢはディスエーブルされています。ホストは
コンフィギュレーションレジスターとマップレジスター
をプログラムする時、”ＨＳＡＢ ＥＮＡＢＬＥ”ビッ
トを「１」に設定します。そしてＭＳＰは次の同期信号
を待ちます。パワーオンリセット後、全てのＭＳＰはホ
ルト状態にあります。同期信号はＤＡＡＤからリセット
後４８ＫＨｚサンプルレート後に発生されます。ホスト
が全ての内部レジスター、マイクロコード、ＲＡＭ、コ
ンフィギュレーションレジスターなどをプログラムした
後、ＭＳＰはランモードに設定されます。ＭＳＰはそれ
ぞれ次のＩ／Ｏ制御ブロックからの同期信号を待ちま
す。この同期信号のパルスによりＭＳＰの内部マイクロ
コードポインターは、最初の命令に設定され、オペレー
ションが開始されます。このように、システム内の全て
のＭＳＰはシングル−ステップモード時を含め、常に同
期している事になります。ＨＳＡＢインターフェイス２
０２の主な構成を以下に示す。 ・ＨＳＡＢデータＲＡＭ ・ＨＳＡＢマップＲＡＭ ・ＨＳＡＢマップカウンター ・ＨＳＡＢタイミング、制御発生装置
レジスターの”ＨＳＡＢ ＥＮＡＢＬＥ”ビットでイネ
ーブル／ディスエーブルする事ができます。リセット
後、ＨＳＡＢはディスエーブルされています。ホストは
コンフィギュレーションレジスターとマップレジスター
をプログラムする時、”ＨＳＡＢ ＥＮＡＢＬＥ”ビッ
トを「１」に設定します。そしてＭＳＰは次の同期信号
を待ちます。パワーオンリセット後、全てのＭＳＰはホ
ルト状態にあります。同期信号はＤＡＡＤからリセット
後４８ＫＨｚサンプルレート後に発生されます。ホスト
が全ての内部レジスター、マイクロコード、ＲＡＭ、コ
ンフィギュレーションレジスターなどをプログラムした
後、ＭＳＰはランモードに設定されます。ＭＳＰはそれ
ぞれ次のＩ／Ｏ制御ブロックからの同期信号を待ちま
す。この同期信号のパルスによりＭＳＰの内部マイクロ
コードポインターは、最初の命令に設定され、オペレー
ションが開始されます。このように、システム内の全て
のＭＳＰはシングル−ステップモード時を含め、常に同
期している事になります。ＨＳＡＢインターフェイス２
０２の主な構成を以下に示す。 ・ＨＳＡＢデータＲＡＭ ・ＨＳＡＢマップＲＡＭ ・ＨＳＡＢマップカウンター ・ＨＳＡＢタイミング、制御発生装置
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正内容】
【０１０４】ディレイラインでは、書き込みは通常ディ
レイラインの先頭で行われ、読み込みは通常あるサンプ
ル数前で行われます。書き込み動作では、アドレス値は
パーテションベース値、そのディレイラインのオフセッ
ト値、ディクリメントカウンターの出力値より作られま
す。読み込み動作では、インデックスレジスターのディ
レイ値にデイクリメントカウンター値、そのディレイラ
インのオフセット値を加算して作られます。通常の動作
時、ＣＰＵはＲＡＭエリアをＭＳＰと競合してアクセス
しなければなりません。ＲＡＭアクセスはＭＳＰの１命
令以上の時間を要するので、ＭＳＰはいつＣＰＵがこれ
らのアクセスを実行する時間があるか判断することがで
きる必要があります。これを実現するため、ＭＳＰは６
命令分のプリフェッチを持ちます。ＣＰＵはＭＳＰレジ
スターマップにある、シングルワードレジスターにおけ
るＲＡＭへのデータのダウンロードを行います。ＣＰＵ
によってどのアドレスに、ダウンロードされたデータが
書き込みあるいは読み込みされるかは、２つのＲＡＭポ
インターによって決まります。１つのポインターはＣＰ
Ｕが直接ＲＡＭをアクセスした時に使われ、１つはＳＩ
ＣがＤＭＡ転送を行う時に使われます。どちらが使われ
いるかは、アクセス開始時の”ＣＰＵＤＭＡＬ”入力ピ
ンの値で決まります。ＲＡＭインターフェイスブロック
２０１の主な構成を以下に示す。 ＲＡＭアドレス制御マルチプレクサー ＲＡＭアクセスアドレスラッチ ＲＡＭアクセスデータラッチ ＲＡＳ、ＣＡＳ、ＷＥ発生装置 ＲＡＭコンフィグレーションレジスター ＲＡＭサーキュラー／リニアスプリットレジスター サーキュラーアドレスカウンター ＲＡＭアドレス演算器 ＲＡＭデータ入出力制御
レイラインの先頭で行われ、読み込みは通常あるサンプ
ル数前で行われます。書き込み動作では、アドレス値は
パーテションベース値、そのディレイラインのオフセッ
ト値、ディクリメントカウンターの出力値より作られま
す。読み込み動作では、インデックスレジスターのディ
レイ値にデイクリメントカウンター値、そのディレイラ
インのオフセット値を加算して作られます。通常の動作
時、ＣＰＵはＲＡＭエリアをＭＳＰと競合してアクセス
しなければなりません。ＲＡＭアクセスはＭＳＰの１命
令以上の時間を要するので、ＭＳＰはいつＣＰＵがこれ
らのアクセスを実行する時間があるか判断することがで
きる必要があります。これを実現するため、ＭＳＰは６
命令分のプリフェッチを持ちます。ＣＰＵはＭＳＰレジ
スターマップにある、シングルワードレジスターにおけ
るＲＡＭへのデータのダウンロードを行います。ＣＰＵ
によってどのアドレスに、ダウンロードされたデータが
書き込みあるいは読み込みされるかは、２つのＲＡＭポ
インターによって決まります。１つのポインターはＣＰ
Ｕが直接ＲＡＭをアクセスした時に使われ、１つはＳＩ
ＣがＤＭＡ転送を行う時に使われます。どちらが使われ
いるかは、アクセス開始時の”ＣＰＵＤＭＡＬ”入力ピ
ンの値で決まります。ＲＡＭインターフェイスブロック
２０１の主な構成を以下に示す。 ＲＡＭアドレス制御マルチプレクサー ＲＡＭアクセスアドレスラッチ ＲＡＭアクセスデータラッチ ＲＡＳ、ＣＡＳ、ＷＥ発生装置 ＲＡＭコンフィグレーションレジスター ＲＡＭサーキュラー／リニアスプリットレジスター サーキュラーアドレスカウンター ＲＡＭアドレス演算器 ＲＡＭデータ入出力制御
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正内容】
【０１０８】Ｉ． Ｘ、Ｙレジスターストレージブロッ
ク Ｘ、ＹレジスターブロックＸメモリー２０８、Ｙメモリ
ー２０９は２つのスタティックＲＡＭで構成され、ＭＡ
Ｃ２０６、ＡＬＵ２０７に対する高速アクセスを行う内
部データストレージです。Ｘメモリー２０８はＸバス２
０４からのみアクセスでき、Ｙメモリー２０９はＹバス
２０５からのみアクセスできます。それぞれは、２５６
ワード＊２４ビットのサイズです。ＣＰＵ５０はこれら
をアクセスすることができるが、ＭＳＰ内部における命
令の実行状態によっては、１つあるいはそれ以上のウェ
イトステートが必要になる場合があります。Ｙメモリー
２０９は、Ｙサーキュラー／リニア スプリットポイン
トレジスターによって設定されるポイントで２つの領域
に分割されます。このレジスターはサーキュラーメモリ
ーのワード数０，４，８，１６，３２，６４，１２８，
２５６を決める３ビット値をもちます。メモリーの下側
は、サーキュラーにアドレッシングし、上側は、リニア
にアドレッシングします。毎サンプルにデクリメントす
る８ビットのデクリメントカウンターは全サーキュラー
アドレッシング領域をカバーします。
ク Ｘ、ＹレジスターブロックＸメモリー２０８、Ｙメモリ
ー２０９は２つのスタティックＲＡＭで構成され、ＭＡ
Ｃ２０６、ＡＬＵ２０７に対する高速アクセスを行う内
部データストレージです。Ｘメモリー２０８はＸバス２
０４からのみアクセスでき、Ｙメモリー２０９はＹバス
２０５からのみアクセスできます。それぞれは、２５６
ワード＊２４ビットのサイズです。ＣＰＵ５０はこれら
をアクセスすることができるが、ＭＳＰ内部における命
令の実行状態によっては、１つあるいはそれ以上のウェ
イトステートが必要になる場合があります。Ｙメモリー
２０９は、Ｙサーキュラー／リニア スプリットポイン
トレジスターによって設定されるポイントで２つの領域
に分割されます。このレジスターはサーキュラーメモリ
ーのワード数０，４，８，１６，３２，６４，１２８，
２５６を決める３ビット値をもちます。メモリーの下側
は、サーキュラーにアドレッシングし、上側は、リニア
にアドレッシングします。毎サンプルにデクリメントす
る８ビットのデクリメントカウンターは全サーキュラー
アドレッシング領域をカバーします。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正内容】
【０１２３】Ｔ． ＭＳＰレジスターの説明 ここでは、ＭＳＰホストＣＰＵインターフェイス２００
におけるレジスターの定義についての述べます。内部デ
ータ空間、ステータスレジスター、コンフィグレーショ
ンレジスター、ＲＡＭ、マイクロコードポート、ポイン
ター等を含みます。
におけるレジスターの定義についての述べます。内部デ
ータ空間、ステータスレジスター、コンフィグレーショ
ンレジスター、ＲＡＭ、マイクロコードポート、ポイン
ター等を含みます。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正内容】
【０１２４】１． Ｘ、Ｙレジスター Ｘ、Ｙレジスター領域２０８，２０９はレジスターマッ
プの先頭にあります。これらは、ＭＳＰの内部ポインタ
ーに関係なく直接マッピングされ、またアクセスされま
す。これらのレジスターは内部のＸ、Ｙバスを介してア
クセスされ、そしてアクセスか完了する前は、ＣＰＵに
対してウェイトステートが発生する場合があります。ウ
ェイトステートは連続するワードの２つ目のワードの読
み込み時、１つ目のワードの書き込み時にはインサート
されません。Ｘ、Ｙレジスター領域のデータは全て２４
ビット長です。そして１６ビットのホストＣＰＵインタ
ーフェイス２００に対しては２つの１６ビットワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。それぞれのバンクは２４ビッ
ト、２５６ワードで、２バンクトータルで２０４８バイ
トのアドレス空間をしめます。
プの先頭にあります。これらは、ＭＳＰの内部ポインタ
ーに関係なく直接マッピングされ、またアクセスされま
す。これらのレジスターは内部のＸ、Ｙバスを介してア
クセスされ、そしてアクセスか完了する前は、ＣＰＵに
対してウェイトステートが発生する場合があります。ウ
ェイトステートは連続するワードの２つ目のワードの読
み込み時、１つ目のワードの書き込み時にはインサート
されません。Ｘ、Ｙレジスター領域のデータは全て２４
ビット長です。そして１６ビットのホストＣＰＵインタ
ーフェイス２００に対しては２つの１６ビットワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。それぞれのバンクは２４ビッ
ト、２５６ワードで、２バンクトータルで２０４８バイ
トのアドレス空間をしめます。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正内容】
【０１２５】２． ＨＳＡＢデータ、マップレジスター ＨＳＡＢインターフェイス２０２にあるこれらのレジス
ターはＭＳＰの隣り合ったアドレス空間にあります。Ｈ
ＳＡＢデータメモリーが小さい方のアドレスエリアにあ
ります。このメモリーは６４ワード＊２４ビットです。
これらのレジスターは内部のＸ、Ｙバスを介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウェイトステートが発生する場合があります。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。この領域のデータは全て２４ビット長です。そ
して１６ビットのホストＣＰＵインターフェイスに対し
ては２つの１６ビットワードとして扱われます。”ＢＩ
ＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワ
ードのＬＳＢがＭＳＰワードのＬＳＢとなります。”Ｂ
ＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスの
ワードのＬＳＢがＭＳＰワードのＬＳＢとなります。２
４ビット、６４ワードで、トータルで２５６バイトのア
ドレス空間をしめます。ＨＳＡＢデータＲＡＭはＣＰＵ
によって読み込み、書き込み可能です。
ターはＭＳＰの隣り合ったアドレス空間にあります。Ｈ
ＳＡＢデータメモリーが小さい方のアドレスエリアにあ
ります。このメモリーは６４ワード＊２４ビットです。
これらのレジスターは内部のＸ、Ｙバスを介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウェイトステートが発生する場合があります。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。この領域のデータは全て２４ビット長です。そ
して１６ビットのホストＣＰＵインターフェイスに対し
ては２つの１６ビットワードとして扱われます。”ＢＩ
ＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワ
ードのＬＳＢがＭＳＰワードのＬＳＢとなります。”Ｂ
ＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスの
ワードのＬＳＢがＭＳＰワードのＬＳＢとなります。２
４ビット、６４ワードで、トータルで２５６バイトのア
ドレス空間をしめます。ＨＳＡＢデータＲＡＭはＣＰＵ
によって読み込み、書き込み可能です。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正内容】
【０１２７】ディレクションビットが「０」に設定され
ている場合、そのＭＳＰがこのチャネルでデータを受信
する事を示します。ディレクションビットが「１」に設
定されている場合、そのＭＳＰがこのチャネルでデータ
を送信する事を示します。１６ビット、６４ワードで、
トータルで１２８バイトのＣＰＵアドレス空間をしめま
す。ＨＳＡＢ制御装置は、ＭＳＰ動作中にこのマップレ
ジスターをアクセスすることになるので、アクセスが完
了するまでにＣＰＵに対してウェイトステートを発生す
る場合があります。ＨＳＡＢマップレジスターは全てＣ
ＰＵにより読み込み、書き込み可能です。
ている場合、そのＭＳＰがこのチャネルでデータを受信
する事を示します。ディレクションビットが「１」に設
定されている場合、そのＭＳＰがこのチャネルでデータ
を送信する事を示します。１６ビット、６４ワードで、
トータルで１２８バイトのＣＰＵアドレス空間をしめま
す。ＨＳＡＢ制御装置は、ＭＳＰ動作中にこのマップレ
ジスターをアクセスすることになるので、アクセスが完
了するまでにＣＰＵに対してウェイトステートを発生す
る場合があります。ＨＳＡＢマップレジスターは全てＣ
ＰＵにより読み込み、書き込み可能です。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正内容】
【０１２８】３． ディレイライン／テーブル ポジシ
ョンレジスター これらのレジスターによって、ＭＳＰはフレキシブルに
テーブル、ディレイラインを構成することが可能です。
ＭＳＰはディレイラインとテーブルのあらゆる組み合わ
せを６４個までサポートします。これらのレジスターに
は２つのエリアがあります。１つはテーブル／ディレイ
ラインのベースオフセット値と、テーブルかディレイラ
インかを設定するエリアです。もう１つはディレイライ
ンのサンプル数をカウントするエリアです。これらのレ
ジスターはウェイトステートを発生しません。最初のエ
リアにあるディレイラインオフセット値は２４ビット、
６４ワードで構成されます。そして１６ビットのホスト
ＣＰＵインターフェイスに対しては２つの１６ビットワ
ードとして扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の
場合、大きい方のアドレスのワードのＬＳＢがＭＳＰワ
ードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”
の場合、小さい方のアドレスのワードのＬＳＢがＭＳＰ
ワードのＬＳＢとなります。ＭＳＷのビット８で、ＭＳ
Ｐ ＲＡＭアドレス演算の単位がディレイライン（１の
場合）又は、テーブル（０の場合）かを設定します。設
定がディレイラインの時、ディレイラインの書き込み位
置であるディレイメモリーの先頭からのオフセット値と
なります。設定がテーブルの時、テーブルのスタートア
ドレスであるＲＡＭの分割値からのオフセット値となり
ます。このエリアは２５（２４＋１）ビット、６４ワー
ドで、トータルで２５６バイトのアドレス空間をしめま
す。
ョンレジスター これらのレジスターによって、ＭＳＰはフレキシブルに
テーブル、ディレイラインを構成することが可能です。
ＭＳＰはディレイラインとテーブルのあらゆる組み合わ
せを６４個までサポートします。これらのレジスターに
は２つのエリアがあります。１つはテーブル／ディレイ
ラインのベースオフセット値と、テーブルかディレイラ
インかを設定するエリアです。もう１つはディレイライ
ンのサンプル数をカウントするエリアです。これらのレ
ジスターはウェイトステートを発生しません。最初のエ
リアにあるディレイラインオフセット値は２４ビット、
６４ワードで構成されます。そして１６ビットのホスト
ＣＰＵインターフェイスに対しては２つの１６ビットワ
ードとして扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の
場合、大きい方のアドレスのワードのＬＳＢがＭＳＰワ
ードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”
の場合、小さい方のアドレスのワードのＬＳＢがＭＳＰ
ワードのＬＳＢとなります。ＭＳＷのビット８で、ＭＳ
Ｐ ＲＡＭアドレス演算の単位がディレイライン（１の
場合）又は、テーブル（０の場合）かを設定します。設
定がディレイラインの時、ディレイラインの書き込み位
置であるディレイメモリーの先頭からのオフセット値と
なります。設定がテーブルの時、テーブルのスタートア
ドレスであるＲＡＭの分割値からのオフセット値となり
ます。このエリアは２５（２４＋１）ビット、６４ワー
ドで、トータルで２５６バイトのアドレス空間をしめま
す。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正内容】
【０１２９】２つ目のエリアは、１６ビット、６４のレ
ジスターからなります。ディレイラインとして設定され
ている場合、このレジスターの値は、ＣＰＵによってレ
ジスターがゼロに設定されてから、書き込みされたデー
タの数を示します。これにより、実際にＲＡＭにクリア
ーのための書き込みを行うことなく、ディレイラインの
クリアーを行うことができます。カウンターはディレイ
ラインの書き込み動作によってインクルメントされま
す。ディレイラインの読み込みの間、リクエストされる
ディレイをこのカウンター値と比較して、ＲＡＭにスト
アーされているデータを出力するか、あるいはゼロを出
力するかを決定します。このカウンターは”ＦＦＦＦ”
で止まります。よって、６４Ｋ以上のディレイに対する
カウントは行われません。テーブルとして設定されてい
る場合、このカウンターは使われません。これらのレジ
スターはＣＰＵに対してウェイトステートは発生しませ
ん。またこれらのレジスターは全てＣＰＵにより読み込
み、書き込み可能です。
ジスターからなります。ディレイラインとして設定され
ている場合、このレジスターの値は、ＣＰＵによってレ
ジスターがゼロに設定されてから、書き込みされたデー
タの数を示します。これにより、実際にＲＡＭにクリア
ーのための書き込みを行うことなく、ディレイラインの
クリアーを行うことができます。カウンターはディレイ
ラインの書き込み動作によってインクルメントされま
す。ディレイラインの読み込みの間、リクエストされる
ディレイをこのカウンター値と比較して、ＲＡＭにスト
アーされているデータを出力するか、あるいはゼロを出
力するかを決定します。このカウンターは”ＦＦＦＦ”
で止まります。よって、６４Ｋ以上のディレイに対する
カウントは行われません。テーブルとして設定されてい
る場合、このカウンターは使われません。これらのレジ
スターはＣＰＵに対してウェイトステートは発生しませ
ん。またこれらのレジスターは全てＣＰＵにより読み込
み、書き込み可能です。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正内容】
【０１３０】４． ＭＳＰファンクショナルレジスター これらのレジスターはＭＳＰの構成、動作、状態を制御
します。このグループのレジスターのいくつかは、ウェ
イトステートを発生しません。また、あるものは書き込
みできず、あるものは読み込みできません。それぞれの
レジスターの簡単な説明を次に示します。 ａ． ＲＡＭデータポート これは、ＣＰＵがＭＳＰのＲＡＭエリアにアクセスする
時に使うレジスターです。前のＲＡＭインターフェイス
ブロックで示した様に、このポートに対する最初の読み
込み、２番目の書き込み時にそのオペラーションが終了
するまでウェイトステートが発生します。このシングル
アドレスのレジスターは、実際には２つのレジスター
で、アクセススタート時の”ＣＰＵＤＭＡＬ”信号の状
態に従ってアクセスされます。このポートを介してメモ
リーにアクセスするために、ＤＭＡまたはＣＰＵ ＲＡ
Ｍスタートアドレスレジスターに、スタートアドレスを
プログラムする必要があります。
します。このグループのレジスターのいくつかは、ウェ
イトステートを発生しません。また、あるものは書き込
みできず、あるものは読み込みできません。それぞれの
レジスターの簡単な説明を次に示します。 ａ． ＲＡＭデータポート これは、ＣＰＵがＭＳＰのＲＡＭエリアにアクセスする
時に使うレジスターです。前のＲＡＭインターフェイス
ブロックで示した様に、このポートに対する最初の読み
込み、２番目の書き込み時にそのオペラーションが終了
するまでウェイトステートが発生します。このシングル
アドレスのレジスターは、実際には２つのレジスター
で、アクセススタート時の”ＣＰＵＤＭＡＬ”信号の状
態に従ってアクセスされます。このポートを介してメモ
リーにアクセスするために、ＤＭＡまたはＣＰＵ ＲＡ
Ｍスタートアドレスレジスターに、スタートアドレスを
プログラムする必要があります。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正内容】
【０１３１】ｂ． マイクロコードデータポート このレジスターはマイクロコードのダウンロードに使わ
れます。マイクロコードプリフェッチコントローラー
は、ＭＳＰが動作中にもマイクロコードＲＡＭをアクセ
スする必要があるので、アクセスが完了するまでＣＰＵ
に対してウェイトステートを発生する場合があります。
このシングルアドレスのレジスターは、実際には２つの
レジスターで、アクセススタート時の”ＣＰＵＤＭＡ
Ｌ”信号の状態に従ってアクセスされます。それぞれの
マイクロコードワードは、５回のワードアクセスを必要
とします。このポートを介してのマイクロコードのダウ
ンロードを行うためにＤＭＡまたはＣＰＵマイクロコー
ドスタートアドレスレジスターに必要なスタートアドレ
スをプログラムする必要があります。
れます。マイクロコードプリフェッチコントローラー
は、ＭＳＰが動作中にもマイクロコードＲＡＭをアクセ
スする必要があるので、アクセスが完了するまでＣＰＵ
に対してウェイトステートを発生する場合があります。
このシングルアドレスのレジスターは、実際には２つの
レジスターで、アクセススタート時の”ＣＰＵＤＭＡ
Ｌ”信号の状態に従ってアクセスされます。それぞれの
マイクロコードワードは、５回のワードアクセスを必要
とします。このポートを介してのマイクロコードのダウ
ンロードを行うためにＤＭＡまたはＣＰＵマイクロコー
ドスタートアドレスレジスターに必要なスタートアドレ
スをプログラムする必要があります。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正内容】
【０１３２】ｃ． ＲＡＭスタートポインターＤＭＡ このレジスターはＭＳＰ ＲＡＭへのＤＭＡアクセスの
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターはＤＭＡアクセスのみに影響し、ＣＰＵ
へのウェイトステートは発生しません。
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターはＤＭＡアクセスのみに影響し、ＣＰＵ
へのウェイトステートは発生しません。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正内容】
【０１３３】ｄ． ＲＡＭスタートポインターＣＰＵ このレジスターはＭＳＰ ＲＡＭへのＣＰＵアクセスの
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターは直接ＣＰＵアクセスのみに影響し、Ｃ
ＰＵへのウェイトステートは発生しません。
スタートポイントを設定します。このレジスターは２４
ビット長のＲＡＭアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは２４ビットのＲＡＭアドレス現在値を示します。
このレジスターは直接ＣＰＵアクセスのみに影響し、Ｃ
ＰＵへのウェイトステートは発生しません。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正内容】
【０１３４】ｅ． マイクロコードスタートＤＭＡ このレジスターはＭＳＰのマイクロコードアクセスのス
タートポイントを設定します。このレジスターはマイク
ロコードワード（２命令）の８ビットのアドレスを持
ち、自動的にアクセスが進むように、インクリメントし
ます。このレジスターは書き込みのみ可能です。このレ
ジスターはＤＭＡアクセスのみに影響し、ＣＰＵへのウ
ェイトステートは発生しません。
タートポイントを設定します。このレジスターはマイク
ロコードワード（２命令）の８ビットのアドレスを持
ち、自動的にアクセスが進むように、インクリメントし
ます。このレジスターは書き込みのみ可能です。このレ
ジスターはＤＭＡアクセスのみに影響し、ＣＰＵへのウ
ェイトステートは発生しません。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正内容】
【０１３５】ｆ． マイクロコードスタートＣＰＵ このレジスターはＭＳＰのマイクロコードアクセスのス
タートポイントを設定し、またシングル−ステップモー
ドの時は、読み込み時にマイクロコードの現在値を示し
ます。このレジスターはマイクロコードワード（２命
令）の８ビットのアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは９ビットのマイクロコードステップの現在値を示
します。このレジスターは直接ＣＰＵアクセスのみに影
響し、ＣＰＵへのウェイトステートは発生しません。
タートポイントを設定し、またシングル−ステップモー
ドの時は、読み込み時にマイクロコードの現在値を示し
ます。このレジスターはマイクロコードワード（２命
令）の８ビットのアドレスを持ち、自動的にアクセスが
進むように、インクリメントします。このレジスターは
読み込み、書き込み可能です。読み込み時、このレジス
ターは９ビットのマイクロコードステップの現在値を示
します。このレジスターは直接ＣＰＵアクセスのみに影
響し、ＣＰＵへのウェイトステートは発生しません。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正内容】
【０１３６】ｇ． ＭＡＣ出力 このレジスターは５６ビットの乗加算結果を示します。
この値はＣＰＵに対して、４つの１６ビットレジスター
として扱われます。ＭＳＰが停止状態の時のみ、読み込
み、書き込みが可能です。ＣＰＵへのウェイトステート
は発生しません。書き込み時、これらのレジスターの値
は最後のワードが書き込みされた時に、ＭＡＣ出力レジ
スターに順番に転送されます。
この値はＣＰＵに対して、４つの１６ビットレジスター
として扱われます。ＭＳＰが停止状態の時のみ、読み込
み、書き込みが可能です。ＣＰＵへのウェイトステート
は発生しません。書き込み時、これらのレジスターの値
は最後のワードが書き込みされた時に、ＭＡＣ出力レジ
スターに順番に転送されます。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正内容】
【０１３７】ｈ． ＡＬＵ出力レジスターＸ このレジスターは２４ビットのＡＬＵ２０７の結果を示
します。そして、Ｘバス２０４書き込みレジスターの現
在値ということになります。ＭＳＰが停止状態の時の
み、読み込み、書き込みが可能で、ＣＰＵへのウェイト
ステートは発生しません。書き込み時、これらのレジス
ターの値は大きいアドレスのワードが書き込みされた時
に、実際に内部レジスターに転送されます。このレジス
ターは２４ビット長で、１６ビットのホストＣＰＵイン
ターフェイスには、ロングワードとして扱われます。”
ＢＩＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレス
のワードのＬＳＢがＭＳＰワードのＬＳＢとなりま
す。”ＢＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のア
ドレスのワードのＬＳＢがＭＳＰワードのＬＳＢとなり
ます。
します。そして、Ｘバス２０４書き込みレジスターの現
在値ということになります。ＭＳＰが停止状態の時の
み、読み込み、書き込みが可能で、ＣＰＵへのウェイト
ステートは発生しません。書き込み時、これらのレジス
ターの値は大きいアドレスのワードが書き込みされた時
に、実際に内部レジスターに転送されます。このレジス
ターは２４ビット長で、１６ビットのホストＣＰＵイン
ターフェイスには、ロングワードとして扱われます。”
ＢＩＧＥＮＤＩＡＮ＝１”の場合、大きい方のアドレス
のワードのＬＳＢがＭＳＰワードのＬＳＢとなりま
す。”ＢＩＧＥＮＤＩＡＮ＝０”の場合、小さい方のア
ドレスのワードのＬＳＢがＭＳＰワードのＬＳＢとなり
ます。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正内容】
【０１３８】ｉ． ＡＬＵ出力レジスターＹ このレジスターは２４ビットのＡＬＵ２０７の結果を示
します。そして、Ｙバス書き込みレジスターの現在値と
いうことになります。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能で、ＣＰＵへのウェイトステート
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
イスには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。
します。そして、Ｙバス書き込みレジスターの現在値と
いうことになります。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能で、ＣＰＵへのウェイトステート
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
イスには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正内容】
【０１３９】ｊ． テンポラリーレジスター（Ｔ） このレジスターは２４ビットのＴテンポラリーレジスタ
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウェイトステートが
発生する場合があります。このことは、ＭＳＰがシング
ル−ステップモードの時は問題にはなりません。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェイスに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウェイトステートが
発生する場合があります。このことは、ＭＳＰがシング
ル−ステップモードの時は問題にはなりません。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェイスに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正内容】
【０１４０】ｋ． テンポラリーレジスター（Ｓ） このレジスターは２４ビットのＳテンポラリーレジスタ
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウェイトステートが
発生する場合があります。このことは、ＭＳＰがシング
ル−ステップモードの時は問題にはなりません。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェイスに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。
ーの現在値を示します。ＭＳＰが停止状態の時のみ、読
み込み、書き込みが可能です。このレジスターは内部
Ｘ、Ｙバス２０５を介してアクセスされ、そしてアクセ
スが完了する前は、ＣＰＵに対してウェイトステートが
発生する場合があります。このことは、ＭＳＰがシング
ル−ステップモードの時は問題にはなりません。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェイスに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正内容】
【０１４１】ｌ． ノイズレジスター このレジスターは２４ビットの疑似ランダムノイズレジ
スターの現在値を示します。読み込み、書き込みが可能
です。このレジスターは内部Ｘ、Ｙバス２０５を介して
アクセスされ、そしてアクセスが完了する前は、ＣＰＵ
に対してウェイトステートが発生する場合があります。
ランダム値が改新される時、ＭＳＰは通常停止している
ので、一般的にこのことは問題とはなりません。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェイスに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。ノイズ発生装
置はＣＰＵが読み込みした時も、ＭＳＰが読み込みした
時と同様に更新されます。
スターの現在値を示します。読み込み、書き込みが可能
です。このレジスターは内部Ｘ、Ｙバス２０５を介して
アクセスされ、そしてアクセスが完了する前は、ＣＰＵ
に対してウェイトステートが発生する場合があります。
ランダム値が改新される時、ＭＳＰは通常停止している
ので、一般的にこのことは問題とはなりません。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。書き込み時、これらのレジスターの値は大きい
アドレスのワードが書き込みされた時に、実際に内部レ
ジスターに転送されます。このレジスターは２４ビット
長で、１６ビットのホストＣＰＵインターフェイスに
は、ロングワードとして扱われます。”ＢＩＧＥＮＤＩ
ＡＮ＝１”の場合、大きい方のアドレスのワードのＬＳ
ＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤ
ＩＡＮ＝０”の場合、小さい方のアドレスのワードのＬ
ＳＢがＭＳＰワードのＬＳＢとなります。ノイズ発生装
置はＣＰＵが読み込みした時も、ＭＳＰが読み込みした
時と同様に更新されます。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正内容】
【０１４２】ｍ． フィルター付ノイズレジスター このレジスターは２４ビットのフィルター付ノイズレジ
スターの現在値を示します。読み込みのみが可能です。
このレジスターは内部Ｘ、Ｙバス２０５を介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウェイトステートが発生する場合があります。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。このレジスターは２４ビット長で、１６ビット
のホストＣＰＵインターフェイスには、ロングワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。
スターの現在値を示します。読み込みのみが可能です。
このレジスターは内部Ｘ、Ｙバス２０５を介してアクセ
スされ、そしてアクセスが完了する前は、ＣＰＵに対し
てウェイトステートが発生する場合があります。ウェイ
トステートは連続するワードの２つ目のワードの読み込
み時、１つ目のワードの書き込み時にはインサートされ
ません。このレジスターは２４ビット長で、１６ビット
のホストＣＰＵインターフェイスには、ロングワードと
して扱われます。”ＢＩＧＥＮＤＩＡＮ＝１”の場合、
大きい方のアドレスのワードのＬＳＢがＭＳＰワードの
ＬＳＢとなります。”ＢＩＧＥＮＤＩＡＮ＝０”の場
合、小さい方のアドレスのワードのＬＳＢがＭＳＰワー
ドのＬＳＢとなります。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正内容】
【０１４３】ｎ． インデックスレジスター このレジスターは２４ビットのインデックスレジスター
の現在値を示します。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能です。このレジスターは内部Ｘ、
Ｙバス２０５を介してアクセスされ、そしてアクセスが
完了する前は、ＣＰＵに対してウェイトステートが発生
する場合があります。このことは、ＭＳＰがシングル−
ステップモードの時は問題にはなりません。ウェイトス
テートは連続するワードの２つ目のワードの読み込み
時、１つ目のワードの書き込み時にはインサートされま
せん。書き込み時、これらのレジスターの値は大きいア
ドレスのワードが書き込みされた時に、実際に内部レジ
スターに転送されます。このレジスターは２４ビット長
で、１６ビットのホストＣＰＵインターフェイスには、
ロングワードとして扱われます。”ＢＩＧＥＮＤＩＡＮ
＝１”の場合、大きい方のアドレスのワードのＬＳＢが
ＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡ
Ｎ＝０”の場合、小さい方のアドレスのワードのＬＳＢ
がＭＳＰワードのＬＳＢとなります。
の現在値を示します。ＭＳＰが停止状態の時のみ、読み
込み、書き込みが可能です。このレジスターは内部Ｘ、
Ｙバス２０５を介してアクセスされ、そしてアクセスが
完了する前は、ＣＰＵに対してウェイトステートが発生
する場合があります。このことは、ＭＳＰがシングル−
ステップモードの時は問題にはなりません。ウェイトス
テートは連続するワードの２つ目のワードの読み込み
時、１つ目のワードの書き込み時にはインサートされま
せん。書き込み時、これらのレジスターの値は大きいア
ドレスのワードが書き込みされた時に、実際に内部レジ
スターに転送されます。このレジスターは２４ビット長
で、１６ビットのホストＣＰＵインターフェイスには、
ロングワードとして扱われます。”ＢＩＧＥＮＤＩＡＮ
＝１”の場合、大きい方のアドレスのワードのＬＳＢが
ＭＳＰワードのＬＳＢとなります。”ＢＩＧＥＮＤＩＡ
Ｎ＝０”の場合、小さい方のアドレスのワードのＬＳＢ
がＭＳＰワードのＬＳＢとなります。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０１４４
【補正方法】変更
【補正内容】
【０１４４】ｏ． 割り込みマスクレジスター このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。０から１５の割り込み番号が
このレジスターにあります。このレジスターはＣＰＵへ
のウェイトステートは発生しません。またリセット時
は、全ての割り込みはマスクされています。
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。０から１５の割り込み番号が
このレジスターにあります。このレジスターはＣＰＵへ
のウェイトステートは発生しません。またリセット時
は、全ての割り込みはマスクされています。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正内容】
【０１４５】ｐ． 割り込みマスクレジスター（２） このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。１６から３１の割り込み番号
がこのレジスターにあります。このレジスターはＣＰＵ
へのウェイトステートは発生しません。またリセット時
は、全ての割り込みはマスクされています。
なレジスターです。それぞれのビットはどの割り込みソ
ースをＣＰＵへの割り込み発生からマスクするか（０の
場合）を表わしています。１６から３１の割り込み番号
がこのレジスターにあります。このレジスターはＣＰＵ
へのウェイトステートは発生しません。またリセット時
は、全ての割り込みはマスクされています。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正内容】
【０１４６】ｑ． 割り込みリクエストレジスター このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。０から１５の割り込み番号がこのレジスターにあ
ります。このレジスターはＣＰＵへのウェイトステート
は発生しません。またリセット時は、全ての割り込みは
クリアーされています。
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。０から１５の割り込み番号がこのレジスターにあ
ります。このレジスターはＣＰＵへのウェイトステート
は発生しません。またリセット時は、全ての割り込みは
クリアーされています。
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正内容】
【０１４７】ｒ． 割り込みリクエストレジスター
（２） このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。１６から３１の割り込み番号がこのレジスターに
あります。このレジスターはＣＰＵへのウェイトステー
トは発生しません。またリセット時は、全ての割り込み
はクリアーされています。
（２） このレジスターは１６ビットの読み込み／書き込み可能
なレジスターです。それぞれのビットはＭＳＰの割り込
みソースを表わしています。読み込み時、割り込みが発
生したビットは”Ｈｉｇｈ”になっています。そして、
このレジスターへの読み込みが終了した時、全てのビッ
トはクリアーされます。また、割り込みリクエストビッ
トは、割り込みリクエストレジスター内の対応するビッ
トに「１」を書き込みすることで、個々にクリアーでき
ます。１６から３１の割り込み番号がこのレジスターに
あります。このレジスターはＣＰＵへのウェイトステー
トは発生しません。またリセット時は、全ての割り込み
はクリアーされています。
【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正内容】
【０１４８】ｓ． ＤＲＡＭサーキュラー／リニア ス
プリットポイントレジスター この２４ビット長のレジスターはＭＳＰに対しディレイ
ライン用メモリーの終端とテーブル用メモリーの先端が
どこであるかを示します。スプリットポイントレジスタ
ーはディレイライン用メモリーの終端位置の値を示しま
す。このレジスターの値は”２Ｎ−１”である必要があ
ります。このレジスターはＣＰＵへのウェイトステート
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
イスには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。このレ
ジスターは読み込み／書き込み可能です。
プリットポイントレジスター この２４ビット長のレジスターはＭＳＰに対しディレイ
ライン用メモリーの終端とテーブル用メモリーの先端が
どこであるかを示します。スプリットポイントレジスタ
ーはディレイライン用メモリーの終端位置の値を示しま
す。このレジスターの値は”２Ｎ−１”である必要があ
ります。このレジスターはＣＰＵへのウェイトステート
は発生しません。書き込み時、これらのレジスターの値
は大きいアドレスのワードが書き込みされた時に、実際
に内部レジスターに転送されます。このレジスターは２
４ビット長で、１６ビットのホストＣＰＵインターフェ
イスには、ロングワードとして扱われます。”ＢＩＧＥ
ＮＤＩＡＮ＝１”の場合、大きい方のアドレスのワード
のＬＳＢがＭＳＰワードのＬＳＢとなります。”ＢＩＧ
ＥＮＤＩＡＮ＝０”の場合、小さい方のアドレスのワー
ドのＬＳＢがＭＳＰワードのＬＳＢとなります。このレ
ジスターは読み込み／書き込み可能です。
【手続補正５３】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正内容】
【０１４９】ｔ．Ｙサーキュラー／リニア・スプリット
ポイントジスター このレジスターは、ＭＳＰに対しサーキュラーアドレッ
シングメモリーの終端とリニアアドレッシングメモリー
の先端がどこであるかを示します。このレジスターは、
ＣＰＵへのウェイトステートを発生しません。このスプ
リットポイントレジスターにはサーキュラーメモリーの
ワード数を示す３ビットがあります。このレジスター
は、読み込み／書き込み可能です。
ポイントジスター このレジスターは、ＭＳＰに対しサーキュラーアドレッ
シングメモリーの終端とリニアアドレッシングメモリー
の先端がどこであるかを示します。このレジスターは、
ＣＰＵへのウェイトステートを発生しません。このスプ
リットポイントレジスターにはサーキュラーメモリーの
ワード数を示す３ビットがあります。このレジスター
は、読み込み／書き込み可能です。
【手続補正５４】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正内容】
【０１５０】ｕ．ステータス レジスタ １ この１６ビットのレジスタには、ＭＡＣ２０６の読み専
用ステータスが入っています。このレジスタは、ＣＰＵ
に対していかなるウェイトステートも作りません。な
お、ビットとそれらの意味は以下の通りです。 ＭＡＣ ＲＥＳＵＬＴ ＥＸＴＥＮＤＥＤ（ＮＯＴ Ａ
ＮＵＭＢＥＲ）：これは１の時現在のＭＡＣ２０６の
結果が、使える数値で無い事を表しています。これは、
計算機の出力ビットの５５：４８が全て「ハイ」でも全
て「ロウ」でもなく、又、サインドオペレーションでサ
インビットと全て一致してないことを表します。このビ
ットは保存されません、そしてＭＳＰのシングル−ステ
ッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＺＥＲＯ：これは１の時ＭＡＣ
２０６の結果が現在０であることを表しています。この
ビットは、保持されません、そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＭＡＣ２０６の結果が現在負の数値であることを表し
ています。このビットは、保持されません、そしてＭＳ
Ｐのシングル−ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＣＬＩＰＰＥＤ：このビットは
１の時ＥＸＴＥＮＤＥＤ ＭＡＣの結果が、Ｘ又は、Ｙ
バスに上書きされるか、ＭＡＣかＡＬＵの入力に使われ
たかを表します。このビットは、ＣＰＵが、このレジス
タを読むまで保持されます。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｓ：これ
は１の時ＭＡＣの結果が、テンポラリーのＳレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｔ：これ
は１の時ＭＡＣの結果が、テンポラリーのＴレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＢＵＳＹ：このビットは１の時ＭＡＣが、現在
動作を実行していることを表します。このビットは、保
持されません。そしてＭＳＰがシングル−ステップであ
る時だけ確定します。
用ステータスが入っています。このレジスタは、ＣＰＵ
に対していかなるウェイトステートも作りません。な
お、ビットとそれらの意味は以下の通りです。 ＭＡＣ ＲＥＳＵＬＴ ＥＸＴＥＮＤＥＤ（ＮＯＴ Ａ
ＮＵＭＢＥＲ）：これは１の時現在のＭＡＣ２０６の
結果が、使える数値で無い事を表しています。これは、
計算機の出力ビットの５５：４８が全て「ハイ」でも全
て「ロウ」でもなく、又、サインドオペレーションでサ
インビットと全て一致してないことを表します。このビ
ットは保存されません、そしてＭＳＰのシングル−ステ
ッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＺＥＲＯ：これは１の時ＭＡＣ
２０６の結果が現在０であることを表しています。この
ビットは、保持されません、そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＭＡＣ２０６の結果が現在負の数値であることを表し
ています。このビットは、保持されません、そしてＭＳ
Ｐのシングル−ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＣＬＩＰＰＥＤ：このビットは
１の時ＥＸＴＥＮＤＥＤ ＭＡＣの結果が、Ｘ又は、Ｙ
バスに上書きされるか、ＭＡＣかＡＬＵの入力に使われ
たかを表します。このビットは、ＣＰＵが、このレジス
タを読むまで保持されます。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｓ：これ
は１の時ＭＡＣの結果が、テンポラリーのＳレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｓ：これは１の時ＭＡＣの結果が、テンポラリーのＳレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＥＮ Ｔ：これ
は１の時ＭＡＣの結果が、テンポラリーのＴレジスタの
中の数値より現在小さいことを表します。このビット
は、保持されません。そしてＭＳＰのシングル−ステッ
ピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値より現在大きいことを表します。この
ビットは、保持されません。そしてＭＳＰのシングル−
ステッピングの時だけ意味があります。 ＭＡＣ ＲＥＳＵＬＴ ＡＬＭＯＳＴ ＥＱＵＡＬ０
Ｔ：これは１の時ＭＡＣの結果が、テンポラリーのＴレ
ジスタの中の数値で出発点に指定された範囲内で、０と
現在等しい事を表します。このビットは、保持されませ
ん。そしてＭＳＰのシングル−ステッピングの時だけ意
味があります。 ＭＡＣ ＢＵＳＹ：このビットは１の時ＭＡＣが、現在
動作を実行していることを表します。このビットは、保
持されません。そしてＭＳＰがシングル−ステップであ
る時だけ確定します。
【手続補正５５】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正内容】
【０１５１】ＭＡＣ ＡＣＣＵＭＵＬＡＴＥ ＯＰＥＲ
ＡＴＩＯＮ： このビットは１の時現在のＭＡＣの動作
は、アキュムレーターにさらに０を加えていく、いくつ
かの動作を含んでいることを表します。このビットは、
保持されません。そしてＭＳＰがシングル−ステップで
ある時だけ確定します。 ＭＡＣ ＭＩＮＵＳ ＯＰＥＲＡＴＩＯＮ：このビット
は１の時ＭＡＣがＹ入力を無効にする動作を、現在実行
中であることを表します。このビットは、保持されませ
ん。そしてＭＳＰがシングル−ステップである時だけ確
定します。 ＭＡＣ ＤＯＵＢＬＥ ＰＲＥＣＩＳＩＯＮ ＯＰＥＲ
ＡＴＩＯＮ：このビットは１の時ＭＡＣが、アキュムレ
ーターを２重の正確な動きの為に移動させる動作を、現
在行っていることを表します。このビットは、保持され
ません。そしてＭＳＰがシングル−ステップである時だ
け確定します。
ＡＴＩＯＮ： このビットは１の時現在のＭＡＣの動作
は、アキュムレーターにさらに０を加えていく、いくつ
かの動作を含んでいることを表します。このビットは、
保持されません。そしてＭＳＰがシングル−ステップで
ある時だけ確定します。 ＭＡＣ ＭＩＮＵＳ ＯＰＥＲＡＴＩＯＮ：このビット
は１の時ＭＡＣがＹ入力を無効にする動作を、現在実行
中であることを表します。このビットは、保持されませ
ん。そしてＭＳＰがシングル−ステップである時だけ確
定します。 ＭＡＣ ＤＯＵＢＬＥ ＰＲＥＣＩＳＩＯＮ ＯＰＥＲ
ＡＴＩＯＮ：このビットは１の時ＭＡＣが、アキュムレ
ーターを２重の正確な動きの為に移動させる動作を、現
在行っていることを表します。このビットは、保持され
ません。そしてＭＳＰがシングル−ステップである時だ
け確定します。
【手続補正５６】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正内容】
【０１５２】ｖ．ステータス レジスタ ２ この１６ビットのレジスタには、ＡＬＵの読み専用ステ
ータスが入っています。このレジスタは、ＣＰＵに対し
ていかなるウェイトステートも作りません。ビットとそ
れらの意味は以下の通りです。 ＡＬＵ ＣＡＲＲＹ：これは１の時現在のＡＬＵの結果
が加算でＭＳビットの桁上がり、又は、減算でＭＳビッ
トの桁下がりが作られたことを表します。このビット
は、保持されません。そしてＭＳＰがシングル−ステッ
プである時だけ確定します。 ＡＬＵ ＯＶＥＲＦＬＯＷ：これは１の時現在のＡＬＵ
の結果が、桁あふれの為に使える数値でなくなったこと
を表します。このビットは、保持されません。そしてＭ
ＳＰがシングル−ステップである時だけ確定します。 ＡＬＵ ＲＥＳＵＬＴ ＺＥＲＯ：このビットは１の時
ＡＬＵの結果が、現在０であることを表します。このビ
ットは、保持されません。そしてＭＳＰのシングル−ス
テッピングの時だけ意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＡＬＵの結果が、現在負の値であることを表します。
このビットは、保持されません。そしてＭＳＰのシング
ル−ステッピングの時だけ意味があります。 ＡＬＵ ＬＡＴＣＨＥＤ ＯＶＥＲＦＬＯＷ：これは１
の時現在又は、前のＡＬＵの結果が、桁あふれの為に。
使える値でないことを表します。このビットはＡＬＵ
ＯＶＥＲＦＬＯＷのステータスビットを別の形で保持し
たもので、ＣＰＵがこのレジスタを読むまで、保持され
ます。 ＡＬＵ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＡＮ Ｓ：これ
は１の時ＡＬＵの結果がテンポラリーのＳレジスタの値
より現在小さい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＡＬＵの結果がテンポラリーのＳレジ
スタの値より現在大きい事を表します。このビットは、
保持されません。そしてＭＳＰのシングル−ステッピン
グの時だけ意味があります。
ータスが入っています。このレジスタは、ＣＰＵに対し
ていかなるウェイトステートも作りません。ビットとそ
れらの意味は以下の通りです。 ＡＬＵ ＣＡＲＲＹ：これは１の時現在のＡＬＵの結果
が加算でＭＳビットの桁上がり、又は、減算でＭＳビッ
トの桁下がりが作られたことを表します。このビット
は、保持されません。そしてＭＳＰがシングル−ステッ
プである時だけ確定します。 ＡＬＵ ＯＶＥＲＦＬＯＷ：これは１の時現在のＡＬＵ
の結果が、桁あふれの為に使える数値でなくなったこと
を表します。このビットは、保持されません。そしてＭ
ＳＰがシングル−ステップである時だけ確定します。 ＡＬＵ ＲＥＳＵＬＴ ＺＥＲＯ：このビットは１の時
ＡＬＵの結果が、現在０であることを表します。このビ
ットは、保持されません。そしてＭＳＰのシングル−ス
テッピングの時だけ意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＮＥＧＡＴＩＶＥ：これは１の
時ＡＬＵの結果が、現在負の値であることを表します。
このビットは、保持されません。そしてＭＳＰのシング
ル−ステッピングの時だけ意味があります。 ＡＬＵ ＬＡＴＣＨＥＤ ＯＶＥＲＦＬＯＷ：これは１
の時現在又は、前のＡＬＵの結果が、桁あふれの為に。
使える値でないことを表します。このビットはＡＬＵ
ＯＶＥＲＦＬＯＷのステータスビットを別の形で保持し
たもので、ＣＰＵがこのレジスタを読むまで、保持され
ます。 ＡＬＵ ＲＥＳＵＬＴ ＬＥＳＳ ＴＨＡＮ Ｓ：これ
は１の時ＡＬＵの結果がテンポラリーのＳレジスタの値
より現在小さい事を表します。このビットは、保持され
ません。そしてＭＳＰのシングル−ステッピングの時だ
け意味があります。 ＡＬＵ ＲＥＳＵＬＴ ＧＲＥＡＴＥＲ ＴＨＥＮ
Ｓ：これは１の時ＡＬＵの結果がテンポラリーのＳレジ
スタの値より現在大きい事を表します。このビットは、
保持されません。そしてＭＳＰのシングル−ステッピン
グの時だけ意味があります。
【手続補正５７】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正内容】
【０１５４】ｗ．コンフィギュレーションレジスタ この１６ビットのレジスタは、ＭＳＰの基本動作モード
と形を決めるビットを表しています。書き込み専用のＳ
ＴＥＰ ＭＳＰビットを除いて、全てのビットは、読み
／書きです。このレジスタは、ＣＰＵに対していかなる
ウェイトステートも作りません。ビットとそれらの意味
は以下の通りです： ＲＵＮ／ＨＡＬＴ ＭＳＰ：このビットは、１に設定さ
れるとＭＳＰの動作が始まります。ＭＳＰは、動作が始
まる前に次の同期パルスが来るまで待ちます。このビッ
トは、ＲＥＳＥＴで０に設定します。 ＳＴＥＰ ＭＳＰ：このビットは、ＲＵＮ／ＨＡＬＴビ
ットが０に設定されている時だけ、確定し ます。このビ
ットは、１に設定するとＭＳＰの１つの命令をシングル
−ステップにします。新しいマイクロコードのアドレス
は、ＣＰＵマイクロコードアドレスポインターレジスタ
に割りつけられます。シングル−ステッピングの動き
は、２システムサイクルタイムの間かかるかもしれませ
ん。このビットは、書き込み専用で、読むと０が返って
きます。 ＨＳＡＢ ＥＮＡＢＬＥ：このビットは、１に設定する
とＨＳＡＢとのデータの送受信を許可します。ＭＳＰは
許可する動きの前に次の同期パルスが来るまで待ちま
す。このビットは、ＲＥＳＥＴで０に設定します。 ＲＡＭ ＨＥＩＧＨＴ ２５６Ｋ／１Ｍ／４Ｍ：この２
つのビットは、ＭＳＰがどんな種類のＲＡＭを組にする
のかを表します。ＲＡＭは、全てを１つの種類にする必
要があり、２５６ＫｘＮｂｉｔのチップ００か、１Ｍｘ
Ｎｂｉｔのチップ０１か、４ＭｘＮｂｉｔのチップ１０
です。これらのビットは、読み／書きで、ＲＥＳＥＴ後
は、０です。 ＢＡＮＫ０＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ１＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ２＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ３＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ４＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ５＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ６＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ７＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。
と形を決めるビットを表しています。書き込み専用のＳ
ＴＥＰ ＭＳＰビットを除いて、全てのビットは、読み
／書きです。このレジスタは、ＣＰＵに対していかなる
ウェイトステートも作りません。ビットとそれらの意味
は以下の通りです： ＲＵＮ／ＨＡＬＴ ＭＳＰ：このビットは、１に設定さ
れるとＭＳＰの動作が始まります。ＭＳＰは、動作が始
まる前に次の同期パルスが来るまで待ちます。このビッ
トは、ＲＥＳＥＴで０に設定します。 ＳＴＥＰ ＭＳＰ：このビットは、ＲＵＮ／ＨＡＬＴビ
ットが０に設定されている時だけ、確定し ます。このビ
ットは、１に設定するとＭＳＰの１つの命令をシングル
−ステップにします。新しいマイクロコードのアドレス
は、ＣＰＵマイクロコードアドレスポインターレジスタ
に割りつけられます。シングル−ステッピングの動き
は、２システムサイクルタイムの間かかるかもしれませ
ん。このビットは、書き込み専用で、読むと０が返って
きます。 ＨＳＡＢ ＥＮＡＢＬＥ：このビットは、１に設定する
とＨＳＡＢとのデータの送受信を許可します。ＭＳＰは
許可する動きの前に次の同期パルスが来るまで待ちま
す。このビットは、ＲＥＳＥＴで０に設定します。 ＲＡＭ ＨＥＩＧＨＴ ２５６Ｋ／１Ｍ／４Ｍ：この２
つのビットは、ＭＳＰがどんな種類のＲＡＭを組にする
のかを表します。ＲＡＭは、全てを１つの種類にする必
要があり、２５６ＫｘＮｂｉｔのチップ００か、１Ｍｘ
Ｎｂｉｔのチップ０１か、４ＭｘＮｂｉｔのチップ１０
です。これらのビットは、読み／書きで、ＲＥＳＥＴ後
は、０です。 ＢＡＮＫ０＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ１＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ２＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ３＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ４＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ５＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ６＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。 ＢＡＮＫ７＝１６／２４ｂｉｔ：この読み／書きのビッ
トは、ＲＡＭバンクのデータ幅を表します。０の時は、
１２ビットデータでつながる事を表し、１の時は、それ
は、たった８ビットデータです。このビットは、読んだ
時、いかにデータを判断するのかに影響をあたえます。
２４ビットデータは、普通に読み書きされます。外部Ｒ
ＡＭから１６ビットを読む時、ＭＳＰ内部の２４ビット
ワードの下位８ビットは、データを読んだ時のサインビ
ットと同じになります。
【手続補正５８】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正内容】
【０１５５】ｘ．割り込み制御レジスタ この１６ビットレジスタは、ＭＳＰの状態と割り込み動
作の制御を規定します。ビットとそれらの意味は以下の
通りです。 ＥＮＡＢＬＥ ＩＮＴＥＲＲＵＰＴＳ：このビットは、
１が書かれたら、待機中又は、今後起こるであろう割り
込みを、ハードウェア割り込みリクエスト信号を通し
て、ＣＰＵへ、警告を許可します。クリアされている
と、割り込みは作られません。ともかく、割り込みは、
割り込みウェイトレジスタの中にためることができま
す。このビットは、読み／書きで、リセットでゼロに設
定されます。 ＣＬＥＡＲ ＡＬＬ ＩＮＴＥＲＲＵＰＴＳ：この書き
込み専用ビットは、１が書かれたら、割り込みレジスタ
と割り込みリクエストのメカニズムから来る、全ての待
機している割り込みリクエストをクリアします。０が書
かれたら、このビットは実行しません。このビットは、
読まれると、０を返します。 ＣＯＮＤＩＴＩＯＮ ＳＴＡＴＥ、ＣＰＵ：このビット
は、読まれると、ＣＰＵの状態フラグの現在のステート
を表示します。１が書かれた時ＣＰＵの状態を正しく
し、０が書かれると誤った状態にします。このビット
は、リセット後０に設定されます。 ＣＯＮＤＩＴＩＯＮＡＬ ＳＴＡＴＥ：この読み専用ビ
ットは、あらかじめ説明した図６Ｂｉｆ−ｔｈｅｎ−ｅ
ｌｓｅフラグのメカニズムの現在のステートを表示しま
す。 ＬＥＤ ＣＰＵ ＯＶＥＲＲＩＤＥ：この読み／書きビ
ットは、１が書かれると、ＣＰＵがＭＳＰ ＬＥＤのセ
ッティングを無視する原因となります。ＬＥＤ出力ステ
ートは、ＬＥＤ ＯＮのステートで決まり、ＣＰＵビッ
トは、後に記述します。ＬＥＤ ＣＰＵ ＯＶＥＲＲＩ
ＤＥビットに０が書かれると、ＬＥＤの出力は、内部の
ＭＳＰのセッティングで決められます。このビットは、
リセット後０に設定されます。 ＬＥＤ ＯＮ、ＣＰＵ：このビットは、読まれると、ソ
フト上のＬＥＤビットの現在のステートが表示されま
す。１が書かれた時ＬＥＤビットは正しく設定され、０
が書かれると誤った設定になります。ビットは、リセッ
ト後０に設定されます。 ＬＥＤ ＯＮ：この読み専用ビットは、ＬＥＤ出力の現
在のステートを表示します。 ＣＬＥＡＲ ＤＲＡＭ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮ
ＴＥＲ：このビットは、１が書かれるとディレイライン
領域の中の減算カウンタがクリアされます。０が書かれ
たら、このビットは実行しません。このビットは書き込
み専用で、読まれると、０を返します。 ＣＬＥＡＲ Ｙ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮＴＥ
Ｒ：このビットは、１が書かれるとＹメモリー領域の中
の減算カウンタがクリアされます。０が書かれたら、こ
のビットは実行しません。このビットは書き込み専用
で、読まれると、０を返します。
作の制御を規定します。ビットとそれらの意味は以下の
通りです。 ＥＮＡＢＬＥ ＩＮＴＥＲＲＵＰＴＳ：このビットは、
１が書かれたら、待機中又は、今後起こるであろう割り
込みを、ハードウェア割り込みリクエスト信号を通し
て、ＣＰＵへ、警告を許可します。クリアされている
と、割り込みは作られません。ともかく、割り込みは、
割り込みウェイトレジスタの中にためることができま
す。このビットは、読み／書きで、リセットでゼロに設
定されます。 ＣＬＥＡＲ ＡＬＬ ＩＮＴＥＲＲＵＰＴＳ：この書き
込み専用ビットは、１が書かれたら、割り込みレジスタ
と割り込みリクエストのメカニズムから来る、全ての待
機している割り込みリクエストをクリアします。０が書
かれたら、このビットは実行しません。このビットは、
読まれると、０を返します。 ＣＯＮＤＩＴＩＯＮ ＳＴＡＴＥ、ＣＰＵ：このビット
は、読まれると、ＣＰＵの状態フラグの現在のステート
を表示します。１が書かれた時ＣＰＵの状態を正しく
し、０が書かれると誤った状態にします。このビット
は、リセット後０に設定されます。 ＣＯＮＤＩＴＩＯＮＡＬ ＳＴＡＴＥ：この読み専用ビ
ットは、あらかじめ説明した図６Ｂｉｆ−ｔｈｅｎ−ｅ
ｌｓｅフラグのメカニズムの現在のステートを表示しま
す。 ＬＥＤ ＣＰＵ ＯＶＥＲＲＩＤＥ：この読み／書きビ
ットは、１が書かれると、ＣＰＵがＭＳＰ ＬＥＤのセ
ッティングを無視する原因となります。ＬＥＤ出力ステ
ートは、ＬＥＤ ＯＮのステートで決まり、ＣＰＵビッ
トは、後に記述します。ＬＥＤ ＣＰＵ ＯＶＥＲＲＩ
ＤＥビットに０が書かれると、ＬＥＤの出力は、内部の
ＭＳＰのセッティングで決められます。このビットは、
リセット後０に設定されます。 ＬＥＤ ＯＮ、ＣＰＵ：このビットは、読まれると、ソ
フト上のＬＥＤビットの現在のステートが表示されま
す。１が書かれた時ＬＥＤビットは正しく設定され、０
が書かれると誤った設定になります。ビットは、リセッ
ト後０に設定されます。 ＬＥＤ ＯＮ：この読み専用ビットは、ＬＥＤ出力の現
在のステートを表示します。 ＣＬＥＡＲ ＤＲＡＭ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮ
ＴＥＲ：このビットは、１が書かれるとディレイライン
領域の中の減算カウンタがクリアされます。０が書かれ
たら、このビットは実行しません。このビットは書き込
み専用で、読まれると、０を返します。 ＣＬＥＡＲ Ｙ ＤＥＣＲＥＭＥＮＴ ＣＯＵＮＴＥ
Ｒ：このビットは、１が書かれるとＹメモリー領域の中
の減算カウンタがクリアされます。０が書かれたら、こ
のビットは実行しません。このビットは書き込み専用
で、読まれると、０を返します。
【手続補正５９】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正内容】
【０１５８】ａａ．ＮＯＰカウントレジスタ この１０ビットの読み／書きレジスタは、ＮＯＰの手段
で、無視したり元に戻したりするマイクロコードインス
トラクションの数が入っています。もしこのレジスタの
数値がゼロであったなら、ＮＯＰ機能は、無効になりま
す。このレジスタは、ＣＰＵに対していかなるウェイト
ステートも作りません。
で、無視したり元に戻したりするマイクロコードインス
トラクションの数が入っています。もしこのレジスタの
数値がゼロであったなら、ＮＯＰ機能は、無効になりま
す。このレジスタは、ＣＰＵに対していかなるウェイト
ステートも作りません。
【手続補正６０】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正内容】
【０１５９】ｂｂ．ＤＲＡＭ減少カウントレジスタ この２４ビットの読みのみレジスタは、ＤＲＡＭ減算カ
ウンターの現在値が入っています。このレジスタは、Ｍ
ＳＰが、停止した時にだけ確定します。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。このレジスタは、２４ビットの幅があり、そして
ロングワードとして１６ビットのホストＣＰＵインター
フェイスに現れます。ＢＩＧＥＮＤＩＡＮ＝１の時、上
位にアドレスを割りつけられているワードの、ＬＳビッ
トは、ＭＳＰのワードのＬＳビットです。ＢＩＧＥＮＤ
ＩＡＮ＝０のとき、下位にアドレスを割りつけられてい
るワードのＬＳビットが、ＭＳＰのワードのＬＳビット
です。
ウンターの現在値が入っています。このレジスタは、Ｍ
ＳＰが、停止した時にだけ確定します。このレジスタ
は、ＣＰＵに対していかなるウェイトステートも作りま
せん。このレジスタは、２４ビットの幅があり、そして
ロングワードとして１６ビットのホストＣＰＵインター
フェイスに現れます。ＢＩＧＥＮＤＩＡＮ＝１の時、上
位にアドレスを割りつけられているワードの、ＬＳビッ
トは、ＭＳＰのワードのＬＳビットです。ＢＩＧＥＮＤ
ＩＡＮ＝０のとき、下位にアドレスを割りつけられてい
るワードのＬＳビットが、ＭＳＰのワードのＬＳビット
です。
【手続補正６１】
【補正対象書類名】明細書
【補正対象項目名】０１８３
【補正方法】変更
【補正内容】
【０１８３】図９は、図７に示したシンセサイザーのた
めの処理ディスパッチャーの基本を示すフローチャート
です。システムに電源が入ると、システム初期化ルーチ
ンが実行されます（ブロック９００）。初期化が終わる
と、システムはウェイトループに入ります（ブロック９
０１）。決められた時間の中で何事も起こらなければ、
ホストＣＰＵが他のことを行うスリーブ状態に入ります
（ブロック９０２）。音の合成を行う段になると、シス
テムは起動し、４種類ある入力信号に対応した動作を行
います。１番目の信号は、発音命令です。ブロック９０
３で判断します。２番目が、発音終了命令です。ブロッ
ク９０４で判断します。３番目がプログラム変更命令で
す。ブロック９０５で判断します。４番目が設定変更命
令です。ブロック９０６で判断します。最後に、命令が
何も来なかった時、ルーチンはその他の処理を行うブロ
ックに入ります（ブロック９０７）。ブロック９０７か
らアルゴリズムはウェイトループ９０１へと戻っていき
ます。ブロック９０３において発音命令を受け取ると、
アルゴリズムは図１０に示された発音ルーチン（ブロッ
ク９０８）へと分岐して行きます。発音終了命令を受け
取ると、アルゴリズムは図１１に示された発音終了ルー
チン（ブロック９０９）へと分岐します。プログラム変
更命令を受け取ると、アルゴリズムは図１２に示された
プログラム変更ルーチン（ブロック９１０）へと分岐し
ます。そして、設定変更命令を受け取ると、アルゴリズ
ムは図１３に示された設定変更ルーチン（ブロック９１
１）へと分岐します。ブロック９０２は、処理の切り換
えや、処理ディスパッチャーから戻ってきた現在行って
いる処理を示します。ディスパッチャー内の雑務（ブロ
ック９０７）は、ウェイトステートから戻って来た時
の、処理の場所を指し示します。
めの処理ディスパッチャーの基本を示すフローチャート
です。システムに電源が入ると、システム初期化ルーチ
ンが実行されます（ブロック９００）。初期化が終わる
と、システムはウェイトループに入ります（ブロック９
０１）。決められた時間の中で何事も起こらなければ、
ホストＣＰＵが他のことを行うスリーブ状態に入ります
（ブロック９０２）。音の合成を行う段になると、シス
テムは起動し、４種類ある入力信号に対応した動作を行
います。１番目の信号は、発音命令です。ブロック９０
３で判断します。２番目が、発音終了命令です。ブロッ
ク９０４で判断します。３番目がプログラム変更命令で
す。ブロック９０５で判断します。４番目が設定変更命
令です。ブロック９０６で判断します。最後に、命令が
何も来なかった時、ルーチンはその他の処理を行うブロ
ックに入ります（ブロック９０７）。ブロック９０７か
らアルゴリズムはウェイトループ９０１へと戻っていき
ます。ブロック９０３において発音命令を受け取ると、
アルゴリズムは図１０に示された発音ルーチン（ブロッ
ク９０８）へと分岐して行きます。発音終了命令を受け
取ると、アルゴリズムは図１１に示された発音終了ルー
チン（ブロック９０９）へと分岐します。プログラム変
更命令を受け取ると、アルゴリズムは図１２に示された
プログラム変更ルーチン（ブロック９１０）へと分岐し
ます。そして、設定変更命令を受け取ると、アルゴリズ
ムは図１３に示された設定変更ルーチン（ブロック９１
１）へと分岐します。ブロック９０２は、処理の切り換
えや、処理ディスパッチャーから戻ってきた現在行って
いる処理を示します。ディスパッチャー内の雑務（ブロ
ック９０７）は、ウェイトステートから戻って来た時
の、処理の場所を指し示します。
【手続補正６２】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正内容】
【０１８８】図１７に、図１４のブロック１４０４から
コールされるボイス停止ルーチンを示します。選択され
たボイスによって、あるボイスが盗まれたり、置き換え
られたりする場合、このボイス停止ルーチンは先ず、Ｉ
／Ｏの出入り口に設けられたランプジェネレータの目標
値を０に設定します（ブロック１７００）。そしてＭＳ
ＰのＩ／Ｏランプジェネレータ割り込み信号を、許可し
ます（ブロック１７０１）。アルゴリズムはＭＳＰから
のＩ／Ｏランプ割り込みを待ちます（ブロック１７０
２）。割り込みを待っている間、このルーチンはウェイ
トステートになり他の仕事を行います（ブロック１７０
３）。割り込みを受け取ると、ボイスリソースが開放さ
れます（ブロック７０４）。この時点で、停止するボイ
スのボイスリソースが利用可能になります。
コールされるボイス停止ルーチンを示します。選択され
たボイスによって、あるボイスが盗まれたり、置き換え
られたりする場合、このボイス停止ルーチンは先ず、Ｉ
／Ｏの出入り口に設けられたランプジェネレータの目標
値を０に設定します（ブロック１７００）。そしてＭＳ
ＰのＩ／Ｏランプジェネレータ割り込み信号を、許可し
ます（ブロック１７０１）。アルゴリズムはＭＳＰから
のＩ／Ｏランプ割り込みを待ちます（ブロック１７０
２）。割り込みを待っている間、このルーチンはウェイ
トステートになり他の仕事を行います（ブロック１７０
３）。割り込みを受け取ると、ボイスリソースが開放さ
れます（ブロック７０４）。この時点で、停止するボイ
スのボイスリソースが利用可能になります。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョアンヌ エフ． オットニー アメリカ合衆国、カリフォーニア州 94024、サンタ クララ、ロス アルトス、 ベリー アベニュー 710 (72)発明者 スティーヴン スコット オッコンネル アメリカ合衆国、カリフォーニア州 95066、サンタ クルーズ、スコット バ ーリイ、ジンファンデル サークル 112 (72)発明者 マルカス カイ ブライアン ジュニア アメリカ合衆国、カリフォーニア州 94086、サンタ クララ、サニーベイル、 ナンバー エス 203、エヌ．マチルダ アベニュー 450
Claims (56)
- 【請求項１】 選択された複数のボイスを指示するリア
ルタイム入力信号を供給する入力手段と、 前記ボイスを発生する際の命令手順及び係数、テーブル
もしくはリレーラインが含まれるボイスプログラムと、 個々の前記ボイスに対応する前記ボイスプログラムを記
憶するボイスプログラムメモリと、 該ボイスプログラムメモリと前記入力手段とを接続され
ると共に、前記リアルタイム入力信号に応じてリアルタ
イムで選択された複数の前記ボイスを発生すべく、前記
ボイスプログラムメモリに記憶された前記ボイスプログ
ラムのグループを実行するサウンド処理手段と、 前記入力手段と前記ボイスプログラムメモリとに接続す
ると共に、前記リアルタイム入力信号に応答して選択さ
れた前記ボイスに対する前記ボイスプログラムのグルー
プを動的に割当る動的割当手段とを有してなる、 ことを特徴とするミュージックシンセサイザー。 - 【請求項２】 前記動的割当手段が、前記サウンド処理
手段のリソースを複数の前記ボイスプログラムリソース
のグループに分割する分割手段と、 複数の他のリソースグループを用いる前記ボイスプログ
ラムに影響を与えることなく所定のボイスプログラムの
リソースグループを選択的に実行不能にすると共に、リ
アルタイムで選択された前記ボイスプログラムを、実行
不能された前記ボイスプログラムのリソースグルーブに
割当ててなる、 請求項１記載のミュージックシンセサイザー。 - 【請求項３】 動的割当手段が、前記グループ内の所定
の前記ボイスプログラムを前記リアルタイム入力信号に
応じて選択された前記ボイスに対応する、前記ボイスプ
ログラムに置換る置換手段を有してなる、 請求項１記載のミュージックシンセサイザー。 - 【請求項４】 前記ボイスプログラムメモリが、複数の
前記ボイスプログラムを記憶する第１メモリと、 前記サウンド処理手段と前記第１メモリとに接続すると
共に、前記サウンド処理手段で実行する前記ボイスプロ
グラムのグループを記憶する第２メモリとを有してな
る、 請求項１記載のミュージックシンセサイザー。 - 【請求項５】 前記動的割当手段が、前記ボイスプログ
ラムメモリにおける前記第１メモリと第２メモリとに接
続すると共に、選択された前記ボイスプログラムに含ま
れる少なくとも１つのコンポーネントをリアルタイムで
前記第１メモリから前記第２メモリへ転送する転送手段
を有してなる、 請求項４記載のミュージックシンセサイザー。 - 【請求項６】 前記サウンド処理手段が、前記ボイスプ
ログラムメモリと接続する共に、選択された前記ボイス
のサウンドデータを発生すべく前記ボイスプログラムを
実行する少なくとも１つの信号処理器と、 該信号処理器に接続すると共に、前記サウンドデータに
応じた音声信号を出力する音声出力手段とを有してな
る、 請求項１記載のミュージックシンセサイザー。 - 【請求項７】 前記ボイスプログラムメモリが、少なく
とも１つの前記信号処理器によって実行される命令を含
む複数の前記ボイスプログラムを記憶する第１メモリと
少なくとも１つの前記信号処理器と第１メモリとを接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリとを有してなる、 請求項６記載のミュージックシンセサイザー。 - 【請求項８】 前記動的割当手段が、他の前記ボイスプ
ログラムの実行に影響を与えることなく、前記命令メモ
リにおける記憶している所定の前記ボイスプログラムに
対する命令を記憶する命令格納領域を、少なくとも１つ
の前記信号処理器による実行から一時的にマスキングす
るマスキング手段と、 選択された前記ボイスプログラムの命令を、一時的にマ
スキングされた命令格納領域に転送する転送手段と、 前記リアルタイム入力信号に応じて、所定の前記ボイス
プログラムを選択された前記ボイスに対する前記ボイス
プログラムに置換る置換手段とを有してなる、 請求項７記載のミュージックシンセサイザー。 - 【請求項９】 前記ボイスプログラムメモリが、ディレ
イラインを有した複数の前記ボイスプログラムを記憶す
る第１メモリと、 少なくとも１つの前記信号処理器と第１メモリとが接続
すると共に、前記ボイスプログラムのグループが用いる
前記ディレイラインを記憶するディレイラインメモリと
を備えてなる、 請求項６記載のミュージックシンセサイザー。 - 【請求項１０】 前記動的割当手段が、前記ディレイラ
インメモリと接続すると共に、リアルタイムで所定の前
記ボイスプログラムの使用するディレイラインを実行不
能とし、かつ、前記ディレイラインメモリ上の、選択さ
れた前記ボイスプログラムに対するディレイラインを設
定する設定手段をディレイライン制御手段を有してな
る、 請求項９記載のミュージックシンセサイザー。 - 【請求項１１】 前記ボイスプログラムメモリが、少な
くとも１つの前記信号処理器による実行に対して命令及
び係数を有した複数の前記ボイスプログラムを記憶する
第１メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
係数を記憶する係数メモリとを備えてなる、 請求項９記載のミュージックシンセサイザー。 - 【請求項１２】 前記ボイスプログラムメモリが、前記
ボイルプログラムのグループ内の前記ボイスプログラム
の相互間の接続状態を設定する入出力パラメータを有し
た複数の前記ボイスプログラムを記憶する第１メモリ
と、 少なくとも１つの前記信号処理器と第１メモリとを接続
すると共に、前記ボイスプログラムのグループに対して
入出力パラメータを記憶する入出力パラメータメモリと
を備えてなる、 請求項６記載のミュージックシンセサイザー。 - 【請求項１３】 前記ボイスプログラムメモリが、前記
ボイスプログラムの相互間の接続状態を設定する入出力
パラメータ、命令、係数、テーブル及びディレイライン
を有する複数の前記ボイスプログラムを記憶する第１メ
モリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
入出力パラメータを記憶する入出力パラメータメモリ
と、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
ディレイラインを記憶するディレイラインメモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
係数を記憶する係数メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
テーブルデータを記憶するテーブルメモリとを有してな
る、 請求項６記載のミュージックシンセサイザー。 - 【請求項１４】 前記動的割当手段が、前記第１メモ
リ、前記命令メモリ、前記ディレイラインメモリ、前記
係数メモリ及び前記入出力パラメータメモリとに接続す
ると共に、選択された前記ボイスプログラムの命令、入
出力パラメータ、係数及びディレイラインパラメータを
前記第１メモリから前記命令メモリ、前記入出力パラメ
ータメモリ、前記係数メモリ及び前記ディレイラインメ
モリそれぞれにリアルタイムで転送する転送手段を有し
てなる、 請求項１３記載のミュージックシンセサイザー。 - 【請求項１５】 前記動的割当手段が、所定の前記ボイ
スプログラムの実行に際し、他の前記ボイスプログラム
の実行に影響を与えることなく、前記命令メモリにおけ
る所定の前記ボイスプログラムに対しての命令を記憶す
る命令格納領域を、少なくとも１つの前記信号処理器に
よる実行から一時的にマスキングするマスキング手段
と、 選択された前記ボイスプログラムの命令を一時的にマス
キングされた命令格納領域に転送する転送手段と前記リ
アルタイム入力信号に応じて前記ボイスプログラムのグ
ループにおける所定の前記ボイスプログラムを選択され
た前記ボイスに対する前記ボイスプログラムに置換る置
換手段とを有してなる、 請求項１４記載のミュージックシンセサイザー。 - 【請求項１６】 前記置換手段が、前記ディレイライン
メモリと接続すると共に、リアルタイムでディレイライ
ンパラメータに応じて前記ディレイラインメモリにおけ
る所定の前記ボイスプログラムのディレイラインをクリ
アし、かつ、前記ディレイラインメモリ上に、選択され
た前記ボイスプログラムに対するディレイラインを設定
するディレイライン制御手段を有してなる、 請求項１４記載のミュージックシンセサイザー。 - 【請求項１７】 前記入力手段が、鍵盤を有してなる、 請求項１記載のミュージックシンセサイザー。
- 【請求項１８】 前記入力手段が、ＭＩＤＩインターフ
ェイスを有してなる、 請求項１記載のミュージックシンセサイザー。 - 【請求項１９】 選択されたボイスを指示するリアルタ
イム入力信号を供給する入力手段と、 該入力手段に接続すると共にリアルタイム入力信号に対
応する前記ボイスの発生のための命令手順を有したボイ
スプログラムを供給する供給手段を有するホスト処理シ
ステムと、 該ホスト処理システムと接続すると共に、前記ボイスプ
ログラムのグループを記憶する記憶手段と、 該記憶手段と前記入力手段とに接続すると共に、選択さ
れた前記ボイスを示すサウンドデータを発生させるため
に、リアルタイム入力信号に応じて選択された前記ボイ
スに対する前記グループ内の所定の前記ボイスプログラ
ムの命令手順を実行する少なくとも１つの前記信号処理
器と、 前記入力手段、前記ホスト処理システム及び前記記憶手
段と接続すると共に、前記ホスト処理システムが有する
前記供給手段からの選択された前記ボイスに対するボイ
スプログラムを、前記リアルタイム入力信号に応じて前
記記憶手段に記憶された前記ボイスプログラムのグルー
プに動的に割当る動的割当手段と、 少なくとも１つの前記信号処理器に接続し、前記サウン
ドデータに応じて音声信号を生成する音声出力手段とを
備えてなる、 ことを特徴とするミュージックシンセサイザー。 - 【請求項２０】 前記動的割当手段が、前記グループ内
の所定の前記ボイスプログラムをリアルタイム入力信号
に応じて、選択された前記ボイスに対応する前記ボイス
プログラムに置換る置換手段を有してなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項２１】 前記ボイスプログラムメモリが、少な
くとも１つの前記信号処理器によって実行される命令を
有した複数の前記ボイスプログラムを記憶する第１メモ
リと、 少なくとも１つの前記信号処理器と第１メモリとを接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリとを有してなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項２２】 前記動的割当手段が、他の前記ボイス
プログラムの実行に影響を与えることなく前記命令メモ
リにおける所定の前記ボイスプログラムに対する命令を
記憶する命令格納領域を、少なくとも１つの前記信号処
理器による実行から一時的にマスキングするマスキング
手段と、 前記リアルタイム入力信号に応じて、前記ボイスプログ
ラムのグループにおける所定のボイスプログラムを選択
された前記ボイスの前記ボイスプログラムに置換る置換
手段とを有してなる、 請求項２１記載のミュージックシンセサイザー。 - 【請求項２３】 前記ボイスプログラムメモリが、ディ
レイラインを有した複数の前記ボイスプログラムを記憶
する第１メモリと、 少なくとも１つの前記信号処理器と第１メモリとが接続
すると共に、前記ボイスプログラムのグループが用いる
前記ディレイラインを記憶するディレイラインメモリと
を備えてなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項２４】 前記動的割当手段が、前記ディレイラ
インメモリと接続すると共に、リアルタイムで所定の前
記ボイスプログラムの使用するディレイラインを実行不
能とし、かつ、前記ディレイラインメモリ上の、選択さ
れた前記ボイスプログラムに対するディレイラインを設
定する設定手段をディレイライン制御手段を有してな
る、 請求項２３記載のミュージックシンセサイザー。 - 【請求項２５】 前記ボイスプログラムメモリが、少な
くとも１つの前記信号処理器による実行に対して命令及
び係数を有した複数の前記ボイスプログラムを記憶する
第１メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
係数を記憶する係数メモリとを備えてなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項２６】 前記ボイスプログラムメモリが、前記
ボイルプログラムのグループ内の前記ボイスプログラム
の相互間の接続状態を設定する入出力パラメータを有し
た複数の前記ボイスプログラムを記憶する第１メモリ
と、 少なくとも１つの前記信号処理器と第１メモリとを接続
すると共に、前記ボイスプログラムのグループに対して
入出力パラメータを記憶する入出力パラメータメモリと
を備えてなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項２７】 前記ボイスプログラムメモリが、前記
ボイスプログラムの相互間の接続状態を設定する入出力
パラメータ、命令、係数、テーブル及びディレイライン
を有する複数の前記ボイスプログラムを記憶する第１メ
モリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
入出力パラメータを記憶する入出力パラメータメモリ
と、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
ディレイラインを記憶するディレイラインメモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
係数を記憶する係数メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
テーブルデータを記憶するテーブルメモリとを有してな
る、 請求項１９記載のミュージックシンセサイザー。 - 【請求項２８】 前記動的割当手段が、前記第１メモ
リ、前記命令メモリ、前記ディレイラインメモリ、前記
係数メモリ及び前記入出力パラメータメモリとに接続す
ると共に、選択された前記ボイスプログラムの命令、入
出力パラメータ、係数及びディレイラインパラメータを
前記第１メモリから前記命令メモリ、前記入出力パラメ
ータメモリ、前記係数メモリ及び前記ディレイラインメ
モリそれぞれにリアルタイムで転送する転送手段を有し
てなる、 請求項２７記載のミュージックシンセサイザー。 - 【請求項２９】 前記動的割当手段が、所定の前記ボイ
スプログラムの実行に際し、他の前記ボイスプログラム
の実行に影響を与えることなく、前記命令メモリにおけ
る所定の前記ボイスプログラムに対しての命令を記憶す
る命令格納領域を、少なくとも１つの前記信号処理器に
よる実行から一時的にマスキングするマスキング手段
と、 選択された前記ボイスプログラムの命令を一時的にマス
キングされた命令格納領域に転送する転送手段と前記リ
アルタイム入力信号に応じて前記ボイスプログラムのグ
ループにおける所定の前記ボイスプログラムを選択され
た前記ボイスに対する前記ボイスプログラムに置換る置
換手段とを有してなる、 請求項２７記載のミュージックシンセサイザー。 - 【請求項３０】 前記置換手段が、前記ディレイライン
メモリと接続すると共に、リアルタイムでディレイライ
ンパラメータに応じて前記ディレイラインメモリにおけ
る所定の前記ボイスプログラムのディレイラインをクリ
アし、かつ、前記ディレイラインメモリ上に、選択され
た前記ボイスプログラムに対するディレイラインを設定
するディレイライン制御手段を有してなる、 請求項２９記載のミュージックシンセサイザー。 - 【請求項３１】 前記入力手段が、鍵盤を有してなる、 請求項１９記載のミュージックシンセサイザー。
- 【請求項３２】 前記入力手段が、ＭＩＤＩインターフ
ェイスを有してなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項３３】 ホスト処理システムが、処理器と、 該処理器に接続された処理器バスと、 該処理器バスに接続された第１メモリと、 前記処理器バスと分離された第２メモリと、 前記処理器バスと前記第２メモリとに接続すると共に、
前記第２メモリに対するホスト読出し及びホスト書き込
みを行い、かつ、前記第２メモリとは独立に前記ボイス
プログラムを複数の前記信号処理器に転送する転送手段
とを有する記憶手段を備えてなる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項３４】 前記ホスト処理器が、前記第２メモリ
から前記ボイスプログラムを転送すると同時に、前記リ
アルタイム入力信号に応じて選択された前記ボイスプロ
グラムで用いるパラメータを計算するデータ処理手段を
有してなる、 請求項３３記載のミュージックシンセサ
イザー。 - 【請求項３５】 前記動的割当手段が、少なくとも１つ
の前記信号処理器のリソースを複数備えてボイスプログ
ラムリソースグループに分割する分割手段を有し、 複数の他のリソースグループを用いる前記ボイスプログ
ラムに影響を与えることなく所定のリソースグループを
選択的に実行不能にする、リアルタイムで選択された前
記ボイスプログラムを実行不能にされた前記ボイスプロ
グラムのリソースグループに割当てる、 請求項１９記載のミュージックシンセサイザー。 - 【請求項３６】 選択されたボイスを指示するリアルタ
イム入力信号を供給する入力手段と、 該入力手段と接続されると共に、対応する前記ボイスの
発生のための命令手順を有するボイスプログラムを供給
するホスト処理システムと、 前記ホスト処理システムと接続すると共に、前記ボイス
プログラムのグループを記憶する記憶手段と、 該記憶手段及び前記入力手段と接続されると共に、選択
された前記ボイスのサウンドデータを発生させるための
リアルタイム入力データに応じて、選択された前記ボイ
スに対して、所定の前記ボイスプログラムを実行する複
数の信号処理器と、 前記入力手段、前記ホスト処理システム及び前記記憶手
段とを接続すると共に、前記ホスト処理システム内から
の選択された前記ボイスに対する前記ボイスプログラム
を前記リアルタイム入力信号に応じて前記記憶手段が記
憶している前記ボイスプログラムのグループに動的に割
当る動的割当手段と、 複数の前記信号処理器と接続されると共に、複数の前記
信号処理器の間で前記サウンドデータを伝達するオーデ
ィオデータバスと、 該オーディオデータバスと接続されると共に、該オーデ
ィオデータバス上の前記サウンドデータに応じて音声信
号を生成する音声出力手段とを有してなる、 ことを特徴とするミュージックシンセサイザー。 - 【請求項３７】 前記動的割当手段が、リアルタイム入
力信号に応じて、グループ内の所定の前記ボイスプログ
ラムを、選択された前記ボイスに対応する前記ボイスプ
ログラムに置換る置換手段を有してなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項３８】 前記記憶手段が、少なくとも１つの前
記信号処理器によって実行される命令を有する複数の前
記ボイスプログラムを記憶する第１メモリと、 複数の前記信号処理器と第１メモリとを接続すると共
に、前記ボイスプログラムのグループに対する命令を記
憶する命令メモリとを備えてなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項３９】 前記動的割当手段が、所定の前記ボイ
スプログラムが他の前記ボイスプログラムの実行に影響
を与えることなく、前記命令メモリにおける所定の前記
ボイスプログラムに対する命令を記憶する命令格納領域
を、少なくとも１つの前記信号処理器による実行から一
時的にマスキングする手段を有し、前記リアルタイム入
力信号に応じてグループにおける所定の前記ボイスプロ
グラムを選択された前記ボイスに対する前記ボイスプロ
グラムに置換る置換手段を備えてなる、 請求項３８記載のミュージックシンセサイザー。 - 【請求項４０】 前記ボイスプログラムメモリが、ディ
レイラインを有した複数の前記ボイスプログラムを記憶
する第１メモリと、 少なくとも１つの前記信号処理器と第１メモリとが接続
すると共に、前記ボイスプログラムのグループが用いる
前記ディレイラインを記憶するディレイラインメモリと
を備えてなる、 請求項３８記載のミュージックシンセサイザー。 - 【請求項４１】 前記置換手段が、前記ディレイライン
メモリと接続すると共に、リアルタイムでディレイライ
ンパラメータに応じて前記ディレイラインメモリにおけ
る所定の前記ボイスプログラムのディレイラインをクリ
アし、かつ、前記ディレイラインメモリ上に、選択され
た前記ボイスプログラムに対するディレイラインを設定
するディレイライン制御手段を有してなる、 請求項４０記載のミュージックシンセサイザー。 - 【請求項４２】 前記ボイスプログラムメモリが、少な
くとも１つの前記信号処理器による実行に対して命令及
び係数を有した複数の前記ボイスプログラムを記憶する
第１メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
命令を記憶する命令メモリと、 少なくとも１つの前記信号処理器と第１メモリとに接続
すると共に、前記ボイスプログラムのグループに対する
係数を記憶する係数メモリとを備えてなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項４３】 前記ボイスプログラムメモリが、前記
ボイルプログラムのグループ内の前記ボイスプログラム
の相互間の接続状態を設定する入出力パラメータを有し
た複数の前記ボイスプログラムを記憶する第１メモリ
と、 少なくとも１つの前記信号処理器と第１メモリとを接続
すると共に、選択された前記ボイスプログラムの命令、
グループ内のボイスプログラム間の接続を指定するパラ
メータ、定数及びリレーラインパラメータを第１メモリ
ーから前記メモリーモジュールにリアルタイムで転送し
た手段、 請求項３６記載のミュージックシンセサイザー。 - 【請求項４４】 前記ホスト処理システムが、前記ボイ
スプログラムのグループの間の接続状態を設定する入出
力パラメータ、命令手順、係数、テーブル及びディレイ
ラインを有する複数の前記ボイスプログラムを記憶する
第１メモリを備え、 前記記憶手段が、複数の信号処理器の内で対応する信号
処理器と接続される複数のメモリモジュールを備え、 該メモリモジュールが、対応する前記信号処理器と前記
第１メモリとを接続すると共に、前記ボイスプログラム
のグループに対する命令を記憶する命令メモリと、 対応する前記信号処理器と前記第１メモリとを接続する
と共に、前記ボイスプログラムのグループに対する入力
／出力パラメータを記憶する入力／出力パラメータメモ
リと、 対応する前記信号処理器と前記第１メモリとを接続する
と共に、前記ボイスプログラムのグループに対するディ
レイラインを記憶するディレイラインメモリと、 対応
する前記信号処理器と前記第１メモリとを接続すると共
に、前記ボイスプログラムのグループに対する係数を記
憶する係数メモリと、 対応する前記信号処理器と前記第１メモリとを接続する
と共に、前記ボイスプログラムのグループに対するテー
ブルデータを記憶するテーブルメモリとを備えてなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項４５】 前記動的割当手段が、前記第１メモリ
と複数の前記メモリモジュールと接続すると共に、命令
および前記ボイスプログラムのグループ間の接続状態を
指定する選択された前記ボイスプログラムの入出力パラ
メータ、係数及びディレイラインパラメータを、前記第
１メモリから選択された前記メモリモジュールにリアル
タイムで転送する転送手段を有してなる、 請求項４４記載のミュージックシンセサイザー。 - 【請求項４６】 前記動的割当手段が、所定の前記ボイ
スプログラムの実行に際し、他の前記ボイスプログラム
の実行に影響を与えることなく、前記命令メモリにおけ
る所定の前記ボイスプログラムに対しての命令を記憶す
る命令格納領域を、少なくとも１つの前記信号処理器に
よる実行から一時的にマスキングするマスキング手段
と、 選択された前記ボイスプログラムの命令を一時的にマス
キングされた命令格納領域に転送する転送手段と前記リ
アルタイム入力信号に応じて前記ボイスプログラムのグ
ループにおける所定の前記ボイスプログラムを選択され
た前記ボイスに対する前記ボイスプログラムに置換る置
換手段とを有してなる、 請求項４５記載のミュージックシンセサイザー。 - 【請求項４７】 前記置換手段が、前記ディレイライン
メモリと接続すると共に、リアルタイムでディレイライ
ンパラメータに応じて前記ディレイラインメモリにおけ
る所定の前記ボイスプログラムのディレイラインをクリ
アし、かつ、前記ディレイラインメモリ上に、選択され
た前記ボイスプログラムに対するディレイラインを設定
するディレイライン制御手段を有してなる、 請求項４６載のミュージックシンセサイザー。 - 【請求項４８】 前記ホスト処理システムが、リアルタ
イムの実行に際し、一組の前記ボイスプログラムを構成
する構成手段と、 該構成手段による一組の前記ボイスプログラムを記憶す
る一組のメモリを有した供給手段と、 前記ボイスプログラムに対するテーブルデータを複数の
前記メモリモジュールのテーブルメモリに転送する転送
手段を有した動的割当手段とを備えてなる、 請求項４４記載のミュージックシンセサイザー。 - 【請求項４９】 前記ホスト処理システムが、リアルタ
イムの実行に際し、一組の前記ボイスプログラムを構成
する構成手段と、 該構成手段による一組の前記ボイスプログラムを記憶す
る一組のメモリを有する供給手段とを備えてなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項５０】 前記ボイスプログラムのグループの間
の接続状態を設定する命令手順及び入出力パラメータ
と、係数、テーブル及びディレイラインとを一組の前記
ボイスプログラムが有すると共に、対応する前記信号処
理器及び前記第一メモリと接続し、かつ、前記ボイスプ
ログラムのグループに対する命令を記憶する命令メモリ
と、 複数の前記信号処理器と接続されて複数のメモリモジュ
ールを有する保管手段とを備え、 該メモリモジュールが、対応する前記信号処理器又は第
一メモリと接続すると共に、前記ボイスプログラムのグ
ループに対する入出力パラメータを記憶する入出力パラ
メータメモリと、 対応する前記信号処理器又は第一メモリと接続すると共
に、前記ボイスプログラムのグループに対するディレイ
ラインを記憶するディレイラインメモリと、 対応する前記信号処理器又は第一メモリと接続すると共
に、複数の前記ボイスプログラムに対する係数を記憶す
る係数メモリと、 対応する前記信号処理器と第一メモリと接続すると共
に、複数のボイスプログラムに対するテーブルデータを
記憶するテーブルメモリとを備えてなる、 請求項４９記載のミュージックシンセサイザー。 - 【請求項５１】 前記ボイスプログラムのグループにお
ける音声サンプルデータを記憶する少なくとも１つのメ
モリモジュールにサンプル格納手段が設けられ、音声サ
ンプルデータのセットの中の少なくとも１つにボイスプ
ログラムを有してなる、 請求項５０記載のミュージックシンセサイザー。 - 【請求項５２】 前記入力手段が、鍵盤を有してなる、 請求項３６記載のミュージックシンセサイザー。
- 【請求項５３】 前記入力手段が、ＭＩＤＩインターフ
ェースを有してなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項５４】 ホスト処理システムが、処理器と、 該処理器に接続された処理器バスと、 該処理器バスに接続された第１メモリと、 前記処理器バスと分離された第２メモリと、 前記処理器バスと前記第２メモリとに接続すると共に、
前記第２メモリに対するホスト読出し及びホスト書き込
みを行い、かつ、前記第２メモリとは独立に前記ボイス
プログラムを複数の前記信号処理器に転送する転送手段
とを有する記憶手段を備えてなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項５５】 前記ホスト処理システムが、前記第２
メモリから前記ボイスプログラムを転送すると同時に、
リアルタイム入力信号に応じて選択された前記ボイスプ
ログラムに用いるパラメータを計算するデータ処理手段
を有してなる、 請求項３６記載のミュージックシンセサイザー。 - 【請求項５６】 前記動的割当手段が、複数の前記ボイ
スプログラムのリソースグループ内に、複数の前記信号
処理器のリソースを分割する分割手段と、 他の前記リソースグループを用いる前記ボイスプログラ
ムに影響を与えることなく所定のリソースグループを選
択的に実行不能するリソースグループ停止手段とを有し
て、 リアルタイムで選択された前記ボイスプログラムを実行
不能された前記ボイスプログラムのリソースグループを
割当ててなる、 請求項３６記載のミュージックシンセサイザー。
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