JPH06309152A - デジタル掛算器 - Google Patents
デジタル掛算器Info
- Publication number
- JPH06309152A JPH06309152A JP5092977A JP9297793A JPH06309152A JP H06309152 A JPH06309152 A JP H06309152A JP 5092977 A JP5092977 A JP 5092977A JP 9297793 A JP9297793 A JP 9297793A JP H06309152 A JPH06309152 A JP H06309152A
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- memory
- latch
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ビット数が増えても演算時間が長くならない
様に改良が施されたディジタル掛算器を提供することを
目的とする。 【構成】 掛算結果がデータとして書き込まれているリ
ード・オンリー・メモリ、このリード・オンリー・メモ
リに書き込まれているデータをアクセスする為の一対の
ラッチ、前記リード・オンリー・メモリより読み出され
たデータを受け取る為のラッチ、及び前記リード・オン
リー・メモリと各ラッチとを制御するコントローラより
なる。
様に改良が施されたディジタル掛算器を提供することを
目的とする。 【構成】 掛算結果がデータとして書き込まれているリ
ード・オンリー・メモリ、このリード・オンリー・メモ
リに書き込まれているデータをアクセスする為の一対の
ラッチ、前記リード・オンリー・メモリより読み出され
たデータを受け取る為のラッチ、及び前記リード・オン
リー・メモリと各ラッチとを制御するコントローラより
なる。
Description
【０００１】
【産業上の利用分野】本発明は、掛算をデジタル手法で
行うデジタル掛算器に関するものである。
行うデジタル掛算器に関するものである。
【０００２】
【従来の技術】従来のこの種の掛算器は、ビットをずら
したものを加えるという演算を行っている。例えば、
「５×３＝１５」をデジタル手法で求めようとする場
合、 となる。しかし、このような方法ではビット数が増える
とそれに比例して演算の回数が多くなり、その為演算時
間が長くなると言う問題がある。
したものを加えるという演算を行っている。例えば、
「５×３＝１５」をデジタル手法で求めようとする場
合、 となる。しかし、このような方法ではビット数が増える
とそれに比例して演算の回数が多くなり、その為演算時
間が長くなると言う問題がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ビッ
ト数が増えても演算時間が長くならない様に改良が施さ
れたディジタル掛算器を提供することにある。
ト数が増えても演算時間が長くならない様に改良が施さ
れたディジタル掛算器を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、掛算結果がデ
ータとして書き込まれているリード・オンリー・メモ
リ、このリード・オンリー・メモリに書き込まれている
データをアクセスする為の一対のラッチ、前記リード・
オンリー・メモリより読み出されたデータを受け取る為
のラッチ、及び前記リード・オンリー・メモリと各ラッ
チとを制御するコントローラより構成したものである
る。
ータとして書き込まれているリード・オンリー・メモ
リ、このリード・オンリー・メモリに書き込まれている
データをアクセスする為の一対のラッチ、前記リード・
オンリー・メモリより読み出されたデータを受け取る為
のラッチ、及び前記リード・オンリー・メモリと各ラッ
チとを制御するコントローラより構成したものである
る。
【０００５】
【作用】このような本発明では、予め各掛算結果がデー
タとして書き込まれているリード・オンリー・メモリの
データがラッチによりアクセスされる。
タとして書き込まれているリード・オンリー・メモリの
データがラッチによりアクセスされる。
【０００６】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明に係わるデジタル掛算器の一実施例を示した回路
構成図である。図において、ａはリード・オンリー・メ
モリ（以下、単にＲＯＭという）で、このＲＯＭは実施
例では１６ビット出力のものが用いられており、予め演
算結果，例えば「３×５」の場合なら「０００００００
０００００１１１１」のデータが書き込まれている。
本発明に係わるデジタル掛算器の一実施例を示した回路
構成図である。図において、ａはリード・オンリー・メ
モリ（以下、単にＲＯＭという）で、このＲＯＭは実施
例では１６ビット出力のものが用いられており、予め演
算結果，例えば「３×５」の場合なら「０００００００
０００００１１１１」のデータが書き込まれている。
【０００７】ｂ，ｃはそれぞれＲＯＭａのアドレスを指
定するラッチで、ラッチｂには例えば「３」（００００
００１１）のデータが入っており，またラッチｃには例
えば「５」（０００００１０１）のデータが入ってい
る。ｄはＲＯＭａからのデータを受け取る為のラッチ、
ｅはＲＯＭａとラッチｂ，ｃ，ｄの制御を司るコントロ
ーラである。このような構成の装置の動作を説明すると
次の如くなる。
定するラッチで、ラッチｂには例えば「３」（００００
００１１）のデータが入っており，またラッチｃには例
えば「５」（０００００１０１）のデータが入ってい
る。ｄはＲＯＭａからのデータを受け取る為のラッチ、
ｅはＲＯＭａとラッチｂ，ｃ，ｄの制御を司るコントロ
ーラである。このような構成の装置の動作を説明すると
次の如くなる。
【０００８】ラッチｂとｃに、例えば上記のように
「３」と「５」のデータが２進数で書き込まれていたと
する。ここで、コントローラｅよりある時刻において同
時にラッチｂとｃからＲＯＭａのアドレス線にデータが
送られる。即ち、ＲＯＭａは１６ビット出力のものが用
いられており、アドレスの上位８ビットにラッチｂから
のデータ（００００００１１）が入り、アドレスの下位
８ビットにラッチｃからのデータ（０００００１０１）
が入る。従って、この場合のアドレスは（００００００
１１０００００１０１）となる。
「３」と「５」のデータが２進数で書き込まれていたと
する。ここで、コントローラｅよりある時刻において同
時にラッチｂとｃからＲＯＭａのアドレス線にデータが
送られる。即ち、ＲＯＭａは１６ビット出力のものが用
いられており、アドレスの上位８ビットにラッチｂから
のデータ（００００００１１）が入り、アドレスの下位
８ビットにラッチｃからのデータ（０００００１０１）
が入る。従って、この場合のアドレスは（００００００
１１０００００１０１）となる。
【０００９】一方、ＲＯＭａには上記のアドレスに対応
した掛算データが書き込まれている。この実施例の場
合、「３×５」（００００００００００００１１１１）
のデータが入っている。従って、ラッチｂとｃによって
アドレスの上位と下位のビットがアクセスされたＲＯＭ
ａのデータはラッチｄに出力され、このデータはコント
ローラｅからの適当なタイミングで掛算結果として外部
に出力される。このように、本発明においてはＲＯＭａ
に各掛算結果のデータを書き込んでおき、ラッチにより
そのデータをアクセスするようにする様にしているの
で、演算時間は掛算するビット数に関係せずＲＯＭａの
アクセスタイムに依存することになる。その結果、ビッ
ト数が多くなっても演算時間がかからず、高速演算が可
能な掛算器を得ることが出来る。
した掛算データが書き込まれている。この実施例の場
合、「３×５」（００００００００００００１１１１）
のデータが入っている。従って、ラッチｂとｃによって
アドレスの上位と下位のビットがアクセスされたＲＯＭ
ａのデータはラッチｄに出力され、このデータはコント
ローラｅからの適当なタイミングで掛算結果として外部
に出力される。このように、本発明においてはＲＯＭａ
に各掛算結果のデータを書き込んでおき、ラッチにより
そのデータをアクセスするようにする様にしているの
で、演算時間は掛算するビット数に関係せずＲＯＭａの
アクセスタイムに依存することになる。その結果、ビッ
ト数が多くなっても演算時間がかからず、高速演算が可
能な掛算器を得ることが出来る。
【００１０】
【発明の効果】本発明によれば、簡単な回路構成によっ
て、高速演算が可能な掛算器を得ることが出来る効果が
ある。
て、高速演算が可能な掛算器を得ることが出来る効果が
ある。
【図１】本発明に係わる掛算器の一実施例を示した回路
構成図である。
構成図である。
ａ リード・オンリー・メモリ ｂ，ｃ，ｄ ラッチ ｅ コントローラ
Claims (1)
- 【請求項１】掛算結果がデータとして書き込まれている
リード・オンリー・メモリ、このリード・オンリー・メ
モリに書き込まれているデータをアクセスする為の一対
のラッチ、前記リード・オンリー・メモリより読み出さ
れたデータを受け取る為のラッチ、及び前記リード・オ
ンリー・メモリと各ラッチとを制御するコントローラよ
りなる掛算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5092977A JPH06309152A (ja) | 1993-04-20 | 1993-04-20 | デジタル掛算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5092977A JPH06309152A (ja) | 1993-04-20 | 1993-04-20 | デジタル掛算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309152A true JPH06309152A (ja) | 1994-11-04 |
Family
ID=14069460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5092977A Pending JPH06309152A (ja) | 1993-04-20 | 1993-04-20 | デジタル掛算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309152A (ja) |
-
1993
- 1993-04-20 JP JP5092977A patent/JPH06309152A/ja active Pending
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