JPH0745088A - Ｐｒｏｍアクセス回路 - Google Patents
Ｐｒｏｍアクセス回路Info
- Publication number
- JPH0745088A JPH0745088A JP18783193A JP18783193A JPH0745088A JP H0745088 A JPH0745088 A JP H0745088A JP 18783193 A JP18783193 A JP 18783193A JP 18783193 A JP18783193 A JP 18783193A JP H0745088 A JPH0745088 A JP H0745088A
- Authority
- JP
- Japan
- Prior art keywords
- prom
- signal
- address
- input
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 高速アクセスが可能で、しかも使用費電力が
少ないＰＲＯＭアクセス回路を得る。 【構成】 ＰＲＯＭ３のチップセレクト端子ＣＳにマイ
クロプロセッサ１よりのリード要求信号を入力すると共
に、ＰＲＯＭ３のアウトプットイネーブル端子ＯＥにア
ドレスデコーダ２からのＰＲＯＭ選択信号を入力するよ
うにした。
少ないＰＲＯＭアクセス回路を得る。 【構成】 ＰＲＯＭ３のチップセレクト端子ＣＳにマイ
クロプロセッサ１よりのリード要求信号を入力すると共
に、ＰＲＯＭ３のアウトプットイネーブル端子ＯＥにア
ドレスデコーダ２からのＰＲＯＭ選択信号を入力するよ
うにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＲＯＭアクセス回
路、特に、ＰＲＯＭを高速にアクセスすことのできるア
クセス回路に関する。
路、特に、ＰＲＯＭを高速にアクセスすことのできるア
クセス回路に関する。
【０００２】
【従来の技術】一般に、ＰＲＯＭ（プログラマブルリー
ドオンリメモリ）は、アドレス入力端子、チップセレク
ト入力端子、アウトプットイネーブル入力端子の３種類
の入力端子と１組のデータ出力端子とを備えている。Ｐ
ＲＯＭは、マイクロプロセッサ（ＭＰＵ、ＣＰＵ）、デ
ィジタルシグナルプロセッサ（ＤＳＰ）等のマイクロプ
ロセッサより３種類の入力端子に入力信号が供給され、
それらが全て揃った後にアクセスされ、ＰＲＯＭに記憶
されたデータがデータ出力端子から出力されるようにな
っている。
ドオンリメモリ）は、アドレス入力端子、チップセレク
ト入力端子、アウトプットイネーブル入力端子の３種類
の入力端子と１組のデータ出力端子とを備えている。Ｐ
ＲＯＭは、マイクロプロセッサ（ＭＰＵ、ＣＰＵ）、デ
ィジタルシグナルプロセッサ（ＤＳＰ）等のマイクロプ
ロセッサより３種類の入力端子に入力信号が供給され、
それらが全て揃った後にアクセスされ、ＰＲＯＭに記憶
されたデータがデータ出力端子から出力されるようにな
っている。
【０００３】従来よりＰＲＯＭのアクセスには、マイク
ロプロセッサよりのＰＲＯＭの３種類の入力端子への入
力信号の与えかたにより、図２乃至図４に示す３方式が
存在する。図２は、マイクロプロセッサ１よりのアドレ
ス信号とストローブ信号がアドレスデコーダ２に入力さ
れ、それによりアドレスをデコードして作成されたＰＲ
ＯＭ選択信号をＰＲＯＭ３のチップセレクト端子ＣＳに
入力すると共に、マイクロプロセッサ１よりのアドレス
信号ならびにリード要求信号をそれぞれＰＲＯＭ３のア
ドレス端子Ａ、アウトプットイネーブル端子ＯＥに入力
するようにしたものである。
ロプロセッサよりのＰＲＯＭの３種類の入力端子への入
力信号の与えかたにより、図２乃至図４に示す３方式が
存在する。図２は、マイクロプロセッサ１よりのアドレ
ス信号とストローブ信号がアドレスデコーダ２に入力さ
れ、それによりアドレスをデコードして作成されたＰＲ
ＯＭ選択信号をＰＲＯＭ３のチップセレクト端子ＣＳに
入力すると共に、マイクロプロセッサ１よりのアドレス
信号ならびにリード要求信号をそれぞれＰＲＯＭ３のア
ドレス端子Ａ、アウトプットイネーブル端子ＯＥに入力
するようにしたものである。
【０００４】図３は、マイクロプロセッサ１よりのアド
レス信号、ストローブ信号、リード要求信号がアドレス
デコーダ２に入力され、それによりアドレスをデコード
して作成されたＰＲＯＭ選択信号をＰＲＯＭ３のチップ
セレクト端子ＣＳとアウトプットイネーブル端子ＯＥに
入力すると共に、マイクロプロセッサ１よりのアドレス
信号をＰＲＯＭ３のアドレス端子Ａに入力するようにし
たものである。
レス信号、ストローブ信号、リード要求信号がアドレス
デコーダ２に入力され、それによりアドレスをデコード
して作成されたＰＲＯＭ選択信号をＰＲＯＭ３のチップ
セレクト端子ＣＳとアウトプットイネーブル端子ＯＥに
入力すると共に、マイクロプロセッサ１よりのアドレス
信号をＰＲＯＭ３のアドレス端子Ａに入力するようにし
たものである。
【０００５】図４は、マイクロプロセッサ１よりのアド
レス信号、ストローブ信号、リード要求信号がアドレス
デコーダ２に入力され、それによりアドレスをデコード
して作成されたＰＲＯＭ選択信号をＰＲＯＭ３のアウト
プットイネーブル端子ＯＥに入力すると共に、マイクロ
プロセッサ１よりのアドレス信号をＰＲＯＭ３のアドレ
ス端子Ａに入力し、且つ、ＰＲＯＭ３のチップセレクト
端子ＣＳに常時選択回路４からの選択信号を与え、チッ
プセレクト端子ＣＳに入力し、チップセレクト端子ＣＳ
を常にアクティブにしておくようにしたものである。
レス信号、ストローブ信号、リード要求信号がアドレス
デコーダ２に入力され、それによりアドレスをデコード
して作成されたＰＲＯＭ選択信号をＰＲＯＭ３のアウト
プットイネーブル端子ＯＥに入力すると共に、マイクロ
プロセッサ１よりのアドレス信号をＰＲＯＭ３のアドレ
ス端子Ａに入力し、且つ、ＰＲＯＭ３のチップセレクト
端子ＣＳに常時選択回路４からの選択信号を与え、チッ
プセレクト端子ＣＳに入力し、チップセレクト端子ＣＳ
を常にアクティブにしておくようにしたものである。
【０００６】なお、ＰＲＯＭの３個の入力端子に入力さ
れるチップセレクト信号、アドレス信号、アウトプット
イネーブル信号には、各々遅延時間が規定されており、
各信号の遅延時間には一般に次の関係を有している。 ｔCS≧ｔA ＞ｔOE 但し、ｔCS…チップセレクト信号遅延時間 ｔA …アドレス信号遅延時間 ｔOE…アウトプットイネーブル信号遅延時間 また、マイクロプロセッサ１は、図５のタイムチャート
に示すようにアドレス信号及びリード要求信号を出力し
た後、前記両信号が正確な値を示している時にストロー
ブ信号を出力し、このストローブ信号でアドレスデコー
ダ２は、アドレスをデコードしてＰＲＯＭ選択信号を作
成しＰＲＯＭ３に与える。さらに、ＰＲＯＭ３は、チッ
プセレクト端子ＣＳをアクティブにするか否かで消費電
力が大きく異なり、チップセレクト端子ＣＳをアクティ
ブにすると消費電力が大きくなる。
れるチップセレクト信号、アドレス信号、アウトプット
イネーブル信号には、各々遅延時間が規定されており、
各信号の遅延時間には一般に次の関係を有している。 ｔCS≧ｔA ＞ｔOE 但し、ｔCS…チップセレクト信号遅延時間 ｔA …アドレス信号遅延時間 ｔOE…アウトプットイネーブル信号遅延時間 また、マイクロプロセッサ１は、図５のタイムチャート
に示すようにアドレス信号及びリード要求信号を出力し
た後、前記両信号が正確な値を示している時にストロー
ブ信号を出力し、このストローブ信号でアドレスデコー
ダ２は、アドレスをデコードしてＰＲＯＭ選択信号を作
成しＰＲＯＭ３に与える。さらに、ＰＲＯＭ３は、チッ
プセレクト端子ＣＳをアクティブにするか否かで消費電
力が大きく異なり、チップセレクト端子ＣＳをアクティ
ブにすると消費電力が大きくなる。
【０００７】
【発明が解決しようとする課題】図２、図３のＰＲＯＭ
アクセス方式では、アドレスデコーダ２よりのＰＲＯＭ
選択信号がチップセレクト端子ＣＳに入力された時の
み、ＰＲＯＭ３がアクセスされるので消費電力が少ない
反面、アドレスデコーダ２よりのＰＲＯＭ選択信号がチ
ップセレクト信号端子ＣＳに入力されるようになってお
り、遅延時間が最大のチップセレクト信号（以下、ＣＳ
信号という）を作成するのにアドレスデコーダ２の遅延
時間が加わるので、アクセスが遅いという問題がある。
アクセス方式では、アドレスデコーダ２よりのＰＲＯＭ
選択信号がチップセレクト端子ＣＳに入力された時の
み、ＰＲＯＭ３がアクセスされるので消費電力が少ない
反面、アドレスデコーダ２よりのＰＲＯＭ選択信号がチ
ップセレクト信号端子ＣＳに入力されるようになってお
り、遅延時間が最大のチップセレクト信号（以下、ＣＳ
信号という）を作成するのにアドレスデコーダ２の遅延
時間が加わるので、アクセスが遅いという問題がある。
【０００８】図４のＰＲＯＭアクセス方式では、チップ
セレクト端子ＣＳに常時選択回路４からの選択信号が与
えられており、チップセレクト端子ＣＳを常にアクティ
ブにしているので、アクセスが速い反面、チップセレク
ト端子ＣＳを常にアクティブにしていることから消費電
力が大きいという問題がある。
セレクト端子ＣＳに常時選択回路４からの選択信号が与
えられており、チップセレクト端子ＣＳを常にアクティ
ブにしているので、アクセスが速い反面、チップセレク
ト端子ＣＳを常にアクティブにしていることから消費電
力が大きいという問題がある。
【０００９】本発明は上記に鑑み、高速アクセスが可能
で、しかも使用費電力の少ないＰＲＯＭアクセス回路を
提供することを目的とする。
で、しかも使用費電力の少ないＰＲＯＭアクセス回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ＰＲＯＭのチップセレクト端子にマイクロ
プロセッサよりのリード要求信号を入力すると共に、Ｐ
ＲＯＭのアウトプットイネーブル端子にマイクロプロセ
ッサのアドレス信号及びストローブ信号にてアドレスを
デコードして作成されたアドレスデコーダからのＰＲＯ
Ｍ選択信号を入力するようにしたことを特徴としてい
る。
に本発明は、ＰＲＯＭのチップセレクト端子にマイクロ
プロセッサよりのリード要求信号を入力すると共に、Ｐ
ＲＯＭのアウトプットイネーブル端子にマイクロプロセ
ッサのアドレス信号及びストローブ信号にてアドレスを
デコードして作成されたアドレスデコーダからのＰＲＯ
Ｍ選択信号を入力するようにしたことを特徴としてい
る。
【００１１】
【作用】ＰＲＯＭのチップセレクト端子には、マイクロ
プロセッサよりのリード要求信号が入力されるので、リ
ード要求信号でＰＲＯＭのチップセレクト端子はアクテ
ィブとなり、アドレスデコーダのＰＲＯＭ選択信号がア
ウトプットイネーブル端子に入力されることにより、Ｐ
ＲＯＭに記憶されているデータが出力される。
プロセッサよりのリード要求信号が入力されるので、リ
ード要求信号でＰＲＯＭのチップセレクト端子はアクテ
ィブとなり、アドレスデコーダのＰＲＯＭ選択信号がア
ウトプットイネーブル端子に入力されることにより、Ｐ
ＲＯＭに記憶されているデータが出力される。
【００１２】リード要求信号は、一般にアドレス信号と
同時にマイクロプロセッサより出力され、これが最大遅
延時間を有するＣＳ信号のチップセレクト端子ＣＳに入
力されるので、アドレスデコーダにストローブ信号が与
えられてＰＲＯＭ選択信号が出力される時点では、ＰＲ
ＯＭは既にアクティブになっているので、高速アクセス
が可能となる。また、チップセレクト端子には、マイク
ロプロセッサよりリード要求信号が出た時のみ入力が与
えられてアクティブになるので、消費電力が少なくて済
む。
同時にマイクロプロセッサより出力され、これが最大遅
延時間を有するＣＳ信号のチップセレクト端子ＣＳに入
力されるので、アドレスデコーダにストローブ信号が与
えられてＰＲＯＭ選択信号が出力される時点では、ＰＲ
ＯＭは既にアクティブになっているので、高速アクセス
が可能となる。また、チップセレクト端子には、マイク
ロプロセッサよりリード要求信号が出た時のみ入力が与
えられてアクティブになるので、消費電力が少なくて済
む。
【００１３】
【実施例】以下、本発明一実施例を示す図１に沿って説
明する。図１において、１はマイクロプロセッサ（ＭＰ
Ｕ、ＣＰＵ）、ディジタルシグナルプロセッサ（ＤＳ
Ｐ）等のマイクロプロセッサ、２はアドレスデコーダ、
３はＰＲＯＭで、マイクロプロセッサ１よりのリード要
求信号ならびにアドレス信号がＰＲＯＭ３のチップセレ
クト端子ＣＳとアドレス端子Ａにそれぞれ入力され、マ
イクロプロセッサ１よりのストローブ信号とアドレス信
号がアドレスデコーダ２に入力され、このアドレスデコ
ーダ２がストローブ信号によりアドレスをデコードし作
成されたＰＲＯＭ選択信号が、ＰＲＯＭのアウトプット
イネーブル端子ＯＥに入力される。
明する。図１において、１はマイクロプロセッサ（ＭＰ
Ｕ、ＣＰＵ）、ディジタルシグナルプロセッサ（ＤＳ
Ｐ）等のマイクロプロセッサ、２はアドレスデコーダ、
３はＰＲＯＭで、マイクロプロセッサ１よりのリード要
求信号ならびにアドレス信号がＰＲＯＭ３のチップセレ
クト端子ＣＳとアドレス端子Ａにそれぞれ入力され、マ
イクロプロセッサ１よりのストローブ信号とアドレス信
号がアドレスデコーダ２に入力され、このアドレスデコ
ーダ２がストローブ信号によりアドレスをデコードし作
成されたＰＲＯＭ選択信号が、ＰＲＯＭのアウトプット
イネーブル端子ＯＥに入力される。
【００１４】上記構成において、マイクロプロセッサ１
よりのリード要求があると、リード要求信号がＰＲＯＭ
３のチップセレクト端子ＣＳに入力され、ＰＲＯＭ３は
アクティブ状態に置かれる。リード要求信号と同時に出
力されたアドレス信号が共に正しい場合には、ストロー
ブ信号がマイクロプロセッサ１よりアドレスデコーダ２
に与えられ、それがアドレスをデコードし作成したＰＲ
ＯＭ選択信号をＰＲＯＭ３のアウトプットイネーブル端
子ＯＥに入力され、既にアクティブ状態のＰＲＯＭ３に
記憶されているデータが出力される。
よりのリード要求があると、リード要求信号がＰＲＯＭ
３のチップセレクト端子ＣＳに入力され、ＰＲＯＭ３は
アクティブ状態に置かれる。リード要求信号と同時に出
力されたアドレス信号が共に正しい場合には、ストロー
ブ信号がマイクロプロセッサ１よりアドレスデコーダ２
に与えられ、それがアドレスをデコードし作成したＰＲ
ＯＭ選択信号をＰＲＯＭ３のアウトプットイネーブル端
子ＯＥに入力され、既にアクティブ状態のＰＲＯＭ３に
記憶されているデータが出力される。
【００１５】
【発明の効果】本発明によれば、マイクロプロセッサよ
りのリード要求信号でＰＲＯＭのチップセレクト端子を
アクティブにするので、図２、図３に示す従来のアクセ
ス方式に対しては、消費電力は少し大きくなるが、アク
セスは速くなり、図４に示す従来のアクセス方式に対し
ては、アクセス速度は少し遅くなるが、消費電力は著し
く小さくなり、総合的に従来のアクセス方式に比べ高速
アクセスができ、かつ、消費電力の少ないＰＲＯＭアク
セス回路が得られる。
りのリード要求信号でＰＲＯＭのチップセレクト端子を
アクティブにするので、図２、図３に示す従来のアクセ
ス方式に対しては、消費電力は少し大きくなるが、アク
セスは速くなり、図４に示す従来のアクセス方式に対し
ては、アクセス速度は少し遅くなるが、消費電力は著し
く小さくなり、総合的に従来のアクセス方式に比べ高速
アクセスができ、かつ、消費電力の少ないＰＲＯＭアク
セス回路が得られる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】第一の従来の構成を示すブロック図である。
【図３】第二の従来の構成を示すブロック図である。
【図４】第三の従来の構成を示すブロック図である。
【図５】アクセス信号のタイムチャートである。
１：マイクロプロセッサ ２：アドレスデコーダ ３：ＰＲＯＭ Ａ…アドレス入力端子 ＣＳ…チップセレクト入力端子 ＯＥ…アウトプットイネーブル入力端子
Claims (1)
- 【請求項１】 ＰＲＯＭのチップセレクト入力端子にマ
イクロプロセッサのリード要求信号を入力し、ＰＲＯＭ
のアウトプットイネーブル入力端子にマイクロプロセッ
サのアドレス信号とストローブ信号とでアドレスをデコ
ードして作成されたアドレスデコーダのＰＲＯＭ選択信
号を入力すると共に、ＰＲＯＭのアドレス入力端子にマ
イクロプロセッサのアドレス信号を入力するようにした
ことを特徴とするＰＲＯＭアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18783193A JPH0745088A (ja) | 1993-07-29 | 1993-07-29 | Ｐｒｏｍアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18783193A JPH0745088A (ja) | 1993-07-29 | 1993-07-29 | Ｐｒｏｍアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745088A true JPH0745088A (ja) | 1995-02-14 |
Family
ID=16213004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18783193A Pending JPH0745088A (ja) | 1993-07-29 | 1993-07-29 | Ｐｒｏｍアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745088A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10376910B2 (en) | 2015-12-09 | 2019-08-13 | Nippon Paper Industries Co., Ltd | Refillable container |
| US10518279B2 (en) | 2014-06-30 | 2019-12-31 | Nippon Paper Industries Co., Ltd. | Refillable container |
-
1993
- 1993-07-29 JP JP18783193A patent/JPH0745088A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10518279B2 (en) | 2014-06-30 | 2019-12-31 | Nippon Paper Industries Co., Ltd. | Refillable container |
| US10376910B2 (en) | 2015-12-09 | 2019-08-13 | Nippon Paper Industries Co., Ltd | Refillable container |
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