JPH06309196A - トレース機能付情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 所定のプログラムがＴＬＢやキャッシュメモ
リの内容に影響することを防止する。 【構成】 プログラムの実行の際、第一空間識別子レジ
スタ１１に格納された識別子と、第二空間識別子レジス
タ１２に格納された識別子とが比較回路１３により比較
される。第二空間識別子レジスタ１２には、所定のプロ
グラムの識別子が格納される。トレースプログラムが実
行される際は、それが比較回路１３により検出され、Ｔ
ＬＢ制御部１４及びキャッシュ制御部１５によりそれぞ
れＴＬＢ１及びキャッシュメモリ３への格納が禁止され
る。これにより、例えば、トレースを行なうことにより
ＴＬＢ１やキャッシュメモリ３の内容が通常の内容と変
わってしまうことを防止できる。従って、ＴＬＢ１やキ
ャッシュメモリ３の内容もトレースすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶方式あるいは
キャッシュ記憶方式を備えたトレース機能付情報処理装
置に関するものである。

【０００２】

【従来の技術】一般に、トレース機能付情報処理装置に
おいては、トレースによりプログラムの実行途中の主記
憶装置の内容等を出力することができる。このようなト
レースは、被トレースプログラムとともにトレース用プ
ログラムを実行することにより行なわれる。

【０００３】一方、情報処理装置は、多重仮想記憶方式
を用いたものが一般的である。多重仮想記憶方式では、
複数のアドレス空間（仮想記憶空間）が設けられ、１つ
のプログラムに対して１つのアドレス空間が割当てられ
る。従って、トレース用プログラムに対しても１つのア
ドレス空間が割当てられる。このような仮想記憶方式で
は、ＤＡＴ変換により各アドレス空間の論理アドレスを
物理アドレスに変換する。そして、アドレス変換を高速
に行なうため一度アドレス計算を行なった物理アドレス
を論理アドレスと対応させてＴＬＢと呼ばれるテーブル
に格納する。また、多くの情報処理装置には、キャッシ
ュ記憶方式が用いられている。このようなキャッシュ記
憶方式では、主記憶装置の記憶内容の一部を高速のアク
セスが可能なキャッシュメモリに格納するようにしてい
る。そして、キャッシュメモリに参照頻度の高いデータ
を格納し、主記憶装置をアクセスする代わりに高速のキ
ャッシュメモリをアクセスして処理速度を向上させるよ
うにしている。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、従
来の情報処理装置では、トレースを行なう場合にトレー
ス用プログラムについてもアドレス空間内の論理アドレ
スから物理アドレスへのアドレス計算を行なった後、そ
の結果をＴＬＢに格納していた。従って、トレースを行
なう場合と、トレースを行なわない通常の場合とでＴＬ
Ｂの内容が異なってしまった。このため、トレースによ
り通常の実行状態でのＴＬＢの内容を調べることができ
なかった。

【０００５】また、従来の情報処理装置では、トレース
を行なう場合にトレース用プログラムについても主記憶
装置からキャッシュメモリへのデータ転送を行なってい
た。従って、トレースを行なう場合と、トレースを行な
わない通常の場合とでキャッシュメモリの内容も異なっ
てしまった。このため、トレースにより通常の実行状態
でのキャッシュメモリの内容を調べることができなかっ
た。従って、トレースによりＴＬＢやキャッシュメモリ
の内容を解析することはできなかった。本発明は、以上
の点に着目してなされたもので、トレースによりＴＬＢ
及びキャッシュメモリの内容が変更されず、これらの内
容も解析してプログラムの作成に利用できるようにした
トレース機能付情報処理装置を提供することを目的とす
るものである。

【０００６】

【課題を解決するための手段】第１発明のトレース機能
付情報処理装置は、現在アクセス対象となる論理アドレ
スを格納する論理アドレスレジスタと、現在実行されて
いるプログラムが格納されるアドレス空間の識別子を格
納する第一空間識別子レジスタと、所定のプログラムが
格納されるアドレス空間の識別子を格納する第二空間識
別子レジスタと、前記論理アドレスレジスタに格納され
た論理アドレスを物理アドレスに変換する際、前記第一
空間識別子レジスタに格納された識別子及び前記第二空
間識別子レジスタに格納された識別子が一致しているか
否かを判定する比較回路と、当該比較回路によりこれら
の識別子が一致していると判定される場合は、前記論理
アドレスレジスタに格納された論理アドレスを物理アド
レスに変換した際これのＴＬＢへの格納を禁止するＴＬ
Ｂ制御部とを備えたことを特徴とするものである。

【０００７】第２発明のトレース機能付情報処理装置
は、現在アクセス対象となるアドレスを格納するアドレ
スレジスタと、現在実行されているプログラムが格納さ
れるアドレス空間の識別子を格納する第一空間識別子レ
ジスタと、所定のプログラムが格納されるアドレス空間
の識別子を格納する第二空間識別子レジスタと、前記第
一空間識別子レジスタに格納された識別子及び前記第二
空間識別子レジスタに格納された識別子が一致している
か否かを判定する比較回路と、当該比較回路によりこれ
らの識別子が一致していると判定される場合は、前記ア
ドレスレジスタに格納されたアドレスに存在するデータ
をキャッシュメモリへ転送することを禁止するキャッシ
ュ制御部とを備えたことを特徴とするものである。

【０００８】

【作用】第１発明のトレース機能付情報処理装置におい
ては、プログラムの実行の際、第一空間識別子レジスタ
に格納された識別子と、第二空間識別子レジスタに格納
された識別子とが比較回路により比較される。第二空間
識別子レジスタには、トレース用プログラムの識別子が
格納される。トレース用プログラムが実行される際は、
それが比較回路により検出され、ＴＬＢ制御部によりＴ
ＬＢへのアドレスの格納が禁止される。これにより、ト
レースを行なうことによりＴＬＢの内容が通常の内容と
変わってしまうことを防止できる。従って、ＴＬＢの内
容を含めたトレースを行なうことができ、例えば、ＴＬ
Ｂのヒット率が向上するよう、プログラムの構造を決定
することが可能となる。

【０００９】第２発明のトレース機能付情報処理装置に
おいても、プログラムの実行の際、第一空間識別子レジ
スタに格納された識別子と、第二空間識別子レジスタに
格納された識別子とが比較回路により比較される。第二
空間識別子レジスタには、トレース用プログラムの識別
子が格納される。トレース用プログラムが実行される際
は、それが比較回路により検出され、キャッシュ制御部
によりキャッシュメモリへのアドレスの格納が禁止され
る。これにより、トレースを行なうことによりキャッシ
ュメモリの内容が通常の内容と変わってしまうことを防
止できる。従って、キャッシュメモリの内容を含めたト
レースを行なうことができ、例えば、キャッシュメモリ
のヒット率が向上するよう、プログラムの構造を決定す
ることが可能となる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、第１発明及び第２発明のトレース
機能付情報処理装置の一実施例のブロック図である。図
示の情報処理装置は、論理アドレスレジスタ１０、第一
空間識別子レジスタ１１、第二空間識別子レジスタ１
２、比較回路１３、ＴＬＢ制御部１４、キャッシュ制御
部１５等から成る。論理アドレスレジスタ１０は、アク
セス対象となる論理アドレスを格納している。即ち、論
理アドレスレジスタ１０は、ページ２１及びオフセット
２２を格納する。ページ２１は、論理ページであり、オ
フセット２２は、そのページ内のオフセット（変位）で
ある。

【００１１】第一空間識別子レジスタ１１には、ＯＳに
よって多重論理アドレス空間内の現在のある特定の空間
識別子が格納される。この空間識別子と論理アドレスに
よりＴＬＢ（アドレス変換テーブル）１又はＤＡＴ（動
的アドレス変換装置）２にアクセスしてこれらのいずれ
かにより物理アドレスが求められる。ＤＡＴ２は、論理
アドレスと空間識別子を用いて主記憶上のテーブルを検
索し、動的に論理アドレスから物理アドレスを求める。

【００１２】ＴＬＢ１は、仮想記憶方式において、論理
アドレスを物理アドレスに変換するアドレス変換を高速
に行なうためのものである。このＴＬＢ１は、ある有限
個のエントリから成り、各エントリには論理アドレスと
物理アドレスの対であるアドレス変換対が格納される。
即ち、ＴＬＢ１の各エントリには、論理ページアドレス
ＬＡ、空間識別子ＩＤ、当該エントリが有効／無効であ
ることを示すＶビット、及びこれらに対応する物理ペー
ジアドレスＰＡが格納されている。ＴＬＢ１は、論理ア
ドレスレジスタ１０のページ２１と第一空間識別子レジ
スタ１１の空間識別子によって検索される。そして、も
し該当するエントリがあれば、そこから物理ページアド
レスＰＡが読み出され、これが論理アドレスレジスタ１
０のオフセット２２とアドレス加算器２３で足し合わさ
れる。この結果、主記憶上の物理アドレスを求めること
ができる。

【００１３】もし、対応するエントリが見つからなかっ
た場合はＴＬＢフォールトであるので、ＤＡＴ２を用い
てＯＳ又はマイクロプログラムが主記憶上のテーブルを
参照して論理アドレスから物理アドレスを求めてそれを
ＴＬＢ１に登録する。ＴＬＢ１のエントリが一杯の場合
はＬＲＵ順に選ばれたエントリが置き換えられる。ＴＬ
Ｂ１あるいはＤＡＴ２によって求められた物理アドレス
はキャッシュ制御部１５に送られ、この物理アドレスに
よりキャッシュメモリ３がアクセスされる。ただし、比
較回路１３の判定で識別子が一致する場合はＴＬＢ制御
部１４でＴＬＢ１の置き換えを禁止し、キャッシュ制御
部１５でキャッシュメモリ３の置き換えを禁止する。

【００１４】キャッシュ制御部１５には、現在キャッシ
ュメモリに格納されている主記憶の写しがどの物理アド
レスに対応するかの情報が管理されている。即ち、物理
アドレスに対応してキャッシュメモリ３上のアドレスが
格納され管理されている。また、これとともに空間識別
子が格納されている。キャッシュメモリ３には、そのエ
ントリの有効／無効を示すＶビットと、キャッシュメモ
リ３に主記憶の写しが転送されてから書き換えられたか
を示すＣビットと、主記憶の写しとが格納されている。
もし、キャッシュメモリ３に求める有効な主記憶の写し
が格納されていれば、その主記憶の写しにアクセスす
る。もし、そのような主記憶の写しがなければ、フォー
ルトとなり、主記憶から写しが転送され、キャッシュ制
御部１５のエントリに登録される。その際にエントリが
一杯だと適当なエントリを選んで置き換えられる。この
場合、キャッシュ制御部は、Ｃビットにより単に古いエ
ントリを捨てればよいのか、主記憶に書き戻すかを決定
する。

【００１５】第二空間識別子レジスタ１２には、ＴＬＢ
１やキャッシュメモリ３に影響を与えたくないようなプ
ログラムの空間識別子が格納される。図示の例では、複
数の空間識別子エントリが格納できるようになってい
る。この第二空間識別子レジスタ１２は、連想記憶構造
になっている。第二空間識別子レジスタ１２のエントリ
は、１つでもよく、その場合、一度に設定できるＴＬＢ
１及びキャッシュメモリ３に影響を及ぼさないプログラ
ムは１つだけになるが、連想記憶構造をとらなくてよい
のでハードウェアが簡単になる。また、第二空間識別子
レジスタ１２のエントリには、そのエントリの有効／無
効を示すＶビットが設けられている。比較回路１３は、
第一空間識別子レジスタ１１に格納された空間識別子
と、第二空間識別子レジスタ１２に格納された空間識別
子とが一致するか否かを判定する回路である。これらの
識別子が一致したか否かの情報は、それぞれＤＡＴ２、
ＴＬＢ制御部１４、及びキャッシュ制御部１５に送られ
る。

【００１６】もし、一致していた場合は、ＴＬＢ制御部
１４はＴＬＢ１への登録を禁止し、キャッシュ制御部１
５はキャッシュメモリ３への登録を禁止する。即ち、Ｔ
ＬＢ制御部１４は、比較回路１３が一致信号を出してい
る限り、ＤＡＴ２が求めた物理アドレスを登録しない。
また、ＤＡＴ２が主記憶にアクセスしてＴＬＢ１のエン
トリに登録することを禁止する。また、キャッシュ制御
部１５は、一致信号が出力されている間、主記憶の写し
をキャッシュメモリ３に格納することを禁止する。尚、
キャッシュ制御部１５は、比較回路１３で一致した空間
識別子と同じ空間識別子を持ったエントリを追い出す。
つまり、エントリのＣビットを見て、Ｃビットがセット
されていないときは、そのエントリを捨て、Ｃビットが
セットされているときはエントリを主記憶に書き戻す。

【００１７】次に、上述した装置の動作を説明する。第
二空間識別子レジスタ１２には、トレース用プログラム
が格納されたアドレス空間の識別子が格納される。プロ
グラムのトレースを行なうときは、被トレースプログラ
ムとトレース用プログラムが交互に実行される。

【００１８】被トレースプログラムが実行されるとき
は、第一空間識別子レジスタ１１に被トレースプログラ
ムが格納されたアドレス空間の識別子が格納される。第
二空間識別子レジスタ１２には、この被トレースプログ
ラムが格納されたアドレス空間の識別子は格納されてい
ないので、比較回路１３の比較結果は不一致となり、Ｄ
ＡＴ２、ＴＬＢ制御部１４及びキャッシュ制御部１５に
不一致信号が送られる。これにより、ＤＡＴ２では、ア
ドレス計算が開始される。また、ＴＬＢ制御部１４で
は、ＴＬＢ１の検索が開始される。即ち、論理アドレス
レジスタ１０に格納されたページ２１と、ＴＬＢ１の各
エントリの論理ページアドレスＬＡとが比較される。そ
して、ページ２１と一致する論理ページアドレスＬＡが
存在し、その有効ビットＶが有効であるときは、論理ア
ドレスレジスタ１０のオフセット２２と論理ページアド
レスＬＡに対応するページアドレスとがアドレス加算器
２３によって加算され、物理アドレスが求められる。

【００１９】一方、ＤＡＴ２では、論理アドレスレジス
タ１０のページ２１とオフセット２２とからＯＳ等によ
り物理アドレスが計算される。このアドレス計算は、Ｔ
ＬＢ１により物理アドレスが求められたときは途中で打
ち切られる。ところが、ＴＢＬ１にヒットしないことに
より物理アドレスが求められなかったときは、ＤＡＴ２
によりアドレス計算が続行され、物理アドレスが求めら
れる。そして、この求められた物理アドレスがＴＢＬ１
の空きエントリ（Ｖビットが“０”のエントリ）に格納
される。ＴＢＬ１に空きエントリがないときはＬＲＵ順
で最も古く使用されたエントリに置き換えて新たに求め
られた物理ページアドレスＰＡ及びこれに対応する論理
ページアドレスＬＡ及び識別子ＩＤが格納される。この
ようにＴＬＢ１又はＤＡＴ２で求められた物理アドレス
はキャッシュ制御部１５に送られる。

【００２０】キャッシュ制御部１５では、物理アドレス
に対応したデータブロックがキャッシュメモリ３に存在
するか否かが判定される。キャッシュメモリ３にデータ
ブロックが存在するときは、そのデータブロックからデ
ータが読み出される。キャッシュメモリ３にデータブロ
ックが存在しないときは主記憶装置からデータブロック
がキャッシュメモリ３の空き領域（Ｖビットが“０”の
領域）に転送され、そのデータブロックからアクセス対
象のデータが読み出される。キャッシュメモリ３に空き
領域がないときは、ＬＲＵ順で最も古く参照された領域
に主記憶装置から新たに転送されたデータブロックが格
納される。この場合、元のデータブロックはＣビットが
“０”のときは捨てられ、Ｃビットが“１”のときは主
記憶装置に書き戻される。

【００２１】これに対し、トレース用プログラムが実行
されるときは、第一空間識別子レジスタ１１に被トレー
スプログラムが格納されたアドレス空間の識別子が格納
されるとともに、第二空間識別子レジスタ１２にもこの
トレース用プログラムが格納されたアドレス空間の識別
子が格納される。従って、比較回路１３の比較結果は一
致となり、ＤＡＴ２、ＴＬＢ制御部１４及びキャッシュ
制御部１５に一致信号が送られる。これにより、ＤＡＴ
２では、アドレス計算が開始される。また、ＴＬＢ制御
部１４では、ＴＬＢ１の検索が開始されるが、物理アド
レスが求められることはなく、識別子ＩＤが一致するエ
ントリが存在すればそのエントリのＶビットは“０”に
される。

【００２２】一方、ＤＡＴ２では、論理アドレスレジス
タ１０のページ２１とオフセット２２とからＯＳ等によ
り物理アドレスが計算される。そして、この求められた
物理アドレスはＴＢＬ１に格納されることがない。従っ
て、トレース用プログラムの実行によりＴＬＢ１の内容
が書き換えられることはなく、被トレースプログラムの
みによりＴＬＢ１が書き換えられる。このため、トレー
スにより被トレースプログラムの通常の実行途中のＴＬ
Ｂ１の内容を読み出すことができ、この内容を解析する
ことが可能となる。

【００２３】また、キャッシュ制御部１５では、ＤＡＴ
２で計算された物理アドレスに対応したデータが主記憶
装置から読み出される。そして、このデータはキャッシ
ュメモリ３に格納されることはない。従って、トレース
用プログラムの実行によりキャッシュメモリ３の内容が
書き換えられることはなく、被トレースプログラムのみ
によりキャッシュメモリ３が書き換えられる。このた
め、トレースにより被トレースプログラムの通常の実行
途中のキャッシュメモリ３の内容を読み出すことがで
き、この内容を解析することが可能となる。

【００２４】以上のようにして、ＴＬＢ１とキャッシュ
メモリ３の内容を解析して処理効率のよいプログラムを
構築することが可能となる。また、第二空間識別子レジ
スタ１２に識別子が格納されたプログラムは、ＴＬＢ１
やキャッシュメモリ３の影響を受けずに常に一定の処理
速度でプログラムを実行することができる。従って、本
発明のトレース機能付情報処理装置は、トレース用プロ
グラムを実行する場合だけでなく、ＴＬＢ１やキャッシ
ュメモリ３の影響を受けずに常に一定の時間をかけて処
理を行ないたいプログラムを実行する場合にも使用する
ことができる。尚、上述した実施例においては、ＴＬＢ
制御部１４と、キャッシュ制御部１５との双方を備えた
情報処理装置について説明したが、本発明はこれに限定
されることなく、いずれか一方を備えた情報処理装置も
含むことはもちろんである。

【００２５】

【発明の効果】以上説明したように、本発明のトレース
機能付情報処理装置によれば、所定のアドレス空間に格
納されたプログラムがＴＬＢの内容に影響を及ぼさない
ようにしたので、トレースによりＴＬＢの内容が通常の
内容と違ったものとなることを防止することができる。
従って、ＴＬＢの内容についてもトレースを行なうこと
ができ、ＴＬＢのヒット状況を調べることができるの
で、実行速度の速いプログラムを作成することができ
る。また、所定のアドレス空間に格納されたプログラム
がキャッシュメモリの内容に影響を及ぼさないようにし
たので、トレースによりキャッシュメモリの内容が通常
の内容と違ったものとなることを防止することができ
る。従って、キャッシュメモリの内容についてもトレー
スを行なうことができ、キャッシュ制御部のヒット状況
を調べることができるので、実行速度の速いプログラム
を作成することができる。

【図面の簡単な説明】

【図１】本発明のトレース機能付情報処理装置の一実施
例のブロック図である。

【符号の説明】

１ ＴＬＢ ２ ＤＡＴ １０ 論理アドレスレジスタ １１ 第一空間識別子レジスタ １２ 第二空間識別子レジスタ １３ 比較回路 １４ ＴＬＢ制御部 １５ キャッシュ制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 現在アクセス対象となる論理アドレスを
   格納する論理アドレスレジスタと、 現在実行されているプログラムが格納されるアドレス空
   間の識別子を格納する第一空間識別子レジスタと、 所定のプログラムが格納されるアドレス空間の識別子を
   格納する第二空間識別子レジスタと、 前記論理アドレスレジスタに格納された論理アドレスを
   物理アドレスに変換する際、前記第一空間識別子レジス
   タに格納された識別子及び前記第二空間識別子レジスタ
   に格納された識別子が一致しているか否かを判定する比
   較回路と、 当該比較回路によりこれらの識別子が一致していると判
   定される場合は、前記論理アドレスレジスタに格納され
   た論理アドレスを物理アドレスに変換した際これのＴＬ
   Ｂへの格納を禁止するＴＬＢ制御部とを備えたことを特
   徴とするトレース機能付情報処理装置。
2. 【請求項２】 現在アクセス対象となるアドレスを格納
   するアドレスレジスタと、 現在実行されているプログラムが格納されるアドレス空
   間の識別子を格納する第一空間識別子レジスタと、 所定のプログラムが格納されるアドレス空間の識別子を
   格納する第二空間識別子レジスタと、 前記第一空間識別子レジスタに格納された識別子及び前
   記第二空間識別子レジスタに格納された識別子が一致し
   ているか否かを判定する比較回路と、 当該比較回路によりこれらの識別子が一致していると判
   定される場合は、前記アドレスレジスタに格納されたア
   ドレスに存在するデータをキャッシュメモリへ転送する
   ことを禁止するキャッシュ制御部とを備えたことを特徴
   とするトレース機能付情報処理装置。