JPH0137773B2 - - Google Patents
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- JPH0137773B2 JPH0137773B2 JP56198185A JP19818581A JPH0137773B2 JP H0137773 B2 JPH0137773 B2 JP H0137773B2 JP 56198185 A JP56198185 A JP 56198185A JP 19818581 A JP19818581 A JP 19818581A JP H0137773 B2 JPH0137773 B2 JP H0137773B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1063—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently virtually addressed
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Description
【発明の詳細な説明】
本発明はバツフア記憶装置を備えた仮想記憶制
御方式の情報処理装置に関する。
御方式の情報処理装置に関する。
発明の技術的背景
従来、この種の情報処理装置は第１図に示され
るように構成されていた。第１図の構成におい
て、演算制御部（以下、CPUと称する）１から
主記憶装置（以下、MMと称する）２をアクセス
する場合、CPU１からアドレスバス３上に出力
される仮想アドレスはアドレス変換部４で実アド
レスに変換される。この実アドレスはアドレスバ
ス５を介して主記憶装置（以下、Ｍ−CNTと称
する）６およびバツフア記憶装置７にそれぞれ転
送される。一方、チヤネル（DMA装置）８から
MM２をアクセスする場合、チヤネル８で生成さ
れる仮想アドレスはチヤネル内部のアドレス変換
部８ａにより実アドレスに変換される。この実ア
ドレスはDMAバス９を経由し、このDMAバス
９を制御するDMAコントローラ（以下DMA−
CNTと称する）１０に転送される。しかして
DMA−CNT１０の制御によりDMAバス９上の
実アドレスがＭ−CNT６およびバツフア記憶装
置７に転送される。このバツフア記憶装置７は情
報処理装置における処理（メモリアクセス）の高
速化のために設けられており、MM２の記憶内容
の一部分の写しを持つている。バツフア記憶装置
７はアドレス変換部４から変換出力される実アド
レスまたはDMA−CNT１０から出力される実ア
ドレスによつてアクセスされ、たとえばメモリリ
ードであつてヒツトしていれば対応するデータを
データバス１１上に読み出し出力する。なお、１
２はメモリバスである。
るように構成されていた。第１図の構成におい
て、演算制御部（以下、CPUと称する）１から
主記憶装置（以下、MMと称する）２をアクセス
する場合、CPU１からアドレスバス３上に出力
される仮想アドレスはアドレス変換部４で実アド
レスに変換される。この実アドレスはアドレスバ
ス５を介して主記憶装置（以下、Ｍ−CNTと称
する）６およびバツフア記憶装置７にそれぞれ転
送される。一方、チヤネル（DMA装置）８から
MM２をアクセスする場合、チヤネル８で生成さ
れる仮想アドレスはチヤネル内部のアドレス変換
部８ａにより実アドレスに変換される。この実ア
ドレスはDMAバス９を経由し、このDMAバス
９を制御するDMAコントローラ（以下DMA−
CNTと称する）１０に転送される。しかして
DMA−CNT１０の制御によりDMAバス９上の
実アドレスがＭ−CNT６およびバツフア記憶装
置７に転送される。このバツフア記憶装置７は情
報処理装置における処理（メモリアクセス）の高
速化のために設けられており、MM２の記憶内容
の一部分の写しを持つている。バツフア記憶装置
７はアドレス変換部４から変換出力される実アド
レスまたはDMA−CNT１０から出力される実ア
ドレスによつてアクセスされ、たとえばメモリリ
ードであつてヒツトしていれば対応するデータを
データバス１１上に読み出し出力する。なお、１
２はメモリバスである。
背景技術の問題点
このような従来の情報処理装置では、バツフア
記憶装置へのアクセスは上述したようにアドレス
変換部４によつてアドレス変換した後の実アドレ
スを用いて行なわなければならず、アクセスに時
間がかかる欠点があつた。
記憶装置へのアクセスは上述したようにアドレス
変換部４によつてアドレス変換した後の実アドレ
スを用いて行なわなければならず、アクセスに時
間がかかる欠点があつた。
発明の目的
本発明は上記事情に鑑みてなされたものでその
目的は、メモリアクセスにおける処理の高速化が
図れる情報処理装置を提供することにある。
目的は、メモリアクセスにおける処理の高速化が
図れる情報処理装置を提供することにある。
発明の概要
バツフア記憶装置へのアクセスをアドレス変換
前の仮想アドレスで行なう構成とし、アドレス変
換部における仮想アドレスを実アドレスに変換す
る処理と、バツフア記憶装置へのアクセスとを並
行して行なうようにするものである。
前の仮想アドレスで行なう構成とし、アドレス変
換部における仮想アドレスを実アドレスに変換す
る処理と、バツフア記憶装置へのアクセスとを並
行して行なうようにするものである。
発明の実施例
第２図は本発明の情報処理装置の一実施例を示
すブロツク図である。図中、２１はCPU、２２
はMM（主記憶装置）、２３はCPU２１から出力
される仮想アドレスの転送路としてのアドレスバ
ス、２４はアドレス変換部である。アドレス変換
部２４はアドレスバス２３上の仮想アドレス、更
には後述するDMA−CNT３０から転送される仮
想アドレスを実アドレスに変換するようになつて
いる。２５はアドレス変換部２４から変換出力さ
れる実アドレスの転送路としてのアドレスバス、
２６はアドレスバス２５上の実アドレスを用いて
MM２をアクセスするＭ−CNT（主記憶制御部）
である。２７はMM２２の記憶内容の一部分の写
しを保持するバツフア記憶装置である。バツフア
記憶装置２７はアドレスバス２３上の仮想アドレ
ス、更にはDMA−CNT３０から転送される仮想
アドレスによつてアクセスされるようになつてい
る。２８はチヤネル（DMA装置）であり、従来
例と異なつてアドレス変換部を有していない。２
９はDMAバス、３０はDMA−CNT（DMAコン
トローラ）である。３１はCPU２１とバツフア
記憶装置２７との間のデータ転送路としてのデー
タバス、３２はメモリバスである。
すブロツク図である。図中、２１はCPU、２２
はMM（主記憶装置）、２３はCPU２１から出力
される仮想アドレスの転送路としてのアドレスバ
ス、２４はアドレス変換部である。アドレス変換
部２４はアドレスバス２３上の仮想アドレス、更
には後述するDMA−CNT３０から転送される仮
想アドレスを実アドレスに変換するようになつて
いる。２５はアドレス変換部２４から変換出力さ
れる実アドレスの転送路としてのアドレスバス、
２６はアドレスバス２５上の実アドレスを用いて
MM２をアクセスするＭ−CNT（主記憶制御部）
である。２７はMM２２の記憶内容の一部分の写
しを保持するバツフア記憶装置である。バツフア
記憶装置２７はアドレスバス２３上の仮想アドレ
ス、更にはDMA−CNT３０から転送される仮想
アドレスによつてアクセスされるようになつてい
る。２８はチヤネル（DMA装置）であり、従来
例と異なつてアドレス変換部を有していない。２
９はDMAバス、３０はDMA−CNT（DMAコン
トローラ）である。３１はCPU２１とバツフア
記憶装置２７との間のデータ転送路としてのデー
タバス、３２はメモリバスである。
第３図は第２図の主要部の構成を詳細に示すも
のである。アドレス変換部２４において、４１は
CPU２１から転送される仮想アドレスまたは
DMA−CNT３０側から転送される仮想アドレス
のいずれか一方を選択するセレクタである。４２
はセレクタ４１の選択出力が保持されるレジス
タ、４３はアドレス変換バツフアである。アドレ
ス変換バツフア４３はレジスタ４２の第１特定フ
イールド４２ａの出力によつてアクセスされ、ヒ
ツト時に対応する実ページアドレスを発生するよ
うになつている。４４はアドレス変換バツフア４
３の出力（実ページアドレス）とレジスタ４２の
第２特定フイールド４２ｂの出力（ページ内アド
レス）との連結情報である実アドレスが保持され
るレジスタである。
のである。アドレス変換部２４において、４１は
CPU２１から転送される仮想アドレスまたは
DMA−CNT３０側から転送される仮想アドレス
のいずれか一方を選択するセレクタである。４２
はセレクタ４１の選択出力が保持されるレジス
タ、４３はアドレス変換バツフアである。アドレ
ス変換バツフア４３はレジスタ４２の第１特定フ
イールド４２ａの出力によつてアクセスされ、ヒ
ツト時に対応する実ページアドレスを発生するよ
うになつている。４４はアドレス変換バツフア４
３の出力（実ページアドレス）とレジスタ４２の
第２特定フイールド４２ｂの出力（ページ内アド
レス）との連結情報である実アドレスが保持され
るレジスタである。
バツフア記憶装置２７において、４５はCPU
２１から転送される仮想アドレスまたはDMA−
CNT３０側から転送される仮想アドレスのいず
れか一方を選択するセレクタである。４６はセレ
クタ４５の選択出力が保持されるレジスタ、４７
はバツフアメモリである。バツフアメモリ４７は
レジスタ４６の保持内容によつてアクセスされ、
対応するデータを出力または書き込むようになつ
ている。４８はバツフアメモリ４７から出力され
るデータが保持されるレジスタ、４９はDMA−
CNT１０から転送されるデータ、更にはMM２
２から読み出されるデータが保持されるレジスタ
である。
２１から転送される仮想アドレスまたはDMA−
CNT３０側から転送される仮想アドレスのいず
れか一方を選択するセレクタである。４６はセレ
クタ４５の選択出力が保持されるレジスタ、４７
はバツフアメモリである。バツフアメモリ４７は
レジスタ４６の保持内容によつてアクセスされ、
対応するデータを出力または書き込むようになつ
ている。４８はバツフアメモリ４７から出力され
るデータが保持されるレジスタ、４９はDMA−
CNT１０から転送されるデータ、更にはMM２
２から読み出されるデータが保持されるレジスタ
である。
CPU２１において５０はバツフア記憶装置２
７（のレジスタ４８）から転送されるデータが保
持されるレジスタである。５１はCPU２１から
MM２２をアクセスする際に出力されるアドレス
（論理アドレス）が保持されるレジスタ、５２は
多重仮想空間において実際に動作している空間を
識別するための空間識別情報（以下、空間IDと
する）が保持されるレジスタである。レジスタ５
１に保持されるアドレスは一仮想空間内の論理ア
ドレスであり、従来例における仮想アドレスに相
当するものである。本実施例ではこのレジスタ５
１の保持内容（一仮想空間内の論理アドレス）
と、レジスタ５２の保持内容（空間ID）との連
結情報をMM２２をアクセスするための仮想アド
レスとしていることに注意されたい。すなわち、
本実施例における仮想アドレスは、第４図に示さ
れるように空間IDと、ここの空間IDで指定され
る仮想空間内の論理アドレスとから成つている。
７（のレジスタ４８）から転送されるデータが保
持されるレジスタである。５１はCPU２１から
MM２２をアクセスする際に出力されるアドレス
（論理アドレス）が保持されるレジスタ、５２は
多重仮想空間において実際に動作している空間を
識別するための空間識別情報（以下、空間IDと
する）が保持されるレジスタである。レジスタ５
１に保持されるアドレスは一仮想空間内の論理ア
ドレスであり、従来例における仮想アドレスに相
当するものである。本実施例ではこのレジスタ５
１の保持内容（一仮想空間内の論理アドレス）
と、レジスタ５２の保持内容（空間ID）との連
結情報をMM２２をアクセスするための仮想アド
レスとしていることに注意されたい。すなわち、
本実施例における仮想アドレスは、第４図に示さ
れるように空間IDと、ここの空間IDで指定され
る仮想空間内の論理アドレスとから成つている。
第５図はアドレス変換部２４の要部構成の模式
図であり、アドレス変換バツフア４３はたとえば
セツト・アソシアテイブ方式のメモリ６１1，６
１2で構成されるアドレス変換テーブル６１を有
している。このアドレス変換テーブル６１はペー
ジアドレスに対する空間ID、セグメントアドレ
ス、および実ページアドレスの対応テーブルであ
る。本実施例において、仮想アドレス中の論理ア
ドレスは第５図に示されるようにセグメントアド
レス、ページアドレス、およびページ内アドレス
から成つている。しかしてレジスタ４２に保持さ
れている仮想アドレス中のページアドレスによつ
てアドレス変換テーブル６１が索引される。６２
はアドレス変換テーブル６１から読み出される空
間IDおよびセグメントアドレスの連結情報（変
換対）と、レジスタ４２に保持されている仮想ア
ドレス中の空間IDおよびセグメントアドレスの
連結情報との一致をメモリ単位で検出する比較器
群、６３はセレクタである。セレクタ６３はアド
レス変換テーブル６１（メモリ６１1，６１2）か
ら読み出される実ページアドレスを比較群６２の
検出出力に応じて選択するようになつている。
図であり、アドレス変換バツフア４３はたとえば
セツト・アソシアテイブ方式のメモリ６１1，６
１2で構成されるアドレス変換テーブル６１を有
している。このアドレス変換テーブル６１はペー
ジアドレスに対する空間ID、セグメントアドレ
ス、および実ページアドレスの対応テーブルであ
る。本実施例において、仮想アドレス中の論理ア
ドレスは第５図に示されるようにセグメントアド
レス、ページアドレス、およびページ内アドレス
から成つている。しかしてレジスタ４２に保持さ
れている仮想アドレス中のページアドレスによつ
てアドレス変換テーブル６１が索引される。６２
はアドレス変換テーブル６１から読み出される空
間IDおよびセグメントアドレスの連結情報（変
換対）と、レジスタ４２に保持されている仮想ア
ドレス中の空間IDおよびセグメントアドレスの
連結情報との一致をメモリ単位で検出する比較器
群、６３はセレクタである。セレクタ６３はアド
レス変換テーブル６１（メモリ６１1，６１2）か
ら読み出される実ページアドレスを比較群６２の
検出出力に応じて選択するようになつている。
第６図はバツフア記憶装置２７の要部構成の模
式図であり、バツフアメモリ４７はたとえばセツ
ト・アソシアテイブ方式のメモリ７１1〜７１oで
構成されるデイレクトリ７２およびブロツクデー
タ格納部７３を有している。このデイレクトリ７
２はカラムアドレスに対する空間IDおよびブロ
ツクアドレスの対応テーブルである。ブロツクデ
ータ格納部７３は、デイレクトリ７２に登録され
ている空間IDおよびブロツクアドレスの連結情
報に対応するMM２２のブロツク位置の内容の写
し（ブロツクデータ）を格納するものである。７
４はブロツクデータ格納部７３内のたとえばメモ
リ７１1における或るカラムアドレスに対応する
データ格納領域である。本実施例において仮想ア
ドレス中の論理アドレスは第６図に示されるよう
にブロツクアドレス、カラムアドレス、およびブ
ロツクはアドレスからも成つている。しかして、
レジスタ４６に保持されている仮想アドレス中の
カラムアドレスによつてデイレクトリ７２が索引
される。７５はデイレクトリ７２から読み出され
る空間IDおよびブロツクアドレスの連結情報と、
レジスタ４６に保持されている仮想アドレス中の
空間IDおよびブロツクアドレスの連結情報との
一致をメモリ単位で検出する比較器群である。こ
の比較群７５の検出出力に応じて、ブロツクデー
タ格納部７３（メモリ７１1〜７１o）の対応する
データ格納領域が選択されるようになつている。
式図であり、バツフアメモリ４７はたとえばセツ
ト・アソシアテイブ方式のメモリ７１1〜７１oで
構成されるデイレクトリ７２およびブロツクデー
タ格納部７３を有している。このデイレクトリ７
２はカラムアドレスに対する空間IDおよびブロ
ツクアドレスの対応テーブルである。ブロツクデ
ータ格納部７３は、デイレクトリ７２に登録され
ている空間IDおよびブロツクアドレスの連結情
報に対応するMM２２のブロツク位置の内容の写
し（ブロツクデータ）を格納するものである。７
４はブロツクデータ格納部７３内のたとえばメモ
リ７１1における或るカラムアドレスに対応する
データ格納領域である。本実施例において仮想ア
ドレス中の論理アドレスは第６図に示されるよう
にブロツクアドレス、カラムアドレス、およびブ
ロツクはアドレスからも成つている。しかして、
レジスタ４６に保持されている仮想アドレス中の
カラムアドレスによつてデイレクトリ７２が索引
される。７５はデイレクトリ７２から読み出され
る空間IDおよびブロツクアドレスの連結情報と、
レジスタ４６に保持されている仮想アドレス中の
空間IDおよびブロツクアドレスの連結情報との
一致をメモリ単位で検出する比較器群である。こ
の比較群７５の検出出力に応じて、ブロツクデー
タ格納部７３（メモリ７１1〜７１o）の対応する
データ格納領域が選択されるようになつている。
次に本発明の一実施例の動作を説明する。ま
ず、CPU２１からメモリリードする場合につい
て説明する。CPU２１のレジスタ５２にはその
時点で動作中の仮想空間の識別子である空間ID
が保持される。この空間IDはオペレーテイング
システムが管理するものである。一方、CPU２
１のレジスタ５１にはその時点で動作中の仮想空
間の論理アドレスが保持される。しかしてレジス
タ５２，５１の各保持内容の連結情報すなわち仮
想アドレスはアドレスバス２３を経由してアドレ
ス変換部２４およびバツフア記憶装置２７にそれ
ぞれ転送される。
ず、CPU２１からメモリリードする場合につい
て説明する。CPU２１のレジスタ５２にはその
時点で動作中の仮想空間の識別子である空間ID
が保持される。この空間IDはオペレーテイング
システムが管理するものである。一方、CPU２
１のレジスタ５１にはその時点で動作中の仮想空
間の論理アドレスが保持される。しかしてレジス
タ５２，５１の各保持内容の連結情報すなわち仮
想アドレスはアドレスバス２３を経由してアドレ
ス変換部２４およびバツフア記憶装置２７にそれ
ぞれ転送される。
アドレス変換部２４に転送された仮想アドレス
はセレクタ４１を介してレジスタ４２に保持され
る。そして、レジスタ４２に保持されている仮想
アドレス中のページアドレスによつてアドレス変
換テーブル６１が索引される。これにより、各メ
モリ６１1，６１2から対応する空間IDとセグメン
トアドレスとの連結情報（変換対）、および実ペ
ージアドレスが読み出される。比較器群６２は、
これら空間IDとセグメントアドレスとの連結情
報の中に、レジスタ４２に保持されている仮想ア
ドレス中の空間IDとセグメントアドレスの連結
情報に一致するものがあるか否か、すなわち上記
仮想アドレスに対応する変換対がアドレス変換テ
ーブル６１（メモリ６１1，６１2）に登録されて
いるか否かを検出する。比較器群６２は上記変換
対がアドレス変換テーブル６１に登録されている
場合、すなわちヒツトしている場合、対応する実
ページアドレスを選択するための選択信号をセレ
クタ６３に出力する。これにより、メモリ６１1，
６１2から読み出される実ページアドレスのいず
れか一方が選択される。そして、セレクタ６３か
ら選択出力される実ページアドレスと、レジスタ
４２に保持されている仮想アドレス中のページ内
アドレスとの連結情報すなわち実アドレスがレジ
スタ４４に保持される。このようにして、アドレ
ス変換部２４において仮想アドレスが実アドレス
に変換される。なお、比較器群６２による比較の
結果、アドレス変換テーブル６１に上記対応する
変換対が登録されていないことが検出された場合
には、割込みが発生してMM２２上に置かれてあ
るアドレス変換テーブルによるアドレス変換が行
なわれる。これらセツト・アソシアテイブ方式の
メモリ６１1，６１2の動作、MM２２上にあるア
ドレス変換テーブルによるアドレス変換の方法等
には公知の方法が種々あるが、ここでは触れな
い。
はセレクタ４１を介してレジスタ４２に保持され
る。そして、レジスタ４２に保持されている仮想
アドレス中のページアドレスによつてアドレス変
換テーブル６１が索引される。これにより、各メ
モリ６１1，６１2から対応する空間IDとセグメン
トアドレスとの連結情報（変換対）、および実ペ
ージアドレスが読み出される。比較器群６２は、
これら空間IDとセグメントアドレスとの連結情
報の中に、レジスタ４２に保持されている仮想ア
ドレス中の空間IDとセグメントアドレスの連結
情報に一致するものがあるか否か、すなわち上記
仮想アドレスに対応する変換対がアドレス変換テ
ーブル６１（メモリ６１1，６１2）に登録されて
いるか否かを検出する。比較器群６２は上記変換
対がアドレス変換テーブル６１に登録されている
場合、すなわちヒツトしている場合、対応する実
ページアドレスを選択するための選択信号をセレ
クタ６３に出力する。これにより、メモリ６１1，
６１2から読み出される実ページアドレスのいず
れか一方が選択される。そして、セレクタ６３か
ら選択出力される実ページアドレスと、レジスタ
４２に保持されている仮想アドレス中のページ内
アドレスとの連結情報すなわち実アドレスがレジ
スタ４４に保持される。このようにして、アドレ
ス変換部２４において仮想アドレスが実アドレス
に変換される。なお、比較器群６２による比較の
結果、アドレス変換テーブル６１に上記対応する
変換対が登録されていないことが検出された場合
には、割込みが発生してMM２２上に置かれてあ
るアドレス変換テーブルによるアドレス変換が行
なわれる。これらセツト・アソシアテイブ方式の
メモリ６１1，６１2の動作、MM２２上にあるア
ドレス変換テーブルによるアドレス変換の方法等
には公知の方法が種々あるが、ここでは触れな
い。
上述したアドレス変換部２４による仮想アドレ
スから実アドレスへの変換処理と並行して、以下
に示すようにバツフア記憶装置２７に対するアク
セス処理が行なわれる。CPU２１からアドレス
バス２３上に出力された仮想アドレスは前述した
ようにアドレス変換部２４およびバツフア記憶装
置２７にそれぞれ転送される。バツフア記憶装置
２７に転送された仮想アドレスはセレクタ４５を
介してレジスタ４６に保持される。そして、レジ
スタ４６に保持されている仮想アドレス中のカラ
ムアドレスによつてデイレクトリ７２が索引され
る。これにより各メモリ７１1〜７１oから対応す
る空間IDおよびブロツクアドレスの連結情報が
それぞれ読み出される。比較器群７５は、これら
空間IDおよびブロツクアドレスの連結情報の中
に、レジスタ４６に保持されている仮想アドレス
中の空間IDおよびブロツクアドレスの連結情報
に一致するものがあるか否かを検出する。一致す
るものがある場合、比較器群７５はブロツクデー
タ格納部７３内の一致連結情報に対応するデータ
格納領域を選択するための選択信号を出力する。
これにより対応するデータ格納領域、たとえばデ
ータ格納領域７４が選択される。そして、レジス
タ４６に保持されている仮想アドレス中のブロツ
ク内アドレスによつてデータ格納領域７４に対す
る読み出し位置が指定され、ブロツクデータ中の
対応するデータが読み出される。このデータはレ
ジスタ４８に保持された後データバス３１を経由
してCPU２１に転送される。
スから実アドレスへの変換処理と並行して、以下
に示すようにバツフア記憶装置２７に対するアク
セス処理が行なわれる。CPU２１からアドレス
バス２３上に出力された仮想アドレスは前述した
ようにアドレス変換部２４およびバツフア記憶装
置２７にそれぞれ転送される。バツフア記憶装置
２７に転送された仮想アドレスはセレクタ４５を
介してレジスタ４６に保持される。そして、レジ
スタ４６に保持されている仮想アドレス中のカラ
ムアドレスによつてデイレクトリ７２が索引され
る。これにより各メモリ７１1〜７１oから対応す
る空間IDおよびブロツクアドレスの連結情報が
それぞれ読み出される。比較器群７５は、これら
空間IDおよびブロツクアドレスの連結情報の中
に、レジスタ４６に保持されている仮想アドレス
中の空間IDおよびブロツクアドレスの連結情報
に一致するものがあるか否かを検出する。一致す
るものがある場合、比較器群７５はブロツクデー
タ格納部７３内の一致連結情報に対応するデータ
格納領域を選択するための選択信号を出力する。
これにより対応するデータ格納領域、たとえばデ
ータ格納領域７４が選択される。そして、レジス
タ４６に保持されている仮想アドレス中のブロツ
ク内アドレスによつてデータ格納領域７４に対す
る読み出し位置が指定され、ブロツクデータ中の
対応するデータが読み出される。このデータはレ
ジスタ４８に保持された後データバス３１を経由
してCPU２１に転送される。
このように本実施例によれば、バツフア記憶装
置２７が仮想アドレスでアクセスできるので、バ
ツフア記憶装置２７に対するアクセスと、アドレ
ス変換部２４でのアドレス変換処理とを並行して
行なうことができる。したがつて仮想アドレスを
いつたん実アドレスに変換し、この変換後の実ア
ドレスを用いてバツフア記憶装置をアクセスする
従来の情報処理装置にくらべ処理時間が著しく短
縮される。
置２７が仮想アドレスでアクセスできるので、バ
ツフア記憶装置２７に対するアクセスと、アドレ
ス変換部２４でのアドレス変換処理とを並行して
行なうことができる。したがつて仮想アドレスを
いつたん実アドレスに変換し、この変換後の実ア
ドレスを用いてバツフア記憶装置をアクセスする
従来の情報処理装置にくらべ処理時間が著しく短
縮される。
ところで、多重仮想記憶制御を行なう情報処理
装置にあつては、一般に仮想空間の切り換わりご
とにアドレス変換バツフアの無効化が必要があつ
た。これはバツフアメモリについても同様であつ
た。このため従来の情報処理では、上記無効化の
ためのハードウエアを必要とするとともに、無効
化によつてアドレス変換バツフアやバツフアメモ
リをアクセスする際のヒツト率が低下し、処理速
度が低下する欠点があつた。
装置にあつては、一般に仮想空間の切り換わりご
とにアドレス変換バツフアの無効化が必要があつ
た。これはバツフアメモリについても同様であつ
た。このため従来の情報処理では、上記無効化の
ためのハードウエアを必要とするとともに、無効
化によつてアドレス変換バツフアやバツフアメモ
リをアクセスする際のヒツト率が低下し、処理速
度が低下する欠点があつた。
これに対し本実施例では、アドレス変換バツフ
ア４３、更にはバツフアメモリ４７をアクセスす
るための仮想アドレス中に全仮想空間を識別する
空間IDが含まれているため、たとえ仮想空間が
切り換わつても空間が重なる恐れがない。したが
つて、仮想空間の切り換わりによるアドレス変換
バツフア４３およびバツフアメモリ４７の無効化
が不要となる。この結果、本実施例によればアド
レス変換バツフア４３およびバツフアメモリ４７
に対するアクセス時のヒツト率が著しく向上し処
理速度が高速となる。しかも、上記無効化のため
のハードウエアが不要となる。
ア４３、更にはバツフアメモリ４７をアクセスす
るための仮想アドレス中に全仮想空間を識別する
空間IDが含まれているため、たとえ仮想空間が
切り換わつても空間が重なる恐れがない。したが
つて、仮想空間の切り換わりによるアドレス変換
バツフア４３およびバツフアメモリ４７の無効化
が不要となる。この結果、本実施例によればアド
レス変換バツフア４３およびバツフアメモリ４７
に対するアクセス時のヒツト率が著しく向上し処
理速度が高速となる。しかも、上記無効化のため
のハードウエアが不要となる。
次にDMA−CNT３０側からMM２２をライト
アクセスする場合について説明する。DMA−
CNT３０側からMM２２にデータを書き込む場
合、その書き込み対象となるMM２２内の領域の
内容の写しがバツフアメモリ４７にもあれば、
MM２２にデータを書き込むとともにバツフアメ
モリ４７にもデータを書き込まなければならな
い。たとえばチヤネル２８からMM２２をアクセ
スするためにDMAバス２９上に送出された仮想
アドレスはDMA−CNT３０を介してアドレス変
換部２４およびバツフア記憶装置２７に転送され
る。しかして、この転送されたアドレスは前述し
たCPU２１からのアドレスの場と同様にアドレ
ス変換部２４およびバツフア記憶装置２７内の各
レジスタ４２，４６に保持される。そして、レジ
スタ４６の保持内容（仮想アドレス）に基づい
て、バツフアメモリ４７内のデイレクトリ７２が
参照され、その仮想アドレス（で示されるブロツ
ク）が登録されていれば、ブロツクデータ格納部
７３内の対応するデータ格納領域にDMA−CNT
３０側から転送されるデータが書き込まれる。な
お、このデータはDMA−CNT３０を介してバツ
フア記憶装置２７内のレジスタ４９に保持されて
いる。また、上述したバツフアメモリ４７に対す
るアクセスと並行して、前述したCPU２１から
のアクセスの場合と同様にアドレス変換部２４に
おける仮想アドレスから実アドレスへのアドレス
変換が行なわれる。アドレス変換部２４から変換
出力される実アドレスはＭ−CNT２６に転送さ
れる。Ｍ−CNT２６にはDMA−CNT３０側か
らデータも転送されている。この結果、Ｍ−
CNT２６により上記実アドレスを用いてMM２
２がアクセスされ、バツフアメモリ４７に書き込
まれたデータと同じデータがMM２２に書き込ま
れる。このように本実施例によれば、アドレス変
換部２４をCPU２１およびチヤネル２８が共用
することができるので、チヤネル２８側に従来の
ようにアドレス変換部を設ける必要がない。
アクセスする場合について説明する。DMA−
CNT３０側からMM２２にデータを書き込む場
合、その書き込み対象となるMM２２内の領域の
内容の写しがバツフアメモリ４７にもあれば、
MM２２にデータを書き込むとともにバツフアメ
モリ４７にもデータを書き込まなければならな
い。たとえばチヤネル２８からMM２２をアクセ
スするためにDMAバス２９上に送出された仮想
アドレスはDMA−CNT３０を介してアドレス変
換部２４およびバツフア記憶装置２７に転送され
る。しかして、この転送されたアドレスは前述し
たCPU２１からのアドレスの場と同様にアドレ
ス変換部２４およびバツフア記憶装置２７内の各
レジスタ４２，４６に保持される。そして、レジ
スタ４６の保持内容（仮想アドレス）に基づい
て、バツフアメモリ４７内のデイレクトリ７２が
参照され、その仮想アドレス（で示されるブロツ
ク）が登録されていれば、ブロツクデータ格納部
７３内の対応するデータ格納領域にDMA−CNT
３０側から転送されるデータが書き込まれる。な
お、このデータはDMA−CNT３０を介してバツ
フア記憶装置２７内のレジスタ４９に保持されて
いる。また、上述したバツフアメモリ４７に対す
るアクセスと並行して、前述したCPU２１から
のアクセスの場合と同様にアドレス変換部２４に
おける仮想アドレスから実アドレスへのアドレス
変換が行なわれる。アドレス変換部２４から変換
出力される実アドレスはＭ−CNT２６に転送さ
れる。Ｍ−CNT２６にはDMA−CNT３０側か
らデータも転送されている。この結果、Ｍ−
CNT２６により上記実アドレスを用いてMM２
２がアクセスされ、バツフアメモリ４７に書き込
まれたデータと同じデータがMM２２に書き込ま
れる。このように本実施例によれば、アドレス変
換部２４をCPU２１およびチヤネル２８が共用
することができるので、チヤネル２８側に従来の
ようにアドレス変換部を設ける必要がない。
発明の効果
以上詳述したように本発明の情報処理装置によ
れば、バツフア記憶装置へのアクセスがアドレス
変換前の仮想アドレスで行なえるので、アドレス
変換部における仮想アドレスを実アドレスに変換
する処理と、バツフア記憶装置へのアクセスとを
並行して行なうことができ、もつてメモリアクセ
スにおける処理の高速化が図れる。
れば、バツフア記憶装置へのアクセスがアドレス
変換前の仮想アドレスで行なえるので、アドレス
変換部における仮想アドレスを実アドレスに変換
する処理と、バツフア記憶装置へのアクセスとを
並行して行なうことができ、もつてメモリアクセ
スにおける処理の高速化が図れる。
第１図は従来例を示すブロツク図、第２図は本
発明の情報処理装置の一実施例を示すブロツク
図、第３図は上記実施例における主要部の構成を
詳細に示すブロツク図、第４図は上記実施例で適
用される仮想アドレスのフオーマツトを示す図、
第５図はアドレス変換部の要部構成の模式図、第
６図はバツフア記憶装置の要部構成の模式図であ
る。 １，２１……演算制御部（CPU）、２，２２…
…主記憶装置（MM）、４，２４……アドレス変
換部、７，２７……バツフア記憶装置、８，２８
……チヤネル（DMA装置）、９，２９……DMA
バス、４２，４４，４６，４８〜５０……レジス
タ、４３……アドレス変換バツフア、４７……バ
ツフアメモリ、６１……アドレス変換テーブル、
７２……デイレクトリ、７３……ブロツクデータ
格納領域。
発明の情報処理装置の一実施例を示すブロツク
図、第３図は上記実施例における主要部の構成を
詳細に示すブロツク図、第４図は上記実施例で適
用される仮想アドレスのフオーマツトを示す図、
第５図はアドレス変換部の要部構成の模式図、第
６図はバツフア記憶装置の要部構成の模式図であ
る。 １，２１……演算制御部（CPU）、２，２２…
…主記憶装置（MM）、４，２４……アドレス変
換部、７，２７……バツフア記憶装置、８，２８
……チヤネル（DMA装置）、９，２９……DMA
バス、４２，４４，４６，４８〜５０……レジス
タ、４３……アドレス変換バツフア、４７……バ
ツフアメモリ、６１……アドレス変換テーブル、
７２……デイレクトリ、７３……ブロツクデータ
格納領域。
Claims (1)
- 【特許請求の範囲】 １ 仮想記憶制御方式の情報処理装置において、
少なくとも演算制御部から主記憶装置をアクセス
する際に出力される仮想アドレスを実アドレスに
変換するアドレス変換部と、上記主記憶装置の記
憶データの一部分の写しを保持し、上記演算制御
部から主記憶装置をアクセスする際に出力される
アドレス変換前の仮想アドレス、およびDMA装
置から主記憶装置をアクセスする際に出力される
アドレス変換前の仮想アドレスのいずれにてもア
クセスされるバツフア記憶装置とを具備し、少な
くとも上記演算制御部から上記主記憶装置をアク
セスする際に上記アドレス変換部によるアドレス
変換と上記バツフア記憶装置へのアクセスとが並
行して行なわれるように構成されていることを特
徴とする情報処理装置。 ２ 上記アドレス変換部は上記演算制御部と
DMA装置とにより共用されることを特徴とする
特許請求の範囲第１項記載の情報処理装置。 ３ 全仮想空間を識別するための空間識別情報を
保持するレジスタを有し、このレジスタの保持内
容と一仮想空間内の仮想アドレスとにより、上記
アドレス変換部で実アドレスに変換される上記仮
想アドレスが構成されていることを特徴とする特
許請求の範囲第１項または第２項記載の情報処理
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198185A JPS5898893A (ja) | 1981-12-09 | 1981-12-09 | 情報処理装置 |
| US06/441,095 US4495575A (en) | 1981-12-09 | 1982-11-12 | Information processing apparatus for virtual storage control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198185A JPS5898893A (ja) | 1981-12-09 | 1981-12-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5898893A JPS5898893A (ja) | 1983-06-11 |
| JPH0137773B2 true JPH0137773B2 (ja) | 1989-08-09 |
Family
ID=16386886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198185A Granted JPS5898893A (ja) | 1981-12-09 | 1981-12-09 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4495575A (ja) |
| JP (1) | JPS5898893A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858111A (en) * | 1983-07-29 | 1989-08-15 | Hewlett-Packard Company | Write-back cache system using concurrent address transfers to setup requested address in main memory before dirty miss signal from cache |
| US4682281A (en) * | 1983-08-30 | 1987-07-21 | Amdahl Corporation | Data storage unit employing translation lookaside buffer pointer |
| US4669043A (en) * | 1984-02-17 | 1987-05-26 | Signetics Corporation | Memory access controller |
| US4985829A (en) * | 1984-07-31 | 1991-01-15 | Texas Instruments Incorporated | Cache hierarchy design for use in a memory management unit |
| US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
| JPS61190638A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 仮想計算機のフアイル制御方式 |
| US4785398A (en) * | 1985-12-19 | 1988-11-15 | Honeywell Bull Inc. | Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page |
| JPH0441393Y2 (ja) * | 1985-12-27 | 1992-09-29 | ||
| US5155829A (en) * | 1986-01-21 | 1992-10-13 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
| US4797814A (en) | 1986-05-01 | 1989-01-10 | International Business Machines Corporation | Variable address mode cache |
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| US5230045A (en) * | 1986-11-12 | 1993-07-20 | Xerox Corporation | Multiple address space system including address translator for receiving virtual addresses from bus and providing real addresses on the bus |
| US4926317A (en) * | 1987-07-24 | 1990-05-15 | Convex Computer Corporation | Hierarchical memory system with logical cache, physical cache, and address translation unit for generating a sequence of physical addresses |
| US4984984A (en) * | 1988-07-18 | 1991-01-15 | Esrock Bernard S | Dental tool and nozzle therefor |
| US4975054A (en) * | 1989-04-18 | 1990-12-04 | Esrock Bernard S | Dental tool |
| US5077826A (en) * | 1989-08-09 | 1991-12-31 | International Business Machines Corporation | Cache performance in an information handling system employing page searching |
| US5237668A (en) * | 1989-10-20 | 1993-08-17 | International Business Machines Corporation | Process using virtual addressing in a non-privileged instruction to control the copying of a page of data in or between multiple media |
| US5687354A (en) * | 1990-02-09 | 1997-11-11 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
| US5890220A (en) * | 1991-02-05 | 1999-03-30 | Hitachi, Ltd. | Address conversion apparatus accessible to both I/O devices and processor and having a reduced number of index buffers |
| US5659797A (en) * | 1991-06-24 | 1997-08-19 | U.S. Philips Corporation | Sparc RISC based computer system including a single chip processor with memory management and DMA units coupled to a DRAM interface |
| US5410654A (en) * | 1991-07-22 | 1995-04-25 | International Business Machines Corporation | Interface with address decoder for selectively generating first and second address and control signals respectively in response to received address and control signals |
| JP2501737B2 (ja) * | 1992-02-28 | 1996-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デ―タ転送方法及び装置 |
| EP0752666A3 (en) * | 1995-07-06 | 2004-04-28 | Sun Microsystems, Inc. | Method and apparatus for fast-forwarding slave requests in a packet-switched computer system |
| KR100253328B1 (ko) * | 1997-09-30 | 2000-05-01 | 김영환 | 메모리의 데이터 보호회로 |
| US6559851B1 (en) | 1998-05-21 | 2003-05-06 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for semiconductor systems for graphics processing |
| US6535218B1 (en) | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
| US6661421B1 (en) | 1998-05-21 | 2003-12-09 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for operation of semiconductor memory |
| US6504550B1 (en) | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
| US6260081B1 (en) * | 1998-11-24 | 2001-07-10 | Advanced Micro Devices, Inc. | Direct memory access engine for supporting multiple virtual direct memory access channels |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829840A (en) * | 1972-07-24 | 1974-08-13 | Ibm | Virtual memory system |
| JPS5136178A (en) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | 2 hachobunkokodokeisochi |
| JPS529495A (en) * | 1975-07-12 | 1977-01-25 | Yasumoto Takahashi | Coin receiving device of vending machine |
| JPS56127261A (en) * | 1980-03-12 | 1981-10-05 | Hitachi Ltd | Multiprocessor system |
-
1981
- 1981-12-09 JP JP56198185A patent/JPS5898893A/ja active Granted
-
1982
- 1982-11-12 US US06/441,095 patent/US4495575A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5898893A (ja) | 1983-06-11 |
| US4495575A (en) | 1985-01-22 |
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