JPH06309871A - 低電源電圧を使用する半導体メモリ装置 - Google Patents
低電源電圧を使用する半導体メモリ装置Info
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- JPH06309871A JPH06309871A JP6068262A JP6826294A JPH06309871A JP H06309871 A JPH06309871 A JP H06309871A JP 6068262 A JP6068262 A JP 6068262A JP 6826294 A JP6826294 A JP 6826294A JP H06309871 A JPH06309871 A JP H06309871A
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Abstract
(57)【要約】
【目的】低電源電圧であっても感知動作の信頼性が高
く、メモリセルのキャパシタ再充電に際しソフトエラー
に対する十分な電圧を供給でき、高集積化に適した半導
体メモリ装置の提供。 【構成】ｐ形ラッチ６２、６３に電源電圧Ｖｃｃを供給
する第１プルアップ手段５０と、第１プルアップ手段５
０を制御する第１プルアップ制御回路８０と、昇圧回路
から得られる昇圧電圧Ｖｐｐをｐ形ラッチへ供給する第
２プルアップ手段５１と、第２プルアップ手段５１を制
御する第２プルアップ制御回路８１とを備える。制御信
号φ７はｎ形ラッチ６８、６９の動作後にエネーブルさ
れ、その後の制御信号φ７のディスエーブルに同期して
制御信号φ８がエネーブルされる。第１プルアップ手段
５０によりＶｃｃが損失なくビット線ＢＬに伝えられ、
センシングマージンが十分となる。また、再充電に際し
て第２プルアップ手段５１によりＶｐｐを伝達するので
十分な電荷をメモリセルに与えられ、しかも昇圧用のキ
ャパシタを用いる必要がないので回路専有面積を抑えら
れる。
く、メモリセルのキャパシタ再充電に際しソフトエラー
に対する十分な電圧を供給でき、高集積化に適した半導
体メモリ装置の提供。 【構成】ｐ形ラッチ６２、６３に電源電圧Ｖｃｃを供給
する第１プルアップ手段５０と、第１プルアップ手段５
０を制御する第１プルアップ制御回路８０と、昇圧回路
から得られる昇圧電圧Ｖｐｐをｐ形ラッチへ供給する第
２プルアップ手段５１と、第２プルアップ手段５１を制
御する第２プルアップ制御回路８１とを備える。制御信
号φ７はｎ形ラッチ６８、６９の動作後にエネーブルさ
れ、その後の制御信号φ７のディスエーブルに同期して
制御信号φ８がエネーブルされる。第１プルアップ手段
５０によりＶｃｃが損失なくビット線ＢＬに伝えられ、
センシングマージンが十分となる。また、再充電に際し
て第２プルアップ手段５１によりＶｐｐを伝達するので
十分な電荷をメモリセルに与えられ、しかも昇圧用のキ
ャパシタを用いる必要がないので回路専有面積を抑えら
れる。
Description
【０００１】
【産業上の利用分野】本発明は低電源電圧を使用する高
集積半導体メモリ装置に関し、中でも特に、メモリセル
から読出されたデータの電圧を増幅し、データの読出し
により放電されたメモリセルのキャパシタを再充電する
ンスアンプ及び再充電回路に関するものである。
集積半導体メモリ装置に関し、中でも特に、メモリセル
から読出されたデータの電圧を増幅し、データの読出し
により放電されたメモリセルのキャパシタを再充電する
ンスアンプ及び再充電回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化が急速に進
むにつれ、使用される電源電圧も低いものを用いる必要
がでてきている。すなわち、制限されたチップ面積内に
より多い情報を記憶するための高集積化に伴い、ＭＯＳ
トランジスタなどのゲート酸化膜が薄くなり、しかも信
号伝導線の間隔も狭くなるなどの構成要素についての縮
小微細化のために、それに適した電源電圧を設定する必
要があり、例えば、６４Ｍｂｉｔ級のダイナミックＲＡ
Ｍにおいては、１．５Ｖ程度の低電源電圧を使用するこ
とが不可欠となっている。
むにつれ、使用される電源電圧も低いものを用いる必要
がでてきている。すなわち、制限されたチップ面積内に
より多い情報を記憶するための高集積化に伴い、ＭＯＳ
トランジスタなどのゲート酸化膜が薄くなり、しかも信
号伝導線の間隔も狭くなるなどの構成要素についての縮
小微細化のために、それに適した電源電圧を設定する必
要があり、例えば、６４Ｍｂｉｔ級のダイナミックＲＡ
Ｍにおいては、１．５Ｖ程度の低電源電圧を使用するこ
とが不可欠となっている。
【０００３】このような低電源電圧の使用のために、読
出動作後にメモリセルから放電された電荷のリフレッシ
ュ、又は再充電を行うに必要な充電電圧のレベルの不安
定化と、それに伴うＣＭＯＳ形の半導体メモリ装置の固
有特性であるα粒子によるソフトエラー率（soft-error
rate）の増加が予想される。また、電源電圧と接地電
圧との間の電位差が減少するため、メモリセルに記憶さ
れたデータをセンスアンプによりビット線に電圧展開す
る過程において、電源電圧が十分にビット線に伝達され
ないと、センシングマージンが低下して正確なデータを
読取ることができなくなる可能性がある。このことは、
特にメモリセルにデータ“１”が記憶されている場合に
より深刻となる。
出動作後にメモリセルから放電された電荷のリフレッシ
ュ、又は再充電を行うに必要な充電電圧のレベルの不安
定化と、それに伴うＣＭＯＳ形の半導体メモリ装置の固
有特性であるα粒子によるソフトエラー率（soft-error
rate）の増加が予想される。また、電源電圧と接地電
圧との間の電位差が減少するため、メモリセルに記憶さ
れたデータをセンスアンプによりビット線に電圧展開す
る過程において、電源電圧が十分にビット線に伝達され
ないと、センシングマージンが低下して正確なデータを
読取ることができなくなる可能性がある。このことは、
特にメモリセルにデータ“１”が記憶されている場合に
より深刻となる。
【０００４】例えば、ダイナミックＲＡＭにおいてメモ
リセルのストレージキャパシタにデータ“１”が記憶さ
れている場合、センスアンプの動作によって一対のビッ
ト線がそれぞれ電源電圧と接地電圧とに遷移しつつ電荷
配分が行われる。十分に増幅されたビット線上の電圧が
入出力線に伝達された後は、放電されたメモリセルのキ
ャパシタを再び充電する。このとき、電源電圧のレベル
が低いと再充電に必要な十分なビット線の電圧を確保し
難くなる。その結果、メモリセルのストレージキャパシ
タに貯蔵される電荷量が十分でなくなり、ソフトエラー
に対する防護機能が低下する。
リセルのストレージキャパシタにデータ“１”が記憶さ
れている場合、センスアンプの動作によって一対のビッ
ト線がそれぞれ電源電圧と接地電圧とに遷移しつつ電荷
配分が行われる。十分に増幅されたビット線上の電圧が
入出力線に伝達された後は、放電されたメモリセルのキ
ャパシタを再び充電する。このとき、電源電圧のレベル
が低いと再充電に必要な十分なビット線の電圧を確保し
難くなる。その結果、メモリセルのストレージキャパシ
タに貯蔵される電荷量が十分でなくなり、ソフトエラー
に対する防護機能が低下する。
【０００５】これを補うための従来技術の例として、本
願出願人による米国特許出願４，８５５，６２８号に開
示されたセンスアンプ及びその周辺回路を図４に示す。
同図において、ｎ形ＭＯＳトランジスタ２０とｎ形ＭＯ
Ｓトランジスタ２１とから構成されたｎ形ラッチ、及
び、ｐ形ＭＯＳトランジスタ２８とｐ形ＭＯＳトランジ
スタ２９とから構成されたｐ形ラッチは、ビット線の電
圧を感知・増幅するためのセンスアンプとして動作す
る。また、ｎ形ＭＯＳトランジスタ２５、２６、２７
は、ビット線ＢＬ及びビット線バーＢＬを基準電圧Ｖｒ
ｅｆレベルにプリチャージし且つ等化する。そして、ｎ
形ＭＯＳトランジスタ３１、３２とｎ形ＭＯＳキャパシ
タ３３、３４とは、メモリセルに充電される電圧レベル
を電源電圧Ｖｃｃレベルより高い電圧Ｖｃｃ＋αレベル
（このレベルは、ソフトエラーによる電荷の損失を考慮
したものである）に高めるための手段である。
願出願人による米国特許出願４，８５５，６２８号に開
示されたセンスアンプ及びその周辺回路を図４に示す。
同図において、ｎ形ＭＯＳトランジスタ２０とｎ形ＭＯ
Ｓトランジスタ２１とから構成されたｎ形ラッチ、及
び、ｐ形ＭＯＳトランジスタ２８とｐ形ＭＯＳトランジ
スタ２９とから構成されたｐ形ラッチは、ビット線の電
圧を感知・増幅するためのセンスアンプとして動作す
る。また、ｎ形ＭＯＳトランジスタ２５、２６、２７
は、ビット線ＢＬ及びビット線バーＢＬを基準電圧Ｖｒ
ｅｆレベルにプリチャージし且つ等化する。そして、ｎ
形ＭＯＳトランジスタ３１、３２とｎ形ＭＯＳキャパシ
タ３３、３４とは、メモリセルに充電される電圧レベル
を電源電圧Ｖｃｃレベルより高い電圧Ｖｃｃ＋αレベル
（このレベルは、ソフトエラーによる電荷の損失を考慮
したものである）に高めるための手段である。
【０００６】次に、図５に示すタイミング図を参照して
図４に示した従来例の動作状態を説明する。メモリセル
１にデータ“１”が記憶されていると仮定する。このと
きチップがアクティブ状態、すなわち、行アドレススト
ローブ信号バーＲＡＳが論理“ロウ”に活性化される
と、行アドレスにより選択されたワード線が活性化さ
れ、メモリセルに記憶された電荷とビット線ＢＬ及びバ
ーＢＬの電荷との間で電荷配分が行われ始める。
図４に示した従来例の動作状態を説明する。メモリセル
１にデータ“１”が記憶されていると仮定する。このと
きチップがアクティブ状態、すなわち、行アドレススト
ローブ信号バーＲＡＳが論理“ロウ”に活性化される
と、行アドレスにより選択されたワード線が活性化さ
れ、メモリセルに記憶された電荷とビット線ＢＬ及びバ
ーＢＬの電荷との間で電荷配分が行われ始める。
【０００７】その後、制御信号φ１が論理“ハイ”にな
ることにより、ｎ形ラッチが動作する。すると、ビット
線バーＢＬの電圧が接地電圧０Ｖのレベルになる。一定
時間後に制御信号φ２が論理“ロウ”、制御信号φ３が
論理“ハイ”になると、ｐ形ＭＯＳトランジスタ３０が
ＯＮとなることによりｐ形ラッチが動作するようになっ
ている。それにより、ビット線ＢＬが電源電圧Ｖｃｃレ
ベルに上昇し始める。
ることにより、ｎ形ラッチが動作する。すると、ビット
線バーＢＬの電圧が接地電圧０Ｖのレベルになる。一定
時間後に制御信号φ２が論理“ロウ”、制御信号φ３が
論理“ハイ”になると、ｐ形ＭＯＳトランジスタ３０が
ＯＮとなることによりｐ形ラッチが動作するようになっ
ている。それにより、ビット線ＢＬが電源電圧Ｖｃｃレ
ベルに上昇し始める。
【０００８】その後、行アドレスストローブ信号バーＲ
ＡＳが論理“ハイ”に非活性化されてプリチャージサイ
クルに入ると、制御信号φ２は論理“ハイ”になり、制
御信号φ３は論理“ロウ”になる。したがって、ノード
３９によりｐ形ＭＯＳトランジスタ３０がＯＦＦとな
る。次いで、制御信号φ４が論理“ハイ”になると、ｎ
形ＭＯＳキャパシタ３３、３４によりノード４１が電圧
Ｖｃｃ＋αレベルに上昇し、この電圧Ｖｃｃ＋αが、メ
モリセルのパストランジスタ１０を通じてストレージキ
ャパシタ１４に伝達され、該キャパシタが充電される。
ＡＳが論理“ハイ”に非活性化されてプリチャージサイ
クルに入ると、制御信号φ２は論理“ハイ”になり、制
御信号φ３は論理“ロウ”になる。したがって、ノード
３９によりｐ形ＭＯＳトランジスタ３０がＯＦＦとな
る。次いで、制御信号φ４が論理“ハイ”になると、ｎ
形ＭＯＳキャパシタ３３、３４によりノード４１が電圧
Ｖｃｃ＋αレベルに上昇し、この電圧Ｖｃｃ＋αが、メ
モリセルのパストランジスタ１０を通じてストレージキ
ャパシタ１４に伝達され、該キャパシタが充電される。
【０００９】図４に示したような従来の構成では、メモ
リセルに記憶されるデータの電圧レベルを高めるため
に、ｎ形ＭＯＳキャパシタ３３、３４を使用している。
しかし、このｎ形ＭＯＳキャパシタ３３、３４はすべて
のセンスアンプに対してそれぞれ必要となるので、メモ
リ装置の高集積化に影響する要素になり易い。さらに、
高集積のダイナミックＲＡＭなどにおいては、ビット線
のキャパシタンスが増加する傾向にあるので、このよう
なビット線に十分な電圧、例えば電圧Ｖｃｃ＋αレベル
を十分に印加するためには、前記昇圧用のＭＯＳキャパ
シタのサイズを大きくしなければならなくなる。これ
も、専有面積の増加を招いて高集積化に影響する要素に
なり易いためあまり好ましいものではない。
リセルに記憶されるデータの電圧レベルを高めるため
に、ｎ形ＭＯＳキャパシタ３３、３４を使用している。
しかし、このｎ形ＭＯＳキャパシタ３３、３４はすべて
のセンスアンプに対してそれぞれ必要となるので、メモ
リ装置の高集積化に影響する要素になり易い。さらに、
高集積のダイナミックＲＡＭなどにおいては、ビット線
のキャパシタンスが増加する傾向にあるので、このよう
なビット線に十分な電圧、例えば電圧Ｖｃｃ＋αレベル
を十分に印加するためには、前記昇圧用のＭＯＳキャパ
シタのサイズを大きくしなければならなくなる。これ
も、専有面積の増加を招いて高集積化に影響する要素に
なり易いためあまり好ましいものではない。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、面積増加を招くことがなく高集積化に適し、メモ
リセルに十分な電荷を供給できる低電源電圧を使用した
高集積半導体メモリ装置を提供することにある。また、
本発明の目的は、ソフトエラーに対してより安定的とな
った低電源電圧を用いた高集積半導体メモリ装置の提供
にある。さらに本発明の目的は、低電源電圧であっても
十分なセンシングマージンを有し、再充電に必要な十分
な電圧を供給し得る高集積半導体メモリ装置の提供にあ
る。
的は、面積増加を招くことがなく高集積化に適し、メモ
リセルに十分な電荷を供給できる低電源電圧を使用した
高集積半導体メモリ装置を提供することにある。また、
本発明の目的は、ソフトエラーに対してより安定的とな
った低電源電圧を用いた高集積半導体メモリ装置の提供
にある。さらに本発明の目的は、低電源電圧であっても
十分なセンシングマージンを有し、再充電に必要な十分
な電圧を供給し得る高集積半導体メモリ装置の提供にあ
る。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明は、パストランジスタ及びストレージキ
ャパシタから構成されたメモリセルと、メモリセルに接
続されたビット線と、ビット線の電圧を感知・増幅する
ためのセンスアンプとを有し、低電源電圧を使用する半
導体メモリ装置について、チップ外部から印加される電
源電圧を昇圧して出力する昇圧手段と、ビット線に接続
され、ストレージキャパシタが放電された後に当該スト
レージキャパシタを再び充電する再充電手段と、電源電
圧を再充電手段へ伝達する第１プルアップ手段と、昇圧
手段からの昇圧電圧を再充電手段へ伝達する第２プルア
ップ手段と、第１プルアップ手段を制御する第１プルア
ップ制御手段と、第２プルアップ手段を制御する第２プ
ルアップ制御手段と、を備えることを特徴としている。
るために本発明は、パストランジスタ及びストレージキ
ャパシタから構成されたメモリセルと、メモリセルに接
続されたビット線と、ビット線の電圧を感知・増幅する
ためのセンスアンプとを有し、低電源電圧を使用する半
導体メモリ装置について、チップ外部から印加される電
源電圧を昇圧して出力する昇圧手段と、ビット線に接続
され、ストレージキャパシタが放電された後に当該スト
レージキャパシタを再び充電する再充電手段と、電源電
圧を再充電手段へ伝達する第１プルアップ手段と、昇圧
手段からの昇圧電圧を再充電手段へ伝達する第２プルア
ップ手段と、第１プルアップ手段を制御する第１プルア
ップ制御手段と、第２プルアップ手段を制御する第２プ
ルアップ制御手段と、を備えることを特徴としている。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１３】図１に示す実施例回路は、パストランジス
タ６４、６６とストレージキャパシタ６５、６７とから
なるメモリセルと、ｎ形ＭＯＳトランジスタ７１、７
２、７３から構成されるプリチャージ及び等化回路と、
ｎ形ＭＯＳトランジスタ６８、６９、７０からなるｎ形
ラッチ（ｎ形センスアンプ）と、ｐ形ＭＯＳトランジス
タ６２、６３からなるｐ形ラッチ（ｐ形センスアンプ）
と、伝達ゲート７４、７５とを有している。これらの構
成は、図４に示した回路構成と同様である。そして、ｎ
形ラッチのプルダウンノード７７と接地電圧端との間に
接続されるｎ形ＭＯＳトランジスタ７０のゲートには、
制御信号φ６が印加される。また、プリチャージ及び等
化回路を構成するｎ形ＭＯＳトランジスタ７１、７２、
７３のゲートには共通に制御信号φ９が印加され、さら
にｎ形ＭＯＳトランジスタ７２、７３に対しては基準電
圧Ｖｒｅｆが供給される。
タ６４、６６とストレージキャパシタ６５、６７とから
なるメモリセルと、ｎ形ＭＯＳトランジスタ７１、７
２、７３から構成されるプリチャージ及び等化回路と、
ｎ形ＭＯＳトランジスタ６８、６９、７０からなるｎ形
ラッチ（ｎ形センスアンプ）と、ｐ形ＭＯＳトランジス
タ６２、６３からなるｐ形ラッチ（ｐ形センスアンプ）
と、伝達ゲート７４、７５とを有している。これらの構
成は、図４に示した回路構成と同様である。そして、ｎ
形ラッチのプルダウンノード７７と接地電圧端との間に
接続されるｎ形ＭＯＳトランジスタ７０のゲートには、
制御信号φ６が印加される。また、プリチャージ及び等
化回路を構成するｎ形ＭＯＳトランジスタ７１、７２、
７３のゲートには共通に制御信号φ９が印加され、さら
にｎ形ＭＯＳトランジスタ７２、７３に対しては基準電
圧Ｖｒｅｆが供給される。
【００１４】ｐ形ラッチは、読出動作後にはメモリセル
のストレージキャパシタ６５（６７）を再充電するため
の再充電手段としての機能も有している。このｐ形ラッ
チを構成するｐ形ＭＯＳトランジスタ６２、６３の共通
ソースノード７６は、電源電圧プルアップ手段（第１プ
ルアップ手段）として使用されるｐ形ＭＯＳトランジス
タ５０を通じて電源電圧Ｖｃｃ端に接続されており、さ
らにこの共通ソースノード７６は、昇圧電圧プルアップ
手段（第２プルアップ手段）として使用されるｐ形ＭＯ
Ｓトランジスタ５１を通じて昇圧電圧Ｖｐｐ端にも接続
されている。電源電圧プルアップ用のｐ形ＭＯＳトラン
ジスタ５０のゲートは電源電圧プルアップ制御回路（第
１プルアップ制御手段）８０の出力を受けており、ま
た、昇圧電圧プルアップ用のｐ形ＭＯＳトランジスタ５
１のゲートは昇圧電圧プルアップ制御回路（第２プルア
ップ制御手段）８１の出力を受けている。
のストレージキャパシタ６５（６７）を再充電するため
の再充電手段としての機能も有している。このｐ形ラッ
チを構成するｐ形ＭＯＳトランジスタ６２、６３の共通
ソースノード７６は、電源電圧プルアップ手段（第１プ
ルアップ手段）として使用されるｐ形ＭＯＳトランジス
タ５０を通じて電源電圧Ｖｃｃ端に接続されており、さ
らにこの共通ソースノード７６は、昇圧電圧プルアップ
手段（第２プルアップ手段）として使用されるｐ形ＭＯ
Ｓトランジスタ５１を通じて昇圧電圧Ｖｐｐ端にも接続
されている。電源電圧プルアップ用のｐ形ＭＯＳトラン
ジスタ５０のゲートは電源電圧プルアップ制御回路（第
１プルアップ制御手段）８０の出力を受けており、ま
た、昇圧電圧プルアップ用のｐ形ＭＯＳトランジスタ５
１のゲートは昇圧電圧プルアップ制御回路（第２プルア
ップ制御手段）８１の出力を受けている。
【００１５】電源電圧プルアップ制御回路８０は、昇圧
電圧Ｖｐｐ端に各ソースが接続され、ゲートが互いのド
レインに接続されてラッチ形に構成されたｐ形ＭＯＳト
ランジスタ５２、５３と、これらｐ形ＭＯＳトランジス
タ５２、５３の各ドレインと接地電圧端との間にそれぞ
れ接続されたｎ形ＭＯＳトランジスタ５４、５５とから
構成されている。さらに、ｎ形ＭＯＳトランジスタ５４
のゲートには制御信号φ７が印加され、ｎ形ＭＯＳトラ
ンジスタ５５のゲートには、インバータ５６を介して制
御信号φ７の反転信号が印加される。そして、ｐ形ＭＯ
Ｓトランジスタ５３とｎ形ＭＯＳトランジスタ５５との
接続点が出力ノード７８とされ、ｐ形ＭＯＳトランジス
タ５０のゲートに接続されている。
電圧Ｖｐｐ端に各ソースが接続され、ゲートが互いのド
レインに接続されてラッチ形に構成されたｐ形ＭＯＳト
ランジスタ５２、５３と、これらｐ形ＭＯＳトランジス
タ５２、５３の各ドレインと接地電圧端との間にそれぞ
れ接続されたｎ形ＭＯＳトランジスタ５４、５５とから
構成されている。さらに、ｎ形ＭＯＳトランジスタ５４
のゲートには制御信号φ７が印加され、ｎ形ＭＯＳトラ
ンジスタ５５のゲートには、インバータ５６を介して制
御信号φ７の反転信号が印加される。そして、ｐ形ＭＯ
Ｓトランジスタ５３とｎ形ＭＯＳトランジスタ５５との
接続点が出力ノード７８とされ、ｐ形ＭＯＳトランジス
タ５０のゲートに接続されている。
【００１６】昇圧電圧プルアップ制御回路８１は、各ソ
ースが昇圧電圧Ｖｐｐ端に接続され、ゲートが互いのド
レインに接続されてラッチ形に構成されたｐ形ＭＯＳト
ランジスタ５７、５８と、これらｐ形ＭＯＳトランジス
タ５７、５８の各ドレインと接地電圧端との間にそれぞ
れ接続されたｎ形ＭＯＳトランジスタ５９、６０とから
構成されている。さらに、ｎ形ＭＯＳトランジスタ６０
のゲートには制御信号φ８が印加され、ｎ形ＭＯＳトラ
ンジスタ５９のゲートには、インバータ６１を介して制
御信号φ８の反転信号が印加される。そして、ｐ形ＭＯ
Ｓトランジスタ５７とｎ形ＭＯＳトランジスタ５９との
接続点が出力ノード７９とされ、ｐ形ＭＯＳトランジス
タ５１のゲートに接続されている。
ースが昇圧電圧Ｖｐｐ端に接続され、ゲートが互いのド
レインに接続されてラッチ形に構成されたｐ形ＭＯＳト
ランジスタ５７、５８と、これらｐ形ＭＯＳトランジス
タ５７、５８の各ドレインと接地電圧端との間にそれぞ
れ接続されたｎ形ＭＯＳトランジスタ５９、６０とから
構成されている。さらに、ｎ形ＭＯＳトランジスタ６０
のゲートには制御信号φ８が印加され、ｎ形ＭＯＳトラ
ンジスタ５９のゲートには、インバータ６１を介して制
御信号φ８の反転信号が印加される。そして、ｐ形ＭＯ
Ｓトランジスタ５７とｎ形ＭＯＳトランジスタ５９との
接続点が出力ノード７９とされ、ｐ形ＭＯＳトランジス
タ５１のゲートに接続されている。
【００１７】昇圧電圧Ｖｐｐを発生する回路例について
図２に示す。この回路は、図示せぬ所定の発振器（オシ
レータ）から出力されるクロック信号φＯＳＣ（電源電
圧Ｖｃｃのレベルをもつ）を入力とし、電源電圧Ｖｃｃ
を昇圧電圧Ｖｐｐに変化させ出力する。このような昇圧
回路の例については、本願出願人による韓国特許出願９
１−１９７４０号、９１−２０１３７号、９１−２２１
０８号、あるいは９２−１１２４２号に開示されてい
る。本発明においては、この中のいずれを使用しても目
的を達成するには十分である。
図２に示す。この回路は、図示せぬ所定の発振器（オシ
レータ）から出力されるクロック信号φＯＳＣ（電源電
圧Ｖｃｃのレベルをもつ）を入力とし、電源電圧Ｖｃｃ
を昇圧電圧Ｖｐｐに変化させ出力する。このような昇圧
回路の例については、本願出願人による韓国特許出願９
１−１９７４０号、９１−２０１３７号、９１−２２１
０８号、あるいは９２−１１２４２号に開示されてい
る。本発明においては、この中のいずれを使用しても目
的を達成するには十分である。
【００１８】次に、図１に示した実施例と図３に示す動
作状態のタイミング図とを参照して本発明による感知・
増幅及び再充電動作について説明する。尚、ストレージ
キャパシタ６５はデータ“１”を記憶しているものとす
る。
作状態のタイミング図とを参照して本発明による感知・
増幅及び再充電動作について説明する。尚、ストレージ
キャパシタ６５はデータ“１”を記憶しているものとす
る。
【００１９】行アドレスストローブ信号バーＲＡＳが論
理“ロウ”のアクティブサイクルに入ると、選択された
ワード線ＷＬ１が駆動されて電圧Ｖｐｐ＋Ｖｔレベルに
なる。ここで、Ｖｐｐは図２に示した昇圧回路から出力
される昇圧電圧であり、ＶｔはＭＯＳトランジスタのし
きい電圧である。このようにワード線ＷＬ１の電圧が上
昇した後、ビット線ＢＬとストレージキャパシタ６５と
の間で時間ｔ６〜ｔ７の間に電荷配分の動作が行われ
る。次いで、制御信号φ６が論理“ハイ”になると、ｎ
形ＭＯＳトランジスタ７０がＯＮとなることにより、ｎ
形ＭＯＳトランジスタ６８、６９が動作して感知動作が
行なわれる。その後、時点ｔ８で制御信号φ７が論理
“ロウ”にエネーブルされると電源電圧プルアップ制御
回路８０の出力ノード７８が論理“ロウ”になり、それ
に従ってｐ形ＭＯＳトランジスタ５０がＯＮとなること
により、ビット線ＢＬの電圧は上昇していく。そしてデ
ータが読出される。
理“ロウ”のアクティブサイクルに入ると、選択された
ワード線ＷＬ１が駆動されて電圧Ｖｐｐ＋Ｖｔレベルに
なる。ここで、Ｖｐｐは図２に示した昇圧回路から出力
される昇圧電圧であり、ＶｔはＭＯＳトランジスタのし
きい電圧である。このようにワード線ＷＬ１の電圧が上
昇した後、ビット線ＢＬとストレージキャパシタ６５と
の間で時間ｔ６〜ｔ７の間に電荷配分の動作が行われ
る。次いで、制御信号φ６が論理“ハイ”になると、ｎ
形ＭＯＳトランジスタ７０がＯＮとなることにより、ｎ
形ＭＯＳトランジスタ６８、６９が動作して感知動作が
行なわれる。その後、時点ｔ８で制御信号φ７が論理
“ロウ”にエネーブルされると電源電圧プルアップ制御
回路８０の出力ノード７８が論理“ロウ”になり、それ
に従ってｐ形ＭＯＳトランジスタ５０がＯＮとなること
により、ビット線ＢＬの電圧は上昇していく。そしてデ
ータが読出される。
【００２０】その後、行アドレスストローブバーＲＡＳ
が論理“ハイ”になってプリチャージサイクルに入る
と、制御信号φ７は論理“ハイ”にディスエーブルさ
れ、これに同期して制御信号φ８は論理“ロウ”にエネ
ーブルされる（時点ｔ９）。すると、昇圧電圧プルアッ
プ制御回路８１の出力ノード７９が論理“ロウ”になっ
てｐ形ＭＯＳトランジスタ５１をＯＮとする。したがっ
て、昇圧電圧Ｖｐｐがｐ形ＭＯＳトランジスタ５１のチ
ャネルを通じてビット線ＢＬに伝達される。
が論理“ハイ”になってプリチャージサイクルに入る
と、制御信号φ７は論理“ハイ”にディスエーブルさ
れ、これに同期して制御信号φ８は論理“ロウ”にエネ
ーブルされる（時点ｔ９）。すると、昇圧電圧プルアッ
プ制御回路８１の出力ノード７９が論理“ロウ”になっ
てｐ形ＭＯＳトランジスタ５１をＯＮとする。したがっ
て、昇圧電圧Ｖｐｐがｐ形ＭＯＳトランジスタ５１のチ
ャネルを通じてビット線ＢＬに伝達される。
【００２１】電源電圧プルアップ制御回路８０は、制御
信号φ７が論理“ハイ”になった後には、出力ノード７
８が昇圧電圧Ｖｐｐのレベルにあるので、ｐ形センスア
ンプ６２、６３の共通ソースノード７６が昇圧電圧Ｖｐ
ｐレベルに上昇した場合でも、電源電圧プルアップ用の
ｐ形ＭＯＳトランジスタ５０をＯＦＦの状態に維持す
る。また、昇圧電圧プルアップ制御回路８１は、所定の
時間が経って制御信号φ８が論理“ハイ”になると、出
力ノード７９の電圧が昇圧電圧Ｖｐｐレベルとなるの
で、昇圧電圧プルアップ用のｐ形ＭＯＳトランジスタ５
１をＯＦＦの状態に維持する。
信号φ７が論理“ハイ”になった後には、出力ノード７
８が昇圧電圧Ｖｐｐのレベルにあるので、ｐ形センスア
ンプ６２、６３の共通ソースノード７６が昇圧電圧Ｖｐ
ｐレベルに上昇した場合でも、電源電圧プルアップ用の
ｐ形ＭＯＳトランジスタ５０をＯＦＦの状態に維持す
る。また、昇圧電圧プルアップ制御回路８１は、所定の
時間が経って制御信号φ８が論理“ハイ”になると、出
力ノード７９の電圧が昇圧電圧Ｖｐｐレベルとなるの
で、昇圧電圧プルアップ用のｐ形ＭＯＳトランジスタ５
１をＯＦＦの状態に維持する。
【００２２】そして、メモリセルのストレージキャパシ
タ６５に昇圧電圧Ｖｐｐレベルの再充電電圧が伝達され
た後には、選択されたワード線ＷＬ１の電圧は論理“ロ
ウ”の状態になる（時点ｔ１０）。また、以上の後にプ
リチャージ及び等化制御信号φ９が論理“ハイ”になっ
てビット線ＢＬ及びビット線バーＢＬが基準電圧Ｖｒｅ
ｆにプリチャージ・等化される。
タ６５に昇圧電圧Ｖｐｐレベルの再充電電圧が伝達され
た後には、選択されたワード線ＷＬ１の電圧は論理“ロ
ウ”の状態になる（時点ｔ１０）。また、以上の後にプ
リチャージ及び等化制御信号φ９が論理“ハイ”になっ
てビット線ＢＬ及びビット線バーＢＬが基準電圧Ｖｒｅ
ｆにプリチャージ・等化される。
【００２３】
【発明の効果】以上述べてきたように本発明は、第１プ
ルアップ手段及び第１プルアップ制御手段によりほぼ損
失なく電源電圧のレベルをビット線に伝えられるので、
十分なセンシングマージンを得られるようになる。ま
た、昇圧回路による昇圧電圧を利用してデータの感知及
び再充電に必要な回路を構成し、従来のようにキャパシ
タを用いる必要をなくしたことにより、低電源電圧でも
ソフトエラーに対する十分な電荷をメモリセルのキャパ
シタに与えられる一方で回路専有面積を抑えることがで
き、半導体メモリ装置の集積度を更に向上させられると
いう効果がある。
ルアップ手段及び第１プルアップ制御手段によりほぼ損
失なく電源電圧のレベルをビット線に伝えられるので、
十分なセンシングマージンを得られるようになる。ま
た、昇圧回路による昇圧電圧を利用してデータの感知及
び再充電に必要な回路を構成し、従来のようにキャパシ
タを用いる必要をなくしたことにより、低電源電圧でも
ソフトエラーに対する十分な電荷をメモリセルのキャパ
シタに与えられる一方で回路専有面積を抑えることがで
き、半導体メモリ装置の集積度を更に向上させられると
いう効果がある。
【図１】本発明の実施例を示す半導体メモリ装置の要部
回路図。
回路図。
【図２】図１に示した昇圧電圧Ｖｐｐを発生する回路の
一例を示す回路図。
一例を示す回路図。
【図３】図１に示した回路の動作状態を示すタイミング
図。
図。
【図４】従来技術による半導体メモリ装置の要部回路
図。
図。
【図５】図４に示した回路の動作状態を示すタイミング
図。
図。
５０ 第１プルアップ手段 ５１ 第２プルアップ手段 ６２、６３ ｐ形ラッチ ６８、６９ ｎ形ラッチ ８０ 第１プルアップ制御手段 ８１ 第２プルアップ制御手段 φ７ 第１制御信号 φ８ 第２制御信号 ＢＬ ビット線 Ｖｃｃ 電源電圧 Ｖｐｐ 昇圧電圧
Claims (5)
- 【請求項１】 パストランジスタ及びストレージキャパ
シタからなるメモリセルと、対応するメモリセルに接続
されたビット線と、ビット線の電位差を感知・増幅する
ためのセンスアンプとを有する半導体メモリ装置におい
て、 チップ外部から印加される電源電圧を昇圧する昇圧手段
と、ビット線に接続され、ストレージキャパシタが放電
された後に当該ストレージキャパシタを充電する再充電
手段と、電源電圧を再充電手段へ伝達する第１プルアッ
プ手段と、昇圧手段からの昇圧電圧を再充電手段へ伝達
する第２プルアップ手段と、第１プルアップ手段を制御
する第１プルアップ制御手段と、第２プルアップ手段を
制御する第２プルアップ制御手段と、を備えることを特
徴とする半導体メモリ装置。 - 【請求項２】 第１プルアップ制御手段及び第２プルア
ップ制御手段が、昇圧電圧発生手段からの昇圧電圧を動
作電源とする請求項１記載の半導体メモリ装置。 - 【請求項３】 １トランジスタ・１キャパシタ形のメモ
リセルを有し、ビット線の電位差をｎ形ラッチ及びｐ形
ラッチを用いたセンスアンプにより感知・増幅するよう
になった半導体メモリ装置において、 センスアンプの増幅動作に際してｐ形ラッチに電源電圧
を供給するための第１プルアップトランジスタと、この
第１プルアップトランジスタのＯＮタイミングを制御す
る第１プルアップ制御回路と、電源電圧を昇圧回路にて
昇圧して得られる昇圧電圧を読出動作終了後にｐ形ラッ
チへ供給するための第２プルアップトランジスタと、こ
の第２プルアップトランジスタのＯＮタイミングを制御
する第２プルアップ制御回路とを備えたことを特徴とす
る半導体メモリ装置。 - 【請求項４】 第１プルアップ制御回路は、ソースに昇
圧電圧を受け、またゲートが互いのドレインに接続され
た２つのｐ形ＭＯＳトランジスタと、これらｐ形ＭＯＳ
トランジスタの各ドレインと接地電圧端との間にチャネ
ルがそれぞれ設けられ、ゲートにセンスアンプのｎ形ラ
ッチ動作後にエネーブルされる第１制御信号とその反転
信号をそれぞれ受ける２つのｎ形ＭＯＳトランジスタ
と、から構成され、一方のｐ形ＭＯＳトランジスタとｎ
形ＭＯＳトランジスタとの接続点が第１プルアップトラ
ンジスタのゲートに接続されて第１プルアップトランジ
スタを制御し、 第２プルアップ制御回路は、ソースに昇圧電圧を受け、
またゲートが互いのドレインに接続された二つのｐ形Ｍ
ＯＳトランジスタと、これらｐ形ＭＯＳトランジスタの
各ドレインと接地電圧端との間にチャネルがそれぞれ設
けられ、第１制御信号のディスエーブルに同期してエネ
ーブルされる第２制御信号とその反転信号をそれぞれ受
ける２つのｎ形ＭＯＳトランジスタと、から構成され、
一方のｐ形ＭＯＳトランジスタとｎ形ＭＯＳトランジス
タとの接続点が第２プルアップトランジスタのゲートに
接続されて第２プルアップトランジスタを制御するよう
になっている請求項３記載の半導体メモリ装置。 - 【請求項５】 第１、第２プルアップトランジスタがｐ
形ＭＯＳトランジスタである請求項４記載の半導体メモ
リ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930005724A KR950014256B1 (ko) | 1993-04-06 | 1993-04-06 | 낮은 전원전압을 사용하는 반도체 메모리장치 |
| KR1993P5724 | 1993-04-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309871A true JPH06309871A (ja) | 1994-11-04 |
| JP3786977B2 JP3786977B2 (ja) | 2006-06-21 |
Family
ID=19353534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06826294A Expired - Fee Related JP3786977B2 (ja) | 1993-04-06 | 1994-04-06 | 低電源電圧を使用する半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5438543A (ja) |
| JP (1) | JP3786977B2 (ja) |
| KR (1) | KR950014256B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804158B2 (en) | 1995-08-18 | 2004-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved special mode |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830800B2 (ja) * | 1995-09-29 | 1998-12-02 | 日本電気株式会社 | 電流差動増幅回路 |
| US5602785A (en) * | 1995-12-13 | 1997-02-11 | Micron Technology, Inc. | P-channel sense amplifier pull-up circuit with a timed pulse for use in DRAM memories having non-bootstrapped word lines |
| US5912853A (en) * | 1996-12-03 | 1999-06-15 | Cirrus Logic, Inc. | Precision sense amplifiers and memories, systems and methods using the same |
| US5963485A (en) * | 1998-08-19 | 1999-10-05 | Stmicroelectronics, Inc. | Method and apparatus for bit line recovery in dynamic random access memory |
| US6873559B2 (en) * | 2003-01-13 | 2005-03-29 | Micron Technology, Inc. | Method and apparatus for enhanced sensing of low voltage memory |
| US7447919B2 (en) * | 2004-04-06 | 2008-11-04 | Hewlett-Packard Development Company, L.P. | Voltage modulation for increased reliability in an integrated circuit |
| US7499307B2 (en) * | 2005-06-24 | 2009-03-03 | Mosys, Inc. | Scalable embedded DRAM array |
| US7630257B2 (en) * | 2006-10-04 | 2009-12-08 | Texas Instruments Incorporated | Methods and systems for accessing memory |
| TWI422154B (zh) * | 2010-08-25 | 2014-01-01 | Orise Technology Co Ltd | 轉壓器與相關裝置 |
| KR20250008088A (ko) * | 2022-05-04 | 2025-01-14 | 아토메라 인코포레이티드 | 전력 소비가 감소된 dram 감지 증폭기 아키텍처 및 관련 방법들 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625300A (en) * | 1982-12-01 | 1986-11-25 | Texas Instruments Incorporated | Single-ended sense amplifier for dynamic memory array |
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| US5127739A (en) * | 1987-04-27 | 1992-07-07 | Texas Instruments Incorporated | CMOS sense amplifier with bit line isolation |
| JPH07107798B2 (ja) * | 1987-11-18 | 1995-11-15 | 三菱電機株式会社 | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
| KR920013458A (ko) * | 1990-12-12 | 1992-07-29 | 김광호 | 차동감지 증폭회로 |
-
1993
- 1993-04-06 KR KR1019930005724A patent/KR950014256B1/ko not_active Expired - Fee Related
-
1994
- 1994-04-05 US US08/223,120 patent/US5438543A/en not_active Expired - Lifetime
- 1994-04-06 JP JP06826294A patent/JP3786977B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804158B2 (en) | 1995-08-18 | 2004-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved special mode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950014256B1 (ko) | 1995-11-23 |
| US5438543A (en) | 1995-08-01 |
| JP3786977B2 (ja) | 2006-06-21 |
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