JPH06309872A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源電位が低電位化された場合でも高速で安
定した動作を行なうことを可能とする。 【構成】 ビット線対ＢＬ，／ＢＬの間に直列に接続さ
れた一対のＮＭＯＳトランジスタ４，５を含む第１のセ
ンスアンプは、通常、ＮＭＯＳトランジスタ４，５のソ
ースの電位を接地電位ＧＮＤに減少させることによりビ
ット線対ＢＬ，／ＢＬ間の電位差を差動増幅する。ＮＭ
ＯＳトランジスタ１７は、第１のセンスアンプによる差
動増幅の開始後、所定期間活性化され、これによりＮＭ
ＯＳトランジスタ４，５のソース電位は、その所定期間
中、接地電位ＧＮＤよりも低い電位Ｖ１に制御される。
その結果、その期間中にはＮＭＯＳトランジスタ４，５
の動作マージンが大きくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にその装置の差動増幅動作に関係する部分に関す
るものである。

【０００２】

【従来の技術】半導体記憶装置、特にダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）において
は、メモリセルからビット線対に読出された電荷により
発生されるビット線対間の電位差を差動増幅する回路が
設けられる。

【０００３】図１５は、従来の半導体記憶装置、特にＤ
ＲＡＭの構成を示す回路図である。この半導体記憶装置
は、半導体基板１００上に形成される。１組のビット線
対ＢＬ，／ＢＬの一方、たとえば、ビット線ＢＬにメモ
リセル１が接続される。メモリセル１は、データを記憶
するキャパシタ１ＣおよびＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと呼ぶ）１Ｔを含む。
ＭＮＯＳトランジスタ１Ｔは、キャパシタ１Ｃとビット
線ＢＬとの間に接続され、そのゲートはワード線ＷＬに
接続される。

【０００４】ビット線対ＢＬ，／ＢＬの間には、第１の
差動増幅手段である第１のセンスアンプＳＡ１と、第２
の差動増幅手段である第２のセンスアンプＳＡ２と、プ
リチャージ手段であるイコライザＥＱとが接続される。

【０００５】前記第１のセンスアンプＳＡ１は、ＮＭＯ
Ｓトランジスタ４，５，１２を含む。ＮＭＯＳトランジ
スタ４，５は、ビット線対ＢＬ，／ＢＬの間に直列に接
続される。これらのＮＭＯＳトランジスタ４，５は、ソ
ース同士が接続されるとともに、ＮＭＯＳトランジスタ
４のドレインがビット線ＢＬに接続され、ＮＭＯＳトラ
ンジスタ５のドレインがビット線／ＢＬに接続される。
ＮＭＯＳトランジスタ４のゲートはビット線／ＢＬに接
続され、ＮＭＯＳトランジスタ５のゲートはビット線Ｂ
Ｌに接続される。このような接続によりＮＭＳＯトラン
ジスタ４，５は、クロスカップル型をなす。

【０００６】ＮＭＯＳトランジスタ１２は、ＮＭＯＳト
ランジスタ４，５の間のノードである引抜き線ノードＺ
と、接地電位ＧＮＤを受ける接地ノード１１との間に接
続される。ＮＭＯＳトランジスタのゲートには、センス
動作活性化信号ＳＯＮが与えられる。

【０００７】前記第２のセンスアンプＳＡ２は、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と呼ぶ）６，７，１４を含む。ＰＭＯＳトランジスタ
６，７は、ビット線対ＢＬ，／ＢＬの間に直列に接続さ
れる。これらのＰＭＯＳトランジスタ６，７は、ソース
同士が接続されるとともにＰＭＯＳトランジスタ６のド
レインがビット線ＢＬに接続され、ＰＭＯＳトランジス
タ７のドレインがビット線／ＢＬに接続される。ＰＭＯ
Ｓトランジスタ６のゲートはビット線／ＢＬに接続さ
れ、ＰＭＯＳトランジスタ７のゲートはビット線ＢＬに
接続される。このような接続によりＰＭＯＳトランジス
タ６，７はクロスカップル型をなす。

【０００８】ＰＭＯＳトランジスタ６，７の間のノード
である供給線ノードＹと、電源電位ＶＣＣを受ける電源
ノード１３との間にＰＭＯＳトランジスタ１４が接続さ
れる。ＰＭＯＳトランジスタ１４のゲートには、センス
動作活性化信号ＳＯＰが与えられる。

【０００９】前記イコライザＥＱは、ＮＭＯＳトランジ
スタ８，９，１０を含む。ＮＭＯＳトランジスタ８は、
ビット線対ＢＬ，／ＢＬの間に接続される。ＮＭＯＳト
ランジスタ９は、ビット線ＢＬと、電源電位ＶＣＣの１
／２の電位を受ける電位ノードＶｐｒとの間に接続され
る。ＮＭＯＳトランジスタ１０は、ビット線／ＢＬと電
位ノードＶｐｒとの間に接続される。これらのＮＭＯＳ
トランジスタ８，９，１０のそれぞれのゲートには、プ
リチャージ活性化信号ＢＬＥＱが与えられる。

【００１０】また、引抜き線ノードＺと電位ノードＶｐ
ｒとの間にＮＭＯＳトランジスタ１５が接続される。供
給線ノードＹと電位ノードＶｐｒとの間にＮＭＯＳトラ
ンジスタ１６が接続される。これらのＮＭＯＳトランジ
スタ１５，１６のそれぞれのゲートには、プリチャージ
活性化信号ＢＬＥＱが与えられる。

【００１１】ビット線対ＢＬ，／ＢＬ上においては、メ
モリセル１と、第１のセンスアンプＳＡ１、第２のセン
スアンプＳＡ２およびイコライザＥＱとの間に、これら
のセンスアンプＳＡ１，ＳＡ２およびイコライザＥＱ
と、メモリセル１とを接続するためのＮＭＯＳトランジ
スタ２，３が接続される。ＮＭＯＳトランジスタ２はビ
ット線ＢＬに設けられ、ＮＭＯＳトランジスタ３はビッ
ト線／ＢＬに設けられる。ＮＭＯＳトランジスタ２，３
は、活性化信号ＢＬＩによって活性化される。

【００１２】次に、このような構成の半導体記憶装置の
動作について説明する。この装置の待機時（プリチャー
ジ状態）においては、ビット線対ＢＬ，／ＢＬ、引抜き
線ノードＺおよび供給線ノードＹが１／２ＶＣＣの電位
（以下、プリチャージ電位と呼ぶ）にプリチャージされ
る。

【００１３】このプリチャージは、プリチャージ活性化
信号ＢＬＥＱがハイレベルになることによりＮＭＯＳト
ランジスタ８，９，１０，１５，１６が活性化されるこ
とによってなされる。すなわち、プリチャージは、ビッ
ト線対ＢＬ，／ＢＬと電位ノードＶｐｒとの間、引抜き
線ノードＺと電位ノードＶｐｒとの間、および供給線ノ
ードＹと電位ノードＶｐｒとの間がそれぞれ短絡される
ことによりなされる。

【００１４】続いて、メモリセル１からのデータの読出
動作について説明する。この読出動作においては、ま
ず、メモリセル１からビット線ＢＬへのデータの伝達動
作がなされ、その後、第１のセンスアンプＳＡ１および
第２のセンスアンプＳＡ２による増幅動作がなされる。

【００１５】図１６は、読出動作時の回路内の各部の信
号波形図である。図１６を参照して読出動作について説
明する。

【００１６】前述のようなプリチャージ状態が安定化さ
れると、プリチャージ活性化信号ＢＬＥＱがローレベル
にされ、ＮＯＯＳトランジスタ８，９，１０，１１がそ
れぞれ不活性化される。これにより、ビット線対ＢＬ，
／ＢＬは、プリチャージ電位でのフローティング状態に
される。

【００１７】このような状態で、ワード線ＷＬが活性化
されてその電位ＶＷＬが上昇すると、メモリセル１に蓄
積されている記憶データを表わす電荷がビット線ＢＬ上
に伝達される。これがデータの伝達動作である。この場
合に、たとえば、メモリセル１が「１」のデータを記憶
していれば、ビット線ＢＬの電位ＶＢＬは、プリチャー
ジ電位よりもわずかに上昇する。一方、この場合、ビッ
ト線／ＢＬは、プリチャージ電位のままである。このた
め、ビット線対ＢＬ，／ＢＬ間には、わずかな電位差が
発生させられる。

【００１８】このように電位差が発生させられた後、そ
の電位差は第１のセンスアンプＳＡ１および第２のセン
スアンプＳＡ２の増幅動作によって増幅される。増幅動
作においては、最初に第１のセンスアンプＳＡ１による
増幅が行なわれる。まず、センス動作活性化信号ＳＯＮ
が活性化されてハイレベルになり、これによってＮＭＯ
Ｓトランジスタ１２が活性化される。ＮＭＯＳトランジ
スタ１２が活性化されたことにより引抜き線ノードＺと
接地ノード１１との間が短絡されて引抜き線ノードＺの
電位ＶＺが接地電位ＧＮＤに向かって減少させられる。

【００１９】これにより、ＮＭＯＳトランジスタ４，５
は、それぞれゲート・ソース間電圧が高くなり活性化さ
れる。これらのＮＭＯＳトランジスタ４，５が活性化さ
れた場合、ビット線ＰＬの電位ＶＢＬがビット線／ＢＬ
の電位Ｖ／ＢＬよりも高いため、ＮＭＯＳトランジスタ
５のオン抵抗がＮＭＯＳトランジスタ４のオン抵抗より
も小さくなり、ビット線／ＢＬの電位Ｖ／ＢＬが減少さ
せられる。

【００２０】続いて、第２のセンスアンプＳＡ２による
増幅が行なわれる。センス動作活性化信号ＳＯＰが活性
化されてローレベルになり、これにより、ＰＭＯＳトラ
ンジスタ１４が活性化される。ＰＭＯＳトランジスタ１
４が活性化されたことにより、供給線ノードＹと電源ノ
ード１３との間が短絡されて、供給線ノードＹの電位Ｖ
Ｙが電源電位ＶＣＣに向かって増加させられる。

【００２１】これにより、ＰＭＯＳトランジスタ６，７
は、それぞれゲート・ソース間電圧が大きくなり活性化
される。これらのＰＭＯＳトランジスタ６，７が活性化
された場合、ビット線／ＢＬの電位Ｖ／ＢＬがビット線
／ＢＬの電位ＶＢＬよりも低いため、ＰＭＯＳトランジ
スタ６のオン抵抗がＰＭＯＳトランジスタ７のオン抵抗
よりも小さくなり、ビット線ＢＬの電位ＶＢＬが増加さ
せられる。

【００２２】その後、ビット線／ＢＬの電位Ｖ／ＢＬ
は、接地電位ＧＮＤまで減少させられ、一方、ビット線
ＢＬの電位ＶＢＬは、電源電位ＶＣＣまで増加させられ
る。このような増幅動作によりビット線対ＢＬ，／ＢＬ
間の僅かな電位差が大きく増幅される。

【００２３】このような増幅動作の開始時においては、
前述したように、ＮＭＯＳトランジスタ４，６のソース
電位は、プリチャージ電位となっているが、その際の基
板電位は、通常、接地電位ＧＮＤまたは接地電位ＧＮＤ
よりも低い電位、すなわち、ソース電位よりも低い電位
になっている。このため、ＮＭＯＳトランジスタ４，６
は、増幅動作の開始時に基板電位効果を受けてそれぞれ
のしきい値電圧が、たとえば、基板電位とソース電位と
が等しい条件のトランジスタのしきい値よりも高くなっ
ている。

【００２４】次に、その理由について説明する。図１７
は、基板電位としきい値電圧との関係を示すグラフであ
る。図１７においては、縦軸にしきい値電圧、横軸に基
板電位（電位低下の方向を右方向とする）をそれぞれと
り、これらの関係を実線にて示す。

【００２５】図１７から明らかなように、しきい値電圧
は、基板電位がソース電位に対して低くなるに従って増
加する。たとえば、図１７中に示されるように、ソース
電位と基板電位とが等しい条件での電位である基板電位
ＶＮの場合のしきい値電圧よりも、図中破線にて示され
るような、基板電位がソース電位よりも低い条件での電
位である基板電位ＶＬの場合のしきい値電圧の方が高く
なる。

【００２６】なお、図の例は、ＮＭＯＳトランジスタに
関するものであるが、ＰＭＯＳトランジスタについて
も、ソース電位と基板電位との間の電位の極性が異なる
だけで、この例と同様の特性がある。

【００２７】このように、基板電位効果の作用によりＭ
ＯＳトランジスタのしきい値電圧の絶対値が大きくなる
と、以下に説明するような問題が生じる。

【００２８】近年、半導体記憶装置の小型化などの要求
により、装置の電源電位は、従来よりも低電位化される
傾向がある。このように電源電位が低電位化されると、
これに伴って、電源電位の１／２の電位であるプリチャ
ージ電位も低電位化される。このようにプリチャージ電
位が低電位化された場合に、基板電位効果によってセン
スアンプのＭＯＳトランジスタのしきい値電圧の絶対値
が大きくなると、プリチャージ電位としきい値電圧との
差が小さくなる。このようにプリチャージ電位としきい
値電圧との差が小さくなるとセンスアンプによるセンス
動作の速度が低下するかまたはセンスアンプが動作しな
くなるなどの動作不良が生じる。

【００２９】また、半導体記憶装置においては、センス
アンプの他にイコライザにもＭＯＳトランジスタが用い
られているため、電源電位が低電位化された場合には、
センスアンプの場合と同様の理由によりイコライザにも
動作不良が生じるおそれがある。このようにイコライザ
に動作不良が生じると、所定のプリチャージ電位の状態
が実現できず、センスアンプによるセンス動作のマージ
ンが低下し、このマージンの低下により、センス動作の
速度が低下するかまたはセンスアンプが動作しなくなる
という不都合を招く。

【００３０】電源電位の低電位化は、前述のような基板
効果の作用に起因する問題の他にも、次に示すような問
題をも発生させる。

【００３１】図１８（Ａ），（Ｂ）は、一般的なＭＯＳ
トランジスタのゲート・ソース間電圧と、そのトランジ
スタに流れる電流との関係を示すグラフである。図１８
（Ａ），（Ｂ）においては、縦軸に電流の対数値、横軸
にゲート・ソース間電圧をとり、これらの関係を示す。
なお、このグラフでは、ＭＯＳトランジスタに所定値
（この例では、１０^{- 6} Ａ）の電流を流すゲート・ソー
ス間電圧がしきい値電圧を表わす。

【００３２】一般に、ＭＯＳトランジスタにおけるゲー
ト・ソース間電圧と前記電流との間の関係には、図１８
（Ａ）に示されるような特性がある。すなわち、しきい
値電圧以下のゲート・ソース間電圧の領域（以下、サブ
スレッショルド領域という）においては、ゲート・ソー
ス間電圧の増加に従って電流が増加する。ゲート・ソー
ス間電圧がしきい値電圧を越えると、電流は所定値で飽
和する。なお、前述のような基板電位効果が大きく作用
すると、電流がＭＯＳトランジスタに流れにくくなり、
前記特性は、図中の矢符にて示される方向に変化し、こ
れにより、しきい値電圧に相当する電流値におけるゲー
ト・ソース間電圧が増加してしきい値電圧が増加する。

【００３３】図１８（Ａ）に示される特性を有するＭＯ
Ｓトランジスタにおいては、しきい値電圧が低くなるほ
ど、図１８（Ｂ）に示されるようにドレインに電圧が印
加されるとサブスレッショルド領域における特性曲線の
傾きが小さくなる。このように特性曲線の傾くが小さく
なると、ゲート・ソース間電圧が０Ｖである場合の電流
値が大きくなる。その電流値が大きくなるということ
は、すなわち、ＭＯＳトランジスタのリーク電流が大き
くなるということである。

【００３４】このように、ＭＯＳトランジスタにおいて
は、しきい値電圧が低くなるほどリーク電圧が増加する
ので、前述のように電源電位が低電位化され、しきい値
電圧がより小さく設定されると、それに従って半導体記
憶装置においては、センスアンプのＭＯＳトランジスタ
におけるリーク電流が増加する。このリーク電流が増加
すると半導体記憶装置では、センスアンプによる増幅後
のビット線の電位が所定の安定値から変動するという問
題があった。

【００３５】以上のように、従来の半導体記憶装置にお
いては、電源電位の低電圧化により動作の安定化が図れ
ないという問題があった。このような問題を解消する半
導体記憶装置としては、特開平２−２３１７６０号公報
に開示されるような装置がある。その半導体記憶装置
は、センスアンプを構成するＭＯＳトランジスタのウェ
ル電位をそのＭＯＳトランジスタのソース電位の変化に
従って変化させるものである。このようにＭＯＳトラン
ジスタのウェル電位をソース電位の変化に従って変化さ
せると、基板電位効果が抑制されるので、センスアンプ
の動作が安定化されることになる。

【００３６】

【発明が解決しようとする課題】しかしながら、特開平
２−２３１７６０号公報に開示された半導体記憶装置に
は、以下に示すような問題があった。その半導体記憶装
置は、センスアンプを構成するＭＯＳトランジスタの基
板電位効果を抑制することができるが、半導体記憶装置
の電源電位が極めて低電位化され、プリチャージ電位と
ＭＯＳトランジスタのしきい値電圧との差が極めて小さ
くなった場合の、センス動作の動作速度の低下を補償す
ることができない。

【００３７】また、その半導体記憶装置は、センスアン
プの動作の安定化を図れるが、前述のような、電源電位
の低電位化に伴うイコライザの動作の不安定化を解消す
ることができない。

【００３８】さらに、その半導体記憶装置は、センス動
作開始時のセンスアンプの動作の安定化は図れるが、前
述のような、センスアンプによる増幅後におけるビット
線対の電位の不安定化を解消することができない。

【００３９】このように、特開平２−２３１７６０号公
報に開示された半導体記憶装置においても多くの問題が
あるので、その半導体記憶装置を含んだ従来の半導体記
憶装置においては、電源電位の低電位化に伴う動作の不
安定化を十分に防止することができないという問題があ
った。

【００４０】本発明は、このような問題を解決するため
になされたものであり、電源電位が低電位化された場合
でも十分に安定した動作を行なうことを可能とする半導
体記憶装置を提供することを目的とする。

【００４１】

【課題を解決するための手段】請求項１に記載の本発明
は、メモリセル、ビット線対、差動増幅手段および電位
制御手段を含む。

【００４２】メモリセルは、記憶データを表わす電荷が
蓄積される。ビット線対は、前記メモリセルに接続さ
れ、前記電荷によってその間に電位差が発生される。

【００４３】差動増幅手段は、前記ビット線対の間に直
列に接続された一対のＭＯＳトランジスタを含み、それ
らのＭＯＳトランジスタのソースの電位を予め定められ
た電位に減少させることにより前記ビット線対間の電位
差を差動増幅する。

【００４４】電位制御手段は、前記差動増幅手段による
差動増幅開始時に前記ＭＯＳトランジスタのソースの電
位を前記予め定められた電位よりも低い電位に所定期間
制御する。

【００４５】請求項２に記載の本発明は、メモリセル、
ビット線対、差動増幅手段および電位制御手段を含む。

【００４６】メモリセルは、記憶データを表わす電荷が
蓄積される。ビット線対は、前記メモリセルに接続さ
れ、前記電荷によってその間に電位差が発生される。

【００４７】差動増幅手段は、前記ビット線対の間に直
列に接続された一対のＭＯＳトランジスタを含み、それ
らのＭＯＳトランジスタのソースの電位を予め定められ
た電位に増加させることにより前記ビット線対間の電位
差を差動増幅する。

【００４８】電位制御手段は、前記差動増幅手段による
差動増幅開始時に前記ＭＯＳトランジスタのソースの電
位を前記予め定められた電位よりも高い電位に所定期間
制御する。

【００４９】請求項３に記載の本発明は、半導体基板上
に形成される半導体記憶装置であって、メモリセル、ビ
ット線対、プリチャージ手段、差動増幅手段および電位
制御手段を含む。

【００５０】メモリセルは、記憶データを表わす電荷が
蓄積される。ビット線対は、前記メモリセルに接続さ
れ、前記電荷によってその間に電位差が発生される。

【００５１】プリチャージ手段は、前記ビット線対の間
に接続されたＭＯＳトランジスタを含み、そのＭＯＳト
ランジスタの動作により、前記電荷による電位差が発生
される前に前記ビット線対を所定のプリチャージ電位に
プリチャージする。

【００５２】差動増幅手段は、前記ビット線対の間に直
列に接続された一対のＭＯＳトランジスタを含み、それ
らのＭＯＳトランジスタのソースの電位は、前記プリチ
ャージの際に前記プリチャージ電位にされ、その後プリ
チャージ電位から変化させられることにより前記ビット
線対間の電位差を差動増幅する。

【００５３】電位制御手段は、前記差動増幅手段のＭＯ
Ｓトランジスタのソースの電位の変化に従うように前記
プリチャージ手段のＭＯＳトランジスタの基板電位を制
御する。

【００５４】請求項４に記載の本発明は、半導体基板上
に形成される半導体記憶装置であって、メモリセル、ビ
ット線対、第１の差動増幅手段、第２の差動増幅手段、
第１の電位制御手段および第２の電位制御手段を含む。

【００５５】メモリセルは、記憶データを表わす電荷が
蓄積される。ビット線対は、前記メモリセルに接続さ
れ、前記電荷によってその間に電位差が発生される。

【００５６】第１の差動増幅手段は、前記ビット線対の
間に直列に接続された一対のＭＯＳトランジスタを含
み，それらのＭＯＳトランジスタのソースの電位を減少
させるこにより前記ビット線対間の電位差を差動増幅
し、前記ビット線対のうち電位が低い方のビット線の電
位を第１の電位にまで減少させる。

【００５７】第２の差動増幅手段は、前記ビット線対の
間に直列に接続された一対のＭＯＳトランジスタを含
み、それらのＭＯＳトランジスタのソースの電位を増加
させることにより前記ビット線対間の電位差を差動増幅
し、前記ビット線対のうち電位が高い方のビット線の電
位を第２の電位にまで増加させる。

【００５８】第１の電位制御手段は、前記第１の差動増
幅手段により前記ビット線対のうちの電位が低い方のビ
ット線の電位が前記第１の電位にされた後に前記第１の
差動増幅手段のＭＯＳトランジスタの基板電位を前記第
１の電位よりも低い電位に制御する。

【００５９】第２の電位制御手段は、前記第２の差動増
幅手段により前記ビット線対のうちの電位が高い方のビ
ット線の電位が前記第２の電位にされた後に前記第２の
差動増幅手段のＭＯＳトランジスタの基板電位を前記第
２の電位よりも高い電位に制御する。

【００６０】請求項５に記載の本発明は、請求項４に記
載の発明に、プリチャージ手段、第３の電位制御手段お
よび第４の電位制御手段をさらに備える。

【００６１】プリチャージ手段は、ビット線対に電荷に
よる電位差が発生される前にビット線対を所定のプリチ
ャージ電位にプリチャージする。

【００６２】第３の電位制御手段は、第１の差動増幅手
段のＭＯＳトランジスタの基板電位を、第１の差動増幅
手段による差動増幅が開始される前において、プリチャ
ージ電位と第１の電位との間の第３の電位に制御する。

【００６３】第４の電位制御手段は、第２の差動増幅手
段のＭＯＳトランジスタの基板電位を、第２の差動増幅
手段による差動増幅が開始される前において、プリチャ
ージ電位と第２の電位との間の第４の電位に制御する。

【００６４】請求項６に記載の本発明は、請求項４に記
載の本発明に、プリチャージ手段、第５の電位制御手段
および第６の電位制御手段をさらに備える。

【００６５】プリチャージ手段は、ビット線対の間に接
続された、第１の差動増幅手段のＭＯＳトランジスタと
同じ導電型のＭＯＳトランジスタを含み、そのＭＯＳト
ランジスタの動作により、ビット線対の電荷による電位
差が発生される前にビット線対を所定のプリチャージ電
位にプリチャージする。

【００６６】第５の電位制御手段は、第１の差動増幅手
段およびプリチャージ手段のそれぞれのＭＯＳトランジ
スタの基板電位を、第１の差動増幅手段による差動増幅
が開始される前において、一旦プリチャージ電位に制御
した後にプリチャージ電位と第１の電位との間の第５の
電位に制御する。

【００６７】第６の電位制御手段は、第２の差動増幅手
段のＭＯＳトランジスタの基板電位を、第２の差動増幅
手段による差動増幅が開始される前において、一旦プリ
チャージ電位に制御した後にプリチャージ電位と第２の
電位との間の第６の電位に制御する。

【００６８】

【作用】請求項１に記載の本発明によれば、差動増幅手
段は、差動増幅を行なうにあたってＭＯＳトランジスタ
のゲート・ソース間電圧を大きくしてそのＭＯＳトラン
ジスタを動作させるために、ＭＯＳトランジスタのソー
スの電位を、予め定められた電位に最終的に減少させ
る。そのソースの電位は、電位制御手段により、差動増
幅開始時に、予め定められた電位よりも低い電位に所定
期間制御される。

【００６９】したがって、差動増幅開始時において、Ｍ
ＯＳトランジスタのゲート・ソース間電圧は、最終的に
得られるゲート・ソース間電圧よりも大きくされる。こ
のため、ＭＯＳトランジスタに基板電位効果が作用して
そのしきい値電圧が大きくなった場合でも、ＭＯＳトラ
ンジスタは、差動増幅開始時に確実に動作させられ、高
速で差動増幅を行なう。

【００７０】請求項２に記載の本発明によれば、差動増
幅手段は、差動増幅を行なうにあたってＭＯＳトランジ
スタのゲート・ソース間電圧を大きくしてそのＭＯＳト
ランジスタを動作させるために、ＭＯＳトランジスタの
ソースの電位を、予め定められた電位に最終的に増加さ
せる。そのソースの電位は、電位制御手段により、差動
増幅開始時に、予め定められた電位よりも高い電位に所
定期間制御される。

【００７１】したがって、差動増幅開始時において、Ｍ
ＯＳトランジスタのゲート・ソース間電圧は、最終的に
得られるゲート・ソース間電圧よりも大きくされる。こ
のため、ＭＯＳトランジスタに基板電位効果が作用して
そのしきい値電圧が大きくなった場合でも、ＭＯＳトラ
ンジスタは、差動増幅開始時に、確実に動作させられ、
高速で差動増幅を行なう。

【００７２】請求項３に記載の本発明によれば、差動増
幅手段のＭＯＳトランジスタのソースの電位は、プリチ
ャージ手段によりプリチャージが行なわれる際にプリチ
ャージ電位とされる。電位制御手段は、プリチャージ手
段のＭＯＳトランジスタの基板電位を、差動増幅手段の
ＭＯＳトランジスタのソースの電位の変化に従うように
変化させる。プリチャージ手段のＭＯＳトランジスタ
は、プリチャージを行なう際に動作させられるが、その
ＭＯＳトランジスタの基板電位は、電位制御手段により
差動増幅手段のＭＯＳトランジスタのソースの電位に従
って変化させられるので、プリチャージが行なわれる際
に、たとえば、プリチャージ電位に制御される。

【００７３】このため、プリチャージが行なわれる際の
プリチャージ手段においては、ＭＯＳトランジスタのソ
ース電位と基板電位との差が小さくなるので、プリチャ
ージ手段のＭＯＳトランジスタには基板電位効果が作用
しにくくなる。その結果、電源電位が低電位化されてプ
リチャージ手段のＭＯＳトランジスタのしきい値電圧が
低くなった場合においても、プリチャージ手段のＭＯＳ
トランジスタは、確実に動作し、高速でプリチャージを
行なう。

【００７４】請求項４記載の本発明によれば、電位差が
発生されたビット線対のうち、電位が低い方のビット線
の電位を第１の差動増幅手段が第１の電位にまで減少さ
せ、一方、電位が低い方のビット線の電位を第２の差動
増幅手段が第２の電位にまで増加させる。これらの動作
は、第１の差動増幅手段のＭＯＳトランジスタのソース
の電位が第１の電位に減少させられ、第２の差動増幅手
段のＭＯＳトランジスタのソースの電位が第２の電位に
増加させられることにより行なわれる。

【００７５】ビット線対のそれぞれの電位が第１の電位
と第２の電位とにされた状態は、第１の差動増幅手段お
よび第２の差動増幅手段による差動増幅が完了した状態
である。このような状態になった後、第１の電位制御手
段により第２の差動増幅手段のＭＯＳトランジスタの基
板電位が第１の電位よりも低い電位、すなわち、そのソ
ースの電位よりも低い電位にされるので、そのＭＯＳト
ランジスタに基板効果が作用してそのＭＯＳトランジス
タのしきい値電圧が大きくなる。また同様に、第２の電
位制御手段により第２の差動増幅手段のＭＯＳトランジ
スタの基板電位が第２の電位よりも高い電位、すなわ
ち、そのソースの電位よりも高い電位に制御されるの
で、そのＭＯＳトランジスタに基板効果が作用してその
ＭＯＳトランジスタのしきい値電圧が大きくなる。

【００７６】このように、差動増幅が完了した状態にお
いて、それぞれの差動増幅手段のＭＯＳトランジスタの
しきい値電圧が差動増幅中のしきい値電圧よりも大きく
されると、電源電位が低電位化されてそれぞれのＭＯＳ
トランジスタのしきい値電圧が小さくなった場合でも、
それぞれのＭＯＳトランジスタにおいては、リーク電流
が抑制されるので、差動増幅完了後のビット線対のそれ
ぞれの電位の変動を抑制することができる。

【００７７】請求項５に記載の本発明によれば、請求項
４に記載の発明の作用に加えて次のように作用する。

【００７８】ビット線対に電位差が発生される前におい
て、そのビット線対は、プリチャージ手段によってプリ
チャージ電位にプリチャージされる。

【００７９】その場合、第１の差動増幅手段において
は、差動増幅が行なわれる前に、第３の電位制御手段に
よってＭＯＳトランジスタの基板電位がプリチャージ電
位よりも低い第３の電位に制御される。このように、基
板電位がプリチャージ電位よりも低い電位に予め制御さ
れるため、ビット線対に電位差が発生された場合、電位
が低いほうのビット線に接続されたＭＯＳトランジスタ
のドレインと基板との間において順方向のバイアスが生
じることが防がれ得る。

【００８０】その場合、第２の差動増幅手段において
は、差動増幅が行なわれる前に、第４の電位制御手段に
よってＭＯＳトランジスタの基板電位がプリチャージ電
位よりも高い第４の電位に制御される。このように、基
板電位がプリチャージ電位よりも高い電位に予め制御さ
れるため、ビット線対に電位差が発生された場合、電位
が高いほうのビット線に接続されたＭＯＳトランジスタ
のドレインと基板との間において順方向のバイアスが生
じることが防がれ得る。

【００８１】このように、ビット線に接続されたＭＯＳ
トランジスタのドレインと基板との間に電流が流れない
ようにすることが可能である。その結果、ビット線対の
電位の変動が防がれる。

【００８２】請求項６に記載の本発明によれば、請求項
４の作用に加えて次のように作用する。

【００８３】ビット線対に電位差が発生される前におい
て、そのビット線対はプリチャージ手段によってプリチ
ャージ電位にプリチャージされる。

【００８４】その場合、第１の差動増幅手段およびプリ
チャージ手段のそれぞれにおいては、差動増幅が開始さ
れる前に、第５の電位制御手段によって、ＭＯＳトラン
ジスタの基板電位が一旦プリチャージ電位に制御された
後に、プリチャージ電位よりも低い第５の電位に制御さ
れる。

【００８５】また、その場合、第２の差動増幅手段にお
いて、差動増幅が開始される前に、第５の電位制御手段
によってＭＯＳトランジスタの基板電位が一旦プリチャ
ージ電位に制御された後にプリチャージ電位よりも高い
第６の電位に制御される。

【００８６】このように、第１の差動増幅手段およびプ
リチャージ手段のそれぞれのＭＯＳトランジスタの基板
電位がプリチャージ電位よりも低い第５の電位に予め制
御されるため、ビット線対に電位差が発生された場合、
第１の差動増幅手段およびプリチャージ手段のそれぞれ
においては、電位が低いほうのビット線に接続されたＭ
ＯＳトランジスタのドレインまたはソースと基板との間
において順方向のバイアスが生じることが防がれ得る。

【００８７】同様に、第２の差動増幅手段のＭＯＳトラ
ンジスタの基板電位がプリチャージ電位よりも高い第６
の電位に予め制御されるため、第２の差動増幅手段にお
いては、ビット線対に電位さが発生された場合、電位が
高いほうのビット線に接続されたＭＯＳトランジスタの
ドレインまたはソースと基板との間において順方向のバ
イアスが生じることが防がれ得る。

【００８８】したがって、ビット線に接続されたドレイ
ンまたはソースと基板との間に電流が流れないようにす
ることが可能である。その結果、ビット線対の電位差の
変動が防がれる。

【００８９】さらに、プリチャージ手段において、基板
電位が、第５の電位になる前に一旦プリチャージ電位に
制御されるため、その場合には、ＭＯＳトランジスタに
対する基板電位効果の作用が抑制されるので、プリチャ
ージが高速で行なわれる。

【００９０】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。

【００９１】第１実施例 図１は、第１実施例による半導体記憶装置の構成を示す
回路図である。

【００９２】図１の半導体記憶装置の基本的な構成は図
１５の半導体記憶装置と同様であるため、図１において
図１５と一致する部分には同符号を付し、その説明を省
略する。

【００９３】図１の半導体記憶装置においては、電位制
御回路Ｃ１が設けられる。電位制御回路Ｃ１は、電位ノ
ード４１およびＮＭＯＳトランジスタ１７を含む。接地
電位ＧＮＤよりも低い電位Ｖ１をうける電位ノード４１
と、引抜き線ノードＺとの間にＮＭＯＳトランジスタ１
７が接続される。そのＮＭＯＳトランジスタ１７のゲー
トには、制御信号ＳＯＶ１が与えられる。このＮＭＯＳ
トランジスタ１７は，ＮＭＯＳトランジスタ４，５のソ
ース電位を、接地電位ＧＮＤよりも低く変化させるため
のものである。

【００９４】図１の半導体記憶装置において、このＮＭ
ＯＳトランジスタ１７が設けられた部分以外の部分の構
成は、図１５の半導体記憶装置と同様である。なお、制
御信号ＳＯＶ１およびセンス動作活性化信号ＳＯＮの振
幅は、不必要なリーク電流を防止するため、電源電位Ｖ
ＣＣと電位Ｖ１との間での振幅にしてある。

【００９５】次に、図１の半導体記憶装置の動作につい
て説明する。図２は、第１実施例による半導体記憶装置
におけるデータの読出動作時の回路内の各部の信号波形
図である。

【００９６】まず、時刻ａにおいてワード線ＷＬが活性
化される。その結果、メモリセル１からビット線ＢＬへ
の電荷の伝達が生じ、これにより時刻ｂにおいてビット
線対ＢＬ，／ＢＬ間に電位差が生じる。

【００９７】続いて、時刻ｃにおいて制御信号ＳＯＶ１
が活性化されてハイレベルになり、これによりＮＭＯＳ
トランジスタ１７が活性化される。ＮＭＯＳトランジス
タ１７が活性化されることにより引抜き線ノードＺと電
位ノード３１との間が短絡されて、引抜き線ノードＺの
電位ＶＺが第１の電位Ｖ１に向かって減少させられる。
これによりＮＭＯＳトランジスタ４，５は、それぞれゲ
ート・ソース間電圧が大きくなり活性化される。

【００９８】これらのＮＭＯＳトランジスタ４，５のそ
れぞれが活性化された場合、ビット線ＢＬの電位ＶＢＬ
がビット線／ＢＬの電位Ｖ／ＢＬのよりも高いため、Ｎ
ＭＯＳトランジスタ５のオン抵抗は、ＮＭＯＳトランジ
スタ４のオン抵抗よりも小さくなり、ビット線／ＢＬの
電位Ｖ／ＢＬが減少させられる。この際のＮＭＯＳトラ
ンジスタ４，５のゲート・ソース間電圧は非常に大きい
ため、ビット線／ＢＬの電位Ｖ／ＰＬは高速で減少させ
られる。

【００９９】その後、時刻ｄにおいて、センス動作活性
化信号ＳＯＰが活性化されてローレベルになり、これに
よって、ＰＭＯＳトランジスタ６，７がそれぞれ活性化
される。引抜き線ノードＺの電位ＶＺは、第１の電位Ｖ
１になった後、一定期間保持される。ＰＭＯＳトランジ
スタ６，７が活性化された場合、ビット線／ＢＬの電位
Ｖ／ＢＬがビット線ＢＬの電位ＶＢＬよりも低いため、
ＰＭＯＳトランジスタ６のオン抵抗は、ＰＭＯＳトラン
ジスタ７のオン抵抗よりも小さくなり、ビット線ＢＬの
電位ＶＢＬが増加させられる。

【０１００】その後、ビット線対ＢＬ，／ＢＬ間の電位
差が十分に大きくなれば、あえて、引抜き線ノードＺの
電位を電位Ｖ１にして差動増幅動作の高速化を図る必要
がないので、制御信号ＳＯＶ１が不活性化される。そし
て、時刻ｅにおいてセンス動作活性化信号ＳＯＮが活性
化されてハイレベルになり、これによってＮＭＯＳトラ
ンジスタ１２が活性化される。ＮＭＯＳトランジスタ１
２が活性化されると、引抜き線ノードＺと接地ノード１
１との間が短絡されて、引抜き線ノードＺの電位ＶＺが
接地電位ＧＮＤに制御される。

【０１０１】このような動作を行なう第１実施例による
半導体記憶装置においては、第１のセンスアンプの差動
増幅動作開始後の当初の所定期間だけ引抜き線ノードＺ
の電位ＶＺが接地電位ＧＮＤよりも低い電位Ｖ１に制御
されるため、差動増幅動作開始後の当初においてＮＭＯ
Ｓトランジスタ４，５のそれぞれのゲート・ソース間電
圧が大きくなり、ＮＭＯＳトランジスタ４，５のそれぞ
れの動作マージンが大きくなる。

【０１０２】その結果、電源電位が低電位化されてプリ
チャージ電位が低くなった場合およびＮＭＯＳトランジ
スタ４，５が基板効果を受けてしきい値電圧が大きくな
った場合でも、ＮＭＯＳトランジスタ４，５のそれぞれ
は、元の動作マージンが極めて大きいため、確実に動作
し、高速で差動増幅を行なうことが可能である。

【０１０３】以上のような半導体記憶装置は半導体基板
１００上に形成される。図３は、前述のような半導体記
憶装置が形成された半導体基板１００の全体構成を示す
模式的平面図である。

【０１０４】半導体記憶装置が形成された半導体基板１
００のアレイ部分のウェルは、メモリ領域１０１，１０
１，…と、第１センスアンプ・イコライザ領域１０２，
１０２，…と、第２センスアンプ領域１０３，１０３，
…とにより構成される。

【０１０５】メモリセル領域１０１は、メモリセル１が
形成され、周辺の回路領域１０４などの各領域とは分離
独立したＰ型のウェル領域である。第１センスアンプ・
イコライザ領域１０２は、第１センスアンプＳＡ１およ
びイコライザＥＱが形成され、メモリセル領域１０１と
同様に他の領域と分離独立したＰ型のウェル領域であ
る。第２センスアンプ領域１０３は、第２のセンスアン
プＳＡ２が形成され、メモリセル領域１０１および第１
センスアンプ・イコライザ領域１０２と同様に他の領域
とは分離独立したＮ型のウェル領域である。

【０１０６】このような構成により、メモリセル領域１
０１、第１センスアンプ・イコライザ領域１０２および
第２センスアンプ領域１０３のそれぞれの領域のウェル
は、それぞれの領域に隣接する他の領域のウェルと分離
独立されるため、各領域のウェル電位の変動が他の領域
のウェルに設けられたＭＯＳトランジスタの動作に影響
を及ぼさないようになっている。

【０１０７】図４は、たとえば、ＮＭＯＳトランジスタ
４，５などのＮＭＯＳトランジスタにで構成される第１
のセンスアンプの部分のレイアウトの一例を示す模式的
平面図である。ゲート電極５０，５１，５２，５３は、
それぞれ第１の配線層で構成され、これらは、ビット線
対ＢＬ，／ＢＬに接続される。特に、ゲート電極５１
は、ビット線／ＢＬにコンタクト８６を介して接続さ
れ、ゲート電極５２は、ビット線ＢＬにコンタクト８５
を介して継続される。

【０１０８】ビット線対ＢＬ，／ＢＬは、第２の配線層
で構成される。ビット線ＢＬは、コンタクト６９，７０
を介してＮＭＯＳトランジスタのドレインとなるＮ型高
濃度層７５に接続される。ビット線／ＢＬは、コンタク
ト７１，７２を介してＮＭＯＳトランジスタのドレイン
となるＮ型高濃度層８８に接続される。

【０１０９】ＮＭＯＳトランジスタのソースとなるＮ型
高濃度層７６，７８は，コンタクト５９，６０，６２，
６３を介して第３の配線層８７に接続される。また、Ｐ
型ウェルに電位の供給を行なうためのＰ型高濃度層７７
もコンタクト６１を介して第３の配線層８７に接続され
る。このようなＮＭＯＳトランジスタを構成する部分
は、Ｎ型層８４で囲まれる。

【０１１０】なお、このようなレイアウトにおいて、Ｎ
型高濃度層７６，７８とＰ型高濃度層７７とは接するよ
うな構成となっているが、これに限らず、これらは離れ
て配置してもよい。また、この例は、ＮＭＯＳトランジ
スタの構成について規定するものではない。さらに、こ
のようなレイアウトは、一例を示すものであり、そのレ
イアウトは、図４に示される構成と電気的に同様の構成
であれば、その他の配置形式を用いてもよい。

【０１１１】図５（Ａ），（Ｂ），（Ｃ），（Ｄ）は、
図４の各部の断面図である。図５（Ａ）は、図４のＡ−
Ａ線による断面図、図５（Ｂ）は、図４のＢ−Ｂ線によ
る断面図、図５（Ｃ）は、図４のＣ−Ｃ線による断面
図、図５（Ｄ）は、図４のＤ−Ｄ線による断面図であ
る。

【０１１２】図５（Ｃ）に示されるように、Ｐ型基板３
１には、Ｎ型層８４が形成され、Ｎ型層８４内にＰ型ウ
ェル３２が形成される。このため、Ｐ型ウェル３２とＰ
型基板３１との間が、Ｎ型層８４により電気的に分離さ
れる。

【０１１３】Ｐ型ウェル３２の主表面には、図５
（Ａ），（Ｂ）に示されるように、Ｎ型高濃度層３３，
３３，…およびＰ型高濃度層３４，３４，…が適宜の間
隔で形成される。Ｐ型ウェル３２、Ｎ型高濃度層３３お
よびＰ型高濃度層３４の上には、層間絶縁膜を介して引
抜き線ノードＺが形成される。この引抜き線ノードＺ
は、Ｎ型高濃度層３３およびＰ型高濃度層３４に接続さ
れる。

【０１１４】引抜き線ノードＺと、Ｐ型ウェル３２、Ｎ
型高濃度層３３およびＰ型高濃度層３４との間には、図
５（Ａ），（Ｂ），（Ｄ）に示されるように、ビット線
対ＢＬ，／ＢＬおよびゲート電極５０，５１，５２，５
３が形成される。ビット線対ＢＬ，／ＢＬは、Ｎ型高濃
度層３４に接続される。

【０１１５】また、ゲート電極５２に電位が印加された
場合には、図５（Ｄ）に示されるように、Ｐ型ウェル３
２の主表面にチャネル３５が形成される。

【０１１６】このような構成により、第１のセンスアン
プＳＡ１のＮＭＯＳトランジスタ４，５が存在する部分
のＰ型ウェル３２の領域は、その周辺に存在する他のウ
ェルと分離独立される。また、第２のセンスアンプＳＡ
２については、第１のセンスアンプＳＡ１と極性が異な
るだけで、このような第１のセンスアンプＳＡ１と同様
に、ＮＭＯＳトランジスタ６，７が位置する部分のウェ
ルの領域は、その周辺に存在する他のウェルと分離独立
される。

【０１１７】第２実施例 次に、第２実施例について説明する。図６は、第２実施
例による半導体記憶装置の構成を示す回路図である。図
６の半導体記憶装置の基本的な構成は図１５の半導体記
憶装置と同様であるため、図６において図１５と一致す
る部分には同符号を付し、その説明を省略する。

【０１１８】図６の半導体記憶装置においては、電位制
御回路Ｃ２が設けられる。電位制御回路Ｃ２は電位ノー
ド４２およびＰＭＯＳトランジスタ１８を含む。電源電
位ＶＣＣよりも高い電位Ｖ２を受ける電位ノード４２
と、供給線ノードＹとの間にＰＭＯＳトランジスタ１８
が接続される。そのＰＭＯＳトランジスタ１８のゲート
には、制御信号ＳＯＶ２が与えられる。このＰＭＯＳト
ランジスタ１８は、ＰＭＯＳトランジスタ６，７のソー
ス電位を、電源電位ＶＣＣよりも高い電位に変化させる
ためのものである。図６の半導体記憶装置ＰＭＯＳトラ
ンジスタ１８が設けられた部分以外の部分の構成は、図
１５の半導体記憶装置と同様である。

【０１１９】この図６の半導体記憶装置は、第１実施例
により半導体記憶装置において行なわれる第１のセンス
アンプＳＡ１の増幅動作の高速化の原理を第２のセンス
アンプＳＡ２に適用したものである。

【０１２０】次に、図６の半導体記憶装置の動作につい
て説明する。第２のセンスアンプＳＡ２は、第１のセン
スアンプＳＡ１の動作開始後にその動作が開始させられ
る。その動作開始の際には、まず、制御信号ＳＯＶ２が
活性化されてローレベルとなり、ＰＭＯＳトランジスタ
１８が活性化される。ＰＭＯＳトランジスタ１８が活性
化されることにより供給線ノードＹと電位ノード４２と
の間が短絡されて、供給線ノードＹの電位が第２の電位
Ｖ２に向かって増加させられる。これによりＰＭＯＳト
ランジスタ６，７は、それぞれゲート・ソース間電圧が
大きくなり活性化される。

【０１２１】これらのＰＭＯＳトランジスタ６，７が活
性化された場合、ビット線ＢＬの電位がビット線／ＢＬ
の電位よりも高いため、ＰＭＯＳトランジスタ６のオン
抵抗が、ＰＭＯＳトランジスタ７のオン抵抗よりも小さ
いので、ビット線ＢＬの電位が増加させられる。この際
のＰＭＯＳトランジスタ６，７のゲート・ソース間電圧
は非常に大きいため、ビット線ＢＬの電位は高速で増加
させられる。

【０１２２】その後、一定期間が経過すると、制御信号
ＳＯＶ２が不活性化されてＰＭＯＳトランジスタ１８が
不活性状態にされる。それに続いて、センス動作活性化
信号ＳＯＰが活性化されてローレベルになり、ＰＭＯＳ
トランジスタ１４が活性化される。ＰＭＯＳトランジス
タ１４が活性化されると、供給線ノードＹと電源ノード
１３との間が短絡されて供給線ノードＹの電位は電源電
位ＶＣＣに制御される。

【０１２３】このような動作を行なう第２実施例による
半導体記憶装置においては、第２のセンスアンプＳＡ２
の増幅動作開始後の当初の所定期間供給線ノードＹの電
位が電源電位ＶＣＣよりも高い電位Ｖ２に制御されるた
め、増幅動作開始時においてＰＭＯＳトランジスタ６，
７のそれぞれのゲート・ソース間電圧が大きくなり、Ｐ
ＭＯＳトランジスタ６，７のそれぞれの動作マージンが
大きくなる。

【０１２４】その結果、電源電位が低電位化されてプリ
チャージ電位が低くなった場合および基板効果を受けて
ＰＭＯＳトランジスタ６，７のそれぞれのしきい値電圧
が大きくなった場合でも、ＰＭＯＳトランジスタ６，７
は、元の動作マージンが大きいため、確実に動作し、高
速で差動増幅を行なうことが可能である。

【０１２５】第３実施例 次に、第３実施例について説明する。図７は、第３実施
例による半導体記憶装置の構成を示す回路図である。図
７の半導体記憶装置の基本的な構成は図１５の半導体記
憶装置と同様であるため、図７において図１５と一致す
る部分には同符号を付し、その説明を省略する。

【０１２６】図７の半導体記憶装置においては、イコラ
イザＥＱを構成するＮＭＯＳトランジスタ８，９，１０
とＮＭＯＳトランジスタ１５，１６とのそれぞれが設け
られたウェルと、第１のセンスアンプＳＡ１の引抜き線
ノードＺとの間が短絡される。ＮＭＯＳトランジスタ１
５，１６および電位ノードＶｐｒにより電位制御回路Ｃ
３が構成される。それ以外の部分の構成は図１５の半導
体記憶装置と同様である。

【０１２７】次に、図７の半導体記憶装置の動作につい
て説明する。図８は、第３実施例による半導体記憶装置
におけるプリチャージ動作のときの回路内の各部の信号
波形図である。

【０１２８】まず、時刻ａにおいてワード線ＷＬが活性
化されてローレベルになる。続いて、時刻ｂにおいて、
センス動作活性化信号ＳＯＮ，ＳＯＰがともに不活性化
されてセンス動作活性化信号ＳＯＮがローレベルにな
り、センス動作活性化信号ＳＯＰがハイレベルになる。
その結果、時刻ｂにおいて第１のセンスアンプＳＡ１お
よび第２のセンスアンプＳＡ２による増幅動作が中止さ
れる。

【０１２９】その後、プリチャージ動作が開始される。
プリチャージ動作は、時刻ｃにおいて、プリチャージ活
性化信号ＢＬＥＱが活性化されることにより開始され
る。

【０１３０】プリチャージ活性化信号ＢＬＥＱが活性化
されてハイレベルになると、ＮＭＯＳトランジスタ８，
９，１０，１５，１６がそれぞれ活性化される。ＮＭＯ
Ｓトランジスタ１５，１６がそれぞれ活性化されること
により、引抜き線ノードＺおよび供給線ノードＹは、電
位ノードＶｐｒからの給電により１／２ＶＣＣにプリチ
ャージされる。また、ＮＭＯＳトランジスタ８，９，１
０が活性化されると、ＮＭＯＳトランジスタ８によりビ
ット線対ＢＬ，／ＢＬ間が短絡され、ＮＭＯＳトランジ
スタ９によりビット線ＢＬと電位ノードＶｐｒとの間が
短絡され、ＮＭＯＳトランジスタ１０によりビット線／
ＢＬと電位ノードＶｐｒとの間が短絡される。

【０１３１】このような状態では、ビット線ＢＬの電位
ＶＢＬが電位ノードＶｐｒの電位（１／２ＶＣＣ）より
も高いため、ビット線ＢＬの電位は１／２ＶＣＣに向け
て減少させられる。一方、ビット線／ＢＬの電位Ｖ／Ｂ
Ｌが電位ノードＶｐｒの電位よりも低いため、ビット線
／ＢＬの電位は、１／２ＶＣＣに向けて増加させられ
る。

【０１３２】このように、プリチャージ動作が行なわれ
る場合、プリチャージ用のＮＭＯＳトランジスタ８，
９，１０，１５，１６のそれぞれのソースの電位は、プ
リチャージが進むに従って増加する。その場合、引抜き
線ノードＺの電位ＶＺが１／２ＶＣＣに向かって増加す
るが、ＮＭＯＳトランジスタ８，９，１０，１５，１６
のそれぞれのウェルは、引抜き線ノードＺからの給電に
よりその引抜き線ノードＺの電位ＶＺの増加に従って増
加する。

【０１３３】このため、それぞれのＮＭＯＳトランジス
タ８，９，１０，１５，１６におけるソース電位と基板
電位との電位差は、プリチャージが進んでも一定の小さ
い電位差に保持されるので、プリチャージ動作中におい
て、ＮＭＯＳトランジスタ８，９，１０，１５，１６の
それぞれに作用する基板電位効果が小さく保持される。

【０１３４】その結果、電源電位が低電位化された場合
でも、ＮＭＯＳトランジスタ８，９，１０，１５，１６
のそれぞれには基板電位効果が大きく作用しないため、
これらのＮＭＯＳトランジスタは、確実に動作し、高速
でプリチャージを行なうことが可能である。

【０１３５】なお、この第３実施例においては、プリチ
ャージ用のすべてのＮＭＯＳトランジスタのウェルと引
抜き線ノードＺとを短絡させたが、これに限らず、その
ような短絡は一部のＮＭＯＳトランジスタに限定しても
よい。また、プリチャージ用のＮＭＯＳトランジスタが
位置するウェルの電位は、引抜き線ノードＺの電位と同
電位にする必要はなく、それらのトランジスタのウェル
の電位は、それらのトランジスタが基板効果を受けない
ような状態の電位であればよい。

【０１３６】さらに、この第３実施例においては、図３
に示されるように、半導体基板上においてプリチャージ
用のＮＭＯＳトランジスタが、センスアンプを構成する
トランジスタと同じ領域に設けられるが、これに限ら
ず、プリチャージ用のＮＭＯＳトランジスタは、センス
アンプとは別の領域に設け電気的に分離してもよい。

【０１３７】さらにまた、プリチャージ用のＭＯＳトラ
ンジスタが位置するウェルの電位は、これらのＮＮＯＳ
トランジスタが基板効果を大きく受けないような電位で
あれば、たとえば、センスアンプを構成するＭＯＳトラ
ンジスタが位置する部分のウェルの電位と同一でもよ
く、また、その他の電位制御手段によってその電位を制
御してよもい。

【０１３８】第４実施例 次に、第４実施例について説明する。図９は、第４実施
例による半導体記憶装置の構成を示す回路図である。図
９の半導体記憶装置においてたとえば、第１のセンスア
ンプＳＡ１、第２のセンスアンプＳＡ２およびイコライ
ザＥＱなどの基本的な部分の構成は図１１の半導体記憶
装置と同様であるため、図９において図１５と位置する
部分には同符号を付し、その説明を省略する。

【０１３９】図９の半導体記憶装置においては、第１の
センスアンプＳＡ１およびイコライザＥＱが設けられた
部分のウェル領域２０の電位を制御する第１の電位制御
回路Ｃ４と、第２のセンスアンプＳＡ２が設けられた部
分のウェル領域３０の電位を制御する第２の電位制御回
路Ｃ５とが従来の構成に加えて設けられる。

【０１４０】まず、第１の電位制御回路Ｃ４について説
明する。第１の電位制御回路Ｃ４は、ＮＭＯＳトランジ
スタ１２，２１、ＰＭＯＳトランジスタ２２、ＮＡＮＤ
回路２３および遅延回路２４を含む。ＮＭＯＳトランジ
スタ４，５の引抜き線ノードＺと、接地電位ＧＮＤを受
ける接地ノード１１との間にＮＭＯＳトランジスタ１２
が接続される。電位ノード２５は、接地電位ＧＮＤより
も低い第１の電位ＶＢＢを受ける。引抜き線ノードＺと
電位ノード２５との間にＮＭＯＳトランジスタ２１およ
びＰＭＯＳトランジスタ２２が直列に接続される。

【０１４１】入力ノード２６は、センス動作活性化信号
ＳＯを受ける。入力ノード２６と、ＮＭＯＳトランジス
タ２１およびＰＭＯＳトランジスタ２２のそれぞれのゲ
ートとの間にＮＡＮＤ回路２３が接続される。ＮＡＮＤ
回路２３の一方の入力端子には、入力ノード２６からセ
ンス動作活性化信号ＳＯが直接与えられる。一方、ＮＡ
ＮＤ回路２３の他方の入力端子には、入力ノード２６か
ら遅延回路２４を介してセンス動作活性化信号ＳＯが与
えられる。ＮＡＮＤ回路２３の出力端子は、ＮＭＯＳト
ランジスタ２１およびＰＭＯＳトランジスタ２２のそれ
ぞれのゲートと接続される。また、センス動作活性化信
号ＳＯは、入力ノード２６からＮＭＯＳトランジスタ１
２のゲートに与えられる。

【０１４２】次に、第２の電位制御回路Ｃ５の構成につ
いて説明する。第２の電位制御回路Ｃ５は、ＮＭＯＳト
ランジスタ３１、ＰＭＯＳトランジスタ１３，３２、Ｎ
ＯＲ回路３３および遅延回路３４を含む。ＰＭＯＳトラ
ンジスタ６，７の引抜き線ノードＹと、電源電位ＶＣＣ
を受ける電源ノード１３との間にＰＭＯＳトランジスタ
１３が接続される。電位ノード３５は、電源電位ＶＣＣ
よりも高い第２の電位ＶＰＰを受ける。供給線ノードＹ
と電位ノード３５との間にＰＭＯＳトランジスタ３２お
よびＮＭＯＳトランジスタ３１が直列に接続される。

【０１４３】入力ノード３６は、センス動作活性化信号
／ＳＯを受ける。入力ノード３６と、ＰＭＯＳトランジ
スタ３２およびＭＮＯＳトランジスタ３１のそれぞれの
ゲートとの間にＮＯＲ回路３３が接続される。ＮＯＲ回
路３３の一方の入力端子には入力ノード３６からセンス
動作活性化信号／ＳＯが直接与えられる。一方、ＮＯＲ
回路３３の他方の入力端子には、入力ノード３６から遅
延回路３４を介してセンス動作活性化信号／ＳＯが与え
られる。ＮＯＲ回路３３の出力端子は、ＰＭＯＳトラン
ジスタ３２およびＮＭＯＳトランジスタ３１のそれぞれ
のゲートと接続される。また、センス動作活性化信号／
ＳＯは、入力ノード３６からＰＭＯＳトランジスタ１４
のゲートに与えられる。

【０１４４】また、ＮＭＯＳトランジスタ２１およびＰ
ＭＯＳトランジスタ２２の間のノードは、第１のセンス
アンプＳＡ１およびイコライザＥＱが設けられたウェル
領域２０のウェルと短絡される。ＰＭＯＳトランジスタ
３２およびＮＭＯＳトランジスタ３１の間のノードは、
第２のセンスアンプＳＡ２が設けられたウェル領域３０
のウェルと短絡される。

【０１４５】図９の半導体記憶装置において以上のよう
な部分以外の部分の構成は、図１５の半導体記憶装置の
構成と同様である。

【０１４６】次に、図９の半導体記憶装置の動作につい
て説明する。図１０は、第４実施例による半導体記憶装
置におけるデータの読出動作時の回路内の各部の信号波
形図である。

【０１４７】第１のセンスアンプＳＡ１および第２のセ
ンスアンプＳＡ２による増幅動作開始前の期間Ａにおい
ては、ビット線対ＢＬ，／ＢＬの電位ＶＢＬ，Ｖ／Ｂ
Ｌ、引抜き線ノードＺの電位ＶＺ、供給線ノードＹの電
位ＶＹ、ウェル領域２０のウェル電位ＶＷｐおよびウェ
ル領域３０のウェル電位ＶＷｎは、それぞれ１／２ＶＣ
Ｃにプリチャージされている。

【０１４８】このような期間Ａに続く、期間Ｂにおいて
は、第１のセンスアンプＳＡ１による増幅動作と第２の
センスアンプＳＡ２による増幅動作とが同時に開始され
る。その増幅動作は、次のように行なわれる。第１の電
位制御回路Ｃ４では、センス動作活性化信号ＳＯが活性
化されてハイレベルになる。これにより、ＮＭＯＳトラ
ンジスタ１２が活性化される。それとともにＮＡＮＤ回
路２３では、信号ノード２６からの信号がハイレベルに
なり、遅延回路２４からの信号がローレベルになるの
で、その出力信号がハイレベルとなり、これによってＮ
ＭＯＳトランジスタ２１が活性化される。

【０１４９】その結果、引抜き線ノードＺと接地ノード
１３との間およびウェル領域２０のウェルと接地ノード
１１との間がそれぞれ短絡され、引抜き線ノードＺの電
位ＶＺおよびウェル電位ＶＷｐがともに接地電位ＧＮＤ
に向かって減少させられる。

【０１５０】一方、第２の電位制御回路Ｃ５では、セン
ス動作活性化信号／ＳＯが活性化されてローレベルにな
る。これにより、ＰＭＯＳトランジスタ１４が活性化さ
れる。それとともにＮＯＲ回路３３では、信号ノード３
６からの信号がローレベルになり、遅延回路３４からの
信号がハイレベルになるので、その出力信号はローレベ
ルとなり、これによってＰＭＯＳトランジスタ３２が活
性化される。

【０１５１】その結果、供給線ノードＺと電源ノード１
３との間およびウェル領域３０のウェルと電源ノード１
３との間がそれぞれ短絡され、供給線ノードＹの電位Ｖ
Ｙおよびウェル電位ＶＷｎがともに電源電位ＶＣＣに向
かって増加させられる。

【０１５２】期間Ｂに続く期間Ｃにおいては、ビット線
ＢＬの電位ＶＢＬが電源電位ＶＣＣになり、ビット線／
ＢＬの電位Ｖ／ＢＬが接地電位ＧＮＤになる。

【０１５３】期間Ｃに続く期間Ｄにおいては、その期間
の当初に遅延回路２４および遅延回路３４における遅延
期間ＴＤが終了し、遅延回路２４からＮＡＮＤ回路２３
に与えられる信号がハイレベルになり、遅延回路３４か
らＮＯＲ回路３３に与えられる信号がローレベルにな
る。

【０１５４】このような状態になると、第１の電位制御
回路Ｃ４では、ＮＡＮＤ回路２３の出力がローレベルに
なり、これによってＮＭＯＳトランジスタ２１が不活性
化されるとともにＰＭＯＳトランジスタ２２が活性化さ
れる。その結果、ウェル領域２０のウェルと電位ノード
２５との間が短絡され、ウェル電位ＶＷｐが、第１の電
位ＶＢＢにＰＭＯＳトランジスタ２２のしきい値電圧Ｖ
ｔｈ（ｐ）を加えた電位［ＶＢＢ＋Ｖｔｈ（ｐ）］にま
で減少させられる。

【０１５５】一方、第２の電位制御回路Ｃ５では、ＮＯ
Ｒ回路３３の出力信号がハイレベルになり、これによっ
てＰＭＯＳトランジスタ３２が不活性化されるとともに
ＮＭＯＳトランジスタ３１が活性化される。その結果、
ウェル領域３０のウェルと電位ノード３５との間が短絡
され、ウェル電位ＶＷｎが、第２の電位ＶＰＰからＮＭ
ＯＳトランジスタ３１のしきい値電圧Ｖｔｈ（ｎ）が減
じられた電位［ＶＰＰ−Ｖｔｈ（ｎ）］にまで増加させ
られる。

【０１５６】このように、期間Ｄにおいては、ウェル電
位ＶＷｐが接地電位ＧＮＤよりも低い電位ＶＢＢに制御
され、一方、ウェル電位ＶＷｎが電源電位ＶＣＣよりも
高い電位ＶＰＰに制御される。このような電位の制御に
より、期間Ｄにおいては、第１のセンスアンプＳＡ１お
よびイコライザＥＱを構成する各ＮＭＯＳトランジスタ
に対して基板電位効果が作用するとともに、第２のセン
スアンプＳＡ２を構成する各ＰＭＯＳトランジスタに対
して基板電位効果が作用することになり、これらのすべ
てのＭＯＳトランジスタのしきい値が大きくなる。

【０１５７】その結果、期間Ｄにおける各ＭＯＳトラン
ジスタのリーク電流が小さくなり、第１のセンスアンプ
ＳＡ１および第２のセンスアンプＳＡ２により所定の電
位にまで増幅されたビット線対ＢＬ，／ＢＬのそれぞれ
の電位ＶＢＬ，Ｖ／ＢＬが安定する。

【０１５８】期間Ｄに続く期間Ｅにおいては、センス動
作活性化信号ＳＯ，／ＳＯがそれぞれ不活性化されると
ともにプリチャージ活性化信号ＢＬＥＱが活性化される
ことにより、第１のセンスアンプＳＡ１および第２のセ
ンスアンプＳＡ２による増幅動作が中止され、イコライ
ザＥＱによるプリチャージ動作が開始される。

【０１５９】以上に説明したように、第４実施例の半導
体記憶装置においては、第１のセンスアンプＳＡ１およ
び第２のセンスアンプＳＡ２による増幅によってビット
線対ＢＬ，／ＢＬの電位が所定の電位にされた後、第１
のセンスアンプＳＡ１およびイコライザＥＱと第２のセ
ンスアンプＳＡ２とのそれぞれのウェル電位が制御され
ることにより、第１のセンスアンプＳＡ１およびイコラ
イザＥＱと第２のセンスアンプＳＡ２とを構成するＭＯ
Ｓトランジスタに対して基板電位効果が作用させられ、
これらのＭＯＳトランジスタのリーク電流が抑制され
る。

【０１６０】その結果、電源電位が低電位化され、各Ｍ
ＯＳトランジスタのしきい値電圧が低くされた場合で
も、第４実施例による半導体記憶装置基板電位効果の作
用により各ＭＯＳトランジスタのリーク電流が抑制され
ることにより、増幅後のビット線対の電位を安定化する
ことが可能である。

【０１６１】このようにトランジスタが位置するウェル
の電位を時間の経過に伴い任意の電位に制御することが
できる。さらに、トランジスタが位置するウェルの電位
を前記時間の経過中において、任意の期間に任意の電位
または状態に固定することができる。

【０１６２】第５実施例 次に、第５実施例について説明する。図１１は、第５実
施例による半導体記憶装置の構成を示す回路図である。
図１１の半導体記憶装置が図９のものと異なるのは、ウ
ェル電位ＶＷｐおよびＶＷｎの制御系の構成である。

【０１６３】そのウェル電位の制御系は、１／２ＶＣＣ
発生回路４１、基準電位発生回路４２、電位制御回路Ｃ
６、電位制御回路Ｃ７およびイコライザ回路４７で構成
される。

【０１６４】１／２ＶＣＣ発生回路４１は、１／２ＶＣ
Ｃの電位を発生させる。基準電位発生回路４２において
は、電源ノード１３と接地ノード１１との間に抵抗４２
１、ＰＭＯＳトランジスタ４２２、ＮＭＯＳトランジス
タ４２３および抵抗４２４が直列に接続される。

【０１６５】ＰＭＯＳトランジスタ４２２およびＮＭＯ
Ｓトランジスタ４２３のそれぞれのゲートと、ＰＭＯＳ
トランジスタ４２２およびＮＭＯＳトランジスタ４２３
の間のノードとは、それぞれ１／２ＶＣＣ発生回路４１
から１／２ＶＣＣの電位を受ける。

【０１６６】基準電位発生回路４２においては、抵抗４
２１およびＰＭＯＳトランジスタ４２２の間のノード４
２５の電位と、ＮＭＯＳトランジスタ４２３および抵抗
４２４の間のノード４２６の電位とがそれぞれ基準電位
として出力される。

【０１６７】ノード４２５から出力される基準電位は、
１／２ＶＣＣよりもＰＭＯＳトランジスタ４２２による
上昇分だけ高い電位となる。ノード４２６から出力され
る基準電位は、ＮＭＯＳトランジスタ４２３による電位
下降分だけ１／２ＶＣＣよりも低い電位となる。

【０１６８】電位制御回路Ｃ６は、コンパレータ４３
１、インバータ４３２、遅延回路４３３、レベル変換回
路４４０およびＰＭＯＳトランジスタ１３，４３４，４
３５を含む。レベル変換回路４４０は、ＮＡＮＤ回路４
４１、ＮＯＲ回路４４２およびインバータ４４３を含
む。

【０１６９】供給線ノードＹと電位ノード３５との間に
ＰＭＯＳトランジスタ４３４および４３５が直列に接続
される。コンパレータ４３１は、供給線ノードＹの電位
を正側入力端子に受け、ノード４２５の電位を負側入力
端子に受ける。

【０１７０】コンパレータ４３１の出力信号は、そのま
まＮＡＮＤ回路４４１に入力されるとともにインバータ
４３２および遅延回路４３３を介してＮＡＮＤ回路４４
１に入力される。

【０１７１】ＮＡＮＤ回路４４１の出力信号は、ＰＭＯ
Ｓトランジスタ４３４のゲートに与えられる。ＮＯＲ回
路４４２には、遅延回路４３３の出力信号とセンス動作
活性化信号／ＳＯとが入力される。ＮＯＲ回路４４２の
出力信号は、インバータ４４３を介してＰＭＯＳトラン
ジスタ４３５のゲートに与えられる。

【０１７２】電位制御回路Ｃ７は、コンパレータ４５
１、インバータ４５２、遅延回路４５３、レベル変換回
路４６０およびＮＭＯＳトランジスタ１２，４５４，４
５５を含む。レベル変換回路４６０は、ＮＯＲ回路４６
１、ＮＡＮＤ回路４６２およびインバータ４６３を含
む。

【０１７３】引抜き線ノードＺと電位ノード２５との間
にＮＭＯＳトランジスタ４５４および４５５が直列に接
続される。コンパレータ４５１は、引抜き線ノードＺの
電位を正側入力端子に受け、ノード４２６の電位を負側
入力端子に受ける。コンパレータ４５１の出力信号は、
そのままＮＯＲ回路４６１に入力されるとともにインバ
ータ４５２および遅延回路４５３を介してＮＯＲ回路４
６１に入力される。

【０１７４】ＮＯＲ回路４６１の出力信号は、ＮＭＯＳ
トランジスタ４５４のゲートに与えられる。ＮＡＮＤ回
路４６２には、遅延回路４５３の出力信号とセンス動作
活性化信号ＳＯとが入力される。ＮＡＮＤ回路４６２の
出力信号は、インバータ４６３を介してＮＭＯＳトラン
ジスタ４５５のゲートに与えられる。

【０１７５】イコライズ回路４７は、ＮＭＯＳトランジ
スタ４７１，４７２，４７３，４７５および４７６と、
ＰＭＯＳトランジスタ４７４とを含む。

【０１７６】トランジスタ４７１は、引抜き線ノードＺ
と供給線ノードＹとの間に接続される。ウェル領域２０
のウェルとウェル領域３０のウェルとの間にトランジス
タ４７２，４７３および４７４が直列に接続される。

【０１７７】トランジスタ４７２および４７３の間のノ
ードと引抜き線ノードＺとの間にトランジスタ４７５が
接続される。トランジスタ４７３および４７４の間のノ
ードと供給線ノードＹとの間にトランジスタ４７６が接
続される。

【０１７８】トランジスタ４７１，４７３，４７５およ
び４７６のそれぞれのゲートは、プリチャージ活性化信
号ＢＬＥＱを受ける。また、トランジスタ４７２のゲー
トは、トランジスタ４７２および４７３の間のノードに
接続される。すなわち、トランジスタ４７２はダイオー
ド接続される。トランジスタ４７４のゲートは、トラン
ジスタ４７３および４７４の間のノードに接続される。
すなわち、トランジスタ４７４はダイオード接続され
る。

【０１７９】次に、図１１の半導体記憶装置の動作につ
いて説明する。図１２は、第５実施例による半導体記憶
装置におけるデータの読出し動作時の回路内の各部の信
号波形図である。図１２は、図１０に対応するものであ
る。

【０１８０】図１２の信号波形図が図１０のものと異な
るのは次の点である。プリチャージ活性化信号ＢＬＥＱ
がハイレベルになると、ＮＭＯＳトランジスタ４７１，
４７３，４７５および４７６がそれぞれオンする。これ
により、引抜き線ノードＺと供給線ノードＹとがイコラ
イズされ、引抜き線ノードＺおよび供給線ノードＹのそ
れぞれの電位が１／２ＶＣＣになる。それとともに、ウ
ェル領域２０のウェルとウェル領域３０のウェルとがイ
コライズされる。

【０１８１】この場合、トランジスタ４７５および４７
６がともにオンしているため、トランジスタ４７２およ
び４７３の間のノードと、トランジスタ４７３および４
７４の間のノードとがそれぞれ１／２ＶＣＣになる。

【０１８２】したがって、ウェル電位ＶＷｐは、１／２
ＶＣＣ−Ｖｔｈ（ｐ）となる。ただし、Ｖｔｈ（ｐ）は
トランジスタ４７２のしきい値電圧である。一方、ウェ
ル電位ＶＷｎは、１／２ＶＣＣ＋Ｖｔｈ（ｎ）となる。
ただし、Ｖｔｈ（ｎ）は、トランジスタ４７４のしきい
値電圧である。

【０１８３】このように、第５実施例による半導体記憶
装置では、プリチャージ状態でのウェル電位ＶＷｐおよ
びＶＷｎがそれぞれ１／２ＶＣＣからずれた値になる。
これにより、次のような効果が得られる。

【０１８４】プリチャージがなされた状態においてウェ
ル電位ＶＷｐおよびＶＷｎをそれぞれ１／２ＶＣＣに設
定した場合には、次のような不都合が生じるおそれがあ
る。

【０１８５】第１および第２のセンスアンプＳＡ１およ
びＳＡ２によるセンス動作の開始前に、ビット線対Ｂ
Ｌ，／ＢＬにデータの読出しによる電位の初期振幅が生
じた場合において、第１および第２のセンスアンプＳＡ
１およびＳＡ２を構成するトランジスタのソースまたは
ドレインが、ウェル電位ＶＷｐおよびＶＷｎに対して順
方向に弱くバイアスされる。

【０１８６】このようなバイアスがなされると、初期振
幅が生じたビット線が接続されたドレインとその下のウ
ェルとの間に弱い電流が流れる。そのためにそのビット
線の電位がわずかに変化する。これによって、ビット線
対ＢＬ，／ＢＬに現れた初期振幅がわずかに減少すると
いう不都合が生じる。

【０１８７】これに対して、第５実施例による半導体記
憶装置では、ウェル電位ＶＷｐおよびＶＷｎのそれぞれ
が１／２ＶＣＣからずれた電位に制御される。このため
に、前記順方向の弱いバイアスが抑制されるので、前述
のようなビット線対の初期振幅のわずかな変化が防がれ
るという効果が得られる。

【０１８８】また、図１２において、図１０と異なるそ
の他の点は、センス動作時のウェル電位ＶＷｐおよびＶ
Ｗｎを制御する動作の違いである。この第５実施例にお
いては、第４実施例と同様に、ビット線対ＢＬ，／ＢＬ
の電位がそれぞれ電源電位ＶＣＣまたは接地電位ＧＮＤ
になった後、第４実施例の場合と同じ目的で、ウェル電
位ＶＷｐおよびＶＷｎがそれぞれ電源電位ＶＣＣよりも
高い電位または接地電位ＧＮＤよりも低い電位に制御さ
れる。

【０１８９】次に、制御回路Ｃ６およびＣ７の動作を説
明する。ここでは、代表例として、制御回路Ｃ７の動作
を説明する。

【０１９０】図１２を参照して、センス動作活性化信号
ＳＯが活性化されてローレベルになる。これにより、Ｐ
ＭＯＳトランジスタ１２がオンし、引抜き線ノードＺの
電位ＶＺが接地電位ＧＮＤに向かって減少させられる。
これにより、ＰＭＯＳトランジスタ１２がオンし、引抜
き線ノードＺの電位が接地電位ＧＮＤに向かって減少さ
せられる。

【０１９１】引抜き線ノードＺの電位が減少すると、コ
ンパレータ４５１の出力信号Ｘ１がローレベルになる。
それに応答して、ＮＯＲ回路４６１の出力信号Ｙ１がハ
イレベルになる。それに応答してＮＭＯＳトランジスタ
４５４がオンする。これにより、ウェル電位ＶＷｐが接
地電位ＧＮＤに向かって減少させられる。

【０１９２】その後、遅延回路４５３の出力信号がハイ
レベルになる。それに応答して、ＮＯＲ回路４６１の出
力信号Ｙ１がローレベルになるとともにインバータ４６
３の出力信号Ｚ１がハイレベルになる。

【０１９３】これにより、ＮＭＯＳトランジスタ４５４
がオフするとともにＮＭＯＳトランジスタ４５５がオン
する。このため、ウェル電位ＶＷｐが接地電位ＧＮＤよ
りもさらに低い電位に制御される。

【０１９４】その後、センス動作活性化信号ＳＯがロー
レベルになってセンス動作が終了すると、プリチャージ
活性化信号ＢＬＥＱが活性化されてハイレベルになる。

【０１９５】これにより、イコライズ回路４７が動作
し、引抜き線ノードＺの電位ＶＺおよび供給線ノードＹ
の電位ＶＹが１／２ＶＣＣに制御されるとともに、ウェ
ル電位ＶＷｐおよびＶＷｎが前述のように１／２ＶＣＣ
からずれた電位に制御される。

【０１９６】第６実施例 図１３は、第６実施例による半導体記憶装置の構成を示
す回路図である。図１３において図１９と一致する部分
には同一の参照符号を付し、その説明を省略する。

【０１９７】図１３の半導体記憶装置が図９のものと異
なるのは、ウェル領域２０のウェルと接地ノード１１と
の間にＮＭＯＳトランジスタ２０１および２０２が直列
に接続されたこと、および電源ノード１３とウェル領域
３０のウェルとの間にＰＭＯＳトランジスタ２０３およ
び２０４が直列に接続されたことである。

【０１９８】ＮＭＯＳトランジスタ２０２およびＰＭＯ
Ｓトランジスタ２０４の各々は、ダイオード接続されて
いる。ＮＭＯＳトランジスタ２０１およびＰＭＯＳトラ
ンジスタ２０５は、それぞれ制御信号φおよび／φを受
ける。

【０１９９】次に、図１３の半導体記憶装置の動作につ
いて説明する。図１４は、図１３の半導体記憶装置にお
けるデータの読出し動作時の回路内の各部の信号波形図
である。図１４は、図１０に対応するものである。図１
４の信号波形図が図１０のものと異なるのは次の点であ
る。

【０２００】ウェル電位ＶＷｎおよびＶＷｐがそれぞれ
１／２ＶＣＣに制御された後、所定のタイミングで制御
信号φがハイレベルになるとともに制御信号／φがロー
レベルになる。

【０２０１】これにより、ＮＭＯＳトランジスタ２０１
およびＰＭＯＳトランジスタ２０３がともにオンする。
このため、ウェル電位ＶＷｐは、接地電位ＧＮＤおよび
ＮＭＯＳトランジスタ２０２により規定される電位１／
２ＶＣＣ−αまで減少される。

【０２０２】一方、ウェル電位ＶＷｎは、電源電位ＶＣ
ＣおよびＰＭＯＳトランジスタ２０４により規定される
電位１／２ＶＣＣ＋βまで増加させられる。

【０２０３】したがって、第１および第２のセンスアン
プＳＡ１およびＳＡ２によるセンス動作が開始されるま
で、ウェル電位ＶＷｐは１／２ＶＣＣよりも低く制御さ
れ、ウェル電位ＶＷｎは１／２ＶＣＣよりも高く制御さ
れる。

【０２０４】その結果、第６実施例による半導体記憶装
置においては、第５実施例による半導体記憶装置と同様
の効果が得られる。それに加えて、第６実施例による半
導体記憶装置においては、イコライザＥＱによるプリチ
ャージ動作が第５実施例による半導体記憶装置よりも高
速で行なえるという効果が得られる。

【０２０５】その理由は、次のとおりである。第５実施
例においては、センス動作終了後にウェル電位ＶＷｐお
よびＶＷｎが１／２ＶＣＣからずれた電位に制御される
ため、イコライザＥＱを構成する各トランジスタに基板
電位効果が作用する。

【０２０６】これにより、各トランジスタのしきい値電
圧が高くなってプリチャージ動作が遅くなる。

【０２０７】これに対し、第６実施例においては、セン
ス動作終了後にウェル電位ＶＷｐおよびＶＷｎが一旦１
／２ＶＣＣに制御されるため、ウェル電位が１／２ＣＶ
Ｖに制御されている期間に前述のような基板電位効果が
作用せず、高速でプリチャージ動作を行なうことができ
る。以上がプリチャージ動作が高速で行なえる理由であ
る。

【０２０８】

【発明の効果】請求項１に記載の本発明によれば、ＭＯ
Ｓトランジスタのソースの電位を減少させることにより
差動増幅を行なう差動増幅手段は、差動増幅開始時にお
いてＭＯＳトランジスタのソースの電位が、予め定めら
れた電位よりも低い電位に所定期間制御されるため、差
動増幅開始時のＭＯＳトランジスタの動作マージンが向
上する。このため、基板電位効果が作用しても確実に動
作し、高速で差動増幅を行なうので電源電位が低電位化
された場合でも高速で安定した動作を行なうことができ
る。

【０２０９】請求項２に記載の本発明によれば、ＭＯＳ
トランジスタのソースの電位を増加させることにより差
動増幅を行なう差動増幅手段は、差動増幅開始時におい
てＭＯＳトランジスタのソースの電位が、予め定められ
た電位よりも高い電位に所定期間制御されるため、差動
増幅開始時のＭＯＳトランジスタの動作マージンが向上
する。このため、基板電位効果が作用しても確実に動作
し、高速で差動増幅を行なうので電源電位が低電位化さ
れた場合でも高速で安定した動作を行なうことができ
る。

【０２１０】請求項３に記載の本発明によれば、ＭＯＳ
トランジスタの動作によりプリチャージを行なうプリチ
ャージ手段は、プリチャージの際に、そのＭＯＳトラン
ジスタの基板の電位が差動増幅手段のＭＯＳトランジス
タのソースの電位に従って変化させられるため、プリチ
ャージ手段のＭＯＳトランジスタにおいては、ソースの
電位と基板電位との差が小さくなり、基板電位効果が作
用しにくくなる。このため、電源電位が低電位化された
場合においても、プリチャージ手段のＭＯＳトランジス
タは確実に動作し、高速でプリチャージを行なうので、
電源電位が低電位化された場合でも高速で安定した動作
を行なうことができる。

【０２１１】請求項４に記載の本発明によれば、第１の
差動増幅手段においては、差動増幅によりビット線の電
位が安定した後にＭＯＳトランジスタの基板の電位がソ
ースの電位よりも低くされ、また、第２の差動増幅手段
においては、差動増幅によりビット線の電位が安定した
後にＭＯＳトランジスタの基板の電位がソースの電位よ
りも低く制御される。このため、第１の差動増幅手段の
ＭＯＳトランジスタおよび第２の差動増幅手段のＭＯＳ
トランジスタに基板電位効果が作用し、それぞれのしき
い値電圧が高くなってリーク電流が減少する。この結
果、電源電位が低電位化された場合でも、差動増幅が完
了した後のビット線の電位が安定化され、装置は安定し
た動作を行なうことができる。

【０２１２】請求項５に記載の本発明によれば、請求項
４に記載の本発明の効果に加えて、次の効果が得られ
る。

【０２１３】第１および第２の差動増幅手段のそれぞれ
の差動増幅開始前において、第１の差動増幅手段では、
ＭＯＳトランジスタの基板電位がプリチャージ電位より
も低い電位に制御され、第２の差動増幅手段では、ＭＯ
Ｓトランジスタの基板電位がプリチャージ電位よりも低
い電位に制御される。

【０２１４】このため、ビット線に電位差の初期振幅が
生じた場合に、ビット線に接続されたドレインと基板と
の間に順方向のバイアスが生じることを抑制できる。し
たがって、初期振幅が生じた場合に、ビット線に接続さ
れたドレインと、基板との間に電流が流れないようにす
ることができる。その結果、ビット線の電位差の初期振
幅の変動が抑制できる。

【０２１５】請求項６に記載の本発明によれば、請求項
５に記載の本発明の効果に加えて、次の効果が得られ
る。

【０２１６】プリチャージ手段においては、第１の差動
増幅手段による差動増幅の開始前においてＭＯＳトラン
ジスタの基板電位がプリチャージ電位よりも低い電位に
制御されるため、ビット線対に電位差の初期振幅が生じ
た場合にビット線と接続されたドレインまたはソースと
基板との間に順方向のバイアスが生じることが抑制でき
る。したがって、請求項５に記載の本発明と同様に初期
振幅が生じたビット線の電位の変動を防ぐことができ
る。

【０２１７】さらに、プリチャージ手段のＭＯＳトラン
ジスタの基板電位は、プリチャージ電位よりも低い電位
に制御される前に一旦プリチャージ電位に制御される。
このため、そのプリチャージ電位に制御されている期間
においては、ＭＯＳトランジスタの基板電位効果が抑制
され、プリチャージを高速で行なうことができる。

【図面の簡単な説明】

【図１】第１実施例による半導体記憶装置の構成を示す
回路図である。

【図２】第１実施例による半導体記憶装置におけるデー
タの読出動作時の回路内の各部の信号波形図である。

【図３】半導体記憶装置が形成された半導体基板の全体
構成を示す模式的平面図である。

【図４】第１のセンスアンプの部分のレイアウトの一例
を示す模式的平面図である。

【図５】図４の各部の断面図である。

【図６】第２実施例による半導体記憶装置の構成を示す
回路図である。

【図７】第３実施例による半導体記憶装置の構成を示す
回路図である。

【図８】第３実施例による半導体記憶装置におけるプリ
チャージ動作時の回路内の各部の信号波形図である。

【図９】第４実施例による半導体記憶装置の構成を示す
回路図である。

【図１０】第４実施例による半導体記憶装置におけるデ
ータの読出動作時の回路内の各部の信号波形図である。

【図１１】第５実施例による半導体記憶装置の構成を示
す回路図である。

【図１２】第５実施例による半導体記憶装置におけるデ
ータの読出し動作時の回路内の各部の信号波形図であ
る。

【図１３】第６実施例による半導体記憶装置の構成を示
す回路図である。

【図１４】図１３の半導体記憶装置におけるデータの読
出し動作時の回路内の各部の信号波形図である。

【図１５】従来の半導体記憶装置の構成を示す回路図で
ある。

【図１６】従来の半導体記憶装置による読出動作時の回
路内の各部の信号の波形図である。

【図１７】トランジスタにおける基板電位としきい値電
圧との関係を示すグラフである。

【図１８】トランジスタのゲート・ソース間電圧と電流
との関係を示すグラフである。

【符号の説明】

１ メモリセル ４，５，８，９，１０，１２，１５，１６，１７，２
１，３１ ＮＭＯＳトランジスタ ６，７，１４，１８，２２，３２ ＰＭＯＳトランジス
タ ２３ ＮＡＮＤ回路 ２４，３４ 遅延回路 ３３ ＮＯＲ回路 ４７ イコライズ回路 １００ 半導体基板 ＢＬ，／ＢＬ ビット線 Ｙ 供給線ノード Ｚ 引抜き線ノード ＳＡ１，ＳＡ２ センスアンプ ＥＱ イコライザ Ｃ１〜Ｃ７ 電位制御回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 記憶データを表わす電荷が蓄積されたメ
   モリセルと、 前記メモリセルに接続され、前記電荷によってその間に
   電位差が発生されるビット線対と、 前記ビット線対の間に直列に接続された一対のＭＯＳト
   ランジスタを含み、それらのＭＯＳトランジスタのソー
   スの電位を予め定められた電位に減少させることにより
   前記ビット線対間の電位差を差動増幅する差動増幅手段
   と、 前記差動増幅手段による差動増幅開始時に前記ＭＯＳト
   ランジスタのソースの電位を前記予め定められた電位よ
   りも低い電位に所定期間制御する電位制御手段とを備え
   た、半導体記憶装置。
2. 【請求項２】 記憶データを表わす電荷が蓄積されたメ
   モリセルと、 前記メモリセルに接続され、前記電荷によってその間に
   電位差が発生されるビット線対と、 前記ビット線対の間に直列に接続された一対のＭＯＳト
   ランジスタを含み、それらのＭＯＳトランジスタのソー
   スの電位を予め定められた電位に増加させることにより
   前記ビット線対間の電位差を差動増幅する差動増幅手段
   と、 前記差動増幅手段による差動増幅開始時に前記ＭＯＳト
   ランジスタのソースの電位を前記予め定められた電位よ
   りも高い電位に所定期間制御する電位制御手段とを備え
   た、半導体記憶装置。
3. 【請求項３】 半導体基板上に形成される半導体記憶装
   置であって、 記憶データを表わす電荷が蓄積されたメモリセルと、 前記メモリセルに接続され、前記電荷によってその間に
   電位差が発生されるビット線対と、 前記ビット線対の間に接続されたＭＯＳトランジスタを
   含み、そのＭＯＳトランジスタの動作により、前記電荷
   による電位差が発生される前に前記ビット線対を所定の
   プリチャージ電位にプリチャージするプリチャージ手段
   と、 前記ビット線対の間に直列に接続された一対のＭＯＳト
   ランジスタを含み、それらのＭＯＳトランジスタのソー
   スの電位が、前記プリチャージの際に前記プリチャージ
   電位にされ、その後プリチャージ電位から変化させられ
   ることにより前記ビット線対間の電位差を差動増幅する
   差動増幅手段と、 前記差動増幅手段のＭＯＳトランジスタのソースの電位
   の変化に従うように前記プリチャージ手段のＭＯＳトラ
   ンジスタの基板電位を制御する電位制御手段とを備え
   た、半導体記憶装置。
4. 【請求項４】 半導体基板上に形成される半導体記憶装
   置であって、 記憶データを表わす電荷が蓄積されたメモリセルと、 前記メモリセルに接続され、前記電荷によってその間に
   電位差が発生されるビット線対と、 前記ビット線対の間に直列に接続された一対のＭＯＳト
   ランジスタを含み、それらのＭＯＳトランジスタのソー
   スの電位を減少させることにより前記ビット線対間の電
   位差を差動増幅し、前記ビット線対のうち電位が低い方
   のビット線の電位を第１の電位にまで減少させる第１の
   差動増幅手段と、 前記ビット線対の間に直列に接続された一対のＭＯＳト
   ランジスタを含み、それらのＭＯＳトランジスタのソー
   スの電位を増加させることにより前記ビット線対間の電
   位差を差動増幅し、前記ビット線対のうち電位が高い方
   のビット線の電位を第２の電位にまで増加させる第２の
   差動増幅手段と、 前記第１の差動増幅手段により前記ビット線対のうち電
   位が低い方のビット線の電位が前記第１の電位にされた
   後に前記第１の差動増幅手段のＭＯＳトランジスタの基
   板電位を前記第１の電位よりも低い電位に制御する第１
   の電位制御手段と、 前記第２の差動増幅手段により前記ビット線対のうち電
   位が高い方のビット線の電位が前記第２の電位にされた
   後に前記第２の差動増幅手段のＭＯＳトランジスタの基
   板電位を前記第２の電位よりも高い電位に制御する第２
   の電位制御手段とを備えた、半導体記憶装置。
5. 【請求項５】 前記ビット線対に前記負荷による電位差
   が発生される前に前記ビット線対を所定のプリチャージ
   電位にプリチャージするプリチャージ手段と、 前記第１の差動増幅手段のＭＯＳトランジスタの基板電
   位を、前記第１の差動増幅手段による差動増幅が開始さ
   れる前において、前記プリチャージ電位と前記第１の電
   位との間の第３の電位に制御する第３の電位制御手段
   と、 前記第２の差動増幅手段のＭＯＳトランジスタの基板電
   位を、前記第２の差動増幅手段による差動増幅が開始さ
   れる前において、前記プリチャージ電位と前記第２の電
   位との間の第４の電位に制御する第４の電位制御手段と
   をさらに備えた、請求項４記載の半導体記憶装置。
6. 【請求項６】 前記ビット線対の間に接続された、前記
   第１の差動増幅手段のＭＯＳトランジスタと同じ導電型
   のＭＯＳトランジスタを含み、そのＭＯＳトランジスタ
   の動作により、前記電荷による電位差が発生される前に
   前記ビット線対を所定のプリチャージ電位にプリチャー
   ジするプリチャージ手段と、 前記第１の差動増幅手段および前記プリチャージ手段の
   それぞれのＭＯＳトランジスタの基板電位を、前記第１
   の差動増幅手段による差動増幅が開始される前におい
   て、一旦前記プリチャージ電位に制御した後に前記プリ
   チャージ電位と前記第１の電位との間の第５の電位に制
   御する第５の電位制御手段と、 前記第２の差動増幅手段のＭＯＳトランジスタの基板電
   位を、前記第２の差動増幅手段による差動増幅が開始さ
   れる前において、一旦前記プリチャージ電位に制御した
   後に前記プリチャージ電位と前記第２の電位との間の第
   ６の電位に制御する第６の電位制御手段とをさらに備え
   た、請求項４記載の半導体記憶装置。