JPH0935476A - 可変プレート電圧発生回路を具備する半導体メモリ装置 - Google Patents
可変プレート電圧発生回路を具備する半導体メモリ装置Info
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- JPH0935476A JPH0935476A JP8174003A JP17400396A JPH0935476A JP H0935476 A JPH0935476 A JP H0935476A JP 8174003 A JP8174003 A JP 8174003A JP 17400396 A JP17400396 A JP 17400396A JP H0935476 A JPH0935476 A JP H0935476A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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Abstract
(57)【要約】
【課題】 可変プレート電圧発生回路を具備する半導体
メモリ装置を提供する。 【解決手段】 メモリセルに貯蔵されたデータをセンシ
ングするためのセンシング手段を有する対のビットライ
ンと、プリチャージ状態で第１電圧レベルが前記メモリ
セルのプレートノードに印加され、前記メモリセルと前
記ビットラインとのチャージシェアリングが行われる前
に第２電圧レベルが前記プレートノードに印加されるよ
うにプレート電圧Ｖpeを可変的に供給するプレート電圧
発生回路を具備することを特徴とする。よって、前記可
変プレート電圧発生回路によりメモリセルのストレージ
ノードの電圧レベルがブースティングされるとアクセス
動作時過電圧に起因した素子等のストレスの増加無しに
センシング動作が高速で行われうる。即ち、指定された
メモリセルのストレージノードの電圧レベルのみ強制的
にブースティングさせることにより、低電圧でセンシン
グ速度が従来と比べて著しく改善される。
メモリ装置を提供する。 【解決手段】 メモリセルに貯蔵されたデータをセンシ
ングするためのセンシング手段を有する対のビットライ
ンと、プリチャージ状態で第１電圧レベルが前記メモリ
セルのプレートノードに印加され、前記メモリセルと前
記ビットラインとのチャージシェアリングが行われる前
に第２電圧レベルが前記プレートノードに印加されるよ
うにプレート電圧Ｖpeを可変的に供給するプレート電圧
発生回路を具備することを特徴とする。よって、前記可
変プレート電圧発生回路によりメモリセルのストレージ
ノードの電圧レベルがブースティングされるとアクセス
動作時過電圧に起因した素子等のストレスの増加無しに
センシング動作が高速で行われうる。即ち、指定された
メモリセルのストレージノードの電圧レベルのみ強制的
にブースティングさせることにより、低電圧でセンシン
グ速度が従来と比べて著しく改善される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にメモリセルのデータ貯蔵手段のストレージキ
ャパシタのプレートノード電圧を可変的に供給すること
により、ストレージノード電圧をブースティング(boost
ing)してアクセス動作を行うための可変プレート電圧発
生回路を具備する半導体メモリ装置に関する。
係り、特にメモリセルのデータ貯蔵手段のストレージキ
ャパシタのプレートノード電圧を可変的に供給すること
により、ストレージノード電圧をブースティング(boost
ing)してアクセス動作を行うための可変プレート電圧発
生回路を具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に応じて動
作電源電圧は低まっている。しかし、低電圧を動作電源
電圧として使用する場合、半導体メモリ装置の動作速度
は遅くなる。このような低電源電圧で半導体メモリ装置
の低速動作を防止するために、設計者はＭＯＳトランジ
スタのスレショルド電圧を低めて設計することもある
が、この場合、前記ＭＯＳトランジスタを通した漏れ電
流が増加するので電力消費が増加する。従って動作電源
電圧レベルを決定したりＭＯＳトランジスタのスレショ
ルド電圧を低める時には、半導体メモリ装置の集積度と
動作速度及び電力消費の側面を考慮すべきである。
作電源電圧は低まっている。しかし、低電圧を動作電源
電圧として使用する場合、半導体メモリ装置の動作速度
は遅くなる。このような低電源電圧で半導体メモリ装置
の低速動作を防止するために、設計者はＭＯＳトランジ
スタのスレショルド電圧を低めて設計することもある
が、この場合、前記ＭＯＳトランジスタを通した漏れ電
流が増加するので電力消費が増加する。従って動作電源
電圧レベルを決定したりＭＯＳトランジスタのスレショ
ルド電圧を低める時には、半導体メモリ装置の集積度と
動作速度及び電力消費の側面を考慮すべきである。
【０００３】またメモリセルのプレートノードに電源電
圧の１／２（即ち、１／２ＶＣＣ）レベルで供給される
従来のメモリ装置では、動作電源電圧が低い場合、ビッ
トラインセンス増幅回路のセンシング速度が遅くなった
り、センシング違いで誤動作が誘発される問題点があ
る。例えば、動作電源電圧が５Ｖや３．３Ｖほどで比較
的高い場合、センシング速度が遅くなったり誤動作の蓋
然性はそれほど大きくない。しかし、前述したように半
導体メモリの集積化により動作電源電圧は低まるべきな
ので、正確なセンシング及び高速センシングのための方
法が研究されている。このような必要に応じて対のビッ
トラインを２／３ＶＣＣレベル或はＶＣＣレベルでプリ
チャージさせる回路等が多く開発されている。しかし、
前記のように２／３ＶＣＣレベルで対のビットラインを
プリチャージする場合、データ‘ハイ’に対するセンシ
ングマージンがデータ‘ロー’に対するセンシングマー
ジンより小さくなる。このようにデータ情報によりセン
シングマージンが不規則であると、誤動作の確率はそれ
だけ大きくなる。またＶＣＣレベルで対のビットライン
をプリチャージする場合、データ‘ハイ’を読出すため
に、メモリセルの容量が一般のメモリセルの１／３程度
のダミーセルが使用されていた。このようなダミーセル
が使用されるとチップの面積が大きくなり、チャージシ
ェアリングの電圧損失が発生するので、この方法も望ま
しくない。
圧の１／２（即ち、１／２ＶＣＣ）レベルで供給される
従来のメモリ装置では、動作電源電圧が低い場合、ビッ
トラインセンス増幅回路のセンシング速度が遅くなった
り、センシング違いで誤動作が誘発される問題点があ
る。例えば、動作電源電圧が５Ｖや３．３Ｖほどで比較
的高い場合、センシング速度が遅くなったり誤動作の蓋
然性はそれほど大きくない。しかし、前述したように半
導体メモリの集積化により動作電源電圧は低まるべきな
ので、正確なセンシング及び高速センシングのための方
法が研究されている。このような必要に応じて対のビッ
トラインを２／３ＶＣＣレベル或はＶＣＣレベルでプリ
チャージさせる回路等が多く開発されている。しかし、
前記のように２／３ＶＣＣレベルで対のビットラインを
プリチャージする場合、データ‘ハイ’に対するセンシ
ングマージンがデータ‘ロー’に対するセンシングマー
ジンより小さくなる。このようにデータ情報によりセン
シングマージンが不規則であると、誤動作の確率はそれ
だけ大きくなる。またＶＣＣレベルで対のビットライン
をプリチャージする場合、データ‘ハイ’を読出すため
に、メモリセルの容量が一般のメモリセルの１／３程度
のダミーセルが使用されていた。このようなダミーセル
が使用されるとチップの面積が大きくなり、チャージシ
ェアリングの電圧損失が発生するので、この方法も望ま
しくない。
【０００４】図１は一般的なＤＲＡＭメモリセルを示す
回路図である。図１を参照すれば、データ情報を貯蔵す
るためのストレージキャパシタ２００と、前記ストレー
ジキャパシタ２００に貯蔵されたデータ情報の入出力を
制御するためのアクセストランジスタ１００が、ＤＲＡ
Ｍメモリセルの基本構成要素となる。図１でアクセスト
ランジスタ１００の一端はビットラインＢＬ０と接続さ
れ、他端はストレージキャパシタ２００の一端と接続さ
れる。アクセストランジスタのゲートはワードラインに
接続される。前記アクセストランジスタ１００とストレ
ージキャパシタ２００の接合部位は、通常ストレージノ
ードと呼ばれる。前記ストレージキャパシタの他端に
は、プレート電圧発生回路から伝達されるプレート電圧
ＶPが供給され、この部位は通常プレートノードと呼ば
れる。
回路図である。図１を参照すれば、データ情報を貯蔵す
るためのストレージキャパシタ２００と、前記ストレー
ジキャパシタ２００に貯蔵されたデータ情報の入出力を
制御するためのアクセストランジスタ１００が、ＤＲＡ
Ｍメモリセルの基本構成要素となる。図１でアクセスト
ランジスタ１００の一端はビットラインＢＬ０と接続さ
れ、他端はストレージキャパシタ２００の一端と接続さ
れる。アクセストランジスタのゲートはワードラインに
接続される。前記アクセストランジスタ１００とストレ
ージキャパシタ２００の接合部位は、通常ストレージノ
ードと呼ばれる。前記ストレージキャパシタの他端に
は、プレート電圧発生回路から伝達されるプレート電圧
ＶPが供給され、この部位は通常プレートノードと呼ば
れる。
【０００５】図２は図１に示されたＤＲＡＭメモリセル
が含まれたコアー部の構成を示す図面である。図２を参
照すれば、対のビットラインＢＬ０、ＢＬ０Ｂとの間に
はメモリセル２とプリチャージ及び等化回路４が接続さ
れる。ビットラインＢＬ１、ＢＬ１Ｂとの間にはメモリ
セル１２とプリチャージ及び等化回路１４が接続され
る。分離ゲート６、８の制御電極は第１分離ゲート制御
信号ＩＳＯ１と接続され、前記分離ゲート６、８の一端
は対のビットラインＢＬ０、ＢＬ０Ｂと接続される。分
離ゲート１６、１８の制御電極は第２分離ゲート制御信
号ＩＳＯ２と接続され、前記分離ゲート１６、１８の一
端は対のビットラインＢＬ１、ＢＬ１Ｂと接続される。
前記分離ゲート６、８の他端は前記分離ゲート１６、１
８の他端と各々接続される。前記分離ゲート６、８の他
端は前記分離ゲート１６、１８の他端と各々接続され
る。前記分離ゲート６、８と１６、１８との連結ライン
の間にはＰ形センス増幅器１０とＮ形センス増幅器２０
とカラム選択ゲート２２が各々接続され、前記カラム選
択ゲート２２は対の入出力ラインＩ０、Ｉ０Ｂと接続さ
れる。前記Ｐ形センス増幅器１０と電源電圧ＶＣＣとの
間には、ゲートが制御信号ＬＰと接続されるＰＭＯＳド
ライバー１１が接続され、前記Ｎ形センス増幅器２０と
接地電圧ＶＳＳとの間には、ゲートが制御信号ＬＮと接
続されるＮＭＯＳドライバー２１が接続される。このよ
うな構成では、前記センス増幅回路が隣接するメモリセ
ルアレーを共有するように設計されていて、これを共有
ＰＮセンス増幅器と称する。図２を構成する各回路の詳
細な構成及び動作に対しては、様々の論文と学術誌及び
国内外の特許出願を通して詳しく示している。
が含まれたコアー部の構成を示す図面である。図２を参
照すれば、対のビットラインＢＬ０、ＢＬ０Ｂとの間に
はメモリセル２とプリチャージ及び等化回路４が接続さ
れる。ビットラインＢＬ１、ＢＬ１Ｂとの間にはメモリ
セル１２とプリチャージ及び等化回路１４が接続され
る。分離ゲート６、８の制御電極は第１分離ゲート制御
信号ＩＳＯ１と接続され、前記分離ゲート６、８の一端
は対のビットラインＢＬ０、ＢＬ０Ｂと接続される。分
離ゲート１６、１８の制御電極は第２分離ゲート制御信
号ＩＳＯ２と接続され、前記分離ゲート１６、１８の一
端は対のビットラインＢＬ１、ＢＬ１Ｂと接続される。
前記分離ゲート６、８の他端は前記分離ゲート１６、１
８の他端と各々接続される。前記分離ゲート６、８の他
端は前記分離ゲート１６、１８の他端と各々接続され
る。前記分離ゲート６、８と１６、１８との連結ライン
の間にはＰ形センス増幅器１０とＮ形センス増幅器２０
とカラム選択ゲート２２が各々接続され、前記カラム選
択ゲート２２は対の入出力ラインＩ０、Ｉ０Ｂと接続さ
れる。前記Ｐ形センス増幅器１０と電源電圧ＶＣＣとの
間には、ゲートが制御信号ＬＰと接続されるＰＭＯＳド
ライバー１１が接続され、前記Ｎ形センス増幅器２０と
接地電圧ＶＳＳとの間には、ゲートが制御信号ＬＮと接
続されるＮＭＯＳドライバー２１が接続される。このよ
うな構成では、前記センス増幅回路が隣接するメモリセ
ルアレーを共有するように設計されていて、これを共有
ＰＮセンス増幅器と称する。図２を構成する各回路の詳
細な構成及び動作に対しては、様々の論文と学術誌及び
国内外の特許出願を通して詳しく示している。
【０００６】非活性化状態で、対のビットラインＢＬ
０、ＢＬ０ＢとＢＬ１、ＢＬ１Ｂはプリチャージ及び等
化回路４と１４によりモード１／２ＶＣＣレベルにプリ
チャージされている。ローデコーダ（図示せず）により
任意のワードラインＷＬｉが選択される活性化状態で、
メモリセル２を構成するキャパシタに貯蔵された電荷と
ビットラインＢＬ０の寄生キャパシタに貯蔵された電荷
間には、チャージシェアリング動作が行われる。これに
より対のビットラインＢＬ０とＢＬ０Ｂの間に、数十乃
至数百ミリボルトの電圧差が発生する。次いで、分離ゲ
ート６、８の制御電極で、昇圧電圧レベルの第１分離ゲ
ート制御信号ＩＳＯ１が伝達され、分離ゲート１６、１
８の制御電極で‘ロー’レベルの第２分離ゲート制御信
号ＩＳＯ２が伝達される。これにより前記分離ゲート
６、８はターンオンされ、前記分離ゲート１６、１８は
ターンオフされる。次いで、対のビットラインＢＬ０、
ＢＬ０Ｂの電圧はＮ形センス増幅器２０とＰ形センス増
幅器１０で感知増幅され、ＶＣＣレベルとＶＳＳに展開
(develop)される。このように展開された対のビットラ
インＢＬ０、ＢＬ０Ｂの電圧は、カラム選択ゲート２２
と接続された対の入出力ラインＩ０、Ｉ０Ｂを経て出力
され、引続き出力関連回路等（図示せず）を通してチッ
プ外に伝送される。このような過程を経て１ビットのデ
ータを読出す過程が完了する。
０、ＢＬ０ＢとＢＬ１、ＢＬ１Ｂはプリチャージ及び等
化回路４と１４によりモード１／２ＶＣＣレベルにプリ
チャージされている。ローデコーダ（図示せず）により
任意のワードラインＷＬｉが選択される活性化状態で、
メモリセル２を構成するキャパシタに貯蔵された電荷と
ビットラインＢＬ０の寄生キャパシタに貯蔵された電荷
間には、チャージシェアリング動作が行われる。これに
より対のビットラインＢＬ０とＢＬ０Ｂの間に、数十乃
至数百ミリボルトの電圧差が発生する。次いで、分離ゲ
ート６、８の制御電極で、昇圧電圧レベルの第１分離ゲ
ート制御信号ＩＳＯ１が伝達され、分離ゲート１６、１
８の制御電極で‘ロー’レベルの第２分離ゲート制御信
号ＩＳＯ２が伝達される。これにより前記分離ゲート
６、８はターンオンされ、前記分離ゲート１６、１８は
ターンオフされる。次いで、対のビットラインＢＬ０、
ＢＬ０Ｂの電圧はＮ形センス増幅器２０とＰ形センス増
幅器１０で感知増幅され、ＶＣＣレベルとＶＳＳに展開
(develop)される。このように展開された対のビットラ
インＢＬ０、ＢＬ０Ｂの電圧は、カラム選択ゲート２２
と接続された対の入出力ラインＩ０、Ｉ０Ｂを経て出力
され、引続き出力関連回路等（図示せず）を通してチッ
プ外に伝送される。このような過程を経て１ビットのデ
ータを読出す過程が完了する。
【０００７】図３は前記図１のメモリセルを構成するス
トレージキャパシタ２００のプレートノードにプレート
電圧を供給するための、従来のプレート電圧発生回路の
回路図である。図３を参照すれば、電源電圧端子ＶＣＣ
と接地電圧端子ＶＳＳとの間にＰＭＯＳトランジスタ３
０、ＮＭＯＳトランジスタ３２、ＰＭＯＳトランジスタ
３４及びＮＭＯＳトランジスタ３６が図面番号通り直列
に接続される。ＰＭＯＳトランジスタ３０のゲート、ソ
ース、ドレインは各々接地電圧ＶＳＳ、電源電圧ＶＣＣ
及び前記ＮＭＯＳトランジスタ３２のドレインと接続さ
れる。前記ＮＭＯＳトランジスタ３２のゲートはドレイ
ンにダイオード接続され、ソースは前記ＰＭＯＳトラン
ジスタ３４のソースと接続される。前記ＰＭＯＳトラン
ジスタ３４のゲートはドレインとダイオード接続され、
ドレインは前記ＮＭＯＳトランジスタ３６のドレインと
接続される。ＮＭＯＳトランジスタ３６のゲート及びソ
ースは各々電源電圧ＶＣＣ及び接地電圧ＶＳＳに接続さ
れる。ＮＭＯＳトランジスタ３８とＰＭＯＳトランジス
タ４０は電源電圧端子ＶＣＣと接地電圧端子ＶＳＳとの
間に直列接続される。ＮＭＯＳトランジスタ３８のゲー
トは、前記ＰＭＯＳトランジスタ３０とＮＭＯＳトラン
ジスタ３２との間のノードＮ１に接続され、ドレイン及
びソースは、各々電源電圧ＶＣＣ及び前記ＰＭＯＳトラ
ンジスタ４０のソースに接続される。ＰＭＯＳトランジ
スタ４０のゲートは、前記ＰＭＯＳトランジスタ３４と
ＮＭＯＳトランジスタ３６との間のノードＮ２に接続さ
れ、ドレインは接地電圧ＶＳＳに接続される。前記ＮＭ
ＯＳトランジスタ３８とＰＭＯＳトランジスタ４０との
間のノードＮ４から、プレート電圧ＶPが出力される。
トレージキャパシタ２００のプレートノードにプレート
電圧を供給するための、従来のプレート電圧発生回路の
回路図である。図３を参照すれば、電源電圧端子ＶＣＣ
と接地電圧端子ＶＳＳとの間にＰＭＯＳトランジスタ３
０、ＮＭＯＳトランジスタ３２、ＰＭＯＳトランジスタ
３４及びＮＭＯＳトランジスタ３６が図面番号通り直列
に接続される。ＰＭＯＳトランジスタ３０のゲート、ソ
ース、ドレインは各々接地電圧ＶＳＳ、電源電圧ＶＣＣ
及び前記ＮＭＯＳトランジスタ３２のドレインと接続さ
れる。前記ＮＭＯＳトランジスタ３２のゲートはドレイ
ンにダイオード接続され、ソースは前記ＰＭＯＳトラン
ジスタ３４のソースと接続される。前記ＰＭＯＳトラン
ジスタ３４のゲートはドレインとダイオード接続され、
ドレインは前記ＮＭＯＳトランジスタ３６のドレインと
接続される。ＮＭＯＳトランジスタ３６のゲート及びソ
ースは各々電源電圧ＶＣＣ及び接地電圧ＶＳＳに接続さ
れる。ＮＭＯＳトランジスタ３８とＰＭＯＳトランジス
タ４０は電源電圧端子ＶＣＣと接地電圧端子ＶＳＳとの
間に直列接続される。ＮＭＯＳトランジスタ３８のゲー
トは、前記ＰＭＯＳトランジスタ３０とＮＭＯＳトラン
ジスタ３２との間のノードＮ１に接続され、ドレイン及
びソースは、各々電源電圧ＶＣＣ及び前記ＰＭＯＳトラ
ンジスタ４０のソースに接続される。ＰＭＯＳトランジ
スタ４０のゲートは、前記ＰＭＯＳトランジスタ３４と
ＮＭＯＳトランジスタ３６との間のノードＮ２に接続さ
れ、ドレインは接地電圧ＶＳＳに接続される。前記ＮＭ
ＯＳトランジスタ３８とＰＭＯＳトランジスタ４０との
間のノードＮ４から、プレート電圧ＶPが出力される。
【０００８】次いで、図３に示された従来の技術による
プレート電圧発生回路の動作を説明する。ＰＭＯＳトラ
ンジスタ３０とＮＭＯＳトランジスタ３６はそれぞれの
ゲートに接地電圧ＶＳＳ及び電源電圧ＶＣＣが接続され
ることにより、常にターンオン状態を保つ。これにより
ノードＮ１、Ｎ２は各々ＶＣＣ−Ｖtp及びＶtnの電圧レ
ベルで充電される。ここでＶtpは前記ＰＭＯＳトランジ
スタ３０のスレショルド電圧であり、ＶｔｎはＮＭＯＳ
トランジスタ３６のスレショルド電圧である。従って、
前記ノードＮ１とＮ２の電圧がゲートに入力されるＮＭ
ＯＳトランジスタ３２とＰＭＯＳトランジスタ３４は適
当にターンオンされ、これによりノードＮ３の電圧は所
定レベルに充電され、通常１／２ＶＣＣレベルとなる。
一方、ノードＮ１とＮ２の電圧がゲートに入力されるＮ
ＭＯＳトランジスタ３８とＰＭＯＳトランジスタ４０も
適当にターンオンされ、これによりノードＮ４は前記ノ
ードＮ３に相当する電圧レベルに充電されこれがプレー
ト電圧ＶPとなる。このようなプレート電圧ＶPは前記ノ
ードＮ３の電圧のように１／２ＶＣＣレベルになる。
プレート電圧発生回路の動作を説明する。ＰＭＯＳトラ
ンジスタ３０とＮＭＯＳトランジスタ３６はそれぞれの
ゲートに接地電圧ＶＳＳ及び電源電圧ＶＣＣが接続され
ることにより、常にターンオン状態を保つ。これにより
ノードＮ１、Ｎ２は各々ＶＣＣ−Ｖtp及びＶtnの電圧レ
ベルで充電される。ここでＶtpは前記ＰＭＯＳトランジ
スタ３０のスレショルド電圧であり、ＶｔｎはＮＭＯＳ
トランジスタ３６のスレショルド電圧である。従って、
前記ノードＮ１とＮ２の電圧がゲートに入力されるＮＭ
ＯＳトランジスタ３２とＰＭＯＳトランジスタ３４は適
当にターンオンされ、これによりノードＮ３の電圧は所
定レベルに充電され、通常１／２ＶＣＣレベルとなる。
一方、ノードＮ１とＮ２の電圧がゲートに入力されるＮ
ＭＯＳトランジスタ３８とＰＭＯＳトランジスタ４０も
適当にターンオンされ、これによりノードＮ４は前記ノ
ードＮ３に相当する電圧レベルに充電されこれがプレー
ト電圧ＶPとなる。このようなプレート電圧ＶPは前記ノ
ードＮ３の電圧のように１／２ＶＣＣレベルになる。
【０００９】ところが、動作電源電圧が低い場合、前記
従来の技術によるプレート電圧発生回路を有する半導体
メモリ装置では、前記ビットラインセンス増幅回路のセ
ンシング速度が遅くなったりセンシング違いで誤動作が
誘発される問題点がある。
従来の技術によるプレート電圧発生回路を有する半導体
メモリ装置では、前記ビットラインセンス増幅回路のセ
ンシング速度が遅くなったりセンシング違いで誤動作が
誘発される問題点がある。
【００１０】従って、本発明では、指定されたメモリセ
ルのストレージノードの電圧レベルをプレート電圧発生
回路により強制的にブースティングさせることにより、
低い動作電源電圧でセンシング速度を著しく改善させよ
うとする。
ルのストレージノードの電圧レベルをプレート電圧発生
回路により強制的にブースティングさせることにより、
低い動作電源電圧でセンシング速度を著しく改善させよ
うとする。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、低い動作電源電圧でセンシング速度の速い半導体メ
モリ装置を提供することにある。
は、低い動作電源電圧でセンシング速度の速い半導体メ
モリ装置を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体メモリ装置は、メモリセルに貯蔵
されたデータをセンシングするためのセンシング手段を
有する対のビットラインと、プリチャージ状態で第１電
圧レベルが前記メモリセルのプレートノードに印加さ
れ、前記メモリセルと前記ビットラインとのチャージシ
ェアリングが行われる前に第２電圧レベルが前記プレー
トノードに印加されるようにプレート電圧を可変的に供
給するプレート電圧発生回路を具備することを特徴とす
る。
の本発明による半導体メモリ装置は、メモリセルに貯蔵
されたデータをセンシングするためのセンシング手段を
有する対のビットラインと、プリチャージ状態で第１電
圧レベルが前記メモリセルのプレートノードに印加さ
れ、前記メモリセルと前記ビットラインとのチャージシ
ェアリングが行われる前に第２電圧レベルが前記プレー
トノードに印加されるようにプレート電圧を可変的に供
給するプレート電圧発生回路を具備することを特徴とす
る。
【００１３】望ましい実施例によれば、前記プレート電
圧発生回路は、制御信号を入力して論理組合わされた出
力に応答して第１電圧レベルの出力を制御する第１スイ
ッチング手段と、前記論理組合わされた出力を反転させ
る反転手段と、前記反転手段の出力に応答して第２電圧
レベルの出力を制御する第２スイッチング手段を含む。
圧発生回路は、制御信号を入力して論理組合わされた出
力に応答して第１電圧レベルの出力を制御する第１スイ
ッチング手段と、前記論理組合わされた出力を反転させ
る反転手段と、前記反転手段の出力に応答して第２電圧
レベルの出力を制御する第２スイッチング手段を含む。
【００１４】従って、本発明による可変プレート電圧発
生回路を具備する半導体メモリ装置では、指定されたメ
モリセルのストレージノード電圧レベルが前記プレート
電圧の発生回路により強制的にブースティングされるこ
とにより、低電圧でセンシング速度が著しく改善され
る。
生回路を具備する半導体メモリ装置では、指定されたメ
モリセルのストレージノード電圧レベルが前記プレート
電圧の発生回路により強制的にブースティングされるこ
とにより、低電圧でセンシング速度が著しく改善され
る。
【００１５】
【発明の実施の形態】以下、添付の図面に基づき本発明
の実施例を詳しく説明する。図４は本発明の実施例によ
るプレート電圧発生回路の回路図である。図４を参照す
れば、制御信号Ｖpeは分岐されてＮＯＲゲート７２の第
１入力端とインバータ６２の入力端と接続される。イン
バータ６２乃至７０は部材番号順に直列接続される。前
記直列接続されたインバータ６２乃至７０とＮＯＲゲー
ト７２は、パルス信号を発生するためのパルス発生手段
６０で作動する。前記ＮＯＲゲート７２の出力端は、Ｐ
ＭＯＳトランジスタ４６のゲートとインバータ４４の入
力端に共通に接続される。前記ＰＭＯＳトランジスタ４
６のソースは、図３のような従来のプレート電圧発生回
路により発生される１／２ＶＣＣと接続される。前記イ
ンバータ４４の出力端はＰＭＯＳトランジスタ４８のゲ
ートに接続され、前記ＰＭＯＳトランジスタ４８のソー
スは電源電圧端子ＶＣＣと接続される。前記ＰＭＯＳト
ランジスタ４６、４８のドレインは相互接続される。前
記ＰＭＯＳトランジスタ４６、４８のドレインが接続さ
れるノードＮ６ではプレート電圧ＶPが出力される。
の実施例を詳しく説明する。図４は本発明の実施例によ
るプレート電圧発生回路の回路図である。図４を参照す
れば、制御信号Ｖpeは分岐されてＮＯＲゲート７２の第
１入力端とインバータ６２の入力端と接続される。イン
バータ６２乃至７０は部材番号順に直列接続される。前
記直列接続されたインバータ６２乃至７０とＮＯＲゲー
ト７２は、パルス信号を発生するためのパルス発生手段
６０で作動する。前記ＮＯＲゲート７２の出力端は、Ｐ
ＭＯＳトランジスタ４６のゲートとインバータ４４の入
力端に共通に接続される。前記ＰＭＯＳトランジスタ４
６のソースは、図３のような従来のプレート電圧発生回
路により発生される１／２ＶＣＣと接続される。前記イ
ンバータ４４の出力端はＰＭＯＳトランジスタ４８のゲ
ートに接続され、前記ＰＭＯＳトランジスタ４８のソー
スは電源電圧端子ＶＣＣと接続される。前記ＰＭＯＳト
ランジスタ４６、４８のドレインは相互接続される。前
記ＰＭＯＳトランジスタ４６、４８のドレインが接続さ
れるノードＮ６ではプレート電圧ＶPが出力される。
【００１６】次いで、図４に示された本発明によるプレ
ート電圧発生回路の動作を説明するが、本発明の実施例
での対のビットラインはプリチャージ状態でＶＣＣレベ
ルに充電される。プリチャージ状態で制御信号Ｖpeの電
圧レベルは‘ハイ’となるのでノードＮ５の電圧レベル
は‘ロー’となる。従って、ＰＭＯＳトランジスタ４６
はターンオンされ、ＰＭＯＳトランジスタ４８はターン
オフされる。これにより前記ＰＭＯＳトランジスタ４６
のチャンネルを通して１／２ＶＣＣレベルのプレート電
圧（Ｖp）が前記プレート電圧発生回路の出力ライン５
０に伝達され、前記出力ライン５０に伝達された１／２
ＶＣＣレベルのプレート電圧がメモリセルのプレートノ
ードに供給される。アクセス動作に変換される場合制御
信号Ｖpeは‘ハイ’から‘ロー’に変換される。これに
よりパルス発生回路６０の出力端のノードＮ５の電圧レ
ベルは、所定時間後‘ハイ’状態に変換される。従っ
て、ＰＭＯＳトランジスタ４６はターンオフされ、ＰＭ
ＯＳトランジスタ４８はターンオンされる。従って、メ
モリセルとビットラインとのチャージシェアリングが行
われる前に、ＰＭＯＳトランジスタ４８のチャンネルを
通してＶＣＣレベルのプレート電圧がメモリセルのプレ
ートノードに供給される。こうなるとメモリセルに貯蔵
されたデータの状態が‘ロー’の時と‘ハイ’の時のス
トレージノードの電圧レベルは、各々０Ｖで１／２ＶＣ
Ｃレベルに、ＶＣＣレベルで３／２ＶＣＣレベルにブー
スティングされる。
ート電圧発生回路の動作を説明するが、本発明の実施例
での対のビットラインはプリチャージ状態でＶＣＣレベ
ルに充電される。プリチャージ状態で制御信号Ｖpeの電
圧レベルは‘ハイ’となるのでノードＮ５の電圧レベル
は‘ロー’となる。従って、ＰＭＯＳトランジスタ４６
はターンオンされ、ＰＭＯＳトランジスタ４８はターン
オフされる。これにより前記ＰＭＯＳトランジスタ４６
のチャンネルを通して１／２ＶＣＣレベルのプレート電
圧（Ｖp）が前記プレート電圧発生回路の出力ライン５
０に伝達され、前記出力ライン５０に伝達された１／２
ＶＣＣレベルのプレート電圧がメモリセルのプレートノ
ードに供給される。アクセス動作に変換される場合制御
信号Ｖpeは‘ハイ’から‘ロー’に変換される。これに
よりパルス発生回路６０の出力端のノードＮ５の電圧レ
ベルは、所定時間後‘ハイ’状態に変換される。従っ
て、ＰＭＯＳトランジスタ４６はターンオフされ、ＰＭ
ＯＳトランジスタ４８はターンオンされる。従って、メ
モリセルとビットラインとのチャージシェアリングが行
われる前に、ＰＭＯＳトランジスタ４８のチャンネルを
通してＶＣＣレベルのプレート電圧がメモリセルのプレ
ートノードに供給される。こうなるとメモリセルに貯蔵
されたデータの状態が‘ロー’の時と‘ハイ’の時のス
トレージノードの電圧レベルは、各々０Ｖで１／２ＶＣ
Ｃレベルに、ＶＣＣレベルで３／２ＶＣＣレベルにブー
スティングされる。
【００１７】従って、本発明による可変プレート電圧発
生回路を具備する半導体メモリ装置では、前記可変プレ
ート電圧発生回路によりストレージノードの電圧レベル
がブースティングされると、アクセス動作時過電圧に起
因する素子等のストレスの増加無しに、センシング動作
が高速に行われうる。即ち、指定されたメモリセルのス
トレージノードの電圧レベルのみ強制的にブースティン
グさせることにより、低電源電圧でのセンシング速度は
従来と比べて著しく改善される。
生回路を具備する半導体メモリ装置では、前記可変プレ
ート電圧発生回路によりストレージノードの電圧レベル
がブースティングされると、アクセス動作時過電圧に起
因する素子等のストレスの増加無しに、センシング動作
が高速に行われうる。即ち、指定されたメモリセルのス
トレージノードの電圧レベルのみ強制的にブースティン
グさせることにより、低電源電圧でのセンシング速度は
従来と比べて著しく改善される。
【００１８】図５Ａ及びＢは、従来と本発明の実施例に
よるプレート電圧発生回路を具備する半導体メモリ装置
での、対のビットラインの電圧波形図である。図５Ａは
‘ハイ’データが貯蔵された場合、図５Ｂは‘ロー’デ
ータが貯蔵された場合のグラフである。この時の実験条
件は対のビットラインキャパシタンスが各々２００フェ
ムト（１０−１５）ファラッドであり、メモリセルを構
成するキャパシタのキャパシタンスが３０フェムトファ
ラッドであった。
よるプレート電圧発生回路を具備する半導体メモリ装置
での、対のビットラインの電圧波形図である。図５Ａは
‘ハイ’データが貯蔵された場合、図５Ｂは‘ロー’デ
ータが貯蔵された場合のグラフである。この時の実験条
件は対のビットラインキャパシタンスが各々２００フェ
ムト（１０−１５）ファラッドであり、メモリセルを構
成するキャパシタのキャパシタンスが３０フェムトファ
ラッドであった。
【００１９】図５Ａ及びＢに示されたように、Ｎ形セン
ス増幅器の制御信号ＬＮが供給される時点からセンシン
グ速度が速くなった。即ち、‘ハイ’データと‘ロー’
データが各々メモリセルに貯蔵された場合、従来の技術
ではＮ形センス増幅器の制御信号ＬＮが供給される時点
よりセンシングされる時点が各々６．２ナノ秒と８．４
ナノ秒程度遅延したが、本発明の実施例では各々速度
１．０ナノ秒と１．１ナノ秒程度しか遅延されず、セン
シング動作が高速で行われる。
ス増幅器の制御信号ＬＮが供給される時点からセンシン
グ速度が速くなった。即ち、‘ハイ’データと‘ロー’
データが各々メモリセルに貯蔵された場合、従来の技術
ではＮ形センス増幅器の制御信号ＬＮが供給される時点
よりセンシングされる時点が各々６．２ナノ秒と８．４
ナノ秒程度遅延したが、本発明の実施例では各々速度
１．０ナノ秒と１．１ナノ秒程度しか遅延されず、セン
シング動作が高速で行われる。
【００２０】
【発明の効果】従って、本発明による可変プレート電圧
発生回路を具備する半導体メモリ装置は、指定されたメ
モリセルのストレージノードの電圧レベルが前記プレー
ト電圧の発生回路により強制的にブースティングされる
ことにより、低電圧でセンシング速度が著しく改善され
る。
発生回路を具備する半導体メモリ装置は、指定されたメ
モリセルのストレージノードの電圧レベルが前記プレー
ト電圧の発生回路により強制的にブースティングされる
ことにより、低電圧でセンシング速度が著しく改善され
る。
【図１】 一般的なＤＲＡＭメモリセルを示す回路図で
ある。
ある。
【図２】 ＤＲＡＭのコアー部の構成を示す図面であ
る。
る。
【図３】 従来の技術によるプレート電圧発生回路の回
路図である。
路図である。
【図４】 本発明の実施例によるプレート電圧発生回路
の回路図である。
の回路図である。
【図５】 Ａは従来の実施例によるプレート電圧発生回
路を具備する半導体メモリ装置での対のビットラインの
電圧波形図である。Ｂは本発明の実施例によるプレート
電圧発生回路を具備する半導体メモリ装置での対のビッ
トラインの電圧波形図である。
路を具備する半導体メモリ装置での対のビットラインの
電圧波形図である。Ｂは本発明の実施例によるプレート
電圧発生回路を具備する半導体メモリ装置での対のビッ
トラインの電圧波形図である。
２ メモリセル、４ プリチャージ及び等化回路、６，
８ 分離ゲート、１０Ｐ形センス増幅器、１１ ＰＭＯ
Ｓドライバー、１２ メモリセル、１４ プリチャージ
及び等化回路、１６、１８ 分離ゲート、２０ Ｎ形セ
ンス増幅器、２１ ＮＭＯＳドライバー、２２ カラム
選択ゲート、４４ インバータ、４６，４８ ＰＭＯＳ
トランジスタ、５０ 出力ライン、６０ パルス発生回
路、６２〜７０ インバータ、７２ ＮＯＲゲート
８ 分離ゲート、１０Ｐ形センス増幅器、１１ ＰＭＯ
Ｓドライバー、１２ メモリセル、１４ プリチャージ
及び等化回路、１６、１８ 分離ゲート、２０ Ｎ形セ
ンス増幅器、２１ ＮＭＯＳドライバー、２２ カラム
選択ゲート、４４ インバータ、４６，４８ ＰＭＯＳ
トランジスタ、５０ 出力ライン、６０ パルス発生回
路、６２〜７０ インバータ、７２ ＮＯＲゲート
Claims (6)
- 【請求項１】 半導体メモリ装置において、 メモリセルに貯蔵されたデータをセンシングするための
センシング手段を有する対のビットラインと、 プリチャージ状態で第１電圧レベルが前記メモリセルの
プレートノードに印加され、前記メモリセルと前記ビッ
トラインとのチャージシェアリングが行われる前に第２
電圧レベルが前記プレートノードに印加されるようにプ
レート電圧を可変的に供給するプレート電圧発生回路を
具備することを特徴とする半導体メモリ装置。 - 【請求項２】 前記メモリセルのプレートノードに可変
的に印加される前記プレート電圧により前記メモリセル
のストレージノード電圧がブースティングされることを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記プレート電圧発生回路が制御信号を
入力して論理組合わされた出力に応答して第１電圧レベ
ルの出力を制御する第１スイッチング手段と、 前記論理組合わされた出力を反転させる反転手段と、 前記反転手段の出力に応答して第２電圧レベルの出力を
制御する第２スイッチング手段よりなることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記第１及び第２スイッチング手段がＰ
ＭＯＳトランジスタであることを特徴とする請求項３に
記載の半導体メモリ装置。 - 【請求項５】 前記反転手段がインバータであることを
特徴とする請求項３に記載の半導体メモリ装置。 - 【請求項６】 前記第１電圧レベルが（１／２）ＶＣＣ
レベルであり、前記第２電圧レベルがＶＣＣレベルであ
ることを特徴とする請求項３に記載の半導体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-P-019993 | 1995-07-07 | ||
| KR1019950019993A KR0154755B1 (ko) | 1995-07-07 | 1995-07-07 | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935476A true JPH0935476A (ja) | 1997-02-07 |
Family
ID=19420083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174003A Pending JPH0935476A (ja) | 1995-07-07 | 1996-07-03 | 可変プレート電圧発生回路を具備する半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5777934A (ja) |
| JP (1) | JPH0935476A (ja) |
| KR (1) | KR0154755B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022510800A (ja) * | 2018-12-14 | 2022-01-28 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | 記憶装置及び電子デバイス |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901078A (en) * | 1997-06-19 | 1999-05-04 | Micron Technology, Inc. | Variable voltage isolation gate and method |
| KR100253081B1 (ko) * | 1997-06-25 | 2000-09-01 | 윤종용 | 셀프-리프레시 모드를 가지는 다이나믹 랜덤 액세스 메모리 장치 |
| KR100281280B1 (ko) * | 1997-06-30 | 2001-03-02 | 김영환 | 반도체 메모리 소자의 셀 플레이트 전압 발생장치 |
| US5949720A (en) * | 1998-10-30 | 1999-09-07 | Stmicroelectronics, Inc. | Voltage clamping method and apparatus for dynamic random access memory devices |
| US6034909A (en) * | 1998-10-30 | 2000-03-07 | Stmicroelectronics, Inc. | Method and apparatus for bit line isolation for random access memory devices |
| US6075733A (en) * | 1998-11-23 | 2000-06-13 | Lsi Logic Corporation | Technique for reducing peak current in memory operation |
| EP4471773B1 (en) * | 2023-05-31 | 2025-12-10 | STMicroelectronics International N.V. | Memory device comprising a sense amplifier circuit and method of operation |
| IT202300011031A1 (it) | 2023-05-31 | 2024-12-01 | St Microelectronics Int Nv | Circuito sense amplifier, dispositivo di memoria e procedimento di funzionamento corrispondenti |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103587A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
| JPH05342873A (ja) * | 1992-06-10 | 1993-12-24 | Nec Corp | 半導体記憶装置 |
| JP2814862B2 (ja) * | 1992-12-07 | 1998-10-27 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07235648A (ja) * | 1994-02-24 | 1995-09-05 | Hitachi Ltd | 半導体記憶装置 |
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
-
1995
- 1995-07-07 KR KR1019950019993A patent/KR0154755B1/ko not_active Expired - Fee Related
-
1996
- 1996-07-03 JP JP8174003A patent/JPH0935476A/ja active Pending
- 1996-07-08 US US08/674,705 patent/US5777934A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022510800A (ja) * | 2018-12-14 | 2022-01-28 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | 記憶装置及び電子デバイス |
| US11699061B2 (en) | 2018-12-14 | 2023-07-11 | Huawei Technologies Co., Ltd. | Storage apparatus and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0154755B1 (ko) | 1998-12-01 |
| KR970008160A (ko) | 1997-02-24 |
| US5777934A (en) | 1998-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050323 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050415 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050711 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060203 |