JPH06309883A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH06309883A JPH06309883A JP9613393A JP9613393A JPH06309883A JP H06309883 A JPH06309883 A JP H06309883A JP 9613393 A JP9613393 A JP 9613393A JP 9613393 A JP9613393 A JP 9613393A JP H06309883 A JPH06309883 A JP H06309883A
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Abstract
(57)【要約】
【目的】不揮発性メモリにおいて、メモリセルがオフ状
態となるのに十分な書込み量よりも少ない書込み量でも
電源電圧が高い場合の読み出し誤動作を防止でき、セル
の書込み量が少なくても広い動作電源電圧範囲を実現
し、高速な書込みを実現する。 【構成】不揮発性メモリセルアレイと、このメモリセル
アレイのメモリセルの読み出しに際してメモリセルのゲ
ートに印加する電圧として、ある電圧以下にクランプし
た読み出し電圧を選択的に供給し得る読み出し制御回路
１６とを具備することを特徴とする。
態となるのに十分な書込み量よりも少ない書込み量でも
電源電圧が高い場合の読み出し誤動作を防止でき、セル
の書込み量が少なくても広い動作電源電圧範囲を実現
し、高速な書込みを実現する。 【構成】不揮発性メモリセルアレイと、このメモリセル
アレイのメモリセルの読み出しに際してメモリセルのゲ
ートに印加する電圧として、ある電圧以下にクランプし
た読み出し電圧を選択的に供給し得る読み出し制御回路
１６とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリ集積回
路あるいは論理型集積回路などに搭載される不揮発性半
導体メモリに係り、特に不揮発性メモリセルの読み出し
時にセルのゲート電圧をクランプする手段に関する。
路あるいは論理型集積回路などに搭載される不揮発性半
導体メモリに係り、特に不揮発性メモリセルの読み出し
時にセルのゲート電圧をクランプする手段に関する。
【０００２】
【従来の技術】ＥＰＲＯＭ（紫外線消去・再書き込み可
能なＲＯＭ）、ＥＥＰＲＯＭ（電気的消去・再書き込み
可能なＲＯＭ）などの不揮発性半導体メモリにおいて
は、一般に、データメモリはＦＬＯＴＯＸ（Floating g
ate Tunnel Oxide）型セルを用いたＥＥＰＲＯＭで構成
され、プログラムメモリはＥＰＲＯＭやＥＴＯＸ（EPRO
Mwith Tunnel Oxide ）型セルを用いたフラッシュＥＥ
ＰＥＯＭによって構成されている。
能なＲＯＭ）、ＥＥＰＲＯＭ（電気的消去・再書き込み
可能なＲＯＭ）などの不揮発性半導体メモリにおいて
は、一般に、データメモリはＦＬＯＴＯＸ（Floating g
ate Tunnel Oxide）型セルを用いたＥＥＰＲＯＭで構成
され、プログラムメモリはＥＰＲＯＭやＥＴＯＸ（EPRO
Mwith Tunnel Oxide ）型セルを用いたフラッシュＥＥ
ＰＥＯＭによって構成されている。
【０００３】従来、これらの不揮発性メモリセルの読み
出し時には、セルのゲートを集積回路チップ外部より供
給される電源電圧で駆動していた。このため、セルがオ
フ状態となるのに十分な書込み量よりもセルの書込み量
が少ない場合であって読み出し電源電圧が高い時に、セ
ルのゲート電圧がセルの閾値電圧を越え、セルがオン状
態になってセル電流が流れる。このセル電流の大きさに
よっては、このセル電流に応じた電圧入力を基準電圧と
比較してセルデータを読み出すためのセンスアンプが、
セルデータとは逆のデータを読み出すという誤動作が生
じることがある。
出し時には、セルのゲートを集積回路チップ外部より供
給される電源電圧で駆動していた。このため、セルがオ
フ状態となるのに十分な書込み量よりもセルの書込み量
が少ない場合であって読み出し電源電圧が高い時に、セ
ルのゲート電圧がセルの閾値電圧を越え、セルがオン状
態になってセル電流が流れる。このセル電流の大きさに
よっては、このセル電流に応じた電圧入力を基準電圧と
比較してセルデータを読み出すためのセンスアンプが、
セルデータとは逆のデータを読み出すという誤動作が生
じることがある。
【０００４】一方、前記したような読み出しの誤動作を
避けるために、セルの書込み量がセルがオフ状態となる
のに十分な書込み量となるように書込み時間を長くとる
と、高速な書込みが不可能になるという問題が生じる。
避けるために、セルの書込み量がセルがオフ状態となる
のに十分な書込み量となるように書込み時間を長くとる
と、高速な書込みが不可能になるという問題が生じる。
【０００５】
【発明が解決しようとする課題】上記したように従来の
不揮発性半導体メモリは、セルのゲートを集積回路チッ
プ外部より供給される電源電圧で駆動していたので、不
揮発メモリセルがオフ状態となるのに十分な書込み量よ
りも書込み量が少なくて電源電圧が高い場合に読み出し
の誤動作が生じ、セルの書込み量がセルがオフ状態とな
るのに十分な書込み量となるように書込み時間を長くと
ると高速な書込みが不可能になるという問題があった。
不揮発性半導体メモリは、セルのゲートを集積回路チッ
プ外部より供給される電源電圧で駆動していたので、不
揮発メモリセルがオフ状態となるのに十分な書込み量よ
りも書込み量が少なくて電源電圧が高い場合に読み出し
の誤動作が生じ、セルの書込み量がセルがオフ状態とな
るのに十分な書込み量となるように書込み時間を長くと
ると高速な書込みが不可能になるという問題があった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、不揮発メモリセルの書込み量がオフ状態とな
るのに十分な書込み量よりも少なくて電源電圧が高い場
合の読み出しの誤動作を防止でき、セルの書込み量が少
なくても広い動作電源電圧範囲を実現でき、高速な書込
みが可能になる不揮発性半導体メモリを提供することを
目的とする。
たもので、不揮発メモリセルの書込み量がオフ状態とな
るのに十分な書込み量よりも少なくて電源電圧が高い場
合の読み出しの誤動作を防止でき、セルの書込み量が少
なくても広い動作電源電圧範囲を実現でき、高速な書込
みが可能になる不揮発性半導体メモリを提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、不揮発性メモリセルの読み出しに際してメモ
リセルのゲートに印加する電圧として、ある電圧以下に
クランプした読み出し電圧を選択し得るように構成した
ことを特徴とする。
メモリは、不揮発性メモリセルの読み出しに際してメモ
リセルのゲートに印加する電圧として、ある電圧以下に
クランプした読み出し電圧を選択し得るように構成した
ことを特徴とする。
【０００８】また、本発明の不揮発性半導体メモリは、
不揮発性メモリセルに対する書き込み後のベリファイに
際しては、外部から供給される電源電圧を読み出し電圧
としてメモリセルのゲートに印加して読み出し、通常の
読み出しに際しては、ある電圧以下にクランプした読み
出し電圧をメモリセルのゲートに印加して読み出すこと
を特徴とする。
不揮発性メモリセルに対する書き込み後のベリファイに
際しては、外部から供給される電源電圧を読み出し電圧
としてメモリセルのゲートに印加して読み出し、通常の
読み出しに際しては、ある電圧以下にクランプした読み
出し電圧をメモリセルのゲートに印加して読み出すこと
を特徴とする。
【０００９】
【作用】不揮発性メモリセルの読み出しに際して、ある
電圧以下にクランプした読み出し電圧をメモリセルのゲ
ートに印加して読み出すことが可能であるので、セルの
書込み量がオフ状態となるのに十分な書込み量よりも少
なくて電源電圧が高い場合の読み出しの誤動作を防止で
きる。
電圧以下にクランプした読み出し電圧をメモリセルのゲ
ートに印加して読み出すことが可能であるので、セルの
書込み量がオフ状態となるのに十分な書込み量よりも少
なくて電源電圧が高い場合の読み出しの誤動作を防止で
きる。
【００１０】従って、セルの書込み量が少なくても広い
動作電源電圧範囲を実現でき、高速な書込みが可能にな
る。また、通常の汎用のＰＲＯＭライターにより行われ
る書き込み後のベリファイに際しては、ＰＲＯＭライタ
ーから供給される電源電圧を読み出し電圧としてメモリ
セルのゲートに印加して読み出し、通常の読み出しに際
しては、ある電圧以下にクランプした読み出し電圧をメ
モリセルのゲートに印加して読み出すことが可能にな
る。
動作電源電圧範囲を実現でき、高速な書込みが可能にな
る。また、通常の汎用のＰＲＯＭライターにより行われ
る書き込み後のベリファイに際しては、ＰＲＯＭライタ
ーから供給される電源電圧を読み出し電圧としてメモリ
セルのゲートに印加して読み出し、通常の読み出しに際
しては、ある電圧以下にクランプした読み出し電圧をメ
モリセルのゲートに印加して読み出すことが可能にな
る。
【００１１】これにより、セルの書込み量のマージンを
確保し、書込みセルの電荷保持特性に対するマージンや
オフ状態のセルトランジスタのゲートにノイズが乗った
時の読み出しマージンを増大することが可能になり、よ
り信頼性の高い不揮発性メモリを実現することができ
る。
確保し、書込みセルの電荷保持特性に対するマージンや
オフ状態のセルトランジスタのゲートにノイズが乗った
時の読み出しマージンを増大することが可能になり、よ
り信頼性の高い不揮発性メモリを実現することができ
る。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＥＰＲ
ＯＭの一部を概略的に示す。１１はメモリセル用のトラ
ンジスタであり、複数個がマトリクス状に配列されてメ
モリセルアレイを構成している。上記セルトランジスタ
１１は、浮遊ゲートおよび制御ゲートの二層ゲート構造
を有するＮＭＯＳトランジスタからなる。
に説明する。図１は、本発明の第１実施例に係るＥＰＲ
ＯＭの一部を概略的に示す。１１はメモリセル用のトラ
ンジスタであり、複数個がマトリクス状に配列されてメ
モリセルアレイを構成している。上記セルトランジスタ
１１は、浮遊ゲートおよび制御ゲートの二層ゲート構造
を有するＮＭＯＳトランジスタからなる。
【００１３】ＢＬはメモリセルアレイのビット線であ
り、メモリセルアレイの同一カラムの複数のセルトラン
ジスタ１１の各ドレインに共通に接続されている。な
お、セルトランジスタ１１のソースは接地電位（ＶSS）
ノードに接続されている。
り、メモリセルアレイの同一カラムの複数のセルトラン
ジスタ１１の各ドレインに共通に接続されている。な
お、セルトランジスタ１１のソースは接地電位（ＶSS）
ノードに接続されている。
【００１４】ＷＬはメモリセルアレイのワード線であ
り、メモリセルアレイの同一ロウの複数のセルトランジ
スタ１１の各制御ゲートに共通に接続されている。通常
の電源電位ＶCCが与えられるＶCCノードと上記ビット線
ＢＬとの間には、負荷用の抵抗１２およびビット線電位
クランプ用のＮＭＯＳトランジスタ１３およびビット線
選択用のＮＭＯＳトランジスタ１４が直列に接続されて
いる。
り、メモリセルアレイの同一ロウの複数のセルトランジ
スタ１１の各制御ゲートに共通に接続されている。通常
の電源電位ＶCCが与えられるＶCCノードと上記ビット線
ＢＬとの間には、負荷用の抵抗１２およびビット線電位
クランプ用のＮＭＯＳトランジスタ１３およびビット線
選択用のＮＭＯＳトランジスタ１４が直列に接続されて
いる。
【００１５】上記ビット線電位クランプ用のＮＭＯＳト
ランジスタ１３は、読み出し時のビット線電位をクラン
プするためのものであり、そのゲートにはバイアス電位
Ｖbiasが与えられる。そして、このビット線電位クラン
プ用トランジスタ１３と前記抵抗１２との接続ノード
は、データ線ＤＬを介して差動型センスアンプ１５の一
方の入力ノードに接続されている。
ランジスタ１３は、読み出し時のビット線電位をクラン
プするためのものであり、そのゲートにはバイアス電位
Ｖbiasが与えられる。そして、このビット線電位クラン
プ用トランジスタ１３と前記抵抗１２との接続ノード
は、データ線ＤＬを介して差動型センスアンプ１５の一
方の入力ノードに接続されている。
【００１６】上記差動型センスアンプ１５の他方の入力
ノードには、比較基準電位供給用のダミー回路が接続さ
れている。このダミー回路は、ＶCCノードとＶSSノード
との間に、ダミー用の負荷抵抗１２´、ダミービット線
電位クランプ用のＮＭＯＳトランジスタ１３´、ダミー
ビット線選択用のＮＭＯＳトランジスタ１４´、ダミー
ビット線ＤＢＬおよびダミー用セルトランジスタ１１´
が直列に接続されている。そして、上記ダミー用負荷抵
抗１２´およびダミービット線電位クランプ用トランジ
スタ１３´の接続ノードは、ダミーデータ線ＤＤＬを介
して前記差動型センスアンプ１５の他方の入力ノードに
接続されている。
ノードには、比較基準電位供給用のダミー回路が接続さ
れている。このダミー回路は、ＶCCノードとＶSSノード
との間に、ダミー用の負荷抵抗１２´、ダミービット線
電位クランプ用のＮＭＯＳトランジスタ１３´、ダミー
ビット線選択用のＮＭＯＳトランジスタ１４´、ダミー
ビット線ＤＢＬおよびダミー用セルトランジスタ１１´
が直列に接続されている。そして、上記ダミー用負荷抵
抗１２´およびダミービット線電位クランプ用トランジ
スタ１３´の接続ノードは、ダミーデータ線ＤＤＬを介
して前記差動型センスアンプ１５の他方の入力ノードに
接続されている。
【００１７】さらに、セルトランジスタ１１の読み出し
に際して、セルトランジスタのゲート（ワード線ＷＬ）
およびダミーセルのゲート（ダミーワード線ＤＷＬ）に
印加する電圧として、ある電圧以下にクランプした読み
出し電圧ＶCLを選択的に供給し得る読み出し制御回路１
６が設けられている。このクランプ電圧ＶCLは、セルト
ランジスタの素子特性で決まり、例えば４〜５Ｖであ
る。
に際して、セルトランジスタのゲート（ワード線ＷＬ）
およびダミーセルのゲート（ダミーワード線ＤＷＬ）に
印加する電圧として、ある電圧以下にクランプした読み
出し電圧ＶCLを選択的に供給し得る読み出し制御回路１
６が設けられている。このクランプ電圧ＶCLは、セルト
ランジスタの素子特性で決まり、例えば４〜５Ｖであ
る。
【００１８】図２（ａ）および（ｂ）は、図１中のセル
トランジスタ１１の読み出しに際してそのゲートにクラ
ンプ電圧ＶCLを印加した場合の動作特性の一例を示す。
ここで、ＶINは前記データ線ＤＬの電位、ＶREF は前記
ダミーデータ線ＤＤＬの電位、Ｖtha はセルトランジス
タの閾値電圧の初期値、Ｖthb はセルトランジスタの書
込み後の閾値電圧である。
トランジスタ１１の読み出しに際してそのゲートにクラ
ンプ電圧ＶCLを印加した場合の動作特性の一例を示す。
ここで、ＶINは前記データ線ＤＬの電位、ＶREF は前記
ダミーデータ線ＤＤＬの電位、Ｖtha はセルトランジス
タの閾値電圧の初期値、Ｖthb はセルトランジスタの書
込み後の閾値電圧である。
【００１９】この図から、セルの書込み量がオフ状態と
なるのに十分な書込み量よりも少なくて電源電圧Ｖccが
高い場合でも、セルのゲート電圧ＶG がセルの閾値電圧
を越えてセルがオン状態になることはなく、仮にセルが
オン状態になってセル電流が流れたとしもセルがオン状
態であると見做せる電流以下に抑え、ＶIN＞ＶREF の関
係を維持でき、読み出しの誤動作を防止できる。
なるのに十分な書込み量よりも少なくて電源電圧Ｖccが
高い場合でも、セルのゲート電圧ＶG がセルの閾値電圧
を越えてセルがオン状態になることはなく、仮にセルが
オン状態になってセル電流が流れたとしもセルがオン状
態であると見做せる電流以下に抑え、ＶIN＞ＶREF の関
係を維持でき、読み出しの誤動作を防止できる。
【００２０】従って、セルの書込み量が少なくても広い
動作電源電圧範囲を実現でき、高速な書込みが可能にな
る。図３は、上記実施例のＥＰＲＯＭにおいて前記クラ
ンプ電圧ＶCLを生成するために読み出し制御回路１６に
設けられる電源クランプ回路の一例を示す。
動作電源電圧範囲を実現でき、高速な書込みが可能にな
る。図３は、上記実施例のＥＰＲＯＭにおいて前記クラ
ンプ電圧ＶCLを生成するために読み出し制御回路１６に
設けられる電源クランプ回路の一例を示す。
【００２１】この電源クランプ回路は、ＶCCノードとク
ランプ電圧出力ノードとの間にデプレッション型（Ｄ
型）のＮＭＯＳトランジスタ３１のドレイン・ソース間
が直列に挿入され、そのゲートにバイアス電圧生成回路
３２からバイアス電圧Ｖb が印加される。
ランプ電圧出力ノードとの間にデプレッション型（Ｄ
型）のＮＭＯＳトランジスタ３１のドレイン・ソース間
が直列に挿入され、そのゲートにバイアス電圧生成回路
３２からバイアス電圧Ｖb が印加される。
【００２２】この回路によれば、クランプ電圧出力ノー
ドのＶCLは、Ｄ型トランジスタ３１の閾値電圧の絶対値
とバイアス電圧Ｖb との和の値となる。例えば、Ｄ型ト
ランジスタ３１の閾値電圧が−３．０Ｖ、Ｖb が１Ｖの
場合、ＶCLは４Ｖとなる。
ドのＶCLは、Ｄ型トランジスタ３１の閾値電圧の絶対値
とバイアス電圧Ｖb との和の値となる。例えば、Ｄ型ト
ランジスタ３１の閾値電圧が−３．０Ｖ、Ｖb が１Ｖの
場合、ＶCLは４Ｖとなる。
【００２３】上記バイアス電圧Ｖb は、ＶCCに依存せず
に一定であることが望ましく、その構成の一例を図４に
示す。図４に示すバイアス生成電圧回路において、４１
はエンハンスメント型（Ｅ型）のＰＭＯＳトランジス
タ、４２はＥ型のＮＭＯＳトランジスタ、４３はＤ型の
ＮＭＯＳトランジスタ、４４はＩ型のＮＭＯＳトランジ
スタであり、スタンバイ制御信号はスタンバイ時に
“Ｈ”レベルになる。
に一定であることが望ましく、その構成の一例を図４に
示す。図４に示すバイアス生成電圧回路において、４１
はエンハンスメント型（Ｅ型）のＰＭＯＳトランジス
タ、４２はＥ型のＮＭＯＳトランジスタ、４３はＤ型の
ＮＭＯＳトランジスタ、４４はＩ型のＮＭＯＳトランジ
スタであり、スタンバイ制御信号はスタンバイ時に
“Ｈ”レベルになる。
【００２４】図５は、本発明の第２実施例に係るプリチ
ャージ・ディスチャージ方式のＥＥＰＲＯＭの一部を概
略的に示している。このＥＥＰＲＯＭは、図１を参照し
て前述したＥＥＰＲＯＭと比べて、負荷用の抵抗１２、
１２´に代えてプリチャージ用ＰＭＯＳトランジスタ５
１、５１´が接続され、セルトランジスタ１１、ダミー
セル１１´のソースとＶSSノードとの間にディスチャー
ジ用ＮＭＯＳトランジスタ５２、５２´が挿入接続され
ている点、センスアンプ１５ａの構成が異なる。
ャージ・ディスチャージ方式のＥＥＰＲＯＭの一部を概
略的に示している。このＥＥＰＲＯＭは、図１を参照し
て前述したＥＥＰＲＯＭと比べて、負荷用の抵抗１２、
１２´に代えてプリチャージ用ＰＭＯＳトランジスタ５
１、５１´が接続され、セルトランジスタ１１、ダミー
セル１１´のソースとＶSSノードとの間にディスチャー
ジ用ＮＭＯＳトランジスタ５２、５２´が挿入接続され
ている点、センスアンプ１５ａの構成が異なる。
【００２５】上記プリチャージ用ＰＭＯＳトランジスタ
５１、５１´およびディスチャージ用ＮＭＯＳトランジ
スタ５２、５２´の各ゲートには、プリチャージ信号／
ＰＲが与えられる。
５１、５１´およびディスチャージ用ＮＭＯＳトランジ
スタ５２、５２´の各ゲートには、プリチャージ信号／
ＰＲが与えられる。
【００２６】また、センスアンプ１５ａは、２個の二入
力ノアゲートの各一方の入力端が各他方の出力端に交差
接続されてなる。さらに、上記ＥＰＲＯＭにおいても、
セルトランジスタの読み出しに際して、ワード線ＷＬお
よびダミワード線ＤＷＬにクランプ電圧ＶCLを選択的に
供給し得る読み出し制御回路１６が設けられている。
力ノアゲートの各一方の入力端が各他方の出力端に交差
接続されてなる。さらに、上記ＥＰＲＯＭにおいても、
セルトランジスタの読み出しに際して、ワード線ＷＬお
よびダミワード線ＤＷＬにクランプ電圧ＶCLを選択的に
供給し得る読み出し制御回路１６が設けられている。
【００２７】図６は、図５の回路のセルトランジスタお
よびダミーセルの動作特性の一例を示す。図７は、図５
の回路のデータの読み出し動作の一例を示す波形図であ
る。
よびダミーセルの動作特性の一例を示す。図７は、図５
の回路のデータの読み出し動作の一例を示す波形図であ
る。
【００２８】次に、図５中のセルトランジスタのデータ
の読み出し動作について図６、図７を参照しながら説明
する。プリチャージ信号／ＰＲが“Ｌ”レベルの期間
（プリチャージ期間）にプリチャージ用ＰＭＯＳトラン
ジスタ５１、５１´がオンになり、データ線ＤＬ、ダミ
ーデータ線ＤＤＬがＶCCにプリチャージされる。プリチ
ャージ期間終了後のディスチャージ期間に、クランプ電
圧ＶCLがゲートに印加されるセルトランジスタ１１の読
み出し電流およびダミーセル１１´の読み出し電流に応
じてＶIN、ＶREFが変化する。
の読み出し動作について図６、図７を参照しながら説明
する。プリチャージ信号／ＰＲが“Ｌ”レベルの期間
（プリチャージ期間）にプリチャージ用ＰＭＯＳトラン
ジスタ５１、５１´がオンになり、データ線ＤＬ、ダミ
ーデータ線ＤＤＬがＶCCにプリチャージされる。プリチ
ャージ期間終了後のディスチャージ期間に、クランプ電
圧ＶCLがゲートに印加されるセルトランジスタ１１の読
み出し電流およびダミーセル１１´の読み出し電流に応
じてＶIN、ＶREFが変化する。
【００２９】この場合、セルの書込み量が十分な場合に
は、ＶREF がＶINよりも早くセンスアンプ１５ａのノア
ゲートの閾値電圧を下回り、センスアンプ出力電圧Ｖou
t は“Ｌ”のままである。
は、ＶREF がＶINよりも早くセンスアンプ１５ａのノア
ゲートの閾値電圧を下回り、センスアンプ出力電圧Ｖou
t は“Ｌ”のままである。
【００３０】また、セルの書込み量がオフ状態となるの
に十分な書込み量よりも少なくて電源電圧Ｖccが高い場
合でも、セルのゲート電圧がセルの閾値電圧を越えてセ
ルがオン状態になることはなく、仮にオン状態になって
セル電流が流れたとしもセルがオン状態であると見做せ
る電流以下に抑え、ＶINがＶREF よりも早くセンスアン
プ１５ａのノアゲートの閾値電圧を下回ることを防止で
き、読み出しの誤動作を防止できる。
に十分な書込み量よりも少なくて電源電圧Ｖccが高い場
合でも、セルのゲート電圧がセルの閾値電圧を越えてセ
ルがオン状態になることはなく、仮にオン状態になって
セル電流が流れたとしもセルがオン状態であると見做せ
る電流以下に抑え、ＶINがＶREF よりも早くセンスアン
プ１５ａのノアゲートの閾値電圧を下回ることを防止で
き、読み出しの誤動作を防止できる。
【００３１】従って、セルの書込み量が少なくても広い
動作電源電圧範囲を実現でき、高速な書込みが可能にな
る。ところで、上記した各実施例のように、セルのゲー
ト電圧をある電圧以下にクランプして読み出すようにし
た場合、少ない書込み量で読み出しが可能になる反面、
書込みセルの電荷保持特性（リテンション）に対するマ
ージンや、クランプ電圧が印加されたオフ状態のセルト
ランジスタのゲートにノイズが乗った時の読み出しマー
ジンが低下するおそれがある。
動作電源電圧範囲を実現でき、高速な書込みが可能にな
る。ところで、上記した各実施例のように、セルのゲー
ト電圧をある電圧以下にクランプして読み出すようにし
た場合、少ない書込み量で読み出しが可能になる反面、
書込みセルの電荷保持特性（リテンション）に対するマ
ージンや、クランプ電圧が印加されたオフ状態のセルト
ランジスタのゲートにノイズが乗った時の読み出しマー
ジンが低下するおそれがある。
【００３２】このようなマージン低下の対策を施した本
発明の第３実施例に係るＥＥＰＲＯＭのブロック構成の
一例を図８に示す。図８において、６１および６２は２
個に分割されたメモリセルアレイ、６３および６４は上
記２個のメモリセルアレイに対応して設けられ、メモリ
セルアレイのロウ選択を行うロウデコーダであり、それ
ぞれ対応してデコード出力の電圧レベルを所望の値に切
り換えるためのロウレベルシフタ（ロウレベル切換回路
部）６３ａ、６４ａを有する。
発明の第３実施例に係るＥＥＰＲＯＭのブロック構成の
一例を図８に示す。図８において、６１および６２は２
個に分割されたメモリセルアレイ、６３および６４は上
記２個のメモリセルアレイに対応して設けられ、メモリ
セルアレイのロウ選択を行うロウデコーダであり、それ
ぞれ対応してデコード出力の電圧レベルを所望の値に切
り換えるためのロウレベルシフタ（ロウレベル切換回路
部）６３ａ、６４ａを有する。
【００３３】６５および６６は上記２個のメモリセルア
レイに対応して設けられ、メモリセルアレイのカラム選
択を行うカラムセレクタ、６７および６８は上記２個の
カラムセレクタに対応して設けられたカラムデコーダ、
６９は上記２個のメモリセルアレイに共通に設けられた
センスアンプである。
レイに対応して設けられ、メモリセルアレイのカラム選
択を行うカラムセレクタ、６７および６８は上記２個の
カラムセレクタに対応して設けられたカラムデコーダ、
６９は上記２個のメモリセルアレイに共通に設けられた
センスアンプである。
【００３４】７０は図３に示したような電源クランプ回
路、７１は外部から入力する高電圧Ｖppを検知して高電
圧検知信号ＳＶＰＰを出力する高電圧検知回路である。
電源切換回路７２は、外部から入力するプログラム信号
ＰＧＭおよび上記高電位検知信号ＳＶＰＰにより指定さ
れるメモリ動作モードに応じて、前記電源クランプ回路
７０の出力電圧ＶCL、外部から供給される通常の電源電
圧ＶCC、高電圧Ｖppを切り換えて出力し、前記ロウデコ
ーダのロウレベルシフタ６３ａ、６４ａの動作電源とし
て供給するものである。
路、７１は外部から入力する高電圧Ｖppを検知して高電
圧検知信号ＳＶＰＰを出力する高電圧検知回路である。
電源切換回路７２は、外部から入力するプログラム信号
ＰＧＭおよび上記高電位検知信号ＳＶＰＰにより指定さ
れるメモリ動作モードに応じて、前記電源クランプ回路
７０の出力電圧ＶCL、外部から供給される通常の電源電
圧ＶCC、高電圧Ｖppを切り換えて出力し、前記ロウデコ
ーダのロウレベルシフタ６３ａ、６４ａの動作電源とし
て供給するものである。
【００３５】図９は、図８の具体的な回路例を示す。こ
こで、１１はセルトランジスタ、１３はビット線電位ク
ランプ用トランジスタ、１４はビット線選択用トランジ
スタ、１１´はダミー用セルトランジスタ、１３´はダ
ミービット線電位クランプ用トランジスタ、１４´はダ
ミービット線選択用トランジスタ、５１および５１´は
プリチャージ用トランジスタ、５２および５２´はディ
スチャージ用トランジスタである。また、Ｐ１〜ＰはＰ
ＭＯＳトランジスタであり、Ｎ１はゲートにクランプ電
圧ＶCLが供給されているＮＭＯＳトランジスタである。
こで、１１はセルトランジスタ、１３はビット線電位ク
ランプ用トランジスタ、１４はビット線選択用トランジ
スタ、１１´はダミー用セルトランジスタ、１３´はダ
ミービット線電位クランプ用トランジスタ、１４´はダ
ミービット線選択用トランジスタ、５１および５１´は
プリチャージ用トランジスタ、５２および５２´はディ
スチャージ用トランジスタである。また、Ｐ１〜ＰはＰ
ＭＯＳトランジスタであり、Ｎ１はゲートにクランプ電
圧ＶCLが供給されているＮＭＯＳトランジスタである。
【００３６】図９の回路において、書込み時には、プロ
グラム信号ＰＧＭが“Ｈ”レベルであり、外部から高電
圧Ｖppが印加されており、高電位検知信号ＳＶＰＰは
“Ｈ”レベルになり、トランジスタＰ１、Ｐ２、Ｐ４は
オン、Ｐ３、Ｐ５はオフになるので、Ｖppがロウレベル
シフタ６３ａ、６４ａに供給される。
グラム信号ＰＧＭが“Ｈ”レベルであり、外部から高電
圧Ｖppが印加されており、高電位検知信号ＳＶＰＰは
“Ｈ”レベルになり、トランジスタＰ１、Ｐ２、Ｐ４は
オン、Ｐ３、Ｐ５はオフになるので、Ｖppがロウレベル
シフタ６３ａ、６４ａに供給される。
【００３７】ベリファイには、プログラム信号ＰＧＭが
“Ｌ”レベル、高電位検知信号ＳＶＰＰが“Ｈ”レベル
になり、トランジスタＰ１、Ｐ２、Ｐ５はオフ、Ｐ３、
Ｐ４はオンになるので、Ｖccがロウレベルシフタ６３
ａ、６４ａに供給される。
“Ｌ”レベル、高電位検知信号ＳＶＰＰが“Ｈ”レベル
になり、トランジスタＰ１、Ｐ２、Ｐ５はオフ、Ｐ３、
Ｐ４はオンになるので、Ｖccがロウレベルシフタ６３
ａ、６４ａに供給される。
【００３８】リード時には、プログラム信号ＰＧＭが
“Ｌ”レベル、高電位検知信号ＳＶＰＰが“Ｌ”レベル
になり、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４はオフ、
Ｐ５はオンになるので、ＶCLがロウレベルシフタ６３
ａ、６４ａに供給される。
“Ｌ”レベル、高電位検知信号ＳＶＰＰが“Ｌ”レベル
になり、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４はオフ、
Ｐ５はオンになるので、ＶCLがロウレベルシフタ６３
ａ、６４ａに供給される。
【００３９】上記した第３実施例のＥＥＰＲＯＭは、汎
用のＰＲＯＭライターによる図１０に示すような書込み
／ベリファイ／読み出しシーケンスにおいて、書込み直
後のベリファイ時には、ライターから供給される電源電
圧Ｖccを読み出し電圧としてメモリセルのゲートに印加
して読み出し、上記メモリセルに対する通常の読み出し
に際しては、クランプ電圧ＶCLをメモリセルのゲートに
印加して読み出すように制御することが可能になってい
る。
用のＰＲＯＭライターによる図１０に示すような書込み
／ベリファイ／読み出しシーケンスにおいて、書込み直
後のベリファイ時には、ライターから供給される電源電
圧Ｖccを読み出し電圧としてメモリセルのゲートに印加
して読み出し、上記メモリセルに対する通常の読み出し
に際しては、クランプ電圧ＶCLをメモリセルのゲートに
印加して読み出すように制御することが可能になってい
る。
【００４０】このような制御により、図１１に示すよう
に、セルのゲートにＶCLを印加してオフ状態のセルとし
て読み出すために最低必要な書込み量をΔＶthc 、セル
のゲートにＶCCを印加してオフ状態のセルとして読み出
すために最低必要な書込み量をΔＶthv で表わすと、必
ず、ΔＶthc ＜ ΔＶthv となり、その差分ΔＶthm
（＝ΔＶthv −ΔＶthc ）だけ書込みマージンを確保す
ることが可能になる。
に、セルのゲートにＶCLを印加してオフ状態のセルとし
て読み出すために最低必要な書込み量をΔＶthc 、セル
のゲートにＶCCを印加してオフ状態のセルとして読み出
すために最低必要な書込み量をΔＶthv で表わすと、必
ず、ΔＶthc ＜ ΔＶthv となり、その差分ΔＶthm
（＝ΔＶthv −ΔＶthc ）だけ書込みマージンを確保す
ることが可能になる。
【００４１】つまり、従来は書込みマージンを確保する
ために、書込み直後のベリファイ時にメモリセルのゲー
トに読み出し電圧として高電圧を印加していたが、その
必要がなくなる。
ために、書込み直後のベリファイ時にメモリセルのゲー
トに読み出し電圧として高電圧を印加していたが、その
必要がなくなる。
【００４２】図１２は、図３の電源クランプ回路の他の
例を示す。この電源クランプ回路は、図３に示した電源
クランプ回路と比べて、ＶCCノードの代わりに昇圧回路
８１の出力ノードに接続されている点が異なる。
例を示す。この電源クランプ回路は、図３に示した電源
クランプ回路と比べて、ＶCCノードの代わりに昇圧回路
８１の出力ノードに接続されている点が異なる。
【００４３】このように昇圧回路８１の出力ノードに電
源クランプ回路を接続することにより、クランプ電圧Ｖ
CL以下では電源電圧ＶCCより高い電圧をセルトランジス
タのゲートに印加できるので、消去状態のセルトランジ
スタの閾値電圧Ｖth以下の低い電源電圧ＶCCでもセルト
ランジスタをオンさせてオン状態のセルトランジスタと
して読み出すことが可能になる。また、低い電源電圧Ｖ
CCでもセルトランジスタの電流が増えるので、より高速
の読み出しが可能になる。
源クランプ回路を接続することにより、クランプ電圧Ｖ
CL以下では電源電圧ＶCCより高い電圧をセルトランジス
タのゲートに印加できるので、消去状態のセルトランジ
スタの閾値電圧Ｖth以下の低い電源電圧ＶCCでもセルト
ランジスタをオンさせてオン状態のセルトランジスタと
して読み出すことが可能になる。また、低い電源電圧Ｖ
CCでもセルトランジスタの電流が増えるので、より高速
の読み出しが可能になる。
【００４４】この場合、昇圧回路８１を用いていても、
セルトランジスタのゲートにはクランプ電圧ＶCL以上は
かからないので、書込み状態のセルトランジスタを誤っ
てオンさせて読み出しするようなことはない。
セルトランジスタのゲートにはクランプ電圧ＶCL以上は
かからないので、書込み状態のセルトランジスタを誤っ
てオンさせて読み出しするようなことはない。
【００４５】
【発明の効果】上述したように本発明の不揮発性半導体
メモリによれば、メモリセルがオフ状態となるのに十分
な書込み量よりも少ない書込み量でも電源電圧が高い場
合の読み出し誤動作の発生を防止でき、セルの書込み量
が少なくても広い動作電源電圧範囲を実現でき、高速な
書込みを実現できる。
メモリによれば、メモリセルがオフ状態となるのに十分
な書込み量よりも少ない書込み量でも電源電圧が高い場
合の読み出し誤動作の発生を防止でき、セルの書込み量
が少なくても広い動作電源電圧範囲を実現でき、高速な
書込みを実現できる。
【図１】本発明の第１実施例に係るＥＰＲＯＭの一部を
示す回路図。
示す回路図。
【図２】図１中のセルトランジスタの読み出し動作例を
示すタイミング波形図。
示すタイミング波形図。
【図３】図１中の電源クランプ回路の一例を示す回路
図。
図。
【図４】図３中のバイアス電圧生成回路の一例を示す回
路図。
路図。
【図５】本発明の第２実施例に係るＥＰＲＯＭの一部を
示す回路図。
示す回路図。
【図６】図５中のセルトランジスタの読み出し動作例を
示すタイミング波形図。
示すタイミング波形図。
【図７】図５の回路のデータの読み出し動作の一例を示
す波形図。
す波形図。
【図８】本発明の第３実施例に係るＥＰＲＯＭの回路構
成の一例を示すブロック図。
成の一例を示すブロック図。
【図９】図８のブロック構成の一具体例を示す回路図。
【図１０】汎用のＰＲＯＭライターによる書込み／ベリ
ファイ／読み出しシーケンスにおいてセルトランジスタ
のゲート印加電圧を切換える様子を示す図。
ファイ／読み出しシーケンスにおいてセルトランジスタ
のゲート印加電圧を切換える様子を示す図。
【図１１】図８および図９のＥＰＲＯＭにおけるセルト
ランジスタの動作特性の一例を示すタイミング波形図。
ランジスタの動作特性の一例を示すタイミング波形図。
【図１２】図３の電源クランプ回路の他の例を示す回路
図。
図。
１１…セルトランジスタ、１３…ビット線電位クランプ
用トランジスタ、１４…ビット線選択用トランジスタ、
ＢＬ…ビット線、ＷＬ…ワード線、ＤＬ…データ線、１
１´…ダミー用セルトランジスタ、１３´…ダミービッ
ト線電位クランプ用トランジスタ、１４´…ダミービッ
ト線選択用トランジスタ、ＤＢＬ…ダミービット線、Ｄ
ＷＬ…ダミーワード線、ＤＤＬ…ダミーデータ線、１５
ａ…センスアンプ、１６…読み出し制御回路、５１、５
１´…プリチャージ用トランジスタ、５２、５２´…デ
ィスチャージ用トランジスタ。
用トランジスタ、１４…ビット線選択用トランジスタ、
ＢＬ…ビット線、ＷＬ…ワード線、ＤＬ…データ線、１
１´…ダミー用セルトランジスタ、１３´…ダミービッ
ト線電位クランプ用トランジスタ、１４´…ダミービッ
ト線選択用トランジスタ、ＤＢＬ…ダミービット線、Ｄ
ＷＬ…ダミーワード線、ＤＤＬ…ダミーデータ線、１５
ａ…センスアンプ、１６…読み出し制御回路、５１、５
１´…プリチャージ用トランジスタ、５２、５２´…デ
ィスチャージ用トランジスタ。
Claims (5)
- 【請求項１】 不揮発性メモリセルアレイと、 このメモリセルアレイのメモリセルの読み出しに際して
メモリセルのゲートに印加する電圧として、ある電圧以
下にクランプした読み出し電圧を選択的に供給し得る読
み出し制御回路とを具備することを特徴とする不揮発性
半導体メモリ。 - 【請求項２】 請求項１記載の不揮発性半導体メモリに
おいて、 前記メモリセルアレイのロウ選択を行うロウデコーダ
と、 外部から供給される通常の電源電圧をある電圧以下にク
ランプした読み出し電圧を生成して上記ロウデコーダの
レベルシフタの動作電源として供給する電源クランプ回
路とをさらに具備することを特徴とする不揮発性半導体
メモリ。 - 【請求項３】 不揮発性メモリセルアレイと、 このメモリセルアレイのメモリセルに対する書き込み後
のベリファイに際しては、外部から供給される電源電圧
を読み出し電圧としてメモリセルのゲートに印加して読
み出し、上記メモリセルに対する通常の読み出しに際し
ては、ある電圧以下にクランプした読み出し電圧をメモ
リセルのゲートに印加して読み出す読み出し制御回路と
を具備することを特徴とする不揮発性半導体メモリ。 - 【請求項４】 請求項３記載の不揮発性半導体メモリに
おいて、 前記メモリセルアレイのロウ選択を行うロウデコーダ
と、 外部から供給される通常の電源電圧をある電圧以下にク
ランプした読み出し電圧を生成する電源クランプ回路
と、 外部から入力する高電圧を検知して高電圧検知信号を出
力する高電圧検知回路と、 外部から入力するプログラム信号および上記高電位検知
信号により指定されるメモリ動作モードに応じて、前記
電源クランプ回路の出力電圧、外部から供給される通常
の電源電圧、高電圧を切り換えて出力し、前記ロウデコ
ーダのレベルシフタの動作電源として供給する電源切換
回路とを具備することを特徴とする不揮発性半導体メモ
リ。 - 【請求項５】 請求項２または４に記載の不揮発性半導
体メモリにおいて、 さらに、前記電源クランプ回路の電源として接続されて
いる昇圧回路を具備することを特徴とする不揮発性半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613393A JPH06309883A (ja) | 1993-04-22 | 1993-04-22 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613393A JPH06309883A (ja) | 1993-04-22 | 1993-04-22 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309883A true JPH06309883A (ja) | 1994-11-04 |
Family
ID=14156900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9613393A Pending JPH06309883A (ja) | 1993-04-22 | 1993-04-22 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309883A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| JP2001229687A (ja) * | 2000-02-03 | 2001-08-24 | Samsung Electronics Co Ltd | 電圧レギュレータ回路および半導体メモリ装置 |
| US6762953B2 (en) | 2002-11-14 | 2004-07-13 | Renesas Technology Corp. | Nonvolatile memory device with sense amplifier securing reading margin |
| CN116453559A (zh) * | 2023-06-19 | 2023-07-18 | 上海海栎创科技股份有限公司 | Rom位线预充电压的控制电路 |
-
1993
- 1993-04-22 JP JP9613393A patent/JPH06309883A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| US5872734A (en) * | 1995-07-10 | 1999-02-16 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| JP2001229687A (ja) * | 2000-02-03 | 2001-08-24 | Samsung Electronics Co Ltd | 電圧レギュレータ回路および半導体メモリ装置 |
| US6762953B2 (en) | 2002-11-14 | 2004-07-13 | Renesas Technology Corp. | Nonvolatile memory device with sense amplifier securing reading margin |
| CN116453559A (zh) * | 2023-06-19 | 2023-07-18 | 上海海栎创科技股份有限公司 | Rom位线预充电压的控制电路 |
| CN116453559B (zh) * | 2023-06-19 | 2023-09-12 | 上海海栎创科技股份有限公司 | Rom位线预充电压的控制电路 |
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