JPH09306188A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が変動した場合も安定なデータ書込
動作が可能な不揮発性半導体記憶装置を提供する。 【解決手段】 ベリファイ電位発生回路１００は、メモ
リセルトランジスタへのデータ書込後の書込データの確
認動作（ベリファイ動作）において、メモリセルトラン
ジスタの制御ゲートにベリファイ電位ＶＰＶＲＦＹを供
給する。可変抵抗Ｒ１およびＲ２の抵抗値の比および定
電流源回路３０から供給される定電流値により、ベリフ
ァイ電位ＶＰＶＲＦＹが決定され、電源電位Ｖｃｃの低
下に伴って電位ＶＰＶＲＦＹも低下する。電源電位の変
動によるセンスアンプの検出感度変化に応じて、メモリ
セルトランジスタの導電度が調整され、書込動作後のセ
ルしきい値が一定値となるように調整される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、不揮発性メモリセルに書込まれ
たデータの確認動作を行なう回路構成に関する。より特
定的には、電源電位が変動した場合も、不揮発性メモリ
素子への書込データの確認動作を安定に行なうことがで
き、信頼性の高い読出／書込動作が可能な不揮発性半導
体記憶装置に関する。

【０００２】

【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置は、従来外部記憶装置として用いられていた磁気
ディスク装置の置き換え等を行なうことをその１つの目
的として、開発が進められている。特に携帯型コンピュ
ータにおいて、従来の外部記憶装置であるハードディス
ク装置やフロッピーディスク装置を置き換えるための要
請が強い。

【０００３】上記の場合、特に、低コスト、低電圧・低
消費電力、高速書換え、高信頼性等の要求に応える必要
がある。

【０００４】図１２は、従来の不揮発性半導体記憶装置
のメモリセルを構成するフローティングゲート型トラン
ジスタの構成と、それに対する書込および消去動作にお
ける各部の電位を説明するための模式断面図である、
（ａ）は書込動作の場合を、（ｂ）は消去動作の場合を
それぞれ示している。

【０００５】図１２を参照して、メモリセルトランジス
タは、たとえば、ｐ型半導体基板５００表面に形成され
るｎ型ドレイン領域５０２およびｎ型ソース領域５０４
と、上記ドレイン領域５０２およびソース領域５０４と
の間のチャネル領域上に薄いトンネル酸化膜（たとえ
ば、膜厚＝１０ｎｍ）を介して形成されるフローティン
グゲート５０６と、フローティングゲート５０６上に、
絶縁膜を介して積層される制御ゲート５０８とを含む。

【０００６】ドレイン領域５０２には、ビット線ＢＬが
接続され、ソース領域５０４は、ソース線ＳＬ（図示せ
ず）を介して、選択的に所定の電位が供給され、あるい
はフローティング状態とされる構成となっている。

【０００７】ソースドレイン間の導伝度（コンダクタン
ス）は、制御ゲートに印加される電位に応じて変化す
る。上記のような構成においては、制御ゲートに印加さ
れる電位が正方向に増加するほどチャネルコンダクタン
スが増加する。すなわちドレインソース間に所定の電圧
が印加された状態で、制御ゲートの電位を増加させる
と、ソースドレイン間に流れる電流Ｉｄｓも増加するこ
とになる。

【０００８】ここで、制御ゲートの電位を増加させるこ
とにより、ソースドレイン間に電流Ｉｄｓが流れ始める
制御ゲート電位をセルしきい値と呼ぶ。

【０００９】このセルしきい値は、フローティングゲー
ト５０６が電気的に中性な状態から、フローティングゲ
ート５０６に電子が蓄積されるにつれて増加する。

【００１０】言い換えると、フローティングゲート５０
６に電子が蓄積されるほど、より高い電圧を制御ゲート
に印加しなければ、ソースドレイン間に電流が流れない
ことになる。

【００１１】フローティングゲートは、文字通り外部か
ら絶縁膜により電気的に遮断されているので、この蓄積
された電子により、情報が不揮発的に記憶される構成と
なっている。したがって、メモリセルにデータが書込ま
れている状態において、ソースドレイン間に所定の電位
差、たとえば１Ｖを印加し、制御ゲート５０８には一定
の電位、たとえば３Ｖを与えたときに、ソースドレイン
間に電流が流れるか否かによって、このメモリセルに書
込まれているデータを判別することになる。

【００１２】図１３は、上記メモリセルへデータを書込
む場合、データを消去する場合およびデータの読出しを
行なう場合のそれぞれにおいて、ビット線ＢＬ、制御ゲ
ート５０８、ソース線ＳＬおよび基板５００にそれぞれ
印加する電位の一例を示す図である。

【００１３】図１２（ａ）および図１３を参照して、以
下書込動作および消去動作について簡単に説明する。

【００１４】［書込動作］メモリセルへのデータの書込
みは、フローティングゲート５０６から蓄積されている
電子を引抜くことにより行なう。

【００１５】つまり、データの読出時において、制御ゲ
ート５０８には電源電圧Ｖｃｃが印加されるものとする
と、書込状態のセルしきい値を０Ｖ以上電源電圧Ｖｃｃ
以下となるように設定する。

【００１６】一般に、非選択状態のメモリセルの制御ゲ
ート５０８の電位レベルは、０Ｖに保持され、選択状態
のメモリセルの制御ゲート５０８は電源電圧Ｖｃｃに保
持される。したがって、上記のようにセルしきい値を設
定すると、選択状態となったメモリセルにデータが書込
まれている場合は、そのメモリセルを構成するフローテ
ィングゲート型トランジスタには、ソースドレイン間に
電流が流れることになる。

【００１７】データの書込みにおいては、一例として、
ビット線に５Ｖの電位を、制御ゲートに−８Ｖの電位
を、基板に０Ｖの電位を与え、ソース線ＳＬはフローテ
ィング状態とする。

【００１８】このように、電位を設定すると、フローテ
ィングゲート５０６からドレイン領域５０２に電子の引
抜きが行なわれる。すなわち、セルしきい値が低下して
いくことになる。

【００１９】［消去動作］次に、図１２（ｂ）と図１３
とを参照して、消去動作について説明する。

【００２０】消去動作においては、一例として、ビット
線ＢＬはフローティング状態に、制御ゲート５０８の電
位は１０Ｖに、ソース線ＳＬの電位は−８Ｖに、基板５
００の電位は−８Ｖに設定される。

【００２１】この場合は、正側にバイアスされている制
御ゲート５０８に向かって、基板５００側、すなわちチ
ャネル領域からフローティングゲート５０６に対して電
子の注入が行なわれる。

【００２２】つまり、フローティングゲート５０６に電
子が蓄積されることとなり、セルしきい値が上昇する。

【００２３】したがって、上述したとおり、読出動作に
おいて、ビット線ＢＬの電位を１Ｖに、制御ゲート５０
８の電位を３Ｖに、ソース線ＳＬおよび基板５００の電
位レベルを０Ｖとすると、消去されたメモリセルが選択
された場合は、ソースドレイン間には電流が流れないこ
ととなる。

【００２４】以上説明したとおり、フローティングゲー
ト５０６への電子の注入または引抜きにより、セルしき
い値を変化させることが可能で、読出動作においては選
択されたメモリセルに電流が流れるか否かを検知するこ
とで、記憶されているデータを読出すことが可能とな
る。

【００２５】［メモリセルへのプログラム動作］実際の
メモリセルへのデータの書込みは、一般に以下に述べる
ような手順で行なわれる。

【００２６】すなわち、まずデータの書込みを行なうメ
モリセルのブロックに含まれる全ビットのメモリセルを
消去状態、すなわちセルしきい値が高い状態に揃える。

【００２７】続いて、図１２および図１３において説明
したような書込動作をパルス的に行なうことで、データ
の書込まれるべきメモリセルトランジスタのフローティ
ングゲートから徐々に電子に引抜きを行なう。つまり、
パルス的に電子の引抜きを行なった後、当該書込みが行
なわれるメモリセルトランジスタのしきい値の検証（以
下、プログラムベリファイと呼ぶ。）を行ない、しきい
値が所定の値となっているかの確認を行なう。

【００２８】以下、上記書込および検証を繰返して、徐
々にセルトランジスタのしきい値を減少させ、書込みを
行なうブロック中で最もセルしきい値の変化が遅いメモ
リセルのセルしきい値が設定値に到達した時点で書込動
作を終了する。

【００２９】以上説明した手順は、メモリセルへのデー
タの書込手順の一例であるが、後に説明するように、信
頼性の高いデータ書込動作を保証するためには、上述し
たメモリセルしきい値の検証動作を行なうことが不可欠
である。

【００３０】メモリセルへのデータ書込におけるセルし
きい値の変化を図１４に示す。図１４は、横軸にセルし
きい値（以下、Ｖｔｈで表わす）を取り、縦軸に、横軸
に対応するセルしきい値を有するメモリセルの数（以
下、ビット数と呼ぶ）を取って図示したものである。

【００３１】まず、データの書込みが行なわれるブロッ
ク中のメモリセルに対して消去動作を行ない、そのしき
い値分布が図１４中Ｄ１で表すようになったものとす
る。

【００３２】この場合、やはりブロック中のすべてのメ
モリセルについて消去状態となっているか否かを検証す
るために、ワード線に所定の電位、すなわち消去ベリフ
ァイ時のワード線電位を印加することで、当該ブロック
中に電流の流れるメモリセルが存在しないことの確認動
作と消去動作の反復が行なわれる。

【００３３】続いて、パルス的に書込動作が繰返され、
プログラム状態においては、ブロック中のセルしきい値
の分布が図１４中Ｄ２で表わされる分布になったものと
する。

【００３４】この場合、上述のとおりワード線に所定の
電位、すなわちプログラムベリファイ時のワード線電位
（以下、ＶＰＶＲＦＹで表わす）を印加し、書込みが行
なわれたメモリセルについて、電流が流れないことの検
証が行なわれる。

【００３５】データ書込動作（プログラム動作）におい
ては、後に述べるように、ワード線に電位ＶＰＶＲＦＹ
を印加して行なうベリファイ動作に高い精度が要求され
る。

【００３６】すなわち、上記プログラムベリファイにお
いて、セルしきい値の変化が設定値以下となり、たとえ
ば図１４に示した分布Ｄ３となった場合について考えて
みる。

【００３７】この場合、分布Ｄ３の裾においては、セル
しきい値がマイナスの値となっているセル（過剰書込セ
ル）が存在する。

【００３８】このような過剰書込セルの存在は、フラッ
シュメモリ等の不揮発性半導体記憶装置においては、そ
の動作に対する致命的な欠陥となる。

【００３９】つまり、ビット線上のあるメモリセルのデ
ータを読出す際に、同一ビット線上に過剰書込みのセル
が存在すると、消去状態、すなわちオフ状態のセルを、
オン状態であると誤って判断してしまう。

【００４０】これは、非選択状態、すなわち制御ゲート
電位が０Ｖである過剰書込セルを通って電流が流れてし
まうため、選択状態のメモリセルが消去状態、すなわち
オフ状態であっても、外部からはオン状態と判断されて
しまうためである。

【００４１】図１５は、従来のフラッシュメモリにおい
て、メモリセルトランジスタＱＣ１，ＱＣ２と、ビット
線ＢＬを介して接続されたセンスアンプ６００の構成を
示す概略ブロック図である。

【００４２】すなわち、以下の説明では簡単のために、
１つのビット線ＢＬに対して、メモリセルトランジスタ
が２つ接続されている場合について説明することにす
る。

【００４３】メモリセルトランジスタＱＣ１およびＱＣ
２は、いずれもドレインがビット線ＢＬに接続し、ソー
スは接地電位と結合しているものとする。

【００４４】メモリセルトランジスタＱＣ１の制御ゲー
トＣＧ１は、ワード線ＷＬ１と接続している。メモリセ
ルトランジスタＱＣ２の制御ゲートＣＧ２は、ワード線
ＷＬ２と接続している。

【００４５】ビット線ＢＬは、列選択信号Ｙ１に応じて
導通／非導通状態となるトランジスタＱ２３を介して、
センスアンプ６００と接続している。

【００４６】センスアンプ６００は、基本的な構成は、
ビット線ＢＬに定電流を供給する電流源として動作する
ｐチャネルＭＯＳトランジスタＱ２８と、ｐチャネルＭ
ＯＳトランジスタＱ２８のドレインノード（以下ノード
Ａと呼ぶ）の電位レベルを入力として受け、読出データ
ＲＤを出力する反転回路６０６とを含む。

【００４７】ｐチャネルＭＯＳトランジスタＱ２８のソ
ースは電源電位Ｖｃｃと、ゲートは接地電位Ｖｓｓとそ
れぞれ接続している。

【００４８】センスアンプ６００は、さらに、電流源と
して動作し、ソースが電源電位Ｖｃｃと、ゲートが接地
電位Ｖｓｓと接続するｐチャネルＭＯＳトランジスタＱ
２９と、トランジスタＱ２９のドレインと接地電位Ｖｓ
ｓとの間に接続されるｎチャネルＭＯＳトランジスタＱ
２６と、ドレインがノードＡと、ソースがｎチャネルＭ
ＯＳトランジスタＱ２６のゲートおよびｎチャネルＭＯ
ＳトランジスタＱ２３のドレインと、ゲートがｎチャネ
ルＭＯＳトランジスタＱ２６のドレインと接続するｎチ
ャネルＭＯＳトランジスタＱ２５と、ドレインが電源電
位Ｖｃｃと、ソースがｎチャネルＭＯＳトランジスタＱ
２６のゲートと、ゲートがｎチャネルＭＯＳトランジス
タＱ２５のゲートと接続するｎチャネルＭＯＳトランジ
スタＱ２７とを含む。

【００４９】以下、ｎチャネルＭＯＳトランジスタＱ２
５とｎチャネルＭＯＳトランジスタＱ２３との接続点を
ノードＢと呼ぶことにする。

【００５０】次に、センスアンプ６００の動作を簡単に
説明する。ノードＢの電位レベルが低下すると、トラン
ジスタＱ２６がオフ状態となる。これにより、トランジ
スタＱ２５の電位が上昇し、トランジスタＱ２５の導伝
度が上昇するので、トランジスタＱ２８による電圧降下
のためノードＡの電位が低下し、反転回路６０６の出力
は“Ｈ”レベルとなる。逆に、ノードＢの電位レベルが
高い場合は、トランジスタＴ１がオン状態となる。これ
により、トランジスタＱ２５のゲート電位が低下し、ト
ランジスタＱ２５はオフ状態となる。したがって、ノー
ドＡの電位レベルが上昇し、反転回路６０６の出力は
“Ｌ”レベルとなる。

【００５１】すなわち、ノードＢの電位レベルに応じ
て、反転回路６０６から読出データＲＤが出力される構
成となっている。

【００５２】以下では、メモリセルが過剰書込み状態と
なっている場合の不都合を説明するために、メモリセル
トランジスタＱＣ１は、消去状態、すなわちセルしきい
値が高い状態であり、セルトランジスタＱＣ２は過剰書
込状態、すなわちセルしきい値が負の状態となっている
ものとする。

【００５３】以上のような状態において、メモリセルト
ランジスタＱＣ１が選択状態とされ、ワード線ＷＬ１の
電位レベルが読出時の電位レベル（一般に電源電位Ｖｃ
ｃ）とされ、メモリセルトランジスタＱＣ２は非選択状
態であって、ワード線ＷＬ２の電位レベルは０Ｖである
ものとする。

【００５４】トランジスタＱ２３が列選択信号Ｙ１によ
り導通状態となった場合に、本来メモリセルトランジス
タＱＣ１は消去状態であって、オフ状態のため、ノード
Ｂの電位レベルは“Ｈ”レベルとなって、センスアンプ
６０４からの読出データＲＤは“Ｌ”レベルとなるはず
である。

【００５５】しかしながら、非選択状態であるメモリセ
ルトランジスタＱＣ２が過剰書込状態であって、ワード
線ＷＬ２の電位レベルが０Ｖである場合も電流が流れる
状態となっているため、ノードＢの電位レベルが低下す
る。これに応じて、ノードＡの電位レベルも“Ｌ”レベ
ルとなるため、読出データＲＤは“Ｈ”レベルとなる。

【００５６】すなわち、本来読出データＲＤとして
“Ｌ”レベルが出力されるべきところ、誤って“Ｈ”レ
ベルが出力されることになる。

【００５７】したがって、一連のプログラム動作におい
ては、プログラムベリファイを正確に行なうことによ
り、上記過剰書込状態のメモリセルが発生しないように
することが必要となる。

【００５８】

【発明が解決しようとする課題】一方で、低電圧動作・
低消費電力動作が要求されることにより、読出時のワー
ド線電位、すなわち電源電位レベルＶｃｃが低下するた
め、書込状態となっているメモリセルのセルしきい値
は、上記過剰書込みを防止するために、０Ｖ以上である
ことが必要なだけでなく、読出時のワード線電位に対し
ても十分なマージンを持っていることが必要となる。

【００５９】すなわち、図１４に示したように、プログ
ラムベリファイを行なう際のワード線電位ＶＰＶＲＦＹ
と読出時のワード線電位Ｖｃｃとは誤動作が生じない程
度に十分なマージンを持っていることが必要とされる。

【００６０】一般に、プログラムベリファイ時にワード
線に与えられる電位、すなわち制御ゲートに与えれる電
位ＶＰＶＲＦＹは、読出時のワード線電位Ｖｃｃよりも
低いことが必要であるため、不揮発性半導体記憶装置内
の内部降圧回路により発生される。この電位ＶＰＶＲＦ
Ｙは、一般には外部電源電位Ｖｃｃの変動に対して一定
値を有するように内部降圧回路が設計される。

【００６１】図１６は、従来の基準電位発生回路５００
と、センスアンプ６００と、メモリセルアレイ中の要部
を示す概略ブロック図である。

【００６２】図１６においては、簡単のためにメモリセ
ルトランジスタＱ２１のみにかかわる部分についてのみ
図示することにする。

【００６３】図１６においては、ビット線は以下に述べ
るような階層的な構成を有している。

【００６４】主ビット線ＢＬは、２ビットの制御信号Ｙ
１およびＹ２によりそれぞれゲート電位が制御される列
選択ｎチャネルＭＯＳトランジスタＱ２３およびＱ２４
を介して、センスアンプ６００と接続している。

【００６５】一方、主ビット線ＢＬは、ゲート電位が信
号ＳＧにより制御される選択ゲートトランジスタＱ２２
を介して、メモリセルトランジスタＱ２１のドレインと
接続している。メモリセルトランジスタＱ２１のソース
電位は、ソース線ＳＬにより所定の電位に設定される。

【００６６】メモリセルトランジスタＱ２１の制御ゲー
トは、ワード線ＷＬと接続し、このワード線ＷＬの電位
レベルは、ベリファイ電圧発生回路５００から発生する
ベリファイ電位ＶＰＶＲＦＹを受けるワード線ドライバ
回路５２０により駆動される。すなわち、以上の構成
は、メモリセルトランジスタＱ２１に所定のデータが書
込まれた後に、メモリセルトランジスタＱ２１中に書込
まれたデータの確認動作（ベリファイ動作）を行なう場
合の主要な構成部分のみを示していることになる。

【００６７】ベリファイ動作においては、列選択ゲート
Ｑ２３およびＱ２４は導通状態となり、選択ゲートＱ２
２も導通状態となっている。

【００６８】この状態では、ワード線ドライバ回路５２
０は、ワード線ＷＬの電位レベルを、ベリファイ電圧発
生回路５００から出力される電位ＶＰＶＲＦＹに設定す
る。

【００６９】ソース線ＳＬの電位レベルは、０Ｖとなっ
ており、センスアンプ６００は、メモリセルトランジス
タＱ２１に電流が流れるか否かを検知することで、メモ
リセルＱ２１中に記録されているデータの検証動作を行
なう。

【００７０】ここで、ベリファイ電圧発生回路５００
は、一定の基準電位ＶＲＥＦを受けるフィードバック型
差動増幅器２０で構成されているため、その出力される
電位ＶＰＶＲＦＹは電源電圧依存性を持たない。

【００７１】ベリファイ電位ＶＰＶＲＦＹが電源電圧Ｖ
ｃｃ依存性を有さないことは以下のような問題を生じ
る。

【００７２】図１７は、電源電位Ｖｃｃが変動した場合
のプログラムベリファイ動作時におけるセンスアンプ６
００の動作を説明するための動作説明図である。

【００７３】ここで、図１７の横軸は、メモリセルトラ
ンジスタのソースおよびドレイン間の電圧ないしセンス
アンプ６００中の定電流源トランジスタＱ２８のソース
ドレイン間電圧を示し、縦軸は、メモリセルトランジス
タを流れる電流ないし電流源トランジスタＱ２８を流れ
る電流を示している。

【００７４】ここで、上述のとおり、プログラムベリフ
ァイ時におけるメモリセルトランジスタの制御ゲートに
印加される電位ＶＰＶＲＦＹは、外部電源電位Ｖｃｃが
変動した場合も一定値が保持されるため、メモリセルト
ランジスタを流れる電流のソース・ドレイン間電圧依存
性は、外部電源電圧Ｖｃｃが変化しても変化しない。

【００７５】これに対して、電流源トランジスタｐチャ
ネルＭＯＳトランジスタＱ２８の供給する電流は、電源
電位Ｖｃｃの変動に応じて変化する。

【００７６】図１７中Ｉ_CS2 で表わした曲線は、電源電
位Ｖｃｃが典型的な値である場合の電流源トランジスタ
Ｑ２８の供給電流のソース・ドレイン間電圧依存性を示
す。一方、曲線Ｉ_CS1 は、電源電位Ｖｃｃが規格値の最
大である場合の電流源ｐチャネルＭＯＳトランジスタＱ
２８のドレイン電流のソース・ドレイン間電圧依存性を
示す。

【００７７】さらに、曲線Ｉ_CS3 は、電源電圧Ｖｃｃが
規格値の最小である場合の電流源ｐチャネルＭＯＳトラ
ンジスタＱ２８のドレイン電流のソース・ドレイン間電
圧依存性を示す。

【００７８】図１７中において、これら曲線Ｉ_CS1 〜Ｉ
_CS3 と、メモリセルトランジスタのセル電流特性を示す
曲線との交点が、メモリセルトランジスタに一定のベリ
ファイ電位ＶＰＶＲＦＹを印加した場合の図１５中のセ
ンスアンプ６００のノードＡの電位レベルを示す。

【００７９】たとえば電源電位Ｖｃｃが最大値である場
合の交点の電位Ａ′は、電源電位Ｖｃｃが典型値である
場合の交点Ａの電位レベルよりも上昇している。

【００８０】つまり、電源電位Ｖｃｃが規格値の最大で
ある場合は、センスアンプ６００中の反転回路６０６の
反転しきい値が上昇することを意味する。

【００８１】このことは、言い換えると反転回路６０６
の出力レベルが反転する時点で、メモリセルトランジス
タを流れる電流値は、電源電位Ｖｃｃが典型値である場
合に比べて最大値である場合の方が、より大きな値とな
ることが必要なことを意味する。

【００８２】つまり、電源電位Ｖｃｃが規格値の最大で
ある場合に、プログラムベリファイを行なうときは、メ
モリセルの制御ゲートに電位ＶＰＶＲＦＹが印加された
際のセル電流値を増加させる必要がある。このことは、
よりセルしきい値を低下させる必要があることを意味
し、書込動作およびプログラムベリファイ動作の反復に
より、よりセルしきい値の低い側まで書込動作が行なわ
れることになる。

【００８３】これに対して、電源電位Ｖｃｃが規格値の
最小である場合に、プログラムベリファイを行なうとき
は、センスアンプ６００からの読出データＲＤが反転す
るためにはメモリセルを流れる電流値は電源電位Ｖｃｃ
が典型値である場合よりも小さくてよい。言い換える
と、上記電源電位Ｖｃｃが最大値である場合ほどセルし
きい値を低下させなくても、センスアンプ６００からの
読出データは反転することになる。したがって、この場
合に書込動作およびプログラムベリファイ動作を反復す
ると、より高いセルしきい値において、書込動作が完了
したものと判定されることになる。

【００８４】以上説明した電源電位Ｖｃｃと、データ書
込およびプログラムベリファイ動作との関係を、メモリ
セルトランジスタのチャネルコンダクタンスｇ_C の観点
から説明することも可能である。

【００８５】図１８は、コントロールゲートに印加され
る電位Ｖ_CGとチャネルコンダクタンスｇ_C との関係を消
去状態および書込状態について比較したグラフであり、
（ａ）は、電源電位Ｖｃｃが典型値である場合に書込み
およびプログラムベリファイ動作を行なった場合の関係
を、（ｂ）は、電源電位Ｖｃｃが規格値の最小値である
場合に書込みおよびプログラムベリファイ動作を行なっ
た場合の関係をそれぞれ示す。

【００８６】まず図１８（ａ）を参照して、消去状態に
おいては、メモリセルトランジスタのしきい値電圧はＶ
ｔｈｅであって、コントロールゲートにこのしきい値Ｖ
ｔｈｅ以上の電位が印加されるにつれて、メモリセルト
ランジスタのチャネルコンダクタンスｇ_C が増加してい
く。

【００８７】この場合、電流源トランジスタｐチャネル
ＭＯＳトランジスタＱ２８から供給される定電流に対し
て、メモリセルトランジスタのチャネルコンダクタンス
が所定の値ｇ_t 以上となると、ノードＡの電位が十分低
下してそのレベルが“Ｌ”レベルであると検知され、図
１６に示した反転回路６０６の出力レベルが“Ｈ”レベ
ルとなるものとする。

【００８８】一方で、チャネルコンダクタンスｇ_C が所
定のしきい値ｇ_t 以下である場合は、ノードＡの電位レ
ベルが“Ｈ”レベルと検知され、反転回路６０６からの
出力が“Ｌ”レベルとなるものとする。

【００８９】この状態で、プログラムベリファイおよび
書込動作を行なうと、メモリセルトランジスタのコント
ロールゲートに電位ＶＰＶＲＦＹを印加したときのチャ
ネルコンダクタンスがちょうどｇ_t となるような曲線、
すなわちしきい値電圧がＶｔｈｐであるような曲線にＶ
_CG−ｇ_C 特性曲線が変化するまで書込動作が反復される
ことになる。

【００９０】以上のようなプログラム動作が行なわれた
後、メモリセルからのデータ読出時には、ワード線に電
源電位Ｖｃｃの典型値が印加されるものとすると、この
電位Ｖｃｃとしきい値Ｖｔｈｐとの差が読出時における
セルしきい値のマージンとなる。

【００９１】上述のとおり、このセルしきい値マージン
が十分確保されないと読出時における誤動作の原因とな
る。

【００９２】一方で、図１８（ｂ）を参照して、電源電
位Ｖｃｃが規格値の最小値において、書込動作およびプ
ログラムベリファイ動作を行なった場合について以下考
えることにする。

【００９３】この場合は、図１６に示した電流源トラン
ジスタｐチャネルＭＯＳトランジスタＱ２８から供給さ
れる電流値が減少するため、ノードＡの電位が“Ｌ”レ
ベルであると判定されるためのチャネルコンダクタンス
のしきい値ｇ′_t は、図１８（ａ）の場合に比べて低下
する。

【００９４】したがって、消去状態におけるメモリセル
トランジスタのしきい値電圧が図１８（ａ）の場合と同
様のＶｔｈｅであるとしても、書込およびプログラムベ
リファイ動作が終了した時点でのしきい値電圧Ｖ′ｔｈ
ｐは図１８（ａ）の場合とは異なったものとなる。

【００９５】すなわち、しきい値のコンダクタンスｇ′
_t が減少しているため、Ｖ_CG−ｇ_C特性曲線は、消去状
態における曲線から変化量が小さく、すなわちしきい値
Ｖ′ｔｈｐが、しきい値Ｖｔｈｐの値まで減少しなくて
も、制御ゲート電位が電位ＶＰＶＲＦＹにおいて、ノー
ドＡの電位が“Ｌ”レベルとなったものと検知される。

【００９６】以上のようにして、書込およびプログラム
ベリファイ動作を行なってデータの書込みが終了した
後、読出動作を行なうときには、外部電源電位が典型値
に復帰しており、データ読出時において制御ゲートに印
加される電源電位Ｖｃｃが図１８（ａ）の場合と同一と
なったとしても、この電位Ｖｃｃと書込状態におけるし
きい値電圧Ｖ′ｔｈｐとの差は、図１８（ａ）の場合よ
りも小さくなる。すなわち、電源電位Ｖｃｃが典型値よ
りも小さい状態で書込およびプログラムベリファイ動作
を行なったメモリセルに対しては、データ読出時におい
て、セルしきい値のマージンが減少してしまう。

【００９７】さらに、読出し時において、電源電位Ｖｃ
ｃが規格値の最小値である場合は、セルしきい値のマー
ジンは一層小さくなってしまう。

【００９８】このことは、不揮発性半導体記憶装置にユ
ーザがデータの書込みを行なった後、読出動作を行なう
際に、誤動作する確率が上昇することを意味する。

【００９９】本発明は、上記のような問題を解決するた
めになされたものであって、その目的は、外部電源電圧
が変動した場合にも、読出時における十分なセルしきい
値マージンを確保することが可能な不揮発性半導体記憶
装置を提供することである。

【０１００】

【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、行列状に配置される複数のメモリセ
ルを含むメモリセルアレイと、メモリセルとの間で選択
的にデータの読出／書込を行なうメモリセル選択手段と
を備え、各メモリセルは、第１および第２のノードなら
びに制御ノードを有し、メモリセル選択手段に制御され
る制御ノードの電位に応じて、第１および第２のノード
間の導伝度が変化し、かつ、制御ノードの電位が第１の
電位の場合の導伝度が、書込まれるデータに応じて不揮
発的に変化し、第１の電位を供給されて動作し、対応す
るメモリセルの導伝度と、第１の電位に基づく検出しき
い値との比較結果に応じた信号を出力する読出増幅手段
と、対応するメモリセルの制御ノードに選択的に第２の
電位を供給し、読出増幅手段の出力に応じて、対応する
メモリセルへ書込まれたデータの確認を行なう内部制御
手段とを備え、内部制御手段は、第１の電位の値に応じ
て変化する検出しきい値の減少に応じて、第２の電位を
前記導伝度の減少する方向に変化させる。

【０１０１】請求項２記載の不揮発性半導体記憶装置
は、行列状に配置される複数のメモリセルを含むメモリ
セルアレイと、メモリセルアレイの行に対応して設けら
れる複数のワード線と、外部電源電位に応じた第１の電
位を供給する第１の内部電圧発生手段とを備え、各メモ
リセルは、第１および第２のノードならびにワード線に
接続する制御ノードを有し、制御ノードの電位に応じ
て、第１および第２のノード間の導伝度が変化し、か
つ、制御ノードの電位が第１の電位における読出導伝度
が、書込まれるデータに応じて不揮発的に変化し、メモ
リセルアレイの列に対応して設けられ、各々が少なくと
も１つのメモリセルの第１のノードと接続するビット線
と、第２の電位を供給する第２の内部電圧発生手段と、
外部からのアドレス信号に応じて、対応するワード線と
ビット線とを選択して、対応するメモリセルに対して書
込動作を行なうデータ書込手段と、対応するメモリセル
と、ビット線対を介して接続し、第１の電位を供給され
て動作して、メモリセルの導伝度と、第１の電位に基づ
く検出しきい値との比較結果に応じて読出データを出力
する複数のセンスアンプと、データ書込手段を制御し、
対応するワード線に第２の電位を選択的に供給した場合
のセンスアンプの出力に応じて、対応するメモリセルの
導伝度が外部からの書込データに対応するデータの値と
なるまで書込動作を反復する書込制御手段とを備え、第
２の内部電圧発生手段は、第１の電位の値に応じて変化
する検出しきい値の減少に応じて、第２の電位をメモリ
セルの導伝度の減少する方向に変化させる。

【０１０２】請求項３記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成にお
いて、各センスアンプは、第１の電位を受けて動作し、
ビット線を介して対応するメモリセルの第１のノードお
よび第２のノード間を流れる電流を供給する電流供給手
段と、ビット線と電流供給手段との接続ノードの電位を
検知して、読出データを出力する電位検知手段とを含
む。

【０１０３】請求項４記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成にお
いて、各メモリセルは、フローティングゲート型トラン
ジスタを含み、フローティングゲート型トランジスタ
は、第１導電型の半導体主表面上の第１の膜厚の第１の
酸化膜上に形成されるフローティングゲートと、フロー
ティングゲートに近接した半導体主表面上に形成される
第２導電型のドレイン領域と、フローティングゲートに
近接し、前記フローティングゲートに対して前記ドレイ
ン領域と対向する側の半導体主表面上に形成される第２
導電型のソース領域と、フローティングゲート上に第２
の膜厚の第２の酸化膜を介して積層される制御ゲートと
を含み、制御ノードは制御ゲートと、第１のノードはド
レイン領域と、第２のノードはソース領域とをそれぞれ
接続する。

【０１０４】請求項５記載の不揮発性半導体記憶装置
は、請求項３記載の不揮発性半導体記憶装置の構成にお
いて、第２の内部電圧発生手段は、第１の電位を一端に
受け、他端が基準電位ノードと接続する第１の可変抵抗
と、基準電位ノードと一端が接続し、他端が接地電位を
受ける第２の可変抵抗と、第２の可変抵抗に所定の定電
流を供給する定電流源と、第１および第２の入力ノード
ならびに出力ノードを有し、基準電位ノードと第１の入
力ノードとが接続し、出力ノードと第２の入力ノードと
が接続して、出力ノードに第２の電位を供給する差動増
幅手段とを含む。

【０１０５】請求項６記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の各々は、一端と他端
との間に直列に接続される複数の抵抗体と、複数の抵抗
体のそれぞれと並列に接続される複数のヒューズ素子と
を含む。

【０１０６】請求項７記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の各々は、一端と他端
との間に直列に接続される複数の抵抗体と、複数の抵抗
体のそれぞれと並列に接続される複数のスイッチ手段と
を含み、スイッチ手段の各々は、書込制御手段からの制
御信号に応じて開閉される。請求項８記載の不揮発性半
導体記憶装置は、請求項５記載の不揮発性半導体記憶装
置の構成において、第１および第２の可変抵抗の各々
は、一端と他端との間に直列に接続される複数の抵抗体
と、複数の抵抗体間の接続ノードのそれぞれと一端との
間に接続され、書込制御手段からの制御信号に応じて開
閉される複数のスイッチ手段とを含む。

【０１０７】請求項９記載の不揮発性半導体記憶装置
は、請求項３記載の不揮発性半導体記憶装置の構成にお
いて、第２の内部電圧発生手段は、第１の電位を一端に
受け、他端が基準電位ノードと接続する第１の可変抵抗
と、基準電位ノードと一端が接続し、他端が接地電位を
受ける第２の可変抵抗と、第１および第２の入力ノード
ならびに出力ノードとを有し、第１の入力ノードと前記
基準電位ノードの接続する差動増幅手段と、出力ノード
と第２の入力ノードとの間に、出力ノードから第２の入
力ノードへ向かう方向を順方向としてダイオード接続さ
れるＭＯＳトランジスタと、ＭＯＳトランジスタから順
方向に流れる定電流を受ける定電流源とを含む。

【０１０８】請求項１０記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の各々は、一端と他端
との間に直列に接続される複数の抵抗体と、複数の抵抗
体のそれぞれと並列に接続される複数のヒューズ素子と
を含む。

【０１０９】請求項１１記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の各々は、一端と他端
との間に直列に接続される複数の抵抗体と、複数の抵抗
体のそれぞれと並列に接続される複数のスイッチ手段と
を含み、スイッチ手段の各々は、書込制御手段からの制
御信号に応じて開閉される。

【０１１０】請求項１２記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の各々は、一端と他端
との間に直列に接続される複数の抵抗体と、複数の抵抗
体の接続ノードのそれぞれと、一端との間に接続され、
書込制御手段からの制御信号に応じて開閉される複数の
スイッチ手段とを含む。

【０１１１】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１の不揮
発性半導体記憶装置１０００の構成を示す概略ブロック
図である。

【０１１２】図１を参照して不揮発性半導体記憶装置１
０００は、外部からのアドレス信号Ａ０〜Ａｉを受け
て、対応する内部行アドレス信号Ａｘと対応する内部列
アドレス信号Ａｙとを出力するアドレスバッファ１０２
と、メモリセルが行列状に配置されるメモリセルアレイ
１０４と、アドレスバッファ１０２からの内部行アドレ
ス信号Ａｘを受けて、対応するメモリセルアレイ１０４
の行（ワード線）を選択するＸデコーダ１０６と、アド
レスバッファ１０２からの内部列アドレス信号Ａｉを受
けて、メモリセルアレイ１０４の対応する列を選択する
Ｙデコーダ１０８とを含む。

【０１１３】ここで、メモリセルアレイ１０４は、２つ
のメモリセルアレイブロックＢＬＫ０およびＢＬＫ１を
含む。図１に示した例では、簡単のために、１つのメモ
リセルアレイブロックＢＬＫ０またはＢＬＫ１は、各々
４つのメモリセルトランジスタを含み、メモリセルアレ
イブロックＢＬＫ０は、副ビット線ＳＢＬ１に各々ドレ
インが接続するメモリセルトランジスタＭＣ１ａおよび
ＭＣ１ｂと、副ビット線ＳＢＬ２に各々ドレインが接続
するメモリセルトランジスタＭＣ２ａおよびＭＣ２ｂ
と、主ビット線ＢＬ１と副ビット線ＳＢＬ１との接続を
開閉する選択ゲートＳＧ１と、主ビット線ＢＬ２と副ビ
ット線ＳＢＬ２との接続を開閉する選択ゲートＳＧ２と
を含む。

【０１１４】メモリセルトランジスタＭＣ１ａおよびＭ
Ｃ２ａの制御ゲートは、ともにワード線ＷＬ１に接続
し、メモリセルトランジスタＭＣ１ｂおよびＭＣ２ｂの
制御ゲートはワード線ＷＬ２に接続している。

【０１１５】メモリセルアレイブロックＢＬＫ１も、同
様に、副ビット線ＳＢＬ３と各々ドレインが接続するメ
モリセルトランジスタＭＣ３ａおよびＭＣ３ｂと、副ビ
ット線ＳＢＬ４と各々ドレインが接続するメモリセルト
ランジスタＭＣ４ａおよびＭＣ４ｂとを含む。

【０１１６】メモリセルアレイブロックＢＬＫ１は、さ
らに、主ビット線ＢＬ１と副ビット線ＳＢＬ３との接続
を開閉する選択ゲートＳＧ３と、主ビット線ＢＬ２と副
ビット線ＳＢＬ４との接続を開閉する選択ゲートＳＧ４
とを含む。

【０１１７】メモリセルトランジスタＭＣ３ａとＭＣ４
ａの制御ゲートはワード線ＷＬ３に接続し、メモリセル
トランジスタＭＣ３ｂとＭＣ４ｂの制御ゲートは、ワー
ド線ＷＬ４に接続してものとする。

【０１１８】Ｘデコーダ１０６は、アドレスバッファ１
０２から与えられる内部行アドレス信号Ａｘに応じて、
対応するワード線ＷＬ１〜ＷＬ４のいずれかを選択す
る。

【０１１９】不揮発性半導体記憶装置１０００は、さら
に、外部電源電圧を受けて、メモリセルへのデータ書込
あるいは消去動作に必要な高電圧を発生する高電圧発生
回路１１０と、外部電源電圧Ｖｃｃを受けて、メモリセ
ルアレイへの書込みあるいは消去動作において必要な負
電圧を発生する負電圧発生回路１１２と、高電圧発生回
路１１０および負電圧発生回路１１２の出力を受けて、
対応する選択ゲートＳＧ１〜ＳＧ４のゲート電位を制御
し、選択的に副ビット線と主ビット線とを接続するセレ
クトゲートデコーダ１１４と、負電圧発生回路１１２の
出力を受けて、メモリセルトランジスタの形成される半
導体基板表面のウェル電位を制御するウェル電位駆動回
路１２０とを含む。

【０１２０】Ｘデコーダ１０６は、高電圧発生回路１１
０および負電圧発生回路１１２の出力を受けて、書込動
作においては、選択されたワード線に所定の負電圧を、
消去動作においては、選択されたワード線に高電圧を供
給する。

【０１２１】不揮発性半導体記憶装置１０００は、さら
に、メモリセルへの書込動作および消去動作を制御する
書込／消去制御回路１２２と、外部からのデータを受け
て内部回路に、あるいはメモリセルから読出されたデー
タを受けて外部に出力するデータ入出力バッファ１２４
と、データ入出力バッファ１２４に入力された書込デー
タを受けて、対応するビット線電位を駆動するデータド
ライバ１２６と、データ読出時において、ビット線ＢＬ
１またはＢＬ２を介して、選択されたメモリセルの記憶
情報に応じて、対応する読出データを出力するセンスア
ンプ１２８と、データドライバ１２６からの書込データ
を受けて保持し、高電圧発生回路１１０からの高電圧
を、対応するビット線に供給する書込回路１３０と、ベ
リファイ動作時にＸデコーダ１０６にベリファイ電位Ｖ
ＰＶＲＦＹを供給するベリファイ電圧発生回路１００と
を含む。

【０１２２】データドライバ１２６およびセンスアンプ
１２８は、ビット線ＢＬ１に対しては列選択ゲートＳＬ
Ｇ１を介して、ビット線ＢＬ２に対しては列選択ゲート
ＳＬＧ２を介して接続し、選択ゲートＳＬＧ１およびＳ
ＬＧ２のゲート電位は、Ｙデコーダ１０８により制御さ
れる。したがって、アドレスバッファ１０２からの内部
列アドレス信号Ａｙに応じて、選択されたビット線とセ
ンスアンプ１２８またはデータドライバ１２６とが接続
される。

【０１２３】上記の構成において、ビット線を主ビット
線および副ビット線からなる階層構造としているのは以
下の理由による。

【０１２４】すなわち、１つのビット線ＢＬ１にメモリ
セルアレイブロックＢＬＫ０中のメモリセルトランジス
タＭＣ１ａ，ＭＣ１ｂとメモリセルアレイブロックＢＬ
Ｋ１のメモリセルトランジスタＭＣ３ａ，ＭＣ３ｂとが
同時に接続する構成となっている場合、たとえばメモリ
セルアレイブロックＢＬＫ０中のメモリセルに対しての
みデータの書込を行なう場合にも、メモリセルアレイブ
ロックＢＬＫ１中のメモリセルトランジスタのドレイン
にも高電圧が印加されてしまう。このため、隣のメモリ
セルアレイブロックＢＬＫ０へのデータ書込中に、メモ
リセルアレイブロックＢＬＫ１中のメモリセルトランジ
スタのフローティングゲート中の電荷量が変化し、最悪
の場合、書込まれているデータが変化してしまうという
問題がある。

【０１２５】上記の問題の対策としては、データの書込
を行なうメモリセルアレイブロックごとにビット線を別
々にすればよい。すなわち、主ビット線ＢＬ１，ＢＬ２
と副ビット線ＳＢＬ１〜ＳＢＬ４の２層構造とし、主ビ
ット線はすべてのメモリセルアレイブロックを結び、副
ビット線ＳＢＬ１〜ＳＢＬ４によって、各メモリセルア
レイブロック内でのメモリセルトランジスタを接続す
る。

【０１２６】主ビット線ＢＬ１，ＢＬ２と副ビット線Ｓ
ＢＬ１〜ＳＢＬ４との間には、選択ゲートＳＧ１〜ＳＧ
４が存在し、書込動作においては、選択されていないメ
モリセルアレイブロックをこの選択ゲートにより主ビッ
ト線から電気的に切離す。

【０１２７】このようにすることで、１つのメモリセル
アレイブロックの書換中に他のメモリセルアレイブロッ
クのメモリセルトランジスタに影響を与えることを防ぐ
ことができる。

【０１２８】ただし、以下の説明において明らかとなる
ように、本発明は上記のようにビット線を階層構造とし
た場合に限定されることなく、一般の不揮発性半導体記
憶装置に適用することが可能である。

【０１２９】次に、不揮発性半導体記憶装置１０００の
動作について簡単に説明する。 ［プログラム動作］メモリセルに対して、データを書込
む場合には、アドレスバッファ１０２に選択されるべき
メモリセルのアドレスを指定するアドレス信号Ａ０〜Ａ
ｉが与えられる。一方、データ入出力バッファ１２４に
は、書込まれるべきデータが与えられ、これに応じて、
データドライバ１２６が対応するビット線の電位レベル
を駆動する。書込回路１３０は、ビット線ＢＬ１を介し
て、データドライバ１２６から書込データを受取る。

【０１３０】以下では、選択されたメモリセルがメモリ
セルアレイブロックＢＬＫ０中のＭＣ１ａとＭＣ１ｂで
あるものとする。まずメモリセルアレイブロックＢＬＫ
０中のメモリセルアレイＭＣ１ａおよびＭＣ１ｂに対す
る消去動作が行なわれる。すなわち、書込／消去制御回
路１２２に制御されて、副ビット線ＳＢＬ１はフローテ
ィング状態とされ、高電圧発生回路および負電圧発生回
路はそれぞれ所定の高電圧および負電圧を発生する。こ
れに応じて、ソースデコーダ１１６はソース線ＳＬ１を
介してメモリセルアレイブロックＢＬＫ０中のメモリセ
ルトランジスタＭＣ１ａおよびＭＣ１ｂのソース電位を
所定の負電位とする。一方、ウェル電位発生回路１２０
も、メモリセルトランジスタのウェル電位をメモリセル
トランジスタのソース電位と同一の負電位（たとえば、
−８Ｖ）とする。

【０１３１】一方Ｘデコーダ１０６も、書込／消去制御
回路１２２に制御されて、高電圧発生回路１１０から出
力される高電圧（たとえば、１０Ｖ）を、ワード線ＷＬ
１およびＷＬ２に供給する。

【０１３２】これにより、メモリセルトランジスタＭＣ
１ａおよびＭＣ１ｂのフローティングゲートに基板側か
ら電子が注入され、これらメモリセルトランジスタのし
きい値が上昇する。

【０１３３】以後書込回路１３０は、書込／消去制御回
路１２２に制御されて、パルス的にビット線ＢＬ１の電
位レベルを駆動する。すなわち、メモリセルＭＣ１ａに
対してのみデータの書込を行なう場合は、ソースデコー
ダ１１６は、ソース線ＳＬ１をフローティング状態とす
る。ウェル電位駆動回路１２０は、書込／消去制御回路
１２２に制御されて、ウェル電位を、たとえば０Ｖとす
る。Ｘデコーダ１０６は、書込／消去制御回路１２２に
制御されて、負電圧発生回路１１２から与えられる負電
位（たとえば、−８Ｖ）をワード線ＷＬ１に供給する。
書込回路１３０も、書込／消去制御回路１２２に制御さ
れて、ビット線ＢＬ１のレベルを高電圧発生回路１１０
から出力される高電圧に基づいて、所定の高電位（たと
えば、５Ｖ）とする。

【０１３４】以上のような電位がパルス的にメモリセル
トランジスタＭＣ１ａに印加されることで、フローティ
ングゲートから電子の引抜きが行なわれ、メモリセルト
ランジスタＭＣ１ａのしきい値電圧が変化する。

【０１３５】１回のパルス印加動作が終了すると、不揮
発性半導体記憶装置１０００は、書込／消去制御回路１
２２に制御されて、以下のようなプログラムベリファイ
動作を行なう。すなわち、列選択ゲートＳＬＧ１が導通
状態となって、センスアンプ１２８とビット線ＢＬ１と
が接続される。メモリセルトランジスタＭＣ１ａのソー
スおよびウェル電位は、それぞれソースデコーダ１１６
およびウェル電位駆動回路１２０により、ともに０Ｖの
電位レベルに保持される。一方、Ｘデコーダ１０６は、
ベリファイ電圧発生回路１００からの出力電位を受け
て、この電位をワード線ＷＬ１に供給する。選択ゲート
ＳＧ１は、セレクトゲートデコーダ１１４により、導通
状態となっているので、この状態でセンスアンプ１２８
とメモリセルトランジスタＭＣ１ａのドレインとは主ビ
ット線ＢＬ１、選択ゲートＳＧ１、副ビット線ＳＢＬ１
を介して接続している。センスアンプ１２８からの読出
データを受けて、書込／消去制御回路１２２は、メモリ
セルＭＣ１ａに書込まれているデータの確認を行なう。

【０１３６】以上の動作により、メモリセルトランジス
タＭＣ１ａに書込まれるべきデータの書込が完了してい
ないと、書込／消去制御回路１２２が判断すると、再
び、書込のためのパルス電位がメモリセルトランジスタ
ＭＣ１ａに印加され、その後プログラムベリファイ動作
が行なわれる。

【０１３７】メモリセルトランジスタＭＣ１ａのしきい
値電圧がワード線ＷＬ１の電位レベルがベリファイ電圧
発生回路１００から供給される電位ＶＰＶＲＦＹの状態
において、書込まれるべきデータに対応する値となるま
で、書込パルスの印加とプログラムベリファイ動作が反
復される。

【０１３８】このようにして、選択されたメモリセルＭ
Ｃ１ａに対して、所定のデータが書込まれることにな
る。

【０１３９】図２は、本発明の実施の形態１のベリファ
イ電圧発生回路１００の構成を示す概略ブロック図であ
る。

【０１４０】ベリファイ電圧発生回路１００は、基準電
位発生回路１０と、基準電位発生回路１０から出力され
る基準電位Ｖａを一方の入力に受け、プログラムベリフ
ァイ電位ＶＰＶＲＦＹとを出力する差動増幅アンプ２０
とを含む。差動増幅アンプ２０の出力ノードと第２の入
力ノードとから接続され、負帰還がかかる構成となって
いる。

【０１４１】基準電位発生回路１０は、外部電源電位Ｖ
ｃｃと基準電位発生回路１０の出力ノードとの間に接続
される可変抵抗Ｒ１と、基準電位発生回路１０の出力ノ
ードと接地電位との間に接続される可変抵抗Ｒ２と、可
変抵抗Ｒ２に所定の定電流を供給する定電流源３０とを
含む。

【０１４２】定電流源３０は、一端が電源電位Ｖｃｃと
接続する可変抵抗Ｒ３と、ソースが電源電位Ｖｃｃと接
続し、ゲートが可変抵抗Ｒ３の他端と接続するｐチャネ
ルＭＯＳトランジスタＱ３と、ソースが可変抵抗Ｒ３の
他端と接続し、ゲートがｐチャネルＭＯＳトランジスタ
Ｑ３のドレインと接続するｐチャネルＭＯＳトランジス
タＱ４と、ゲートに電源電位Ｖｃｃを受け、ｐチャネル
ＭＯＳトランジスタＱ３のドレインと接地電位との間に
接続されるｎチャネルＭＯＳトランジスタＱ１と、ドレ
インがｐチャネルＭＯＳトランジスタＱ４のドレイン
と、ソースが接地電位と接続し、ドレインおよびゲート
が互いに接続されるｎチャネルＭＯＳトランジスタＱ２
とを含む。

【０１４３】定電流源回路３０は、さらに、ソースが接
地電位と、ゲートがｎチャネルＭＯＳトランジスタＱ２
のゲートと接続するｎチャネルＭＯＳトランジスタＱ５
と、ソースが電源電位Ｖｃｃと、ドレインがｎチャネル
ＭＯＳトランジスタＱ５のドレインと接続し、そのゲー
トとドレインとが互いに接続されるｐチャネルＭＯＳト
ランジスタＱ６と、ソースが電源電位Ｖｃｃと、ドレイ
ンが可変抵抗Ｒ１およびＲ２の接続点と接続し、ゲート
がｐチャネルＭＯＳトランジスタＱ６のゲートと接続す
るｐチャネルＭＯＳトランジスタＱ７とを含む。

【０１４４】次に、ベリファイ電圧発生回路１００の動
作について説明する。可変抵抗Ｒ３の抵抗値を所定の値
とすることで、ｐチャネルＭＯＳトランジスタＱ３をサ
ブスレッショルド領域で動作させることが可能である。
このとき、ｐチャネルＭＯＳトランジスタＱ３のソース
とゲート間の電位差はｐチャネルＭＯＳトランジスタＱ
３のしきい値電圧ＶＱ３ｔｈとなる。したがって、可変
抵抗Ｒ３の両端に印加される電圧もこのしきい値電圧Ｖ
Ｑ３ｔｈとなるため、この可変抵抗Ｒ３を流れる電流Ｉ
３は以下の式で表わされる。

【０１４５】Ｉ３＝ＶＱ３ｔｈ／Ｒ３ …（１） したがって、トランジスタＱ４およびＱ２を流れる電流
はこの電流値Ｉ３に固定される。

【０１４６】ここで、トランジスタＱ２とトランジスタ
Ｑ５とはこの２つでカレントミラー回路を構成している
ため、トランジスタＱ５に流れる電流、すなわちトラン
ジスタＱ６に流れる電流もこの電流値Ｉ３に固定され
る。

【０１４７】一方、トランジスタＱ６とトランジスタＱ
７もこの２つでカレントミラー回路を構成しているた
め、トランジスタＱ７を流れる電流もこの電流値Ｉ３に
固定される。

【０１４８】したがって、可変抵抗Ｒ２には、このトラ
ンジスタＱ７から定電流Ｉ３が供給されることになる。

【０１４９】ここで、可変抵抗Ｒ１を流れる電流値をＩ
１で表わすことにすると、可変抵抗Ｒ１およびＲ２の接
続点の電位、すなわち差動増幅器２０に供給される基準
電位Ｖａと、電流Ｉ１およびＩ３との間には以下の関係
が成り立つ。

【０１５０】 Ｖｃｃ＝Ｒ１・Ｉ１＋Ｒ２・（Ｉ１＋Ｉ３） …（２） Ｖａ＝Ｒ２・（Ｉ１＋Ｉ３） …（３） 式（１），（２），（３）から、Ｉ１およびＩ３を消去
して、基準電位ＶａをＲ１，Ｒ２，Ｒ３，Ｖｃｃおよび
ＶＱ３ｔｈで表わすと以下のようになる。

【０１５１】 Ｖａ＝［Ｒ２・Ｖｃｃ＋Ｒ１・Ｒ２・ＶＱ３ｔｈ／Ｒ３］／（Ｒ１＋Ｒ２） …（４） 差動増幅器２０は、プラス入力ノードに上記基準電位Ｖ
ａを受け、その出力ノードとマイナス入力ノードとが接
続される構成となっている。したがって、差動増幅器２
０は、利得１の増幅器として動作し、基準電位Ｖａをも
とに、十分な電流駆動能力を持ったプログラムベリファ
イ電位ＶＰＶＲＦＹを出力する。

【０１５２】すなわち、プログラムベリファイ電位ＶＰ
ＶＲＦＹは、その動作領域において以下の式で表わされ
る。

【０１５３】 ＶＰＶＲＦＹ＝［Ｒ２・Ｖｃｃ＋Ｒ１・Ｒ２・ＶＱ３ｔｈ／Ｒ３］ ／（Ｒ１＋Ｒ２） …（５） 図３は、式（５）で示したプログラムベリファイ電位Ｖ
ＰＶＲＦＹの電源電位Ｖｃｃに対する依存性を示すグラ
フである。

【０１５４】プログラムベリファイ電位ＶＰＶＲＦＹ
は、動作領域においては、電源電位Ｖｃｃに対し、傾き
ｋ＝Ｒ２／（Ｒ１＋Ｒ２）であって、切片ａ＝Ｒ１・Ｒ
２・ＶＱ３ｔｈ／［Ｒ３・（Ｒ１＋Ｒ２）］の一次関数
で表わされる依存性を有する。

【０１５５】図１８において説明したとおり、センスア
ンプが、対応するメモリセルからその記憶データの読出
を行なう際は、この記憶データが“１”であるか“０”
であるかを検出するときのメモリセルの導電度に対する
検出しきい値ｇ_t が電源電位Ｖｃｃにより変化する。す
なわち、電源電位Ｖｃｃが小さくなるにつれて、このメ
モリセル導電度に対する検出しきい値も減少する。

【０１５６】したがって、電源電位Ｖｃｃが減少した際
は、プログラムベリファイ時にメモリセルトランジスタ
の制御ゲート、すなわちワード線に与えるベリファイ電
位も低下させる必要がある。

【０１５７】このことは、図１８（ｂ）において、プロ
グラムベリファイ電位ＶＰＶＲＦＹを減少させること
で、書込状態におけるメモリセルトランジスタのしきい
値Ｖ′ｔｈｐを減少させ、読出時におけるセルしきい値
マージンを増大させることに対応する。

【０１５８】つまり、図３に示したプログラムベリファ
イ電位ＶＰＶＲＦＹの電源電位Ｖｃｃに対する依存性
が、このセンスアンプの検出しきい値変化に対応するよ
うに、抵抗値Ｒ１，Ｒ２，Ｒ３を選ぶことが可能であ
る。

【０１５９】図４は、このようにプログラムベリファイ
電位ＶＰＶＲＦＹを、電源電位Ｖｃｃの変化に応じて、
所定の依存性をもって変化させた場合に、図１５に示し
たセンスアンプ６００中の定電流源トランジスタｐチャ
ネルＭＯＳトランジスタＱ８およびメモリセルトランジ
スタのソースドレイン間電圧とドレイン電流との関係を
表わす図であって、図１７に対比される図である。

【０１６０】図１７においては、プログラムベリファイ
動作中に、メモリセルトランジスタの制御ゲートに印加
されるプログラムベリファイ電位ＶＰＶＲＦＹが一定値
であったため、電源電位Ｖｃｃの変化により定電流源ト
ランジスタｐチャネルＭＯＳトランジスタＱ８の電流供
給能力が変化すると、それに応じて、メモリセルトラン
ジスタを流れる電流と、電流源トランジスタＱ２８を流
れる電流とが釣合う点が、図１７のグラフ中において次
段のインバータの論理しきい値とは無関係に移動した。
すなわち、外部電源電位Ｖｃｃの変化に応じて、図１５
中のセンスアンプ６０４中のノードＡの電極レベルが変
化してしまい、センスアンプの検出感度（検出しきい
値）が変化した。

【０１６１】これに対して、図４に示した本願発明の実
施の形態１のプログラムベリファイ電圧発生回路１００
では、電源電圧Ｖｃｃの減少に伴って、所定の依存性を
有してプログラムベリファイ電位ＶＰＶＲＦＹも減少す
る。

【０１６２】このため、電源電位Ｖｃｃが変化すること
で、図１５に示したセンスアンプ６００中の電流源トラ
ンジスタｐチャネルＭＯＳトランジスタＱ２８の電流供
給能力が変化した場合でも、メモリセルトランジスタを
流れ得る電流値も同時に変化するため、電源電圧Ｖｃｃ
が変化した場合でも、センスアンプ６００の検出感度
（検出しきい値）は変化することがない。

【０１６３】図５は、図２に示した可変抵抗Ｒ１の構成
の一例を示す図である。すなわち、可変抵抗Ｒ１は、電
源電位Ｖｃｃが供給されるノードＡと、基準電位Ｖａを
供給するノードＢとの間に直列に接続された抵抗体Ｒ１
１，Ｒ１２，…，Ｒ１ｎ−１，Ｒ１ｎを含む。

【０１６４】可変抵抗Ｒ１は、さらに、各抵抗体Ｒ１１
〜Ｒ１ｎと並列に接続するヒューズ素子Ｆ１〜Ｆｎを含
む。

【０１６５】ヒューズ素子Ｆ１〜Ｆｎを、所定の値とな
るように切断することで、可変抵抗Ｒ１の抵抗値を所望
の値に設定することが可能である。

【０１６６】可変抵抗Ｒ２およびＲ３についても、全く
同様の構成とすることが可能である。

【０１６７】図６は、可変抵抗Ｒ１の他の例を示す回路
図である。図６に示した可変抵抗Ｒ１は、電源電位Ｖｃ
ｃが供給されるノードＡと、基準電位Ｖａを供給するノ
ードＢとの間に、直列に接続される抵抗体Ｒ１１〜Ｒ１
ｎと、各抵抗体Ｒ１１〜Ｒ１ｎに並列に接続されるｎチ
ャネルＭＯＳトランジスタＱ１〜Ｑｎを有する。

【０１６８】ｎチャネルＭＯＳトランジスタＱ１〜Ｑｎ
は、それぞれ信号φ１〜φｎによって制御されて、開閉
される構成となっている。

【０１６９】ここで、信号φ１〜φｎは、図１に示した
書込／消去制御回路１２２から出力され、ｎチャネルＭ
ＯＳトランジスタＱ１〜Ｑｎをそれぞれ導通状態または
非導通状態とすることで、所定の抵抗値に設定する。た
とえば、予め設定された抵抗値となるように、書込／消
去制御回路１２２中に、不揮発的に信号φ１〜φｎのそ
れぞれのレベルを記憶したメモリを有する構成とするこ
とで、可変抵抗Ｒ１の値を設定することが可能である。

【０１７０】可変抵抗Ｒ２およびＲ３についても同様な
構成とすることが可能である。図７は、図２に示した可
変抵抗Ｒ１のさらに他の例を示す回路図である。

【０１７１】図７に示した可変抵抗Ｒ１は、電源電位Ｖ
ｃｃが供給されるノードＡと基準電位Ｖａを供給するノ
ードＢとの間に直列に接続される抵抗体Ｒ１１〜Ｒ１ｎ
と、これら抵抗体Ｒ１１〜Ｒ１ｎとのそれぞれの接続点
とノードＡとの間にソースおよびドレインがそれぞれ接
続され、ゲート電位が制御信号φ１〜φｎにより制御さ
れるｐチャネルＭＯＳトランジスタＱ１〜Ｑｎを含む。

【０１７２】この場合も、図１に示した書込／消去制御
回路１２２から出力される制御信号φ１〜φｎにより、
ｐチャネルＭＯＳトランジスタＱ１〜Ｑｎの導通／非導
通状態をそれぞれ制御することで、可変抵抗Ｒ１を所定
の値に設定することが可能である。

【０１７３】φ１〜φｎの電位レベルの制御について
は、図６の場合と同様に、書込／消去制御回路１２２中
の不揮発性メモリの記憶データに応じて制御する構成と
することが可能である。

【０１７４】可変抵抗Ｒ２およびＲ３についても全く同
様の構成とすることが可能である。図８は、図１に示し
たセンスアンプ１２８、Ｘデコーダ１０６、ベリファイ
電圧発生回路１００およびメモリセルアレイ１０４の要
部を示す概略ブロック図である。

【０１７５】センスアンプ１２８の構成は、図１５に示
したセンスアンプ６００の構成と同様であるので、同一
部分には同一参照符号を付してその説明は省略する。

【０１７６】図８に示した例では、センスアンプ１２８
と主ビット線ＢＬとは、２ビットの信号Ｙ１およびＹ２
により制御される列選択ゲートトランジスタＱ２３およ
びＱ２４を介して接続される構成となっている。

【０１７７】以下では、説明を簡略化するために、メモ
リセル中には１つのメモリセルトランジスタＱ２１のみ
が含まれる構成となっているものとする。

【０１７８】主ビット線ＢＬと副ビット線ＳＢＬとは選
択ゲートトランジスタＱ２２を介して接続されている。
トランジスタＱ２２のゲート電位はセグメントゲートデ
コーダ１１４からの信号ＳＧにより制御され、この副ビ
ット線ＳＢＬに接続するメモリセルが選択された場合に
導通状態となる。

【０１７９】メモリセルトランジスタＱ２１のドレイン
は、副ビット線ＳＢＬを介して選択ゲートトランジスタ
Ｑ２２と接続している。メモリセルトランジスタＱ２１
のソースは、ソース線ＳＬにより、選択的に所定の電位
が供給される。

【０１８０】メモリセルトランジスタＱ２１の制御ゲー
トは、ワード線ＷＬと接続し、ワード線ＷＬの電位レベ
ルはＸデコーダ１０６により制御される。

【０１８１】特に、プログラムベリファイ動作中は、ベ
リファイ電圧発生回路１００から供給されるプログラム
ベリファイ電位ＶＰＶＲＦＹが、Ｘデコーダ１０６によ
り選択されたワード線ＷＬに供給される構成となってい
る。

【０１８２】ベリファイ電圧発生回路１００の動作およ
びＸデコーダ１０６の選択動作は、図１中の書込／消去
制御回路１２２により制御される。

【０１８３】図１５において示した従来例と同様に、電
流を供給するｐチャネルＭＯＳトランジスタＱ２８のド
レインノード、すなわちノードＡの電位レベルに応じ
て、反転回路６０６が読出データＲＤを出力する。ワー
ド線ＷＬに所定の電位レベルが印加された際に、メモリ
セルトランジスタＱ２１が導通状態となるか、非導通状
態であるかに応じて、ノードＡの電位レベルが変化し、
この電位レベル変化が読出データＲＤとして出力され
る。

【０１８４】図９は、図８に示した回路の書込動作およ
びベリファイ動作における主要な信号の時間変化を示す
タイミングチャートである。

【０１８５】時刻ｔ１において、書込／消去制御回路１
２２から出力されるプログラム電位印加信号が活性状態
（電位レベルＶｃｃ）となって、Ｘデコーダ１０６は、
これに応じて負電圧発生回路１１２から出力される負電
位（たとえば、−８Ｖ）を選択されたワード線ＷＬに対
して出力する。このとき、主ビット線ＢＬには、書込回
路（カラムラッチ）から所定の電位（たとえば、５Ｖ）
が供給されている。一方、ソース線ＳＬはフローティン
グ状態に保持され、基板電位は０Ｖに保持されている。

【０１８６】したがって、メモリセルトランジスタのフ
ローティングゲートからビット線に対して電子が引抜か
れ、選択されたメモリセルトランジスタのセルしきい値
が低下する。時刻ｔ２において、プログラム電位印加信
号が“Ｌ”レベル（接地電位ＧＮＤ）となって、Ｘデコ
ーダ１０６は、ワード線ＷＬへの電圧印加を停止する。

【０１８７】時刻ｔ３において、書込／消去制御回路１
２２からのプログラムベリファイ電位印加信号が“Ｈ”
レベルとなって、ベリファイ電位発生回路１００から所
定のプログラムベリファイ電位ＶＰＶＲＦＹが出力され
る。一方、Ｘデコーダ１０６は、ベリファイ電位発生回
路１００の出力電位を受けて、選択されたワード線ＷＬ
に対して出力する。

【０１８８】このとき、選択されたメモリセルに対応す
るビット線ＢＬの列選択ゲートＱ２３およびＱ２４とと
もに導通状態となっており、センスアンプ１２８中の電
流源トランジスタＱ２８からの電流が、メモリセルトラ
ンジスタＱ１のドレインに供給される。時刻ｔ１〜時刻
ｔ２における書込動作において、メモリセルトランジス
タＱ２１のセルしきい値が十分に低下し、プログラムベ
リファイ電位が制御ゲートに印加されているときのメモ
リセルトランジスタの導電度が十分大きくなっていれ
ば、センスアンプ１２８中のノードＡの電位レベルが低
下し、読出データＲＤとして“１”レベルが読出され
る。

【０１８９】一方、時刻ｔ１〜時刻ｔ２における書込動
作では、メモリセルトランジスタのしきい値変化が不十
分で、メモリセルトランジスタＱ２１の制御ゲートにプ
ログラムベリファイ電圧ＶＰＶＲＦＹが印加されている
状態での導電度がしきい値以下である場合には、センス
アンプ１２８中のノードＡの電位レベルが低下せず、読
出データＲＤとして、“０”レベルが読出される。

【０１９０】読出データとして“１”が読出された場合
は、書込／消去制御回路１２２は、選択されたメモリセ
ルに対する書込が終了したものと判断する。

【０１９１】一方、読出データが“０”レベルである場
合は、書込／消去制御回路１２２は、書込動作が終了し
ていないものと判断し、再び選択されたメモリセルトラ
ンジスタＱ２１に対して、書込動作を行なうことにな
る。

【０１９２】実施の形態１のベリファイ電位発生回路１
００では、電源電圧Ｖｃｃの変化に応じて、プログラム
ベリファイ電位ＶＰＶＲＦＹを変化させる構成としてい
るので、電源電圧Ｖｃｃの変動に応じて、センスアンプ
１２８のメモリセルトランジスタの導電度に対する検出
しきい値が変動した場合でも、読出データＲＤの検出レ
ベルがそれに応じて変化する。したがって、たとえば、
電源電位Ｖｃｃが低下した場合においても、メモリセル
トランジスタＱ１のしきい値は読出動作時におけるワー
ド線電位レベルに対して十分な読出マージンを持った値
まで変化させることが可能である。

【０１９３】なお上記の書込動作において、ワード線，
ビット線，ソース線および基板に印加する電位の値やそ
の組合せについては一例にすぎず、トランジスタの特性
や読出回路や書込回路の回路構成に応じて変化するもの
である。

【０１９４】たとえば、上記の実施例においては、メモ
リセルトランジスタのセルしきい値が０Ｖ以上ワード線
の読出時の電位レベル以下の状態となった場合を、書込
状態（“１”の記憶状態）としたが、この状態を消去状
態（“０”の記憶状態）となるように回路構成を行なう
ことも可能で、この場合は、書込動作時におけるメモリ
セルトランジスタの各部の電位レベルの組合せと消去動
作時の電位レベルの組合せとを入替えた構成とすること
も可能である。

【０１９５】［実施の形態２］図１０は、本発明の実施
の形態２のプログラムベリファイ電圧発生回路２００の
構成を示す概略ブロック図である。

【０１９６】プログラムベリファイ電位発生回路２００
は、電源電位Ｖｃｃが供給されるノードと接地電位ＧＮ
Ｄが供給されるノードとの間に直列に接続される可変抵
抗Ｒ１およびＲ２と、可変抵抗Ｒ１およびＲ２の接続点
の電位Ｖａをプラス入力ノードに受ける差動増幅回路２
０と、差動増幅回路２０の出力ノードとソースが、差動
増幅回路２０のマイナス入力ノードとゲートおよびドレ
インが接続するｐチャネルＭＯＳトランジスタＱ１０
と、ｐチャネルＭＯＳトランジスタＱ１０のドレインか
ら、所定の定電流を引抜く定電流源回路２１０とを含
む。

【０１９７】差動増幅回路２０がベリファイ電位ＶＰＶ
ＲＦＹを出力する。以下、差動増幅回路２０のマイナス
入力ノードの電位レベルをＶｂで表わすことにする。

【０１９８】定電流源回路２１０は、電源電位Ｖｃｃが
供給されるノードと一端が接続する可変抵抗Ｒ３と、電
源電位Ｖｃｃが供給されるノードとソースが、ゲートが
可変抵抗Ｒ３の他端と接続するｐチャネルＭＯＳトラン
ジスタＱ３と、可変抵抗Ｒ３の他端とソースが、ゲート
がｐチャネルＭＯＳトランジスタＱ３のドレインと接続
するｐチャネルＭＯＳトランジスタＱ４と、ｐチャネル
ＭＯＳトランジスタＱ３のドレインと接地電位が供給さ
れるノードとの間に接続され、ゲートが電源電位Ｖｃｃ
に保持されるｎチャネルＭＯＳトランジスタＱ１と、ｐ
チャネルＭＯＳトランジスタＱ４のドレインと、接地電
位が供給されるノードとの間にソースおよびドレインが
接続され、ドレインとゲートとが接続されるｎチャネル
ＭＯＳトランジスタＱ２と、ｐチャネルＭＯＳトランジ
スタＱ１０のドレインが、接地電位が供給されるノード
とソースが接続し、ゲートがｎチャネルＭＯＳトランジ
スタＱ２のゲートと接続するｎチャネルＭＯＳトランジ
スタＱ５とを含む。

【０１９９】次に、ベリファイ電位発生回路２００の動
作について説明する。定電流源２１０によって、ｐチャ
ネルＭＯＳトランジスタＱ１０には常に所定の定電流が
流れている。

【０２００】したがって、差動増幅回路２０のマイナス
ノードの電位レベルＶｂは、差動増幅回路２０の出力電
位レベルＶＰＶＲＦＹから常にトランジスタＱ１０のし
きい値ＶＱ１０ｔｈとこのトランジスタＱ１０に流れる
電流値に応じて定まる定数αとの和である（ＶＱ１０ｔ
ｈ＋α）だけシフトした値となっている。

【０２０１】すなわち、以下の関係が成り立つ。 Ｖｂ＝ＶＰＶＲＦＹ−（ＶＱｂｔｈ＋α） （６） この電位Ｖｂと、可変抵抗Ｒ１およびＲ２の接続点との
電位Ｖａ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃとを比較
した結果を、差動増幅回路２０がＶＰＶＲＦＹとして出
力することになる。

【０２０２】図１１は、図１０に示したベリファイ電位
発生回路の動作を説明するための図である。

【０２０３】以下では、電位Ｖａの電源電位Ｖｃｃに対
する依存性をもとに、差動増幅回路２０の出力する電位
ＶＰＶＲＦＹのＶｃｃ依存性の切片および傾きを求める
ことにする。

【０２０４】まず、差動増幅回路２０が電位Ｖａと電位
Ｖｂとの比較結果を増幅し出力することから、以下のよ
うにして、プログラムベリファイ電位ＶＰＶＲＦＹの電
源電位Ｖｃｃ依存性における切片を求めることができ
る。

【０２０５】すなわち図１１中、点線で示された式Ｖａ
＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃの直線と、直線Ｖ
ｃｃ−（ＶＱ１０ｔｈ＋α）の直線との交点Ｃにおける
Ｖｃｃの値が切片の値になる。

【０２０６】電源電位Ｖｃｃがこの交点Ｃの値以上とな
ると、差動増幅回路２０は、電位Ｖａと出力ノードから
フィードバックされた電位Ｖｂとを比較して出力するた
め、その出力電位ＶＰＶＲＦＹのＶｃｃ依存性は、図１
１中の実線で示されるように、電位ＶａのＶｃｃ依存性
と同じ傾きになる。

【０２０７】つまり、プログラムベリファイ電位発生回
路２００から出力されるプログラムベリファイ電位ＶＰ
ＶＲＦＹは、その傾きが可変抵抗Ｒ１とＲ２の抵抗比に
より表わされ、その切片が定電流源回路２１０により流
れる電流とトランジスタＱ１０のしきい値ＶＱ１０によ
って定まる定数により以下のように表わされる。

【０２０８】 ＶＰＶＲＦＹ＝［Ｒ２／（Ｒ１＋Ｒ２）］・Ｖｃｃ＋（ＶＱ１０ｔｈ＋α） …（７） すなわち、ベリファイ電位発生回路２００の出力電位Ｖ
ＰＶＲＦＹも、電源電位Ｖｃｃに対して、一次関数で表
わされる依存性を有することになる。

【０２０９】したがって、実施の形態１のプログラム電
位発生回路１００と同様に、電源電位Ｖｃｃが変動し、
それに応じてセンスアンプ１２８のメモリセルの導電度
に対するしきい値が変化した場合でも、書込動作後のメ
モリセルのセルしきい値Ｖ′ｔｈｐと読出動作時におけ
るワード線電位との間のマージンを確保することが可能
である。

【０２１０】

【発明の効果】請求項１記載の不揮発性半導体記憶装置
は、読出増幅手段に供給される第１の電位レベルの変化
により、読出増幅手段の検出しきい値が変化するのに応
じて、メモリセルへ書込まれたデータの確認動作におい
てメモリセルの制御ノードに印加される第２の電位を変
化させるので、検出しきい値が変動した場合でも、正確
な書込データの確認動作を行なうことが可能である。

【０２１１】請求項２記載の不揮発性半導体記憶装置
は、センスアンプに供給される第１の電位レベルの変化
に応じて、メモリセルへの書込動作において、メモリセ
ルの制御ノードに印加する第２の電位を変化させるの
で、メモリセルへの書込動作を第１の電位の変動とかか
わりなく十分なマージンをもって行なうことが可能であ
る。

【０２１２】請求項３記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成にお
いて、各センスアンプは、電流供給手段により対応する
メモリセルに所定の定電流を供給した場合のビット線と
電流供給手段との接続ノードの電位に応じて読出データ
を出力する構成となっているので、第１の電位の変動に
より電流供給手段の供給電流値が変動しても、データの
書込を安定に行なうことが可能である。

【０２１３】請求項４記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成にお
いて、各メモリセルは、フローティングゲートを有する
フローティングゲート型トランジスタを含むので、この
フローティングゲートに注入された電荷量に応じて、所
定の電位が制御ノードに印加された場合の第１および第
２のノード間の導電度を変化させることが可能である。

【０２１４】請求項５記載の不揮発性半導体記憶装置
は、差動増幅手段から出力される第２の電位が、第１の
電位の変動に対して一次関数的に変化し、その変化の割
合を第１および第２の可変抵抗値および定電流源から供
給される定電流値により変化させることが可能で、メモ
リセルに書込まれたデータを確認する際にメモリセルの
制御ノードに印加する電位を第１の電位の変化に応じて
変化させることが可能である。

【０２１５】請求項６記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の値を、ヒューズ素子
の切断によって所定の値に設定することが可能である。

【０２１６】請求項７記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の抵抗値を、書込制御
手段から制御することが可能で、第１の電位の変動に対
する第２の電位の変動の割合を所定の値に設定すること
が可能である。

【０２１７】請求項８記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成にお
いて、第１および第２の可変抵抗の各々の値を、書込制
御手段からの制御信号に応じて設定することが可能で、
第１の電位の変動に対する第２の電位の変化の割合を所
定の値に設定することが可能である。

【０２１８】請求項９記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成にお
いて、第２の内部電圧発生手段から供給される第２の電
位レベルの第１の電位の変動に対する変化の割合を、第
１および第２の可変抵抗の抵抗値ならびに定電流源から
供給される定電流値により所望の値に設定することが可
能である。

【０２１９】請求項１０記載の不揮発性半導体記憶装置
は、請求項９の不揮発性半導体装置の構成において、第
１および第２の可変抵抗の値を、ヒューズ素子の切断に
よって所定の値に設定することが可能である。請求項１
１記載の不揮発性半導体記憶装置は、請求項９の不揮発
性半導体装置の構成において、第１および第２の可変抵
抗の抵抗値を、書込制御手段から制御することが可能
で、第１の電位の変動に対する第２の電位の変動の割合
を所定の値に設定することが可能である。

【０２２０】請求項１２記載の不揮発性半導体記憶装置
は、請求項９の不揮発性半導体装置の構成において、第
１および第２の可変抵抗の各々の値を、書込制御手段か
らの制御信号に応じて設定することが可能で、第１の電
位の変動に対する第２の電位の変化の割合を所定の値に
設定することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の不揮発性半導体記憶
装置１０００の構成を示す概略ブロック図である。

【図２】 不揮発性半導体記憶装置１０００のベリファ
イ電圧発生回路１００の構成を示す概略ブロック図であ
る。

【図３】 ベリファイ電圧発生回路１００の動作を説明
する動作説明図である。

【図４】 実施の形態１の不揮発性半導体記憶装置にお
けるセンスアンプの動作を説明するための図である。

【図５】 ベリファイ電圧発生回路１００中の可変抵抗
の構成を示す回路図である。

【図６】 ベリファイ電圧発生回路１００における可変
抵抗の他の例を示す回路図である。

【図７】 ベリファイ電圧発生回路１００における可変
抵抗のさらに他の例を示す回路図である。

【図８】 不揮発性半導体記憶装置１０００の要部回路
図である。

【図９】 不揮発性半導体記憶装置１０００の動作を説
明するタイミングチャートである。

【図１０】 本発明の実施の形態２のベリファイ電圧発
生回路２００の構成を示す概略ブロック図である。

【図１１】 ベリファイ電圧発生回路２００の動作を説
明するための動作説明図である。

【図１２】 従来の不揮発性半導体記憶装置のメモリセ
ルトランジスタの構成および動作を説明するための断面
模式図であり、（ａ）は書込動作における各部分の電位
を、（ｂ）は消去動作における各部の電位をそれぞれ示
す。

【図１３】 従来の不揮発性半導体記憶装置に対する書
込動作，消去動作および読出動作における各電位レベル
を示す図である。

【図１４】 従来の不揮発性半導体記憶装置のプログラ
ム動作におけるメモリセルトランジスタのしきい値分布
を示す図である。

【図１５】 従来の不揮発性半導体記憶装置の要部回路
図である。

【図１６】 従来の不揮発性半導体記憶装置のベリファ
イ電圧発生回路５００を含む要部回路図である。

【図１７】 従来の不揮発性半導体記憶装置のセンスア
ンプの動作を説明するための動作説明図である。

【図１８】 センスアンプ動作の電源電圧依存性を説明
するための動作説明図であり、（ａ）は電源電圧Ｖｃｃ
が典型値である場合の、（ｂ）は電源電圧Ｖｃｃが典型
値よりも小さい場合の動作をそれぞれ示す。

【符号の説明】

１００ ベリファイ電圧発生回路、１０２ アドレスバ
ッファ、１０４ メモリセルアレイ、１０６ Ｘデコー
ダ、１０８ Ｙデコーダ、１１０ 高電圧発生回路、１
１２ 負電圧発生回路、１１４ セレクトゲートデコー
ダ、１１６，１１８ ソースデコーダ、１２０ ウェル
電位駆動回路、１２２ 書込／消去制御回路、１２４
データ入出力バッファ、１２６ データドライバ、１２
８ センスアンプ、１３０ 書込回路、２００ ベリフ
ァイ電位発生回路、１０００ 不揮発性半導体記憶装
置。

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【手続補正書】

【提出日】平成８年６月６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims (12)

【特許請求の範囲】
1. 【請求項１】 不揮発性半導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリセル
   アレイと、 前記メモリセルとの間で選択的にデータの読出／書込を
   行なうメモリセル選択手段とを備え、 前記各メモリセルは、 第１および第２のノードならびに制御ノードを有し、 前記メモリセル選択手段に制御される前記制御ノードの
   電位に応じて、前記第１および第２のノード間の導伝度
   が変化し、かつ、前記制御ノードの電位が第１の電位の
   場合の導伝度が、書込まれるデータに応じて不揮発的に
   変化し、 前記第１の電位を供給されて動作し、対応する前記メモ
   リセルの前記導伝度と、前記第１の電位に基づく検出し
   きい値との比較結果に応じた信号を出力する読出増幅手
   段と、 前記対応するメモリセルの前記制御ノードに選択的に第
   ２の電位を供給し、前記読出増幅手段の出力に応じて、
   前記対応するメモリセルへ書込まれたデータの確認を行
   なう内部制御手段とを備え、 前記内部制御手段は、 前記第１の電位の値に応じて変化する前記検出しきい値
   の減少に応じて、前記第２の電位を前記導伝度の減少す
   る方向に変化させる、不揮発性半導体記憶装置。
2. 【請求項２】 不揮発性半導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリセル
   アレイと、 前記メモリセルアレイの行に対応して設けられる複数の
   ワード線と、 外部電源電位に応じた第１の電位を供給する第１の内部
   電圧発生手段とを備え、 前記各メモリセルは、 第１および第２のノードならびに前記ワード線に接続す
   る制御ノードを有し、 前記制御ノードの電位に応じて、前記第１および第２の
   ノード間の導伝度が変化し、かつ、前記制御ノードの電
   位が前記第１の電位における読出導伝度が、書込まれる
   データに応じて不揮発的に変化し、 前記メモリセルアレイの列に対応して設けられ、各々が
   少なくとも１つの前記メモリセルの前記第１のノードと
   接続するビット線と、 第２の電位を供給する第２の内部電圧発生手段と、 外部からのアドレス信号に応じて、前記ワード線と前記
   ビット線とを選択して、対応するメモリセルに対して書
   込動作を行なうデータ書込手段と、 対応する前記メモリセルと、前記ビット線対を介して接
   続し、前記第１の電位を供給されて動作して、前記メモ
   リセルの前記導伝度と、前記第１の電位に基づく検出し
   きい値との比較結果に応じて読出データを出力する複数
   のセンスアンプと、 前記データ書込手段を制御し、前記対応するワード線に
   前記第２の電位を選択的に供給した場合の前記センスア
   ンプの出力に応じて、前記対応するメモリセルの前記導
   伝度が外部からの書込データに対応するデータの値とな
   るまで書込動作を反復する書込制御手段とを備え、 前記第２の内部電圧発生手段は、 前記第１の電位の値に応じて変化する前記検出しきい値
   の減少に応じて、前記第２の電位を前記メモリセルの前
   記導伝度の減少する方向に変化させる、不揮発性半導体
   記憶装置。
3. 【請求項３】 前記各センスアンプは、 前記第１の電位を受けて動作し、前記ビット線を介して
   前記対応するメモリセルの前記第１のノードおよび前記
   第２のノード間を流れる電流を供給する電流供給手段
   と、 前記ビット線と前記電流供給手段との接続ノードの電位
   を検知して、前記読出データを出力する電位検知手段と
   を含む、請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記各メモリセルは、フローティングゲ
   ート型トランジスタを含み、 前記フローティングゲート型トランジスタは、 第１導電型の半導体主表面上の第１の膜厚の第１の酸化
   膜上に形成されるフローティングゲートと、 前記フローティングゲートに近接した半導体主表面に形
   成される第２導電型のドレイン領域と、 前記フローティングゲートに近接し、前記フローティン
   グゲートに対して前記ドレイン領域と対向する側の半導
   体主表面に形成される第２導電型のソース領域と、 前記フローティングゲート上に第２の膜厚の第２の酸化
   膜を介して積層される制御ゲートとを含み、 前記制御ノードは前記制御ゲートと、前記第１のノード
   は前記ドレイン領域と、前記第２のノードは前記ソース
   領域とをそれぞれ接続する請求項２記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 前記第２の内部電圧発生手段は、 前記第１の電位を一端に受け、他端が基準電位ノードと
   接続する第１の可変抵抗と、 前記基準電位ノードと一端が接続し、他端が接地電位を
   受ける第２の可変抵抗と、 前記第２の可変抵抗に所定の定電流を供給する定電流源
   と、 第１および第２の入力ノードならびに出力ノードを有
   し、前記基準電位ノードと前記第１の入力ノードとが接
   続し、前記出力ノードと前記第２の入力ノードとが接続
   して、前記出力ノードに前記第２の電位を供給する差動
   増幅手段とを含む、請求項３記載の不揮発性半導体記憶
   装置。
6. 【請求項６】 前記第１および第２の可変抵抗の各々
   は、 前記一端と他端との間に直列に接続される複数の抵抗体
   と、 前記複数の抵抗体のそれぞれと並列に接続される複数の
   ヒューズ素子とを含む、請求項５記載の不揮発性半導体
   記憶装置。
7. 【請求項７】 前記第１および第２の可変抵抗の各々
   は、 前記一端と前記他端との間に直列に接続される複数の抵
   抗体と、 前記複数の抵抗体のそれぞれと並列に接続される複数の
   スイッチ手段とを含み、 前記スイッチ手段の各々は、 前記書込制御手段からの制御信号に応じて開閉される、
   請求項５記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記第１および第２の可変抵抗の各々
   は、 前記一端と他端との間に直列に接続される複数の抵抗体
   と、 前記複数の抵抗体間の接続ノードのそれぞれと、前記一
   端との間に接続され、前記書込制御手段からの制御信号
   に応じて開閉される複数のスイッチ手段とを含む、請求
   項５記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記第２の内部電圧発生手段は、 前記第１の電位を一端に受け、他端が基準電位ノードと
   接続する第１の可変抵抗と、 前記基準電位ノードと一端が接続し、他端が接地電位を
   受ける第２の可変抵抗と、 第１および第２の入力ノードならびに出力ノードとを有
   し、前記第１の入力ノードと前記基準電位ノードの接続
   する差動増幅手段と、 前記出力ノードと前記第２の入力ノードとの間に、前記
   出力ノードから前記第２の入力ノードへ向かう方向を順
   方向としてダイオード接続されるＭＯＳトランジスタ
   と、 前記ＭＯＳトランジスタから順方向に流れる定電流を受
   ける定電流源とを含む、請求項３記載の不揮発性半導体
   記憶装置。
10. 【請求項１０】 前記第１および第２の可変抵抗の各々
    は、 前記一端と前記他端との間に直列に接続される複数の抵
    抗体と、 前記複数の抵抗体のそれぞれと並列に接続される複数の
    ヒューズ素子とを含む、請求項９記載の不揮発性半導体
    記憶装置。
11. 【請求項１１】 前記第１および第２の可変抵抗の各々
    は、 前記一端と前記他端との間に直列に接続される複数の抵
    抗体と、 前記複数の抵抗体のそれぞれと並列に接続される複数の
    スイッチ手段とを含み、 前記スイッチ手段の各々は、 前記書込制御手段からの制御信号に応じて開閉される、
    請求項９記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記第１および第２の可変抵抗の各々
    は、 前記一端と前記他端との間に直列に接続される複数の抵
    抗体と、 前記複数の抵抗体の接続ノードのそれぞれと、前記一端
    との間に接続され、前記書込制御手段からの制御信号に
    応じて開閉される複数のスイッチ手段とを含む、請求項
    ９記載の不揮発性半導体記憶装置。