JPH06310604A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06310604A JPH06310604A JP9296193A JP9296193A JPH06310604A JP H06310604 A JPH06310604 A JP H06310604A JP 9296193 A JP9296193 A JP 9296193A JP 9296193 A JP9296193 A JP 9296193A JP H06310604 A JPH06310604 A JP H06310604A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- insulating film
- connection hole
- semiconductor device
- antifuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 書き込み電圧で均一に絶縁破壊されるアンチ
フューズを提供し、これが用いられる半導体装置の信頼
性を高める。 【構成】 第一の金属配線２１と第二の金属配線２３の
間に形成された絶縁層２４と、この絶縁層２４に形成さ
れた接続孔２５と、この接続孔２５に形成され前記第一
の金属配線２１と第二の金属配線２３の間を絶縁する絶
縁膜２７と、で構成されるアンチフューズを複数有す
る。絶縁膜２７は、書き込み電圧を印加することにより
相転移して導電性となる材料であるＧｅ10Ｔｅ50Ａｓ30
で構成する。第一の金属配線２１と第二の金属配線２３
の間に書き込み電圧を印加すると、電圧が印加された非
晶質絶縁膜２７が結晶化し結晶Ｊが生成される。この結
晶Ｊは導電性であり、これにより第一の金属配線２１と
第二の金属配線２３とが接続される。
フューズを提供し、これが用いられる半導体装置の信頼
性を高める。 【構成】 第一の金属配線２１と第二の金属配線２３の
間に形成された絶縁層２４と、この絶縁層２４に形成さ
れた接続孔２５と、この接続孔２５に形成され前記第一
の金属配線２１と第二の金属配線２３の間を絶縁する絶
縁膜２７と、で構成されるアンチフューズを複数有す
る。絶縁膜２７は、書き込み電圧を印加することにより
相転移して導電性となる材料であるＧｅ10Ｔｅ50Ａｓ30
で構成する。第一の金属配線２１と第二の金属配線２３
の間に書き込み電圧を印加すると、電圧が印加された非
晶質絶縁膜２７が結晶化し結晶Ｊが生成される。この結
晶Ｊは導電性であり、これにより第一の金属配線２１と
第二の金属配線２３とが接続される。
Description
【０００１】
【産業上の利用分野】本発明は、ユーザーがプログラム
することが可能なゲートアレイであるフィールドプログ
ラマブルゲートアレイの配線に適するアンチフューズの
改良に関する。
することが可能なゲートアレイであるフィールドプログ
ラマブルゲートアレイの配線に適するアンチフューズの
改良に関する。
【０００２】
【従来の技術】フィールドプログラマブルゲートアレイ
（以下、ＦＰＧＡという）は、ゲートアレイの中でも、
ユーザーが現場でプログラムすることが可能なゲートア
レイである。プログラムは、ＦＰＧＡの配線の一部を導
通させることによって行われる。
（以下、ＦＰＧＡという）は、ゲートアレイの中でも、
ユーザーが現場でプログラムすることが可能なゲートア
レイである。プログラムは、ＦＰＧＡの配線の一部を導
通させることによって行われる。
【０００３】ＦＰＧＡの配線を形成する方法としては、
金属配線間に薄い絶縁膜を設けた接続孔によりいわゆる
アンチフューズ構造を形成する方法が提案されている
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔ
ｔｅｒ，Ｖｏｌ．１２，Ｎｏ．４，Ａｐｒｉｌ １９９
１ ｐｐ．151-153 ）。より具体的に説明すると、図４
に示されるように、アンチフューズは、第一の金属配線
１１と第二の金属配線１３の間に形成された絶縁層１４
と、この絶縁層１４に形成された接続孔１５と、この接
続孔１５に形成され前記第一の金属配線１１と第二の金
属配線１３の間を絶縁する絶縁膜１６と、から構成され
ている。この表面はパシベーション膜１８で覆われて保
護されている。
金属配線間に薄い絶縁膜を設けた接続孔によりいわゆる
アンチフューズ構造を形成する方法が提案されている
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔ
ｔｅｒ，Ｖｏｌ．１２，Ｎｏ．４，Ａｐｒｉｌ １９９
１ ｐｐ．151-153 ）。より具体的に説明すると、図４
に示されるように、アンチフューズは、第一の金属配線
１１と第二の金属配線１３の間に形成された絶縁層１４
と、この絶縁層１４に形成された接続孔１５と、この接
続孔１５に形成され前記第一の金属配線１１と第二の金
属配線１３の間を絶縁する絶縁膜１６と、から構成され
ている。この表面はパシベーション膜１８で覆われて保
護されている。
【０００４】このような構成を有するアンチフューズで
は、第一の金属配線１１と第二の金属配線１３の間に所
定の電圧が印加されると、接続孔１５内の絶縁膜１６が
破壊される（図中のＱ）。このような絶縁破壊を生じさ
せる電圧は書き込み電圧或いはプログラム電圧と呼ばれ
ているが（本明細書では書き込み電圧と呼ぶ）、アンチ
フューズではこの書き込み電圧が印加されることにより
金属配線間の接続が行われる。
は、第一の金属配線１１と第二の金属配線１３の間に所
定の電圧が印加されると、接続孔１５内の絶縁膜１６が
破壊される（図中のＱ）。このような絶縁破壊を生じさ
せる電圧は書き込み電圧或いはプログラム電圧と呼ばれ
ているが（本明細書では書き込み電圧と呼ぶ）、アンチ
フューズではこの書き込み電圧が印加されることにより
金属配線間の接続が行われる。
【０００５】ＦＰＧＡは上記したようなアンチフューズ
を複数個有しており、このうちのいくつかの接続孔を選
択的に絶縁破壊することにより、所望のプログラムを組
むことができる。すなわち、このようなＦＰＧＡ配線で
は、複数個の接続孔にそれぞれ選択的に書き込み電圧を
印加することにより絶縁膜の絶縁破壊が行われ、これに
よりパターン化された配線の導通が得られる。
を複数個有しており、このうちのいくつかの接続孔を選
択的に絶縁破壊することにより、所望のプログラムを組
むことができる。すなわち、このようなＦＰＧＡ配線で
は、複数個の接続孔にそれぞれ選択的に書き込み電圧を
印加することにより絶縁膜の絶縁破壊が行われ、これに
よりパターン化された配線の導通が得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
アンチフューズでは、書き込み電圧の印加により生ずる
絶縁破壊が絶縁膜の一部にしか生じないため、導通後の
接続孔はまだなお抵抗が大きいという問題があった。
アンチフューズでは、書き込み電圧の印加により生ずる
絶縁破壊が絶縁膜の一部にしか生じないため、導通後の
接続孔はまだなお抵抗が大きいという問題があった。
【０００７】すなわち、書き込み電圧が印加されると、
絶縁破壊が生じて接続孔内の絶縁膜の一部にフィラメン
トが形成される。そして、このフィラメントにより金属
配線間の導通が達成される。しかしながら、接続孔の断
面積に比べてフィラメント断面積が小さいので、絶縁破
壊により導通させた後でも当該接続孔の電気抵抗は十分
低くはならないのである。ところがアンチフューズは、
高速化の観点から接続部分の低抵抗化を図る必要があ
る。
絶縁破壊が生じて接続孔内の絶縁膜の一部にフィラメン
トが形成される。そして、このフィラメントにより金属
配線間の導通が達成される。しかしながら、接続孔の断
面積に比べてフィラメント断面積が小さいので、絶縁破
壊により導通させた後でも当該接続孔の電気抵抗は十分
低くはならないのである。ところがアンチフューズは、
高速化の観点から接続部分の低抵抗化を図る必要があ
る。
【０００８】また、絶縁破壊により生ずるフィラメント
の断面積は均一ではないので、導通後の接続孔の抵抗値
にばらつきが生じるという問題もある。更に、接続孔の
断面積に比べてフィラメント断面積が小さいことに基づ
き、エレクトロマイグレーションによる劣化が生じやす
くなるという問題もある。
の断面積は均一ではないので、導通後の接続孔の抵抗値
にばらつきが生じるという問題もある。更に、接続孔の
断面積に比べてフィラメント断面積が小さいことに基づ
き、エレクトロマイグレーションによる劣化が生じやす
くなるという問題もある。
【０００９】これらの問題は、素子の動作電圧が次第に
低電圧化される現在の傾向に伴って素子が小型化され、
その際に絶縁膜が薄膜化された場合には、より顕著にな
る。本発明は以上のような課題に鑑みてなされたもので
あり、その目的は、書き込み電圧により均一に絶縁破壊
されかつ絶縁破壊後の接続孔の電気抵抗が十分に低いア
ンチフューズを提供し、これを用いたＦＰＧＡ（半導体
装置）の性能を高めることにある。
低電圧化される現在の傾向に伴って素子が小型化され、
その際に絶縁膜が薄膜化された場合には、より顕著にな
る。本発明は以上のような課題に鑑みてなされたもので
あり、その目的は、書き込み電圧により均一に絶縁破壊
されかつ絶縁破壊後の接続孔の電気抵抗が十分に低いア
ンチフューズを提供し、これを用いたＦＰＧＡ（半導体
装置）の性能を高めることにある。
【００１０】
【課題を解決するための手段】以上のような課題を解決
するために本発明においてはアンチフューズの絶縁膜の
材料として、書き込み電圧が印加されると構造相転移が
生じて導電性となる物質を用いることを特徴とする。こ
のような物質としては、例えば非晶質のＧｅ10Ｔｅ50Ａ
ｓ30のように、非晶質状態では絶縁性であるが、所定の
大きさの電圧が印加されることにより結晶化し、結晶に
なると導電性となるような物質が考えられる。
するために本発明においてはアンチフューズの絶縁膜の
材料として、書き込み電圧が印加されると構造相転移が
生じて導電性となる物質を用いることを特徴とする。こ
のような物質としては、例えば非晶質のＧｅ10Ｔｅ50Ａ
ｓ30のように、非晶質状態では絶縁性であるが、所定の
大きさの電圧が印加されることにより結晶化し、結晶に
なると導電性となるような物質が考えられる。
【００１１】より具体的には、本発明においては、第一
の金属配線と第二の金属配線の間に形成された絶縁層
と、この絶縁層に形成された接続孔と、この接続孔に形
成され前記第一の金属配線と第二の金属配線の間を絶縁
する絶縁膜と、で構成されるアンチフューズを複数有す
る半導体装置において、前記絶縁膜は、書き込み電圧を
印加することにより相転移して導電性となる材料で構成
されていることを特徴とする。
の金属配線と第二の金属配線の間に形成された絶縁層
と、この絶縁層に形成された接続孔と、この接続孔に形
成され前記第一の金属配線と第二の金属配線の間を絶縁
する絶縁膜と、で構成されるアンチフューズを複数有す
る半導体装置において、前記絶縁膜は、書き込み電圧を
印加することにより相転移して導電性となる材料で構成
されていることを特徴とする。
【００１２】また、上記の半導体装置において、前記絶
縁膜は、相転移前は非晶質であり、相転移後は結晶であ
ることを特徴とする。
縁膜は、相転移前は非晶質であり、相転移後は結晶であ
ることを特徴とする。
【００１３】更に、上記いずれかの半導体装置におい
て、前記絶縁膜は、所定の温度にて相転移することを特
徴とする。
て、前記絶縁膜は、所定の温度にて相転移することを特
徴とする。
【００１４】また更に、上記いずれかの半導体装置にお
いて、前記絶縁膜は、Ｔｅ、Ｇｅ、５族あるいは６族の
元素より選ばれる元素の混合物であることを特徴とす
る。
いて、前記絶縁膜は、Ｔｅ、Ｇｅ、５族あるいは６族の
元素より選ばれる元素の混合物であることを特徴とす
る。
【００１５】
【作用】非晶質状態では絶縁性であるが、結晶となると
導電性となるような材料を用いたとすると、一定の電圧
以上の電圧印加により接続孔内の非晶質膜が全て結晶相
転移する。このため、接続孔の断面積全体に渡って絶縁
性より導電性に変化する。従って、従来の場合と比較し
て、低い抵抗が得られ、同時に各アンチフューズの抵抗
のバラツキは極めて小さくなる。また、電流は接続孔の
断面積に相当する部分を流れるので、従来のような局所
的に形成されたフィラメントに過剰の電流が流れるとい
うことがなく、従って劣化が早く寿命が短くなるという
問題はなくなる。
導電性となるような材料を用いたとすると、一定の電圧
以上の電圧印加により接続孔内の非晶質膜が全て結晶相
転移する。このため、接続孔の断面積全体に渡って絶縁
性より導電性に変化する。従って、従来の場合と比較し
て、低い抵抗が得られ、同時に各アンチフューズの抵抗
のバラツキは極めて小さくなる。また、電流は接続孔の
断面積に相当する部分を流れるので、従来のような局所
的に形成されたフィラメントに過剰の電流が流れるとい
うことがなく、従って劣化が早く寿命が短くなるという
問題はなくなる。
【００１６】図１は、本発明のアンチフューズ（図１
（ａ））の断面と従来のプログラムされたアンチフュー
ズ（図１（ｂ））の断面を模式的に示した原理図であ
る。
（ａ））の断面と従来のプログラムされたアンチフュー
ズ（図１（ｂ））の断面を模式的に示した原理図であ
る。
【００１７】図１（ａ）に示されるように、本発明のア
ンチフューズでは、第一の金属配線Ａと第二の金属配線
Ｂの間には、絶縁膜として非晶質の絶縁膜Ｄが介在して
いる。本発明のアンチフューズでは、第一の金属配線Ａ
と第二の金属配線Ｂの間に書き込み電圧が印加されるこ
とにより、非晶質の絶縁膜Ｄの非晶質の全てが結晶化
し、この部分の全てが導電性を有するようになる。
ンチフューズでは、第一の金属配線Ａと第二の金属配線
Ｂの間には、絶縁膜として非晶質の絶縁膜Ｄが介在して
いる。本発明のアンチフューズでは、第一の金属配線Ａ
と第二の金属配線Ｂの間に書き込み電圧が印加されるこ
とにより、非晶質の絶縁膜Ｄの非晶質の全てが結晶化
し、この部分の全てが導電性を有するようになる。
【００１８】これに対して、図１（ｂ）には、比較例と
して、通常の酸化膜等が絶縁膜Ｃとして用いられている
従来のアンチフューズが示されている。従来のアンチフ
ューズでは、図１（ｂ）に示されているように、第一の
金属配線Ａと第二の金属配線Ｂの間に書き込み電圧が印
加されることにより絶縁膜Ｃの局所的な部分にフィラメ
ントＱが成長して、第一の金属配線Ａと第二の金属配線
Ｂが導通する。この場合のフィラメントＱの生成の仕方
は、接続孔の断面積に比較して著しく小さい面積のみに
成長する。従って、各アンチフューズにおけるフィラメ
ントＱの生成のされ方にはバラツキが大きく、従って、
抵抗のバラツキが大きい。
して、通常の酸化膜等が絶縁膜Ｃとして用いられている
従来のアンチフューズが示されている。従来のアンチフ
ューズでは、図１（ｂ）に示されているように、第一の
金属配線Ａと第二の金属配線Ｂの間に書き込み電圧が印
加されることにより絶縁膜Ｃの局所的な部分にフィラメ
ントＱが成長して、第一の金属配線Ａと第二の金属配線
Ｂが導通する。この場合のフィラメントＱの生成の仕方
は、接続孔の断面積に比較して著しく小さい面積のみに
成長する。従って、各アンチフューズにおけるフィラメ
ントＱの生成のされ方にはバラツキが大きく、従って、
抵抗のバラツキが大きい。
【００１９】一方、本発明の方法では、第一の金属配線
Ａと第二の金属配線Ｂをつなぐ接続孔全体が結晶化する
ので、抵抗のバラツキが小さく抑えられる。書き込み電
圧のみでは、非晶質薄膜全体の相転移に至らない場合に
は、一定の温度に素子を保つことにより、膜全体に渡る
結晶化を促進することができる。
Ａと第二の金属配線Ｂをつなぐ接続孔全体が結晶化する
ので、抵抗のバラツキが小さく抑えられる。書き込み電
圧のみでは、非晶質薄膜全体の相転移に至らない場合に
は、一定の温度に素子を保つことにより、膜全体に渡る
結晶化を促進することができる。
【００２０】
【実施例】図２は、本発明の好適な一実施例に係る半導
体装置の配線の断面模式図である。本実施例に係る半導
体装置は、フィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）である。
体装置の配線の断面模式図である。本実施例に係る半導
体装置は、フィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）である。
【００２１】図２（ａ）に示されるように、本実施例に
係る半導体装置（ＦＰＧＡ）は、第一の金属配線２１と
第二の金属配線２３の間に形成された絶縁層２４と、こ
の絶縁層２４に形成された接続孔２５と、この接続孔２
５に形成され前記第一の金属配線２１と第二の金属配線
２３の間を絶縁する絶縁膜２７と、で構成されるアンチ
フューズを複数有する。絶縁膜２７は、書き込み電圧を
印加することにより相転移して電導性となる材料である
Ｇｅ10Ｔｅ50Ａｓ30で構成している。
係る半導体装置（ＦＰＧＡ）は、第一の金属配線２１と
第二の金属配線２３の間に形成された絶縁層２４と、こ
の絶縁層２４に形成された接続孔２５と、この接続孔２
５に形成され前記第一の金属配線２１と第二の金属配線
２３の間を絶縁する絶縁膜２７と、で構成されるアンチ
フューズを複数有する。絶縁膜２７は、書き込み電圧を
印加することにより相転移して電導性となる材料である
Ｇｅ10Ｔｅ50Ａｓ30で構成している。
【００２２】図２（ａ）に示されるアンチフューズは、
Ａｌ／ＴｉＮからなる第一の金属配線２１上に絶縁層２
４を積層し、この絶縁層２４に接続孔２５を形成した
後、非晶質のＧｅ10−Ｔｅ50−Ａｓ30の三元素よりなる
５００ｎｍの絶縁膜２７をアルゴンによるスパッタによ
って形成した。ターゲットには、予め所望の組成比のＧ
ｅ−Ｔｅ−Ａｓの三元化合物を用いた。この組成は、そ
れぞれの元素のスパッター率を考慮して調整した。次
に、この絶縁膜２７上にアルミニウムを被覆して第二の
金属配線２３のパターンを形成した後、パッシベーショ
ン膜２８として二酸化シリコン膜を被膜して素子全体を
保護した。
Ａｌ／ＴｉＮからなる第一の金属配線２１上に絶縁層２
４を積層し、この絶縁層２４に接続孔２５を形成した
後、非晶質のＧｅ10−Ｔｅ50−Ａｓ30の三元素よりなる
５００ｎｍの絶縁膜２７をアルゴンによるスパッタによ
って形成した。ターゲットには、予め所望の組成比のＧ
ｅ−Ｔｅ−Ａｓの三元化合物を用いた。この組成は、そ
れぞれの元素のスパッター率を考慮して調整した。次
に、この絶縁膜２７上にアルミニウムを被覆して第二の
金属配線２３のパターンを形成した後、パッシベーショ
ン膜２８として二酸化シリコン膜を被膜して素子全体を
保護した。
【００２３】図１（ｂ）は、左側の接続孔２５に書き込
み電圧Ｖｐ（Ｖ）を印加することにより結晶化させた状
態を示している。実施例において、この場合の書き込み
電圧は１０Ｖとしている。Ａｌ／ＴｉＮ製の第一の金属
配線２１とアルミニウム製の第二の金属配線２３の間に
書き込み電圧を印加すると、電圧が印加された非晶質絶
縁膜２７が結晶化し結晶Ｊが生成される。この結晶Ｊは
導電性であり、これにより第一の金属配線２１と第二の
金属配線２３とが接続される。一方、右側の第一の金属
配線２１と第二の金属配線２３の間には書き込み電圧が
印加されないので、この部分の非晶質絶縁膜２７はもと
の非晶質状態のままである。この二つの接続孔２５の抵
抗値は、それぞれ結晶化した状態では２００Ω以下であ
り絶縁性が破られているが、非晶質状態の場合は１０6
Ωであり絶縁性が保たれている。本実施例に係る半導体
装置（ＦＰＧＡ）はこのようなアンチフューズを複数有
しており、これらに選択的に書き込み電圧を印加するこ
とにより、任意の金属配線どうしを接続することができ
る。
み電圧Ｖｐ（Ｖ）を印加することにより結晶化させた状
態を示している。実施例において、この場合の書き込み
電圧は１０Ｖとしている。Ａｌ／ＴｉＮ製の第一の金属
配線２１とアルミニウム製の第二の金属配線２３の間に
書き込み電圧を印加すると、電圧が印加された非晶質絶
縁膜２７が結晶化し結晶Ｊが生成される。この結晶Ｊは
導電性であり、これにより第一の金属配線２１と第二の
金属配線２３とが接続される。一方、右側の第一の金属
配線２１と第二の金属配線２３の間には書き込み電圧が
印加されないので、この部分の非晶質絶縁膜２７はもと
の非晶質状態のままである。この二つの接続孔２５の抵
抗値は、それぞれ結晶化した状態では２００Ω以下であ
り絶縁性が破られているが、非晶質状態の場合は１０6
Ωであり絶縁性が保たれている。本実施例に係る半導体
装置（ＦＰＧＡ）はこのようなアンチフューズを複数有
しており、これらに選択的に書き込み電圧を印加するこ
とにより、任意の金属配線どうしを接続することができ
る。
【００２４】本実施例の効果を従来例と比較して評価し
たものが図３に示されている。比較される従来例は、図
４に示されるアンチフューズである。
たものが図３に示されている。比較される従来例は、図
４に示されるアンチフューズである。
【００２５】図４のアンチフューズでは、多結晶シリコ
ン製の第一の配線１１と、同じく多結晶シリコン製の第
二の配線１３の間に三層構造（二酸化シリコン２ｎｍ／
窒化シリコン６ｎｍ／二酸化シリコン２ｎｍ）の絶縁膜
１６を形成したものである。書き込み電圧を１０Ｖ印加
した場合には、三層構造の絶縁膜１６の局所部分が絶縁
破壊し、そこにシリコンによりなるフィラメントＱが部
分的に形成される。そして、このフィラメントＱにより
第一の配線１１と第二の配線１３の間が導通される。と
ころが、従来例ではこのフィラメントＱの形成状態が不
均一であるために、図３（ｂ）に示されるように、アン
チフューズの抵抗値がばらつく。
ン製の第一の配線１１と、同じく多結晶シリコン製の第
二の配線１３の間に三層構造（二酸化シリコン２ｎｍ／
窒化シリコン６ｎｍ／二酸化シリコン２ｎｍ）の絶縁膜
１６を形成したものである。書き込み電圧を１０Ｖ印加
した場合には、三層構造の絶縁膜１６の局所部分が絶縁
破壊し、そこにシリコンによりなるフィラメントＱが部
分的に形成される。そして、このフィラメントＱにより
第一の配線１１と第二の配線１３の間が導通される。と
ころが、従来例ではこのフィラメントＱの形成状態が不
均一であるために、図３（ｂ）に示されるように、アン
チフューズの抵抗値がばらつく。
【００２６】これに対して、図２に示される本実施例に
係るアンチフューズでは、図３（ａ）に示されるよう
に、極めて均一な抵抗が得られた。よって、本実施例の
アンチフューズは、均一な特性を有する半導体装置（Ｆ
ＰＧＡ）を形成するものとして極めて有効であることが
判る。
係るアンチフューズでは、図３（ａ）に示されるよう
に、極めて均一な抵抗が得られた。よって、本実施例の
アンチフューズは、均一な特性を有する半導体装置（Ｆ
ＰＧＡ）を形成するものとして極めて有効であることが
判る。
【００２７】また、本実施例に係るアンチフューズは、
エレクトロマイグレーションに対しても、良好な特性を
得ることができる。
エレクトロマイグレーションに対しても、良好な特性を
得ることができる。
【００２８】なお、本実施例では、Ｇｅ−Ｔｅ−Ａｓか
らなる非晶質絶縁膜を用いて本発明の内容を説明した
が、非晶質絶縁膜はこれに限られるものではなく、同様
な特性を有する材料、例えばＴｅ、Ｇｅ、５族あるいは
６族の元素より選ばれる元素の混合物等を用いることに
より、同様の効果を得ることができる。
らなる非晶質絶縁膜を用いて本発明の内容を説明した
が、非晶質絶縁膜はこれに限られるものではなく、同様
な特性を有する材料、例えばＴｅ、Ｇｅ、５族あるいは
６族の元素より選ばれる元素の混合物等を用いることに
より、同様の効果を得ることができる。
【００２９】
【発明の効果】本発明によれば、上下相の配線間の接続
部分に一定の電圧印加により、絶縁性の非晶質から導電
性の結晶に構造相転移を示す材料を適用しているので、
書き込み電圧の印加により接続孔において均一に導電部
分を形成でき、これによりアンチフューズの低抵抗化、
抵抗値のバラツキの低減、エレクトロマイグレーション
への信頼性を飛躍的に改善することができる。従って、
極めて信頼性が高く、高性能なフィールドプログラマブ
ルゲートアレイを製造することができる。
部分に一定の電圧印加により、絶縁性の非晶質から導電
性の結晶に構造相転移を示す材料を適用しているので、
書き込み電圧の印加により接続孔において均一に導電部
分を形成でき、これによりアンチフューズの低抵抗化、
抵抗値のバラツキの低減、エレクトロマイグレーション
への信頼性を飛躍的に改善することができる。従って、
極めて信頼性が高く、高性能なフィールドプログラマブ
ルゲートアレイを製造することができる。
【図１】本発明の原理を説明するための図である。
【図２】本発明の好適な一実施例に係る半導体装置のア
ンチフューズの断面構造模式図である。
ンチフューズの断面構造模式図である。
【図３】本発明と従来技術のアンチフューズの絶縁破壊
後の抵抗バラツキを示す図である。
後の抵抗バラツキを示す図である。
【図４】従来のアンチフューズの断面構造模式図であ
る。
る。
２１ 第一の金属配線 ２３ 第二の金属配線 ２４ 絶縁層 ２５ 接続孔 ２７ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 // Ｃ０１Ｂ 19/04 Ｇ 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｍ
Claims (5)
- 【請求項１】 第一の金属配線と第二の金属配線の間に
形成された絶縁層と、この絶縁層に形成された接続孔
と、この接続孔に形成され前記第一の金属配線と第二の
金属配線の間を絶縁する絶縁膜と、で構成されるアンチ
フューズを複数有する半導体装置において、 前記絶縁膜は、書き込み電圧を印加することにより相転
移して導電性となる材料で構成されていることを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記絶縁膜は、相転移前は非晶質であり、相転移後は結
晶であることを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置にお
いて、 前記絶縁膜は、所定の温度にて相転移することを特徴と
する半導体装置。 - 【請求項４】 請求項１または２または３記載の半導体
装置において、 前記絶縁膜は、Ｔｅ、Ｇｅ、５族あるいは６族の元素よ
り選ばれる元素の混合物であることを特徴とする半導体
装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記絶縁膜は、非晶質のＧｅ10Ｔｅ50Ａｓ30であること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9296193A JPH06310604A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9296193A JPH06310604A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310604A true JPH06310604A (ja) | 1994-11-04 |
Family
ID=14069036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9296193A Pending JPH06310604A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310604A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789764A (en) * | 1995-04-14 | 1998-08-04 | Actel Corporation | Antifuse with improved antifuse material |
-
1993
- 1993-04-20 JP JP9296193A patent/JPH06310604A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789764A (en) * | 1995-04-14 | 1998-08-04 | Actel Corporation | Antifuse with improved antifuse material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6674115B2 (en) | Multiple layer phrase-change memory | |
| JP3256603B2 (ja) | 半導体装置及びその製造方法 | |
| US6908812B2 (en) | Phase change material memory device | |
| US6111302A (en) | Antifuse structure suitable for VLSI application | |
| US5786268A (en) | Method for forming programmable interconnect structures and programmable integrated circuits | |
| US6495395B2 (en) | Electrical and thermal contact for use in semiconductor devices | |
| US5373192A (en) | Electromigration resistance metal interconnect | |
| US5627098A (en) | Method of forming an antifuse in an integrated circuit | |
| US5572062A (en) | Antifuse with silicon spacers | |
| US5641985A (en) | Antifuse element and semiconductor device having antifuse elements | |
| US5565702A (en) | Antifuse element, semiconductor device having antifuse elements, and method for manufacturing the same | |
| CN1720621A (zh) | 可编程半导体器件 | |
| KR101009512B1 (ko) | 상 변화 전류 밀도 제어 구조 | |
| JP2828597B2 (ja) | プログラム可能なアンチヒューズ素子およびその製造方法 | |
| US5679974A (en) | Antifuse element and semiconductor device having antifuse elements | |
| JPH06510634A (ja) | アモルファスシリコンアンチヒューズ及びその製造方法 | |
| JPH02153552A (ja) | 半導体素子及びその製造方法 | |
| JPH06310604A (ja) | 半導体装置 | |
| JP2879894B2 (ja) | アンチフューズ素子を具備した半導体集積回路装置及びその製造方法 | |
| US20050056937A1 (en) | Connection device and method of forming a connection device | |
| JP2538881B2 (ja) | 半導体装置の製造方法 | |
| JPH06302701A (ja) | 半導体装置およびその製造方法 | |
| JPH0332228B2 (ja) | ||
| JP3149584B2 (ja) | 半導体装置およびその製造方法 | |
| JP2742145B2 (ja) | 半導体装置 |