JPH02153552A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JPH02153552A JPH02153552A JP1124486A JP12448689A JPH02153552A JP H02153552 A JPH02153552 A JP H02153552A JP 1124486 A JP1124486 A JP 1124486A JP 12448689 A JP12448689 A JP 12448689A JP H02153552 A JPH02153552 A JP H02153552A
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- amorphous silicon
- electrode
- insulating film
- silicon
- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/38—Devices controlled only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H10D48/381—Multistable devices; Devices having two or more distinct operating states
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体素子及びその製造方法に関し、特に電
圧を印加して電流を流すことにより高抵抗状態から低抵
抗状態へ遷移させることで記憶させるようないわゆる“
アンタイ（アンチ）ヒユーズ（ａｎｔｉ ｆｕｓｅ）″
としておもに機能する半導体素子及びその製造方法に関
するものである。
圧を印加して電流を流すことにより高抵抗状態から低抵
抗状態へ遷移させることで記憶させるようないわゆる“
アンタイ（アンチ）ヒユーズ（ａｎｔｉ ｆｕｓｅ）″
としておもに機能する半導体素子及びその製造方法に関
するものである。
［従来の技術］
上記のアンタイヒユーズは半導体素子の電極に電圧を印
加して電流を流すと、その電極が非導通状態から遷移し
て導通状態となる機能を応用して用いられるものである
。つまり、アンタイヒユーズは従来から行われているよ
うな例えば多結晶シリコンの配線を断線させて導通状態
から非導通状態にする“ヒユーズとは反対の特性又は機
能を有する半導体素子を形成するものである。
加して電流を流すと、その電極が非導通状態から遷移し
て導通状態となる機能を応用して用いられるものである
。つまり、アンタイヒユーズは従来から行われているよ
うな例えば多結晶シリコンの配線を断線させて導通状態
から非導通状態にする“ヒユーズとは反対の特性又は機
能を有する半導体素子を形成するものである。
従来から、このアンタイヒユーズとなる物質としてカル
コゲナイドやアモルファスシリコンなどが知られており
、その実用例としては下記に示す文献に開示されたもの
がある。以下、これらの文献に示されいるアンタイヒユ
ーズ的な特徴について簡単に説明する。
コゲナイドやアモルファスシリコンなどが知られており
、その実用例としては下記に示す文献に開示されたもの
がある。以下、これらの文献に示されいるアンタイヒユ
ーズ的な特徴について簡単に説明する。
文献１：特公昭４７−３２９４４号公報・・・アモルフ
ァスの高抵抗半導体材料に電子照射やレーザ照射等のエ
ネルギーを与えることにより高抵抗の安定状態より低抵
抗の安定状態にするもの。
ァスの高抵抗半導体材料に電子照射やレーザ照射等のエ
ネルギーを与えることにより高抵抗の安定状態より低抵
抗の安定状態にするもの。
文献２：特公昭５７−４０３８号公報・・・印加電界に
よって抵抗値が不可逆的に変化するような高抵抗多結晶
シリコンを構成要素とするＦＲＯＭ装置。
よって抵抗値が不可逆的に変化するような高抵抗多結晶
シリコンを構成要素とするＦＲＯＭ装置。
文献３：特開昭５４−８８７３９号公報・・・アモルフ
ァス状態において高い電気抵抗を有し、結晶状態におい
て低い電気抵抗を有するテルルベースのカルコゲナイド
を構成要素とするＥＥＦＲＯＭ装置。
ァス状態において高い電気抵抗を有し、結晶状態におい
て低い電気抵抗を有するテルルベースのカルコゲナイド
を構成要素とするＥＥＦＲＯＭ装置。
そして、上記のアンタイヒユーズの用途としては、ＩＣ
中の簡単な配線接続スイッチ、ＰＬＡ（プログラマブル
ロジック アレイ）、メモリの冗長回路、さらにＦＲ
ＯＭ等へ適用されたり、その適用が検討されている。
中の簡単な配線接続スイッチ、ＰＬＡ（プログラマブル
ロジック アレイ）、メモリの冗長回路、さらにＦＲ
ＯＭ等へ適用されたり、その適用が検討されている。
第２図は上記のアンタイヒユーズとして用いられ、この
発明の半導体素子に最も類似する半導体素子の構造を示
す模式的な要部断面図である。
発明の半導体素子に最も類似する半導体素子の構造を示
す模式的な要部断面図である。
図において、２０１は半導体基板であり、２０２は半導
体基板２０１の表面に形成された不純物拡散層、２０３
．２０３ａは層間絶縁膜、２０４は配線電極、２０５は
アモルファスシリコン、２０Ｂはアモルファスシリコン
２０５の上に形成した上部電極である。なお、アモルフ
ァスシリコン２０５は高抵抗体であり、上部電極２０６
は良導体からなり配線電極２０４と同時に形成される。
体基板２０１の表面に形成された不純物拡散層、２０３
．２０３ａは層間絶縁膜、２０４は配線電極、２０５は
アモルファスシリコン、２０Ｂはアモルファスシリコン
２０５の上に形成した上部電極である。なお、アモルフ
ァスシリコン２０５は高抵抗体であり、上部電極２０６
は良導体からなり配線電極２０４と同時に形成される。
上記の構成において、配線電極２０４とアモルファスシ
リコン２０５は不純物拡散層２０２のほぼ両端部の面に
接して形成されており、上部電極２０６と不純物拡散層
２０２が構成する下部電極との間にアモルファスシリコ
ン２０５を挿んだ構造となっている。この構造は高抵抗
のアモルファスシリコン２０５が前述のアンタイヒユー
ズの主要構成部分として機能するものである。すなわち
、上部電極２０６と下部電極に接続する配線電極２０４
との間に電圧を印加し、電流を流すと、両電極間が高抵
抗状態から低抵抗状態に不可逆的に遷移する。つまり、
両電極間が絶縁状態から導通状態になったことにより、
電流を流さない素子との区別ができることを利用して記
憶素子を構成することができる。
リコン２０５は不純物拡散層２０２のほぼ両端部の面に
接して形成されており、上部電極２０６と不純物拡散層
２０２が構成する下部電極との間にアモルファスシリコ
ン２０５を挿んだ構造となっている。この構造は高抵抗
のアモルファスシリコン２０５が前述のアンタイヒユー
ズの主要構成部分として機能するものである。すなわち
、上部電極２０６と下部電極に接続する配線電極２０４
との間に電圧を印加し、電流を流すと、両電極間が高抵
抗状態から低抵抗状態に不可逆的に遷移する。つまり、
両電極間が絶縁状態から導通状態になったことにより、
電流を流さない素子との区別ができることを利用して記
憶素子を構成することができる。
［発明が解決しようとする課題］
上記のような従来の半導体素子では、素子の性能として
みた場合、遷移前抵抗値Ｒがより高ｆｆ （、遷移後抵抗値Ｒがより低い方が望ましい。
みた場合、遷移前抵抗値Ｒがより高ｆｆ （、遷移後抵抗値Ｒがより低い方が望ましい。
ｎ
アモルファスシリコンのＲは酸化膜等の絶縁ｆｆ
膜と較べて幾分低く、好ましくはない。この反面、絶縁
膜破壊を用いた素子に較べて信頼性面で優れており、一
長一短がある。またＲ を低くするにｎ は、アモルファスシリコン中にアクセプタイオン又はド
ナーイオン等を含有させることで、遷移前の状態でかな
り低くしてしまうため、従来の素子は好ましい構成では
なかった。
膜破壊を用いた素子に較べて信頼性面で優れており、一
長一短がある。またＲ を低くするにｎ は、アモルファスシリコン中にアクセプタイオン又はド
ナーイオン等を含有させることで、遷移前の状態でかな
り低くしてしまうため、従来の素子は好ましい構成では
なかった。
この発明は上記のような課題を克服するためになされた
もので、アモルファスシリコンに絶縁物並みのＲを確保
し、かつ不純物イオン含有にｏｆ’ｒ よるＲ 低下の効果をも利用できる構造を有するｎ 半導体素子及びその製造方法を提供することを目的とす
るものである。
もので、アモルファスシリコンに絶縁物並みのＲを確保
し、かつ不純物イオン含有にｏｆ’ｒ よるＲ 低下の効果をも利用できる構造を有するｎ 半導体素子及びその製造方法を提供することを目的とす
るものである。
［課題を解決するための手段］
この発明に係る半導体素子は、電圧を印加して電流を流
すと高抵抗状態から低抵抗状態へ遷移するアンタイヒユ
ーズを構成する半導体素子の片側の電極をアモルファス
シリコンとシリコン絶縁膜と上部電極の三層構造とした
ものである。この三層構造は下部電極の不純物拡散層側
からシリコン絶縁膜、アモルファスシリコン、上部電極
の順に形成したものと、アモルファスシリコン、シリコ
ン絶縁膜、上部電極の順に形成したものの二通りがある
。また、上記二つの構成に用いるアモルファスシリコン
には■族又はＶ族の不純物元素を含有したものであって
もよい。
すと高抵抗状態から低抵抗状態へ遷移するアンタイヒユ
ーズを構成する半導体素子の片側の電極をアモルファス
シリコンとシリコン絶縁膜と上部電極の三層構造とした
ものである。この三層構造は下部電極の不純物拡散層側
からシリコン絶縁膜、アモルファスシリコン、上部電極
の順に形成したものと、アモルファスシリコン、シリコ
ン絶縁膜、上部電極の順に形成したものの二通りがある
。また、上記二つの構成に用いるアモルファスシリコン
には■族又はＶ族の不純物元素を含有したものであって
もよい。
また、この発明に係る半導体素子の製造方法は不純物拡
散層が形成された半導体基板上に層間絶縁膜を形成して
一つの電極形成用のコンタクトホールを形成し、このコ
ンタクトホール内に、シリコン酸化膜とアモルファスシ
リコンの順にＣＶＤ法により形成し、パターニングした
アモルファスシリコン上に、上部電極を形成してシリコ
ン絶縁膜／アモルファスシリコン／上部電極の三層構造
電極を形成するとともに、２回目のパターニング時に形
成した配線電極用のコンタクトホールにもう一つの電極
を形成するものである。また、この発明に係るもう一つ
の半導体素子の製造方法は上記はじめのコンタクトホー
ルに、はじめにアモルファスシリコンを堆積してパター
ニングした後、シリコン絶縁膜を形成したのち、上記の
製造方法と同様にしてアモルファスシリコン／シリコン
絶縁膜／上部電極の三層構造電極を有する半導体素子を
形成するものである。
散層が形成された半導体基板上に層間絶縁膜を形成して
一つの電極形成用のコンタクトホールを形成し、このコ
ンタクトホール内に、シリコン酸化膜とアモルファスシ
リコンの順にＣＶＤ法により形成し、パターニングした
アモルファスシリコン上に、上部電極を形成してシリコ
ン絶縁膜／アモルファスシリコン／上部電極の三層構造
電極を形成するとともに、２回目のパターニング時に形
成した配線電極用のコンタクトホールにもう一つの電極
を形成するものである。また、この発明に係るもう一つ
の半導体素子の製造方法は上記はじめのコンタクトホー
ルに、はじめにアモルファスシリコンを堆積してパター
ニングした後、シリコン絶縁膜を形成したのち、上記の
製造方法と同様にしてアモルファスシリコン／シリコン
絶縁膜／上部電極の三層構造電極を有する半導体素子を
形成するものである。
［作用］
この発明においては、半導体素子の中でアンタイヒユー
ズとして機能する電極を上部電極とアモルファスシリコ
ンとシリコン絶縁膜との三層構造としたから、Ｒは比抵
抗の高いシリコン絶縁ｏｆ’ｆ’ 膜により高抵抗が確保され、アンタイヒユーズの信頼性
はアモルファスシリコンの特性により確保される。そし
てシリコン絶縁膜は高Ｒを確保ｆｆ する目的のため使用されるので非常に薄くてもよく、か
つ薄くすることでプログラム電圧を印加したとき容易に
破壊できるので、Ｒにも殆ど影響ｎ を与えることなく低抵抗化も容易である。
ズとして機能する電極を上部電極とアモルファスシリコ
ンとシリコン絶縁膜との三層構造としたから、Ｒは比抵
抗の高いシリコン絶縁ｏｆ’ｆ’ 膜により高抵抗が確保され、アンタイヒユーズの信頼性
はアモルファスシリコンの特性により確保される。そし
てシリコン絶縁膜は高Ｒを確保ｆｆ する目的のため使用されるので非常に薄くてもよく、か
つ薄くすることでプログラム電圧を印加したとき容易に
破壊できるので、Ｒにも殆ど影響ｎ を与えることなく低抵抗化も容易である。
また、三層構造中のアモルファスシリコン領域に■族又
はＶ族の不純物をドープしたものについては、イオン打
込みをｔ ｏ １５ ｃｍ −３程度行った場合、プロ
グラム（書き込み）電圧の印加による電流によって生ず
るジュール熱の発生のため、アモルファスシリコンの一
部が溶け、その部分が冷えたとき恐らく多結晶のような
ものに変化する。このとき、ドープされている不純物元
素はこの結晶のようなもの（この言葉は一般に学会や特
許の分野でフィラメントと称されている）にとり込まれ
活性化されることによってＲを下げることができる。
はＶ族の不純物をドープしたものについては、イオン打
込みをｔ ｏ １５ ｃｍ −３程度行った場合、プロ
グラム（書き込み）電圧の印加による電流によって生ず
るジュール熱の発生のため、アモルファスシリコンの一
部が溶け、その部分が冷えたとき恐らく多結晶のような
ものに変化する。このとき、ドープされている不純物元
素はこの結晶のようなもの（この言葉は一般に学会や特
許の分野でフィラメントと称されている）にとり込まれ
活性化されることによってＲを下げることができる。
ｎ
［実施例］
実施例１：
第１図はこの発明の一実施例を示す半導体素子の模式断
面図による構造説明図である。１０１は例えばシリコン
単結晶の半導体基板、１０２は♂型又はｐ十型の不純物
拡散層（下部電極） 、１０３．１０３ａは層間絶縁膜
、１０４はＡｆｉ等の配線電極、１０５はアモルファス
シリコン、１０ＧはＡｇ等の上部電極、１０７はＳＩＯ
又はＳＩ３Ｎ４で形成されたシリコン絶縁膜である。上
部電極１０Ｂとアモルファスシリコン１０５とシリコン
絶縁膜１０７とでアンタイヒユーズの主要構成部である
三層構造の電極を形成している。上記の構成は第２図の
従来例と比較すると、不純物拡散層１０２とアモルファ
スシリコン１０５の間にシリコン絶縁膜１０７が介在し
ていることを特徴としている。
面図による構造説明図である。１０１は例えばシリコン
単結晶の半導体基板、１０２は♂型又はｐ十型の不純物
拡散層（下部電極） 、１０３．１０３ａは層間絶縁膜
、１０４はＡｆｉ等の配線電極、１０５はアモルファス
シリコン、１０ＧはＡｇ等の上部電極、１０７はＳＩＯ
又はＳＩ３Ｎ４で形成されたシリコン絶縁膜である。上
部電極１０Ｂとアモルファスシリコン１０５とシリコン
絶縁膜１０７とでアンタイヒユーズの主要構成部である
三層構造の電極を形成している。上記の構成は第２図の
従来例と比較すると、不純物拡散層１０２とアモルファ
スシリコン１０５の間にシリコン絶縁膜１０７が介在し
ていることを特徴としている。
第１図の実施例のようにアモルファスシリコン１０５と
下部電極（不純物拡散層）１０２との間にシリコン絶縁
膜１０７を介在させた場合は、アモルファスシリコン成
長時、シリコン基板に接する面にはシリコン絶縁膜が形
成されており、この絶縁膜はアモルファスであるため、
均質なアモルファスシリコンが形成できる。したがって
、プログラム電圧・電流の安定性・再現性がよくなる。
下部電極（不純物拡散層）１０２との間にシリコン絶縁
膜１０７を介在させた場合は、アモルファスシリコン成
長時、シリコン基板に接する面にはシリコン絶縁膜が形
成されており、この絶縁膜はアモルファスであるため、
均質なアモルファスシリコンが形成できる。したがって
、プログラム電圧・電流の安定性・再現性がよくなる。
この点は第２図の従来例のように基板上にアモルファス
シリコンを成長させる場合はシリコン結晶に従った異状
成長が成長し易くなり、均質なアモルファスシリコンが
形成しにくかったのと比較すれば大幅な改良を示したも
のといえる。
シリコンを成長させる場合はシリコン結晶に従った異状
成長が成長し易くなり、均質なアモルファスシリコンが
形成しにくかったのと比較すれば大幅な改良を示したも
のといえる。
なお、アモルファスシリコン１０５は不純物拡散層１０
２と同一導電型の■族又はＶ族の不純物元素をドープし
たものであってもよく、この場合は不純物がドープされ
ていない場合よりもＲを下げｎ ることかできることは前述の通りである。
２と同一導電型の■族又はＶ族の不純物元素をドープし
たものであってもよく、この場合は不純物がドープされ
ていない場合よりもＲを下げｎ ることかできることは前述の通りである。
実施例２：
第３図はこの発明による半導体素子の他の実施例を示す
模式断面図による構造説明図である。第１図の実施例と
同−又は相当部分には同じ符号を付し説明を省略する。
模式断面図による構造説明図である。第１図の実施例と
同−又は相当部分には同じ符号を付し説明を省略する。
第３図の実施例においては、アモルファスシリコン１０
５と上部電極１０６との間にシリコン絶縁膜１０７が介
在するように構成したものである。この場合も実施例１
と同様にアモルファスシリコン１０５に■族又はＶ族の
不純物元素をドープしてＲを下げてもよい。
５と上部電極１０６との間にシリコン絶縁膜１０７が介
在するように構成したものである。この場合も実施例１
と同様にアモルファスシリコン１０５に■族又はＶ族の
不純物元素をドープしてＲを下げてもよい。
ｎ
第３図の実施例のように、アモルファスシリコン１０５
と上部電極１０６との間にシリコン絶縁膜１０７を配設
した場合は、例えば上部電極１０６の下側にバリア金属
を用いて、そのため万一ビンホールが発生して八Ωが侵
入しても八Ωとシリコン絶縁膜１０７との反応が少ない
ために歩留り低下などのトラブルを生じない利点がある
。この点は、アモルファスシリコンがＡｊとの反応が著
るしいから、例えば上述のバリア金属を用いない場合は
３００℃程度でも反応が進行し、そのため素子製造中に
ショートして不良とすることや、バリヤ金属を用いても
ピンホールなどが発生して歩留りの低下を来たすという
第２図のような従来例で発生した問題を克服したもので
ある。
と上部電極１０６との間にシリコン絶縁膜１０７を配設
した場合は、例えば上部電極１０６の下側にバリア金属
を用いて、そのため万一ビンホールが発生して八Ωが侵
入しても八Ωとシリコン絶縁膜１０７との反応が少ない
ために歩留り低下などのトラブルを生じない利点がある
。この点は、アモルファスシリコンがＡｊとの反応が著
るしいから、例えば上述のバリア金属を用いない場合は
３００℃程度でも反応が進行し、そのため素子製造中に
ショートして不良とすることや、バリヤ金属を用いても
ピンホールなどが発生して歩留りの低下を来たすという
第２図のような従来例で発生した問題を克服したもので
ある。
実施例３：
この発明による半導体素子の製造方法の一実施例を、第
１図の実施例に示した半導体素子を参照して、（ａ）〜
（ｆ）の製造工程順に説明する。なお、（ｃ２）工程は
アモルファスシリコンに不純物元素をドープする場合の
追加工程である。しかし、ドープする必要のない場合は
この工程は省略される。
１図の実施例に示した半導体素子を参照して、（ａ）〜
（ｆ）の製造工程順に説明する。なお、（ｃ２）工程は
アモルファスシリコンに不純物元素をドープする場合の
追加工程である。しかし、ドープする必要のない場合は
この工程は省略される。
（ａ）工程・・・シリコン（Ｓｌ）の半導体基板１０１
に不純物拡散層１０２を形成し、全面に８１０□又は５
１３Ｎ４の層間絶縁膜１０３を形成したのち、不純物波
ｆｉＪＷＩＱ２の上方のアモルファスシリコン被着予定
の所定箇所にホトリソグラフィ技術によりコンタクトホ
ール１０８を形成する。
に不純物拡散層１０２を形成し、全面に８１０□又は５
１３Ｎ４の層間絶縁膜１０３を形成したのち、不純物波
ｆｉＪＷＩＱ２の上方のアモルファスシリコン被着予定
の所定箇所にホトリソグラフィ技術によりコンタクトホ
ール１０８を形成する。
（ｂ）工程・・・ＣＶＤ法によりＳＩＯ□を１００Å以
下例えば５０人堆積してコンタクトホール１０８の底部
にシリコン絶縁膜１０７を形成する。
下例えば５０人堆積してコンタクトホール１０８の底部
にシリコン絶縁膜１０７を形成する。
（Ｃ）工程・・・５６０℃のＣＶＤ法によりアモルファ
スシリコン１０５を約１５００人の厚さに形成し、コン
タクトホール１０８の中にも埋め込む。
スシリコン１０５を約１５００人の厚さに形成し、コン
タクトホール１０８の中にも埋め込む。
（ｃ２）工程・・・アモルファスシリコン１０５に不純
物元素をドープする場合はこの工程で行い、例えばｎ型
不純物としてＰ （ｍ族元素）の場合はｐ＋を６０ｋｅ
■、１×１０〜１×１０１６ＣＩＩ＋−３の条件でイオ
ン打込みを行い、Ｐをアモルファスシリコン１０５中に
ドープする。またｐ型不純物として例えばＢ （Ｖｌ
Ｘ １０１Ｂ１０１Ｂの条件でイオン打込みを行いＢを
ドープする。
物元素をドープする場合はこの工程で行い、例えばｎ型
不純物としてＰ （ｍ族元素）の場合はｐ＋を６０ｋｅ
■、１×１０〜１×１０１６ＣＩＩ＋−３の条件でイオ
ン打込みを行い、Ｐをアモルファスシリコン１０５中に
ドープする。またｐ型不純物として例えばＢ （Ｖｌ
Ｘ １０１Ｂ１０１Ｂの条件でイオン打込みを行いＢを
ドープする。
（ｄ）工程・・・アモルファスシリコン１０５のホトエ
ッチングを行い、パターニングして電極形状のアそルフ
ァスシリコン１０５を形成する。
ッチングを行い、パターニングして電極形状のアそルフ
ァスシリコン１０５を形成する。
（ｅ）工程・・・全面に層間絶縁膜１０３ａを堆積した
のち、引き出し配線接続用のコンタクトホール１０８ａ
及び１０９を形成する。コンタクトホール１０８ａはア
モルファスシリコン１０５の上面まで、コンタクトホー
ル１０９は不純物拡散層１０２の上面に達するように形
成する。
のち、引き出し配線接続用のコンタクトホール１０８ａ
及び１０９を形成する。コンタクトホール１０８ａはア
モルファスシリコン１０５の上面まで、コンタクトホー
ル１０９は不純物拡散層１０２の上面に達するように形
成する。
（ｆ）工程・・・はじめに例えばＴｉ−Ｔｌ Ｎのバリ
ア金属ヲ、ついで、Ａｇ−８ｉをスパッタ法を用いて堆
積し、パターニング加工を行って配線電極１０４及び上
部電極１０６を形成する。
ア金属ヲ、ついで、Ａｇ−８ｉをスパッタ法を用いて堆
積し、パターニング加工を行って配線電極１０４及び上
部電極１０６を形成する。
以上で第１図の実施例素子の基本構造の形成が終了する
。なお（ｂ）工程において９１０２膜の形成は例えばＮ
ガス中の０２ａ度２％の雰囲気で９００℃、３０分の
熱酸化法で行って５０〜１００人の５ｉｏ２膜を成長し
てもよい。また、別の方法としては、Ｈ２ＳＯ４＋Ｈ２
０□中で数１０人成長したＳＩＯ膜であってもよく、あ
るいはこの５ＩＯ２を９００℃でアニールしたものであ
ってもよい。
。なお（ｂ）工程において９１０２膜の形成は例えばＮ
ガス中の０２ａ度２％の雰囲気で９００℃、３０分の
熱酸化法で行って５０〜１００人の５ｉｏ２膜を成長し
てもよい。また、別の方法としては、Ｈ２ＳＯ４＋Ｈ２
０□中で数１０人成長したＳＩＯ膜であってもよく、あ
るいはこの５ＩＯ２を９００℃でアニールしたものであ
ってもよい。
実施例４：
この発明による半導体素子の製造方法の他の実施例を第
３図の実施例に示した半導体素子を参照して（Ａ）〜（
Ｅ）の工程順に説明する。なお（Ｂ２）工程はアモルフ
ァスシリコンに不純物元素をドープする場合の追加工程
であるが、その内容は実施例３の（Ｃ２）工程と同様で
あるのでその説明は省略する。
３図の実施例に示した半導体素子を参照して（Ａ）〜（
Ｅ）の工程順に説明する。なお（Ｂ２）工程はアモルフ
ァスシリコンに不純物元素をドープする場合の追加工程
であるが、その内容は実施例３の（Ｃ２）工程と同様で
あるのでその説明は省略する。
（Ａ）工程・・・シリコンの半導体基板１０１に不純物
拡散層１０２を形成し、全面に８１０ 又は５ＩＮ４
の層間絶縁膜１０３を形成したのち、不純物拡散層１０
２の上方のアモルファスシリコン１０５形成予定の所定
箇所にホトリソグラフィ技術によりコンタクトホールｉ
ｏｇを形成する。
拡散層１０２を形成し、全面に８１０ 又は５ＩＮ４
の層間絶縁膜１０３を形成したのち、不純物拡散層１０
２の上方のアモルファスシリコン１０５形成予定の所定
箇所にホトリソグラフィ技術によりコンタクトホールｉ
ｏｇを形成する。
（Ｂ）工程・・・５８０℃のＣＶＤ法によりアモルファ
スシリコン（膜）１０５を約１５００人の厚さに形成し
、コンタクトホール１０８の中にも埋め込む。
スシリコン（膜）１０５を約１５００人の厚さに形成し
、コンタクトホール１０８の中にも埋め込む。
（Ｂ２）工程・・・アモルファスシリコン１０５の中に
■族又はＶ族の不純物をドープする場合は実施例３の（
Ｃ２）工程と同様にして、Ｐ又はＢをイオン打込みによ
りドープする。
■族又はＶ族の不純物をドープする場合は実施例３の（
Ｃ２）工程と同様にして、Ｐ又はＢをイオン打込みによ
りドープする。
（Ｃ）工程・・・アモルファスシリコン（膜）１０５を
ＣＦ４を用いたドライエツチングによりエツチングを行
い電極形状のアモルファスシリコン１０５を形成する。
ＣＦ４を用いたドライエツチングによりエツチングを行
い電極形状のアモルファスシリコン１０５を形成する。
（Ｄ）工程・・・全面に層間絶縁膜１０３ａを堆積した
のち、引き出し配線接続用のコンタクトホール１０８ａ
及び１０９を形成する。
のち、引き出し配線接続用のコンタクトホール１０８ａ
及び１０９を形成する。
（Ｅ）工程・・・アモルファスシリコン（膜）１０５上
ニＣＶ Ｄ法テ８１０□（膜）１０７を１００人程サイ
たはそれ以下の厚さに形成する。ホトエツチングにより
アモルファスシリコン（膜）１０５以外の５ｉＯ３（膜
）１０７を除去する。
ニＣＶ Ｄ法テ８１０□（膜）１０７を１００人程サイ
たはそれ以下の厚さに形成する。ホトエツチングにより
アモルファスシリコン（膜）１０５以外の５ｉＯ３（膜
）１０７を除去する。
（Ｆ）工程・・・以下は実施例３の（ｆ）工程と同様に
して配線電極１０４と上部電極１０Ｂを形成して、この
段階までのプロセスを終了する。
して配線電極１０４と上部電極１０Ｂを形成して、この
段階までのプロセスを終了する。
なお、この発明による半導体素子はアンタイヒユーズと
して使用するのに有効であるだけでなく、前記のＰＬＡ
や一般の記憶装置に組込むことにより形成される半導体
装置に適用できる。また、上記のようにＦＲＯＭ素子と
して直接用いたり、その他の装置の配線接続スイッチと
して使用できる。
して使用するのに有効であるだけでなく、前記のＰＬＡ
や一般の記憶装置に組込むことにより形成される半導体
装置に適用できる。また、上記のようにＦＲＯＭ素子と
して直接用いたり、その他の装置の配線接続スイッチと
して使用できる。
すなわち、配線接続スイッチの応用の一つとしては特定
用途のスタンダードセルのようなマクロセルをもつＩＣ
の配線接続箇所に挿入することによって、ユーザーが任
意のＩＣをデスクトップでつくり出すことが可能となる
利点がある。
用途のスタンダードセルのようなマクロセルをもつＩＣ
の配線接続箇所に挿入することによって、ユーザーが任
意のＩＣをデスクトップでつくり出すことが可能となる
利点がある。
［発明の効果］
以上のようにこの発明によれば、半導体素子のアンタイ
ヒユーズとして使用される部分に従来のアモルファスシ
リコンを用いるほかに、絶縁膜をその上側又は下側に配
置することによりプログラム素子を構成するから、高Ｒ
はシリコン絶縁ｏｆ’ｆ’ 膜によって確保され、信頼性はアモルファスシリコンに
より確保される。したがって、上記２つの作用の相乗効
果により操作時のプログラム電流・電流の安定性と再現
性が高められる。従って、高Ｒと従来より低いＲ特性を
もつプログラムｏｆｆ ｏｎ 素子が得れる。
ヒユーズとして使用される部分に従来のアモルファスシ
リコンを用いるほかに、絶縁膜をその上側又は下側に配
置することによりプログラム素子を構成するから、高Ｒ
はシリコン絶縁ｏｆ’ｆ’ 膜によって確保され、信頼性はアモルファスシリコンに
より確保される。したがって、上記２つの作用の相乗効
果により操作時のプログラム電流・電流の安定性と再現
性が高められる。従って、高Ｒと従来より低いＲ特性を
もつプログラムｏｆｆ ｏｎ 素子が得れる。
また、この構造によれば、Ｒ低下のためにｎ
アモルファスシリコン不純物をドープしてもＲへの影響
はなく高Ｒ１低Ｒの特性が ｏｆｆ ｏｆｆ ｏｎ実現で
きる。とくに第３図のような構成においては、上部電極
材とアモルファスシリコンとの反応も防止できるため、
製造工程が容易となる。
はなく高Ｒ１低Ｒの特性が ｏｆｆ ｏｆｆ ｏｎ実現で
きる。とくに第３図のような構成においては、上部電極
材とアモルファスシリコンとの反応も防止できるため、
製造工程が容易となる。
以上のことから、アンタイヒユーズの形成やその応用と
して組み込まれるＰＬＡやメモリ装置への適用が平易と
なり、全体のコスト低下に寄与する。
して組み込まれるＰＬＡやメモリ装置への適用が平易と
なり、全体のコスト低下に寄与する。
第１図はこの発明の半導体素子の一実施例を示す要部断
面図、第２図は従来の半導体素子の構造を示す断面説明
図、第３図はこの発明の他の実施例を示す要部断面図で
ある。 図において、１０１，１０２はシリコンの半導体基板、
１０２．２０２は不純物拡散層、１０３．１０３ａは層
間絶縁膜、１０４．２０４は配線電極、１０５．２０５
はアモルファスシリコン、１０６．２０６は上部電極、
１０７はシリコン絶縁膜、１０ｇ、１０８ａはコンタク
トホール、１０９はコンタクトホールである。
面図、第２図は従来の半導体素子の構造を示す断面説明
図、第３図はこの発明の他の実施例を示す要部断面図で
ある。 図において、１０１，１０２はシリコンの半導体基板、
１０２．２０２は不純物拡散層、１０３．１０３ａは層
間絶縁膜、１０４．２０４は配線電極、１０５．２０５
はアモルファスシリコン、１０６．２０６は上部電極、
１０７はシリコン絶縁膜、１０ｇ、１０８ａはコンタク
トホール、１０９はコンタクトホールである。
Claims (6)
- （１）半導体基板の表面に形成した不純物拡散層の両端
面に着設した電極に電圧を印加して電流を流すことによ
り前記電極のうち一つの電極と前記不純物拡散層との間
を高抵抗状態から低抵抗状態へ遷移させて記憶する半導
体素子において、前記一つの電極が上部電極とアモルフ
ァスシリコンとシリコン絶縁膜との三層構造からなるこ
とを特徴とする半導体素子。 - （２）前記一つの電極は不純物拡散層の面上にシリコン
絶縁膜、アモルファスシリコン、上部電極の順に形成さ
れた三層構造からなることを特徴とする請求項１記載の
半導体素子。 - （３）前記一つの電極は不純物拡散層の面上にアモルフ
ァスシリコン、シリコン絶縁膜、上部電極の順に形成さ
れた三層構造からなることを特徴とする請求項１記載の
半導体素子。 - （４）アモルファスシリコンにはIII族又はＶ族の不純
物元素を含有することを特徴とする請求項１〜３のいず
れかに記載の半導体素子。 - （５）不純物拡散層の上面に形成した電極に電圧を印加
して電流を流すことにより前記電極のうちの一つの電極
と不純物拡散層との間を高抵抗状態から低抵抗状態へ遷
移させて記憶する半導体素子の製造方法において、 前記不純物拡散層が形成された半導体基板に層間絶縁膜
を形成したのち該層間絶縁膜に前記一つの電極形成用の
コンタクトホールを形成し、該コンタクトホールの底部
にＣＶＤ法あるいは熱酸化法あるいはＨ＿２ＳＯ＿４＋
Ｈ＿２Ｏ＿２処理によりシリコン絶縁膜を形成したのち
全面にアモルファスシリコンを堆積し、ホトエッチング
により前記シリコン酸化膜上にアモルファスシリコンの
層をパターニングし、 さらに層間絶縁膜を形成したのち前記アモルファスシリ
コン上ともう一つの電極の引き出し配線用のコンタクト
ホールを形成し、 全面に電極材を蒸着したのちパターニングにより前記ア
モルファスシリコン上に上部電極と前記もう一つの電極
を形成することを特徴とする半導体素子の製造方法。 - （６）前記一つの電極形成用のコンタクトホールを形成
したのち、該コンタクトホールの底部に達するアモルフ
ァスシリコンを堆積しホトエッチングにより前記アモル
ファスシリコンの層をパターニングし、 層間絶縁膜を形成したのち二つの電極引き出し用のコン
タクトホールを形成し、 ついでＣＶＤ法によりシリコン絶縁膜を形成してホトエ
ッチングにより前記アモルファスシリコンの層上のみに
シリコン絶縁膜を形成する工程を有することを特徴とす
る請求項５記載の半導体素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3927033A DE3927033C2 (de) | 1988-08-23 | 1989-08-16 | Halbleiterbauelement mit Antifuse-Elektrodenanordnung und Verfahren zu seiner Herstellung |
| KR1019890011867A KR940008564B1 (ko) | 1988-08-23 | 1989-08-21 | 반도체 소자 및 그 제조방법 |
| US07/609,109 US5210598A (en) | 1988-08-23 | 1990-10-31 | Semiconductor element having a resistance state transition region of two-layer structure |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-209034 | 1988-08-23 | ||
| JP20903488 | 1988-08-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153552A true JPH02153552A (ja) | 1990-06-13 |
Family
ID=16566160
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124486A Pending JPH02153552A (ja) | 1988-08-23 | 1989-05-19 | 半導体素子及びその製造方法 |
| JP18538789A Expired - Fee Related JPH0756884B2 (ja) | 1988-08-23 | 1989-07-18 | 半導体素子の製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18538789A Expired - Fee Related JPH0756884B2 (ja) | 1988-08-23 | 1989-07-18 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JPH02153552A (ja) |
| KR (1) | KR940008564B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312949A (ja) * | 1991-03-26 | 1992-11-04 | Mitsubishi Electric Corp | 半導体装置の調整方法 |
| US5485032A (en) * | 1992-12-18 | 1996-01-16 | International Business Machines Corporation | Antifuse element with electrical or optical programming |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714024B2 (ja) * | 1990-11-29 | 1995-02-15 | 川崎製鉄株式会社 | マルチチップモジュール |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
| US5100827A (en) * | 1991-02-27 | 1992-03-31 | At&T Bell Laboratories | Buried antifuse |
| US5557136A (en) * | 1991-04-26 | 1996-09-17 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| US5701027A (en) * | 1991-04-26 | 1997-12-23 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| US5196724A (en) * | 1991-04-26 | 1993-03-23 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| KR970001351B1 (ko) * | 1994-03-23 | 1997-02-05 | 주식회사 신아스포츠 | 낚시용 리일의 베일아암 반전장치 |
| US6156588A (en) * | 1998-06-23 | 2000-12-05 | Vlsi Technology, Inc. | Method of forming anti-fuse structure |
| JP5525694B2 (ja) | 2007-03-14 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP5641840B2 (ja) * | 2009-10-01 | 2014-12-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-05-19 JP JP1124486A patent/JPH02153552A/ja active Pending
- 1989-07-18 JP JP18538789A patent/JPH0756884B2/ja not_active Expired - Fee Related
- 1989-08-21 KR KR1019890011867A patent/KR940008564B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312949A (ja) * | 1991-03-26 | 1992-11-04 | Mitsubishi Electric Corp | 半導体装置の調整方法 |
| US5485032A (en) * | 1992-12-18 | 1996-01-16 | International Business Machines Corporation | Antifuse element with electrical or optical programming |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756884B2 (ja) | 1995-06-14 |
| KR940008564B1 (ko) | 1994-09-24 |
| KR900004026A (ko) | 1990-03-27 |
| JPH02146745A (ja) | 1990-06-05 |
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