JPH06310689A - マルチユーザ対応ゲートアレイ - Google Patents
マルチユーザ対応ゲートアレイInfo
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- JPH06310689A JPH06310689A JP9637393A JP9637393A JPH06310689A JP H06310689 A JPH06310689 A JP H06310689A JP 9637393 A JP9637393 A JP 9637393A JP 9637393 A JP9637393 A JP 9637393A JP H06310689 A JPH06310689 A JP H06310689A
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- Japan
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- 239000000872 buffer Substances 0.000 claims abstract description 42
- 238000011161 development Methods 0.000 abstract description 6
- 238000013461 design Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract 1
- 238000012937 correction Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】復数のユーザが同一チップ内に回路を構成する
際、接続ミスの要因を無くして、開発費の削減できるゲ
ートアレイを提供する。 【構成】構成は、Ｉ／Ｏバッファ部１、基本セル部２、
選択器およびバッファブロック番号と入出力端子を割り
当てて提供し、各ユーザが選択器まで回路に組込んで設
計を行うことにより、容易に勘違い無く複数（Ｎ）ユー
ザが同一チップ内に回路を構成できる。また、選択機能
付きＩ／Ｏバッファを用意する事で、新たな下地用マス
タを開発する事無くユーザに提供ができ、ゲートアレイ
内部の回路状態の把握ができるためシステムバッグが容
易になる。
際、接続ミスの要因を無くして、開発費の削減できるゲ
ートアレイを提供する。 【構成】構成は、Ｉ／Ｏバッファ部１、基本セル部２、
選択器およびバッファブロック番号と入出力端子を割り
当てて提供し、各ユーザが選択器まで回路に組込んで設
計を行うことにより、容易に勘違い無く複数（Ｎ）ユー
ザが同一チップ内に回路を構成できる。また、選択機能
付きＩ／Ｏバッファを用意する事で、新たな下地用マス
タを開発する事無くユーザに提供ができ、ゲートアレイ
内部の回路状態の把握ができるためシステムバッグが容
易になる。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイに関し、特
に複数ユーザが同一チップ内に回路を構成できるゲート
アレイに関する。
に複数ユーザが同一チップ内に回路を構成できるゲート
アレイに関する。
【０００２】
【従来の技術】近年のゲートアレイは微細加工の進展に
伴い、大規模な回路が搭載できる大容量の製品が提供さ
れている。しかし、最先端のテクノロジを用いているた
め、その開発費は上昇する一方である。その様な背景の
中で、複数（Ｎ）のユーザの要求の電子回路を同一チッ
プ内に失敗無く集積して、ゲートアレイの開発費を１／
Ｎにする事が要望されている。
伴い、大規模な回路が搭載できる大容量の製品が提供さ
れている。しかし、最先端のテクノロジを用いているた
め、その開発費は上昇する一方である。その様な背景の
中で、複数（Ｎ）のユーザの要求の電子回路を同一チッ
プ内に失敗無く集積して、ゲートアレイの開発費を１／
Ｎにする事が要望されている。
【０００３】従来例のゲートアレイを示す図６を参照す
ると、このゲートアレイは、Ｉ／Ｏバッファ部１および
基本セル部２から構成されている。今、一例として二つ
のユーザの要求の電子回路を同一チップ内に格納する場
合を考える。この場合は、基本セル２内に各ユーザの回
路と選択器３を設けて通常の設計を行い、信号を切替え
てＩ／Ｏバッファ１に出力する様、各ユーザが任意に設
計を行っている。その後、各ユーザからの回路をゲート
アレイ化する最終設計工程をメーカー側で行い、ゲート
アレイの同一チップに格納していた。
ると、このゲートアレイは、Ｉ／Ｏバッファ部１および
基本セル部２から構成されている。今、一例として二つ
のユーザの要求の電子回路を同一チップ内に格納する場
合を考える。この場合は、基本セル２内に各ユーザの回
路と選択器３を設けて通常の設計を行い、信号を切替え
てＩ／Ｏバッファ１に出力する様、各ユーザが任意に設
計を行っている。その後、各ユーザからの回路をゲート
アレイ化する最終設計工程をメーカー側で行い、ゲート
アレイの同一チップに格納していた。
【０００４】
【発明が解決しようとする課題】従来の方法によれは、
単に選択器を用いて、各ユーザに端子を割り当て最終の
設計工程をメーカ側で行う方法のため、各ユーザが任意
の選択器を用いることになり、同一チップに統合する作
業の失敗をひきおこす問題が有った。
単に選択器を用いて、各ユーザに端子を割り当て最終の
設計工程をメーカ側で行う方法のため、各ユーザが任意
の選択器を用いることになり、同一チップに統合する作
業の失敗をひきおこす問題が有った。
【０００５】また、基本セル内のどこに選択器が配置さ
れるか判断できないので、チップ上での配線差による遅
延時間差が生じ、電子回路の誤動作の可能性があるとい
う問題も有していた。
れるか判断できないので、チップ上での配線差による遅
延時間差が生じ、電子回路の誤動作の可能性があるとい
う問題も有していた。
【０００６】
【課題を解決するための手段】本発明のマルチユーザ対
応ゲートアレイは、信号の入出力を行うＩ／Ｏバッファ
部と、前記信号によりユーザの回路を構築する基本セル
を敷き詰めた基本セル部と、前記基本セル部の最も外側
の四辺に選択器とバッファを交互にあらかじめ配置した
ユーザインタフェイス部とを少なくとも備えている。
応ゲートアレイは、信号の入出力を行うＩ／Ｏバッファ
部と、前記信号によりユーザの回路を構築する基本セル
を敷き詰めた基本セル部と、前記基本セル部の最も外側
の四辺に選択器とバッファを交互にあらかじめ配置した
ユーザインタフェイス部とを少なくとも備えている。
【０００７】さらに本発明の他のマルチユーザ対応ゲー
トアレイは、信号の入出力を行うＩ／Ｏバッファ部と、
ユーザの回路を構築するために基本セルを敷き詰めた基
本セル部とを備え、前記Ｉ／Ｏバッファ部は選択機能付
きバッファを有する構成である。
トアレイは、信号の入出力を行うＩ／Ｏバッファ部と、
ユーザの回路を構築するために基本セルを敷き詰めた基
本セル部とを備え、前記Ｉ／Ｏバッファ部は選択機能付
きバッファを有する構成である。
【０００８】
【実施例】次に、本発明の第１の実施例のマルチユーザ
対応ゲートアレイについて、図面を参照して詳細に説明
する。
対応ゲートアレイについて、図面を参照して詳細に説明
する。
【０００９】図１は本発明の第１の実施例のマルチユー
ザ対応ゲートアレイのレイアウト図である。この実施例
のゲートアレイは、Ｉ／Ｏバッファ部１、基本セル部２
ならびに選択器３およびバッファ４が交互に並べられた
ユーザインタフェイス部５からなっている。
ザ対応ゲートアレイのレイアウト図である。この実施例
のゲートアレイは、Ｉ／Ｏバッファ部１、基本セル部２
ならびに選択器３およびバッファ４が交互に並べられた
ユーザインタフェイス部５からなっている。
【００１０】今、一例として二つのユーザの要求の電子
回路を同一チップ内に格納する場合の拡大図を示す図２
を参照すると、メーカ側であらかじめ、ユーザＡ用の回
路６ａとユーザＢ用の回路６ｂにユーザインタフェイス
部５の中から選択器ブロック番号３ｎおよびバッファブ
ロック４ｎと各々の入力端子を割り当てて指定する。
回路を同一チップ内に格納する場合の拡大図を示す図２
を参照すると、メーカ側であらかじめ、ユーザＡ用の回
路６ａとユーザＢ用の回路６ｂにユーザインタフェイス
部５の中から選択器ブロック番号３ｎおよびバッファブ
ロック４ｎと各々の入力端子を割り当てて指定する。
【００１１】入力信号は二つのユーザとも共通に使用で
きるため、一旦バッファブロック４ｎに入力された後、
整形された信号１０となってユーザＡ用回路６ａとユー
ザＢ用回路６ｂに供給される。ユーザＡ用回路６ａは、
与えられた信号１０と基本セル部２の中のセルを用いて
回路設計がなされ、選択器ブロク番号３ｎの端子に出力
１１を供給する。同様にユーザＢ用回路６ｂは、与えら
れた信号１０と基本セル部２の中のセルを用いて回路設
計がなされ、指定された選択器ブロック番号３ｎのもう
一方の端子に出力１２を供給する。
きるため、一旦バッファブロック４ｎに入力された後、
整形された信号１０となってユーザＡ用回路６ａとユー
ザＢ用回路６ｂに供給される。ユーザＡ用回路６ａは、
与えられた信号１０と基本セル部２の中のセルを用いて
回路設計がなされ、選択器ブロク番号３ｎの端子に出力
１１を供給する。同様にユーザＢ用回路６ｂは、与えら
れた信号１０と基本セル部２の中のセルを用いて回路設
計がなされ、指定された選択器ブロック番号３ｎのもう
一方の端子に出力１２を供給する。
【００１２】選択器ブロック３ｎは、選択信号によっ
て、例えば、Ｌｏｗレベルなら信号１１を、Ｈｉｇｈレ
ベルなら信号１２を出力としてＩ／Ｏバッファ部１に供
給する。
て、例えば、Ｌｏｗレベルなら信号１１を、Ｈｉｇｈレ
ベルなら信号１２を出力としてＩ／Ｏバッファ部１に供
給する。
【００１３】これによって、メーカ側ではあらかじめ、
各ユーザに決められた選択器ブロック番号およびバッフ
ァブロック番号と入出力端子を割り当てて提供できるた
め、各ユーザが選択器まで回路に組込んでの設計が可能
となり、配線による遅延等も含めて検討することができ
るため、回路の信頼性が向上する。
各ユーザに決められた選択器ブロック番号およびバッフ
ァブロック番号と入出力端子を割り当てて提供できるた
め、各ユーザが選択器まで回路に組込んでの設計が可能
となり、配線による遅延等も含めて検討することができ
るため、回路の信頼性が向上する。
【００１４】また、メーカ側では各ユーザの結果をマー
ジしてそのままレイアウトを実行するだけで良くなり、
メーカ側で新たに手を加えなくて済むため失敗の要因を
無くす事が可能となる。
ジしてそのままレイアウトを実行するだけで良くなり、
メーカ側で新たに手を加えなくて済むため失敗の要因を
無くす事が可能となる。
【００１５】次に、本発明の第２の実施例のマルチユー
ザ対応ゲートアレイについて、図面を参照して詳細に説
明する。
ザ対応ゲートアレイについて、図面を参照して詳細に説
明する。
【００１６】図３は本発明の第２の実施例のゲートアレ
イの構成図であり、この実施例は、Ｉ／Ｏバッファ部１
および基本セル部２から構成され、さらに、Ｉ／Ｏバッ
ファ部１は、通常バッファ７ａおよび双方向バッファ７
ｂなど有するのと同様に選択機能付きバッファ７ｃを有
する。
イの構成図であり、この実施例は、Ｉ／Ｏバッファ部１
および基本セル部２から構成され、さらに、Ｉ／Ｏバッ
ファ部１は、通常バッファ７ａおよび双方向バッファ７
ｂなど有するのと同様に選択機能付きバッファ７ｃを有
する。
【００１７】図４を参照すると、同一チップ内に複数ユ
ーザの要求の電子回路を構築する場合、出力ピン８を共
有することになるため、このゲートアレイは、選択機能
付きバッファ７ｃを選択する。
ーザの要求の電子回路を構築する場合、出力ピン８を共
有することになるため、このゲートアレイは、選択機能
付きバッファ７ｃを選択する。
【００１８】選択機能付きバッファ７ｃは、双方向バッ
ファ７ｂと同じくスリーステートバッファを組合わせた
構成となっており、制御信号の状態によりどりらか一方
を必ずハイインピーダンス状態となって信号を選択す
る。つまり、ユーザＡ用回路６ａからの出力１３を選択
機能付きバッファ７ｃの一方の入力へ供給し、同様にユ
ーザＢ用回路６ｂからの出力１４をもう一方の入力へ供
給する。
ファ７ｂと同じくスリーステートバッファを組合わせた
構成となっており、制御信号の状態によりどりらか一方
を必ずハイインピーダンス状態となって信号を選択す
る。つまり、ユーザＡ用回路６ａからの出力１３を選択
機能付きバッファ７ｃの一方の入力へ供給し、同様にユ
ーザＢ用回路６ｂからの出力１４をもう一方の入力へ供
給する。
【００１９】選択信号１５によってユーザ出力１３およ
び１４を切り替える。例えば、選択信号１５がＬｏｗレ
ベルならば信号１３を、Ｈｉｇｈレベルならば信号１４
を出力ピン８へ出力する。
び１４を切り替える。例えば、選択信号１５がＬｏｗレ
ベルならば信号１３を、Ｈｉｇｈレベルならば信号１４
を出力ピン８へ出力する。
【００２０】これによって、通常ゲートアレイの下地用
マスタをマルチユーザ対応ゲートアレイの下地として流
用でき、複数ユーザ向けの新規下地用マスタの開発が不
要となって開発工数の削減ができる。
マスタをマルチユーザ対応ゲートアレイの下地として流
用でき、複数ユーザ向けの新規下地用マスタの開発が不
要となって開発工数の削減ができる。
【００２１】次に、本発明の第３の実施例のマルチユー
ザ対応ゲートアレイを示す図５を参照すると、図４に示
した第２の実施例と同様に、この実施例はＩ／Ｏバッフ
ァ部１に選択機能付きバッファ７ｃを配置し、機能ブロ
ック９ａの出力１６と内部状態信号１７を切り替えて出
力できる。
ザ対応ゲートアレイを示す図５を参照すると、図４に示
した第２の実施例と同様に、この実施例はＩ／Ｏバッフ
ァ部１に選択機能付きバッファ７ｃを配置し、機能ブロ
ック９ａの出力１６と内部状態信号１７を切り替えて出
力できる。
【００２２】これによって、ＬＳＩの内部回路の状態を
切り替えて出力できることから、ゲートアレイ上に実現
したシステムのシステムデバッグ時に容易にデバッグす
ることができる。
切り替えて出力できることから、ゲートアレイ上に実現
したシステムのシステムデバッグ時に容易にデバッグす
ることができる。
【００２３】以上の説明では、二つのユーザの例につい
てであるが、それ以上の複数ユーザに対しても、選択器
の組合わせや多入力選択器を用意することで容易に対応
できることは明らかである。
てであるが、それ以上の複数ユーザに対しても、選択器
の組合わせや多入力選択器を用意することで容易に対応
できることは明らかである。
【００２４】
【発明の効果】以上説明したように、本発明の第１の発
明によれば、あらかじめゲートアレイの下地に選択器と
バッファを交互に並べたユーザインタフェイス部を用意
したことにより、容易に間違い無く複数（Ｎ）ユーザが
同一チップ内に回路を構成できるマルチユーザ対応ゲー
トアレイを提供することができる。
明によれば、あらかじめゲートアレイの下地に選択器と
バッファを交互に並べたユーザインタフェイス部を用意
したことにより、容易に間違い無く複数（Ｎ）ユーザが
同一チップ内に回路を構成できるマルチユーザ対応ゲー
トアレイを提供することができる。
【００２５】また、本発明の第２の発明によれば、選択
機能付きバッファを用意することで容易に複数ユーザの
要求電子回路の同一チップ内回路構築が可能となる。ま
た、通常のゲートアレイの下地マスタをこのマルチユー
ザ対応ゲートアレイの下地として使用できるため復数ユ
ーザ向けの新規マスタ開発が不要となり、開発工数を削
減することができる。
機能付きバッファを用意することで容易に複数ユーザの
要求電子回路の同一チップ内回路構築が可能となる。ま
た、通常のゲートアレイの下地マスタをこのマルチユー
ザ対応ゲートアレイの下地として使用できるため復数ユ
ーザ向けの新規マスタ開発が不要となり、開発工数を削
減することができる。
【００２６】さらに、ＬＳＩの内部回路状態を切り替え
て出力できることから、システムデバッグ時の効率化を
図れるマルチユーザ対応ゲートアレイを提供することが
できる。
て出力できることから、システムデバッグ時の効率化を
図れるマルチユーザ対応ゲートアレイを提供することが
できる。
【図１】本発明の第１の実施例のマルチユーザ対応ゲー
トアレイのレイアウトを示す平面図である。
トアレイのレイアウトを示す平面図である。
【図２】図１に示す実施例の部分拡大図である。
【図３】本発明の第２の実施例のマルチユーザ対応ゲー
トアレイのレイアウトを示す平面図である。
トアレイのレイアウトを示す平面図である。
【図４】図３に示す実施例の部分拡大図である。
【図５】本発明の第３の実施例のマルチユーザ対応ゲー
トアレイのレイアウトを示す平面図の部分拡大図であ
る。
トアレイのレイアウトを示す平面図の部分拡大図であ
る。
【図６】従来例のゲートアレイのレイアウトを示す平面
図である。
図である。
１ Ｉ／Ｏバッファ部 ２ 基本セル部 ３ 選択器 ４ バッファ ５ ユーザインタフェース部 ６ａ，６ｂ ユーザ回路 ７ａ，７ｂ，７ｃ バッファ ８ 出力ピン ９ａ，９ｂ 機能ブロック １１〜１７ 信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】さらに、ＬＳＩの内部回路状態を切り替え
て出力できることから、システムデバック時の効率化を
図れるマルチユーザ対応ゲートアレイを提供することが
できる。
て出力できることから、システムデバック時の効率化を
図れるマルチユーザ対応ゲートアレイを提供することが
できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の第１の実施例のマルチユーザ対応ゲー
トアレイのレイアウトを示す平面図である。
トアレイのレイアウトを示す平面図である。
【図２】図１に示す実施例の部分拡大図である。
【図３】本発明の第２の実施例のマルチユーザ対応ゲー
トアレイのレイアウトを示す平面図である。
トアレイのレイアウトを示す平面図である。
【図４】図３に示す実施例の部分拡大図である。
【図５】本発明の第３の実施例のマルチユーザ対応ゲー
トアレイのレイアウトを示す平面図の部分拡大図であ
る。
トアレイのレイアウトを示す平面図の部分拡大図であ
る。
【図６】従来例のゲートアレイのレイアウトを示す平面
図である。
図である。
【符号の説明】 １ Ｉ／Ｏバッファ部 ２ 基本セル部 ３ 選択器 ４ バッファ ５ ユーザインタフェース部 ６ａ，６ｂ ユーザ回路 ７ａ，７ｂ，７ｃ バッファ ８ 出力ピン ９ａ，９ｂ 機能ブロック １１〜１７ 信号
Claims (2)
- 【請求項１】 信号の入出力を行うＩ／Ｏバッファ部
と、前記信号によりユーザの回路を構築する基本セルを
敷き詰めた基本セル部と、前記基本セル部の最も外側の
四辺に選択器とバッファを交互にあらかじめ配置したユ
ーザインタフェイス部とで少なくとも構成することを特
徴とするマルチユーザ対応ゲートアレイ。 - 【請求項２】 信号の入出力を行うＩ／Ｏバッファ部
と、ユーザの回路を構築する基本セルを敷き詰めた基本
セル部とで少なくとも構成し、前記Ｉ／Ｏバッファ部は
選択機能付きバッファを有する構成であることを特徴と
するマルチユーザ対応ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637393A JPH06310689A (ja) | 1993-04-23 | 1993-04-23 | マルチユーザ対応ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637393A JPH06310689A (ja) | 1993-04-23 | 1993-04-23 | マルチユーザ対応ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310689A true JPH06310689A (ja) | 1994-11-04 |
Family
ID=14163171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9637393A Pending JPH06310689A (ja) | 1993-04-23 | 1993-04-23 | マルチユーザ対応ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310689A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111343A (ja) * | 1982-12-16 | 1984-06-27 | Nec Corp | 集積回路装置 |
| JPS59122234A (ja) * | 1982-12-28 | 1984-07-14 | Mitsubishi Electric Corp | Ｌｓｉ装置 |
-
1993
- 1993-04-23 JP JP9637393A patent/JPH06310689A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111343A (ja) * | 1982-12-16 | 1984-06-27 | Nec Corp | 集積回路装置 |
| JPS59122234A (ja) * | 1982-12-28 | 1984-07-14 | Mitsubishi Electric Corp | Ｌｓｉ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961105 |