JPH06310706A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06310706A JPH06310706A JP9321893A JP9321893A JPH06310706A JP H06310706 A JPH06310706 A JP H06310706A JP 9321893 A JP9321893 A JP 9321893A JP 9321893 A JP9321893 A JP 9321893A JP H06310706 A JPH06310706 A JP H06310706A
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- Japan
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Abstract
(57)【要約】
【目的】 p-InGaAs層上に形成するオーミック電極に関
し，コンタクト抵抗率を低減し, 且つ素子耐圧の低下を
抑止することを目的とする。 【構成】 １）ｐ型砒化インジウムガリウム(InGaAs)層
上にパラジウム／亜鉛／白金／金 (Pd/Zn/Pt/Au) の各
層が順に積層されてなる，２）ｐ型砒化インジウムガリ
ウム(InGaAs)層上に厚さが略 100Åのパラジウム(Pd)層
／厚さが略 200Åの亜鉛層(Zn)／白金(Pt)層／金(Au)層
を順に積層し，次いで, 積層後の該InGaAs層に対し 350
℃で３分間の熱処理を行うように構成する。
し，コンタクト抵抗率を低減し, 且つ素子耐圧の低下を
抑止することを目的とする。 【構成】 １）ｐ型砒化インジウムガリウム(InGaAs)層
上にパラジウム／亜鉛／白金／金 (Pd/Zn/Pt/Au) の各
層が順に積層されてなる，２）ｐ型砒化インジウムガリ
ウム(InGaAs)層上に厚さが略 100Åのパラジウム(Pd)層
／厚さが略 200Åの亜鉛層(Zn)／白金(Pt)層／金(Au)層
を順に積層し，次いで, 積層後の該InGaAs層に対し 350
℃で３分間の熱処理を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り, 特にp-InGaAs層に対するオーミック電極
およびその形成方法に関する。
造方法に係り, 特にp-InGaAs層に対するオーミック電極
およびその形成方法に関する。
【０００２】InGaAs系の化合物半導体を用いたヘテロバ
イポーラトランジスタ(HBT) のベース層 (p-InGaAs層)
に対するオーミックのベース電極材料として本発明を適
用することにより, 電極形成による耐圧低下を招くこと
なく, コンタクト抵抗率の低減が可能となる。
イポーラトランジスタ(HBT) のベース層 (p-InGaAs層)
に対するオーミックのベース電極材料として本発明を適
用することにより, 電極形成による耐圧低下を招くこと
なく, コンタクト抵抗率の低減が可能となる。
【０００３】
【従来の技術】素子の微細化と寄生抵抗の低減は電子デ
バイスの高性能化に不可欠な要素であり，HBT において
も同様である。さらにHBT は素子の真性の速度性能が高
いだけに寄生素子による影響を受けやすく, 寄生素子の
低減が重要である。
バイスの高性能化に不可欠な要素であり，HBT において
も同様である。さらにHBT は素子の真性の速度性能が高
いだけに寄生素子による影響を受けやすく, 寄生素子の
低減が重要である。
【０００４】HBT はシリコン(Si)のバイポーラ素子に比
べてベース濃度を高くできるためベース抵抗を低減でき
るが, さにら高速化を望むならばベースとベース電極間
のコンタクト抵抗を低減する必要がある。
べてベース濃度を高くできるためベース抵抗を低減でき
るが, さにら高速化を望むならばベースとベース電極間
のコンタクト抵抗を低減する必要がある。
【０００５】ベース電極には形成時に加熱処理を伴うア
ロイ系電極としてCr/Au 複合層 (以下の電極材料の層構
成は下層より順に記載する) 等があり，ノンアロイ系電
極としてはTi/Pt/Au等がある。
ロイ系電極としてCr/Au 複合層 (以下の電極材料の層構
成は下層より順に記載する) 等があり，ノンアロイ系電
極としてはTi/Pt/Au等がある。
【０００６】アロイ系電極では抵抗率は低減できるが，
加熱により電極材料がベース層と過剰に反応し，ベース
／コレクタ間耐圧の低下を招く可能性が大きい。逆にノ
ンアロイ系電極では過剰反応はしないものの，コンタク
ト抵抗の低下が十分でない。
加熱により電極材料がベース層と過剰に反応し，ベース
／コレクタ間耐圧の低下を招く可能性が大きい。逆にノ
ンアロイ系電極では過剰反応はしないものの，コンタク
ト抵抗の低下が十分でない。
【０００７】InGaAs系HBT では，金属／半導体間の接触
によって生じるショットキ障壁が低いことを生かしてTi
/Pt/Auのノンアロイ電極材料がベース電極としてよく用
いられていた。しかしながら，いま，仮にベース層のキ
ャリア濃度が 1×1019cm-3であるとすれば, Ti/Pt/Auの
ノンアロイ電極では 5×10-4Ω・cm2 程度のコンタクト
抵抗率しか得ることができなかった。
によって生じるショットキ障壁が低いことを生かしてTi
/Pt/Auのノンアロイ電極材料がベース電極としてよく用
いられていた。しかしながら，いま，仮にベース層のキ
ャリア濃度が 1×1019cm-3であるとすれば, Ti/Pt/Auの
ノンアロイ電極では 5×10-4Ω・cm2 程度のコンタクト
抵抗率しか得ることができなかった。
【０００８】
【発明が解決しようとする課題】HBT の高速化のために
は, ベース抵抗は寄生抵抗をできるだけ低減して真性の
ベース抵抗に近づけることが要求される。
は, ベース抵抗は寄生抵抗をできるだけ低減して真性の
ベース抵抗に近づけることが要求される。
【０００９】本発明はp-InGaAs層上に形成するオーミッ
ク電極のコンタクト抵抗率を低減し, 且つ電極形成過程
に起因する素子耐圧の低下を抑止することを目的とす
る。
ク電極のコンタクト抵抗率を低減し, 且つ電極形成過程
に起因する素子耐圧の低下を抑止することを目的とす
る。
【００１０】
【課題を解決するための手段】上記課題の解決は，１）
ｐ型砒化インジウムガリウム(InGaAs)層上にパラジウム
／亜鉛／白金／金(Pd/Zn/Pt/Au) の各層が順に積層され
てなるオーミック電極を有する半導体装置，あるいは
２）ｐ型砒化インジウムガリウム(InGaAs)層上に厚さが
略 100Åのパラジウム(Pd)層／厚さが略 200Åの亜鉛層
(Zn)／白金(Pt)層／金(Au)層を順に積層し，次いで, 積
層後の該InGaAs層に対し 350℃で３分間の熱処理を行う
半導体装置の製造方法により達成される。
ｐ型砒化インジウムガリウム(InGaAs)層上にパラジウム
／亜鉛／白金／金(Pd/Zn/Pt/Au) の各層が順に積層され
てなるオーミック電極を有する半導体装置，あるいは
２）ｐ型砒化インジウムガリウム(InGaAs)層上に厚さが
略 100Åのパラジウム(Pd)層／厚さが略 200Åの亜鉛層
(Zn)／白金(Pt)層／金(Au)層を順に積層し，次いで, 積
層後の該InGaAs層に対し 350℃で３分間の熱処理を行う
半導体装置の製造方法により達成される。
【００１１】
【作用】本発明では，コンタクト抵抗率を下げるために
は, ベース表面のキャリア濃度を上げるように不純物を
ベース中に拡散させるような電極材料が必要であること
に着目して，ベース電極としてPd/Zn/Pt/Au を用い，電
極形成のための加熱により過剰な反応を起こさないでわ
ずかに反応する白金族のPdを最下層に用いて素子耐圧の
低下を抑制し, 且つｐ型不純物であるZnを次の層に用い
てそれのベース層への拡散によりベース層表面のキャリ
ア濃度を上げることによりコンタクト抵抗率を下げてい
る。なお，上層となる第３／４層のPt/Au は従来の電極
構成と同じである。
は, ベース表面のキャリア濃度を上げるように不純物を
ベース中に拡散させるような電極材料が必要であること
に着目して，ベース電極としてPd/Zn/Pt/Au を用い，電
極形成のための加熱により過剰な反応を起こさないでわ
ずかに反応する白金族のPdを最下層に用いて素子耐圧の
低下を抑制し, 且つｐ型不純物であるZnを次の層に用い
てそれのベース層への拡散によりベース層表面のキャリ
ア濃度を上げることによりコンタクト抵抗率を下げてい
る。なお，上層となる第３／４層のPt/Au は従来の電極
構成と同じである。
【００１２】なお，過剰反応防止のための第１層にもPt
を用いないでPdに限定した理由は，本発明者の実験結果
に基づくもので，Ptでは十分に抵抗が下がらなかったた
めである。第１層は過剰反応防止のためのバリア層であ
ると同時に, 第２層目のZnを基板内に拡散できる材料を
選ぶ必要がある。
を用いないでPdに限定した理由は，本発明者の実験結果
に基づくもので，Ptでは十分に抵抗が下がらなかったた
めである。第１層は過剰反応防止のためのバリア層であ
ると同時に, 第２層目のZnを基板内に拡散できる材料を
選ぶ必要がある。
【００１３】この電極層構成により，各層の膜厚および
熱処理温度を最適化することにより良好なオーミックコ
ンタクトを得ることができる。特に, ベース層が 500Å
程度の薄い場合に対して本発明の効果が発揮される。
熱処理温度を最適化することにより良好なオーミックコ
ンタクトを得ることができる。特に, ベース層が 500Å
程度の薄い場合に対して本発明の効果が発揮される。
【００１４】
【実施例】図１は本発明の効果を説明する図(1) であ
る。図は，ノンアロイ時のウエハ中心からエッジ間の位
置に対するコンタクト抵抗率ρC ( Ω・cm2)を示す。
る。図は，ノンアロイ時のウエハ中心からエッジ間の位
置に対するコンタクト抵抗率ρC ( Ω・cm2)を示す。
【００１５】図の(1) で示される実施例は Pd/Zn/Pt/Au
の各層の膜厚が100/200/500/2200Å, (2) で示される従
来例はTi/Pt/Auの各層の膜厚が100/500/2400Åである。
図より実施例は従来例に比しコンタクト抵抗率は１桁近
く改善されていることが分かる。
の各層の膜厚が100/200/500/2200Å, (2) で示される従
来例はTi/Pt/Auの各層の膜厚が100/500/2400Åである。
図より実施例は従来例に比しコンタクト抵抗率は１桁近
く改善されていることが分かる。
【００１６】図２は本発明の効果を説明する図(2) であ
る。この図は，上記の実施例に対するコンタクト抵抗率
の熱処理時間 (アロイ時間) (分) 依存を示す。
る。この図は，上記の実施例に対するコンタクト抵抗率
の熱処理時間 (アロイ時間) (分) 依存を示す。
【００１７】300℃の熱処理温度では 1〜120 分でコン
タクト抵抗率ρC は 2×10-5Ω・cm2 程度で一定にな
り, 2時間後もベース／コレクタ間耐圧の変化はなかっ
た。また， 350℃の熱処理温度では 3分でコンタクト抵
抗率は10-6Ω・cm2 台に入るが, それ以上のアロイ時間
ではベース／コレクタ間耐圧が 6.7 Vから 3.6 Vに減少
した。
タクト抵抗率ρC は 2×10-5Ω・cm2 程度で一定にな
り, 2時間後もベース／コレクタ間耐圧の変化はなかっ
た。また， 350℃の熱処理温度では 3分でコンタクト抵
抗率は10-6Ω・cm2 台に入るが, それ以上のアロイ時間
ではベース／コレクタ間耐圧が 6.7 Vから 3.6 Vに減少
した。
【００１８】以上の結果より，ベース電極 Pd/Zn/Pt/Au
の各層の膜厚が100/200/500/2200Åで, 350℃, 3 分の
熱処理で最も良好なオーミックコンタクトが得られる。
図３は実施例のヘテロバイポーラトランジスタ(HBT) の
断面図である。
の各層の膜厚が100/200/500/2200Åで, 350℃, 3 分の
熱処理で最も良好なオーミックコンタクトが得られる。
図３は実施例のヘテロバイポーラトランジスタ(HBT) の
断面図である。
【００１９】図において， 1は Fe ドープの半絶縁性(S
I-)InP基板, 2はバッファ層, 3はコレクタコンタクト
層で n+ -InGaAs 層, 4はコレクタ層でi-InGaAs層, 5
はベース層で p+ -InGaAs 層, 6はエミッタ層でn-InP
層, 7はエミッタコンタクト層で n+ -InGaAs 層, 8は
ベース電極, 9はエミッタ電極, 10はコレクタ電極であ
る。実施例では, 厚さ 500Åの薄いベース層 5の上にベ
ース電極として上記の層構成の全体の厚さが3000ÅのPd
/Zn/Pt/Au 層を形成している。
I-)InP基板, 2はバッファ層, 3はコレクタコンタクト
層で n+ -InGaAs 層, 4はコレクタ層でi-InGaAs層, 5
はベース層で p+ -InGaAs 層, 6はエミッタ層でn-InP
層, 7はエミッタコンタクト層で n+ -InGaAs 層, 8は
ベース電極, 9はエミッタ電極, 10はコレクタ電極であ
る。実施例では, 厚さ 500Åの薄いベース層 5の上にベ
ース電極として上記の層構成の全体の厚さが3000ÅのPd
/Zn/Pt/Au 層を形成している。
【００２０】
【発明の効果】本発明によれば, p-InGaAs層上に形成す
るオーミック電極のコンタクト抵抗率を低減し, 且つ電
極形成過程に起因する素子耐圧の低下を抑止することが
できた。この結果, InGaAs系HBT のベース抵抗を低減
し，高速性能の指標となる最大発振周波数等の特性を改
善することができた。
るオーミック電極のコンタクト抵抗率を低減し, 且つ電
極形成過程に起因する素子耐圧の低下を抑止することが
できた。この結果, InGaAs系HBT のベース抵抗を低減
し，高速性能の指標となる最大発振周波数等の特性を改
善することができた。
【図１】 本発明の効果を説明する図(1)
【図２】 本発明の効果を説明する図(2)
【図３】 実施例のヘテロバイポーラトランジスタ(HB
T) の断面図
T) の断面図
1 Fe ドープのSI-InP基板 2 バッファ層 3 コンタクトコンタクト層で n+ -InGaAs 層 4 コレクタ層でi-InGaAs層 5 ベース層で p+ -InGaAs 層 6 エミッタ層でn-InP 層 7 エミッタコンタクト層で n+ -InGaAs 層 8 ベース電極で Pd/Zn/Pt/Au層 9 エミッタ電極 10 コレクタ電極
Claims (2)
- 【請求項１】 ｐ型砒化インジウムガリウム(InGaAs)層
上にパラジウム／亜鉛／白金／金(Pd/Zn/Pt/Au) の各層
が順に積層されてなるオーミック電極を有することを特
徴とする半導体装置。 - 【請求項２】 ｐ型砒化インジウムガリウム(InGaAs)層
上に厚さが略 100Åのパラジウム(Pd)層／厚さが略 200
Åの亜鉛層(Zn)／白金(Pt)層／金(Au)層を順に積層し，
次いで, 積層後の該InGaAs層に対し 350℃で３分間の熱
処理を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9321893A JPH06310706A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9321893A JPH06310706A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310706A true JPH06310706A (ja) | 1994-11-04 |
Family
ID=14076425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9321893A Pending JPH06310706A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188137B1 (en) | 1995-05-25 | 2001-02-13 | Sharp Kabushiki Kaisha | Ohmic electrode structure, semiconductor device including such ohmic electrode structure, and method for producing such semiconductor device |
-
1993
- 1993-04-20 JP JP9321893A patent/JPH06310706A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188137B1 (en) | 1995-05-25 | 2001-02-13 | Sharp Kabushiki Kaisha | Ohmic electrode structure, semiconductor device including such ohmic electrode structure, and method for producing such semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |