JPH06310734A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06310734A JPH06310734A JP5120852A JP12085293A JPH06310734A JP H06310734 A JPH06310734 A JP H06310734A JP 5120852 A JP5120852 A JP 5120852A JP 12085293 A JP12085293 A JP 12085293A JP H06310734 A JPH06310734 A JP H06310734A
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract
(57)【要約】
【目的】 フラッシュメモリの製造プロセスにおいて、
周辺回路領域では使用しないＯＮＯ膜を基板にダメージ
を与えることなくエッチング除去するとともに、セルア
レイ領域においてフローティングゲートを構成する第１
の多結晶シリコン膜に導入したリンが周辺回路領域にお
いて基板に拡散し、後に形成するゲート絶縁膜の膜質に
影響を与えることを防止する。 【構成】 シリコン基板１００の表面に形成した比較的
厚い犠牲酸化膜１０２を周辺回路領域に残した状態で、
トンネル絶縁膜１０４の形成、第１の多結晶シリコン膜
１０５の形成及びリン導入、フローティングゲート１０
５′の形成、ＯＮＯ膜１０７の形成並びに周辺回路領域
におけるＯＮＯ膜１０７のドライエッチング除去の工程
を実施し、しかる後、周辺回路領域の犠牲酸化膜１０２
をウェットエッチングにて除去する。
周辺回路領域では使用しないＯＮＯ膜を基板にダメージ
を与えることなくエッチング除去するとともに、セルア
レイ領域においてフローティングゲートを構成する第１
の多結晶シリコン膜に導入したリンが周辺回路領域にお
いて基板に拡散し、後に形成するゲート絶縁膜の膜質に
影響を与えることを防止する。 【構成】 シリコン基板１００の表面に形成した比較的
厚い犠牲酸化膜１０２を周辺回路領域に残した状態で、
トンネル絶縁膜１０４の形成、第１の多結晶シリコン膜
１０５の形成及びリン導入、フローティングゲート１０
５′の形成、ＯＮＯ膜１０７の形成並びに周辺回路領域
におけるＯＮＯ膜１０７のドライエッチング除去の工程
を実施し、しかる後、周辺回路領域の犠牲酸化膜１０２
をウェットエッチングにて除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、例えば、フローティングゲートとコントロー
ルゲートの複合ゲート構造を有するフローティングゲー
ト型不揮発性半導体記憶装置の製造方法に適用して特に
好適なものである。
法に関し、例えば、フローティングゲートとコントロー
ルゲートの複合ゲート構造を有するフローティングゲー
ト型不揮発性半導体記憶装置の製造方法に適用して特に
好適なものである。
【０００２】
【従来の技術】従来、フローティングゲート型不揮発性
半導体記憶装置の製造プロセスに多結晶シリコン２層プ
ロセスが用いられている。この従来の多結晶シリコン２
層プロセスを、一括消去型ＥＥＰＲＯＭ等のフラッシュ
メモリの製造方法を例にとって図４及び図５を参照して
説明する。
半導体記憶装置の製造プロセスに多結晶シリコン２層プ
ロセスが用いられている。この従来の多結晶シリコン２
層プロセスを、一括消去型ＥＥＰＲＯＭ等のフラッシュ
メモリの製造方法を例にとって図４及び図５を参照して
説明する。
【０００３】図４及び図５の各図において、メモリセル
を形成するセルアレイ領域を左側に、通常のＭＯＳトラ
ンジスタを形成する周辺回路領域を右側に夫々示す。
を形成するセルアレイ領域を左側に、通常のＭＯＳトラ
ンジスタを形成する周辺回路領域を右側に夫々示す。
【０００４】まず、図４（ａ）に示すように、シリコン
基板２００の表面にＬＯＣＯＳ法によりフィールド酸化
膜２０１を形成した後、素子形成領域に犠牲酸化膜２０
２を形成する。
基板２００の表面にＬＯＣＯＳ法によりフィールド酸化
膜２０１を形成した後、素子形成領域に犠牲酸化膜２０
２を形成する。
【０００５】次に、図４（ｂ）に示すように、セルアレ
イ領域及び周辺回路領域の犠牲酸化膜２０２を除去す
る。
イ領域及び周辺回路領域の犠牲酸化膜２０２を除去す
る。
【０００６】次に、図４（ｃ）に示すように、セルアレ
イ領域及び周辺回路領域の素子形成領域に１００Å程度
の膜厚のシリコン酸化膜からなるトンネル絶縁膜２０３
を形成する。
イ領域及び周辺回路領域の素子形成領域に１００Å程度
の膜厚のシリコン酸化膜からなるトンネル絶縁膜２０３
を形成する。
【０００７】次に、図４（ｄ）に示すように、全面に第
１の多結晶シリコン膜２０４を堆積し、これを低抵抗化
するために、不純物として例えばリンを導入する。
１の多結晶シリコン膜２０４を堆積し、これを低抵抗化
するために、不純物として例えばリンを導入する。
【０００８】次に、図５（ａ）に示すように、第１の多
結晶シリコン膜２０４をフローティングゲートのパター
ンに加工するために、セルアレイ領域においてレジスト
２０５をパターン形成する。
結晶シリコン膜２０４をフローティングゲートのパター
ンに加工するために、セルアレイ領域においてレジスト
２０５をパターン形成する。
【０００９】次に、図５（ｂ）に示すように、レジスト
２０５をマスクとして第１の多結晶シリコン膜２０４を
選択的にエッチングし、周辺回路領域の第１の多結晶シ
リコン膜２０４を除去するとともに、セルアレイ領域に
フローティングゲート２０４′を形成する。しかる後、
全面に膜厚２００Å程度のＯＮＯ膜２０６を形成する。
この後、セルアレイ領域の全体をレジスト２０７で覆
う。
２０５をマスクとして第１の多結晶シリコン膜２０４を
選択的にエッチングし、周辺回路領域の第１の多結晶シ
リコン膜２０４を除去するとともに、セルアレイ領域に
フローティングゲート２０４′を形成する。しかる後、
全面に膜厚２００Å程度のＯＮＯ膜２０６を形成する。
この後、セルアレイ領域の全体をレジスト２０７で覆
う。
【００１０】次に、図５（ｃ）に示すように、このレジ
スト２０７をマスクとして周辺回路領域のＯＮＯ膜２０
６をドライエッチングにより除去し、次いで、レジスト
２０７を除去した後、周辺回路領域のトンネル絶縁膜２
０３を除去する。
スト２０７をマスクとして周辺回路領域のＯＮＯ膜２０
６をドライエッチングにより除去し、次いで、レジスト
２０７を除去した後、周辺回路領域のトンネル絶縁膜２
０３を除去する。
【００１１】次に、図５（ｄ）に示すように、周辺回路
領域にシリコン酸化膜からなるゲート絶縁膜２０８を形
成する。
領域にシリコン酸化膜からなるゲート絶縁膜２０８を形
成する。
【００１２】次に、図５（ｅ）に示すように、全面に第
２の多結晶シリコン膜２０９を堆積する。
２の多結晶シリコン膜２０９を堆積する。
【００１３】この後、セルアレイ領域では第２の多結晶
シリコン膜２０９をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜２０９
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板２００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
シリコン膜２０９をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜２０９
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板２００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
【００１４】
【発明が解決しようとする課題】上述した従来の多結晶
シリコン２層プロセスでは、図４（ｄ）に示す工程にお
いて第１の多結晶シリコン膜２０４に導入したリンが、
その後の熱履歴により薄いトンネル絶縁膜２０３のウィ
ークスポットを介してシリコン基板２００に拡散し、特
に周辺回路領域において後に形成するゲート絶縁膜の膜
質に影響を及ぼすという問題があった。
シリコン２層プロセスでは、図４（ｄ）に示す工程にお
いて第１の多結晶シリコン膜２０４に導入したリンが、
その後の熱履歴により薄いトンネル絶縁膜２０３のウィ
ークスポットを介してシリコン基板２００に拡散し、特
に周辺回路領域において後に形成するゲート絶縁膜の膜
質に影響を及ぼすという問題があった。
【００１５】また、図５（ｃ）に示す工程において、周
辺回路領域のＯＮＯ膜２０６をドライエッチングにより
除去する際、ＯＮＯ膜２０６の下地が薄いシリコン酸化
膜からなるトンネル絶縁膜２０３であるために、このド
ライエッチングによりトンネル絶縁膜２０３までエッチ
ングしてしまって、更に、シリコン基板２００にダメー
ジを与えてしまう場合があった。
辺回路領域のＯＮＯ膜２０６をドライエッチングにより
除去する際、ＯＮＯ膜２０６の下地が薄いシリコン酸化
膜からなるトンネル絶縁膜２０３であるために、このド
ライエッチングによりトンネル絶縁膜２０３までエッチ
ングしてしまって、更に、シリコン基板２００にダメー
ジを与えてしまう場合があった。
【００１６】以上の結果、従来の多結晶シリコン２層プ
ロセスでは、周辺回路領域に形成するＭＯＳトランジス
タの特性が悪くなるという問題があった。
ロセスでは、周辺回路領域に形成するＭＯＳトランジス
タの特性が悪くなるという問題があった。
【００１７】そこで、本発明の目的は、フラッシュメモ
リ等を製造するための多結晶シリコン２層プロセスにお
いて、第１の多結晶シリコン膜に導入したリンが周辺回
路領域においてシリコン基板に拡散することを防止し、
且つ、シリコン基板にダメージを与えることなく周辺回
路領域のＯＮＯ膜を確実に除去することができる半導体
記憶装置の製造方法を提供することである。
リ等を製造するための多結晶シリコン２層プロセスにお
いて、第１の多結晶シリコン膜に導入したリンが周辺回
路領域においてシリコン基板に拡散することを防止し、
且つ、シリコン基板にダメージを与えることなく周辺回
路領域のＯＮＯ膜を確実に除去することができる半導体
記憶装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、２層の多結晶シリコンゲートが絶
縁膜を介して積層された構造を有する素子を形成する第
１の領域と１層の多結晶シリコンゲートを有する素子を
形成する第２の領域とを備えた半導体記憶装置の製造方
法において、前記第１の領域及び前記第２の領域の半導
体基板上に犠牲酸化膜である第１の絶縁膜を形成する工
程と、前記第２の領域の全部を覆う第１のレジストを形
成する工程と、この第１のレジストをマスクとして、前
記第１の領域の前記第１の絶縁膜を除去する工程と、前
記第１のレジストを除去した後、前記第１の領域に第２
の絶縁膜を形成する工程と、全面に第１の多結晶シリコ
ン膜を形成する工程と、この第１の多結晶シリコン膜を
低抵抗化するためにこの第１の多結晶シリコン膜に不純
物を導入する工程と、前記第１の領域において第１のゲ
ートのパターンに第２のレジストを形成する工程と、こ
の第２のレジストをマスクとして前記第１の多結晶シリ
コン膜を選択的に除去する工程と、前記第２のレジスト
を除去した後、全面に第３の絶縁膜を形成する工程と、
前記第１の領域の全部を覆う第３のレジストを形成する
工程と、この第３のレジストをマスクとして前記第２の
領域の前記第３の絶縁膜を除去する工程と、前記第３の
レジストを除去した後、前記第２の領域の前記第１の絶
縁膜を除去する工程と、前記第２の領域の前記半導体基
板上に第４の絶縁膜を形成する工程と、全面に第２の多
結晶シリコン膜を形成する工程と、この第２の多結晶シ
リコン膜を、前記第１の領域では第２のゲートのパター
ンに、前記第２の領域では第３のゲートのパターンに夫
々加工する工程とを有する。
ために、本発明では、２層の多結晶シリコンゲートが絶
縁膜を介して積層された構造を有する素子を形成する第
１の領域と１層の多結晶シリコンゲートを有する素子を
形成する第２の領域とを備えた半導体記憶装置の製造方
法において、前記第１の領域及び前記第２の領域の半導
体基板上に犠牲酸化膜である第１の絶縁膜を形成する工
程と、前記第２の領域の全部を覆う第１のレジストを形
成する工程と、この第１のレジストをマスクとして、前
記第１の領域の前記第１の絶縁膜を除去する工程と、前
記第１のレジストを除去した後、前記第１の領域に第２
の絶縁膜を形成する工程と、全面に第１の多結晶シリコ
ン膜を形成する工程と、この第１の多結晶シリコン膜を
低抵抗化するためにこの第１の多結晶シリコン膜に不純
物を導入する工程と、前記第１の領域において第１のゲ
ートのパターンに第２のレジストを形成する工程と、こ
の第２のレジストをマスクとして前記第１の多結晶シリ
コン膜を選択的に除去する工程と、前記第２のレジスト
を除去した後、全面に第３の絶縁膜を形成する工程と、
前記第１の領域の全部を覆う第３のレジストを形成する
工程と、この第３のレジストをマスクとして前記第２の
領域の前記第３の絶縁膜を除去する工程と、前記第３の
レジストを除去した後、前記第２の領域の前記第１の絶
縁膜を除去する工程と、前記第２の領域の前記半導体基
板上に第４の絶縁膜を形成する工程と、全面に第２の多
結晶シリコン膜を形成する工程と、この第２の多結晶シ
リコン膜を、前記第１の領域では第２のゲートのパター
ンに、前記第２の領域では第３のゲートのパターンに夫
々加工する工程とを有する。
【００１９】本発明の一態様では、前記第２の絶縁膜を
前記第２の領域にも形成し、前記第２の領域の前記第１
の絶縁膜を除去する時に同時に前記第２の領域の前記第
２の絶縁膜も除去する。
前記第２の領域にも形成し、前記第２の領域の前記第１
の絶縁膜を除去する時に同時に前記第２の領域の前記第
２の絶縁膜も除去する。
【００２０】本発明の好ましい態様では、フローティン
グゲート型不揮発性半導体記憶装置の製造方法であっ
て、前記第１のゲートがフローティングゲートであり、
前記第２のゲートがコントロールゲートであり、前記第
３のゲートがＭＯＳトランジスタのゲートである。
グゲート型不揮発性半導体記憶装置の製造方法であっ
て、前記第１のゲートがフローティングゲートであり、
前記第２のゲートがコントロールゲートであり、前記第
３のゲートがＭＯＳトランジスタのゲートである。
【００２１】本発明の更に好ましい態様では、前記第２
の絶縁膜がトンネル絶縁膜である。
の絶縁膜がトンネル絶縁膜である。
【００２２】
【作用】本発明においては、第２の領域において第１の
多結晶シリコン膜の下に比較的厚い犠牲酸化膜である第
１の絶縁膜を残しているので、第１の多結晶シリコン膜
に導入した不純物、例えばリンが第２の領域において基
板に拡散することが防止される。
多結晶シリコン膜の下に比較的厚い犠牲酸化膜である第
１の絶縁膜を残しているので、第１の多結晶シリコン膜
に導入した不純物、例えばリンが第２の領域において基
板に拡散することが防止される。
【００２３】また、第２の領域の第３の絶縁膜を例えば
ドライエッチングにより除去する際、その下地に比較的
厚い第１の絶縁膜を残しているので、このエッチングに
より基板にまでダメージを与えることが防止される。
ドライエッチングにより除去する際、その下地に比較的
厚い第１の絶縁膜を残しているので、このエッチングに
より基板にまでダメージを与えることが防止される。
【００２４】
【実施例】以下、本発明を実施例につき図１〜図３を参
照して説明する。
照して説明する。
【００２５】図１〜図３は、本発明をフラッシュメモリ
の製造方法に適用した実施例を示すものである。これら
の図においては、図４及び図５に示した従来例と同様、
メモリセルを形成するセルアレイ領域を左側に、通常の
ＭＯＳトランジスタを形成する周辺回路領域を右側に夫
々示す。
の製造方法に適用した実施例を示すものである。これら
の図においては、図４及び図５に示した従来例と同様、
メモリセルを形成するセルアレイ領域を左側に、通常の
ＭＯＳトランジスタを形成する周辺回路領域を右側に夫
々示す。
【００２６】本実施例においては、まず、図１（ａ）に
示すように、シリコン基板１００の素子分離領域にＬＯ
ＣＯＳ法により膜厚３００〜５００ｎｍ程度のフィール
ド酸化膜１０１を形成した後、素子形成領域に３０〜５
０ｎｍ程度の膜厚の犠牲酸化膜１０２を形成する。そし
て、周辺回路領域をレジスト１０３でマスクする。
示すように、シリコン基板１００の素子分離領域にＬＯ
ＣＯＳ法により膜厚３００〜５００ｎｍ程度のフィール
ド酸化膜１０１を形成した後、素子形成領域に３０〜５
０ｎｍ程度の膜厚の犠牲酸化膜１０２を形成する。そし
て、周辺回路領域をレジスト１０３でマスクする。
【００２７】次に、図１（ｂ）に示すように、セルアレ
イ領域の犠牲酸化膜１０２をウェット処理にて除去し、
しかる後、レジスト１０３を除去する。
イ領域の犠牲酸化膜１０２をウェット処理にて除去し、
しかる後、レジスト１０３を除去する。
【００２８】次に、図１（ｃ）に示すように、セルアレ
イ領域及び周辺回路領域に膜厚１０〜１２ｎｍ程度のシ
リコン酸化膜からなるトンネル絶縁膜１０４を形成す
る。なお、周辺回路領域では、このトンネル絶縁膜１０
４は必ずしも形成する必要はない。また、以下の説明及
び図では、この周辺回路領域でのトンネル絶縁膜を犠牲
酸化膜１０２に含めた形で説明及び図示する。
イ領域及び周辺回路領域に膜厚１０〜１２ｎｍ程度のシ
リコン酸化膜からなるトンネル絶縁膜１０４を形成す
る。なお、周辺回路領域では、このトンネル絶縁膜１０
４は必ずしも形成する必要はない。また、以下の説明及
び図では、この周辺回路領域でのトンネル絶縁膜を犠牲
酸化膜１０２に含めた形で説明及び図示する。
【００２９】次に、図１（ｄ）に示すように、全面に１
００〜１５０ｎｍ程度の膜厚の第１の多結晶シリコン膜
１０５を堆積する。そして、固相ドープによりこの第１
の多結晶シリコン膜１０５にリンを３〜６×１０20ｃｍ
-3程度導入する。
００〜１５０ｎｍ程度の膜厚の第１の多結晶シリコン膜
１０５を堆積する。そして、固相ドープによりこの第１
の多結晶シリコン膜１０５にリンを３〜６×１０20ｃｍ
-3程度導入する。
【００３０】次に、図２（ａ）に示すように、セルアレ
イ領域において、この第１の多結晶シリコン膜１０５を
フローティングゲートのパターンに加工するためのレジ
スト１０６をパターン形成する。
イ領域において、この第１の多結晶シリコン膜１０５を
フローティングゲートのパターンに加工するためのレジ
スト１０６をパターン形成する。
【００３１】次に、図２（ｂ）に示すように、レジスト
１０６をマスクとして第１の多結晶シリコン膜１０５を
ドライエッチングし、セルアレイ領域にフローティング
ゲート１０５′を形成する。そして、レジスト１０６を
除去する。
１０６をマスクとして第１の多結晶シリコン膜１０５を
ドライエッチングし、セルアレイ領域にフローティング
ゲート１０５′を形成する。そして、レジスト１０６を
除去する。
【００３２】次に、図２（ｃ）に示すように、全面にＯ
ＮＯ膜（ bottom 酸化膜１０ｎｍ程度、窒化膜１０ｎｍ
程度、top 酸化膜５ｎｍ程度）１０７を形成する。
ＮＯ膜（ bottom 酸化膜１０ｎｍ程度、窒化膜１０ｎｍ
程度、top 酸化膜５ｎｍ程度）１０７を形成する。
【００３３】次に、図２（ｄ）に示すように、セルアレ
イ領域の全体をレジスト１０８で覆う。
イ領域の全体をレジスト１０８で覆う。
【００３４】次に、図２（ｅ）に示すように、レジスト
１０８をマスクとして周辺回路領域のＯＮＯ膜１０７を
ドライエッチングにより除去し、しかる後、レジスト１
０８を除去する。
１０８をマスクとして周辺回路領域のＯＮＯ膜１０７を
ドライエッチングにより除去し、しかる後、レジスト１
０８を除去する。
【００３５】次に、図２（ｆ）に示すように、周辺回路
領域の犠牲酸化膜１０２をウェット処理にて除去する。
領域の犠牲酸化膜１０２をウェット処理にて除去する。
【００３６】次に、図３（ａ）に示すように、周辺回路
領域に熱酸化により膜厚２０〜３０ｎｍ程度のシリコン
酸化膜からなるゲート絶縁膜１０９を形成する。
領域に熱酸化により膜厚２０〜３０ｎｍ程度のシリコン
酸化膜からなるゲート絶縁膜１０９を形成する。
【００３７】次に、図３（ｂ）に示すように、全面に１
００〜１５０ｎｍ程度の膜厚の第２の多結晶シリコン膜
１１０を堆積する。
００〜１５０ｎｍ程度の膜厚の第２の多結晶シリコン膜
１１０を堆積する。
【００３８】この後、セルアレイ領域では第２の多結晶
シリコン膜１１０をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜１１０
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板１００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
シリコン膜１１０をコントロールゲートのパターンに加
工し、周辺回路領域では第２の多結晶シリコン膜１１０
をＭＯＳトランジスタのゲート電極のパターンに加工す
る。そして、シリコン基板１００に不純物拡散を行って
夫々の領域にソース／ドレイン拡散層を形成した後、層
間絶縁膜を形成し、必要な配線を形成して、フラッシュ
メモリを製造する。
【００３９】上述した実施例では、図１（ｄ）〜図２
（ｂ）に示す工程において、周辺回路領域では第１の多
結晶シリコン膜１０５の下に厚い犠牲酸化膜１０２が存
在するので、図１（ｄ）に示す工程で第１の多結晶シリ
コン膜１０５に導入されたリンが周辺回路領域において
シリコン基板１００に拡散することが防止される。
（ｂ）に示す工程において、周辺回路領域では第１の多
結晶シリコン膜１０５の下に厚い犠牲酸化膜１０２が存
在するので、図１（ｄ）に示す工程で第１の多結晶シリ
コン膜１０５に導入されたリンが周辺回路領域において
シリコン基板１００に拡散することが防止される。
【００４０】また、図２（ｅ）に示す工程において、周
辺回路領域のＯＮＯ膜１０７をドライエッチングにより
除去する際、その下に厚い犠牲酸化膜１０２が存在する
ので、従来のように薄いトンネル絶縁膜がエッチングさ
れてしまってシリコン基板１００にダメージを与えるこ
とが防止される。
辺回路領域のＯＮＯ膜１０７をドライエッチングにより
除去する際、その下に厚い犠牲酸化膜１０２が存在する
ので、従来のように薄いトンネル絶縁膜がエッチングさ
れてしまってシリコン基板１００にダメージを与えるこ
とが防止される。
【００４１】なお、本発明は、上述した実施例のような
フローティングゲート型の不揮発性半導体記憶装置の製
造方法に限られず、例えば、制御ゲートと蓄積ゲートを
有する２層ポリシリコンＤＲＡＭ等の半導体記憶装置の
製造方法にも適用が可能である。
フローティングゲート型の不揮発性半導体記憶装置の製
造方法に限られず、例えば、制御ゲートと蓄積ゲートを
有する２層ポリシリコンＤＲＡＭ等の半導体記憶装置の
製造方法にも適用が可能である。
【００４２】
【発明の効果】本発明によれば、例えば、フラッシュメ
モリ製造時の多結晶シリコン２層プロセスにおいて、層
間絶縁膜としてのＯＮＯ膜が必要ない周辺回路領域にお
いて、基板にダメージを与えることなくＯＮＯ膜を確実
に除去することができる。
モリ製造時の多結晶シリコン２層プロセスにおいて、層
間絶縁膜としてのＯＮＯ膜が必要ない周辺回路領域にお
いて、基板にダメージを与えることなくＯＮＯ膜を確実
に除去することができる。
【００４３】また、フローティングゲートを構成する第
１の多結晶シリコン膜に導入したリンが周辺回路領域に
おいて基板に拡散することが防止されるので、周辺回路
領域に形成するゲート絶縁膜の品質を改善することがで
き、信頼性の高い半導体記憶装置を得ることができる。
１の多結晶シリコン膜に導入したリンが周辺回路領域に
おいて基板に拡散することが防止されるので、周辺回路
領域に形成するゲート絶縁膜の品質を改善することがで
き、信頼性の高い半導体記憶装置を得ることができる。
【図１】本発明の一実施例によるフラッシュメモリ製造
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
【図２】本発明の一実施例によるフラッシュメモリ製造
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
【図３】本発明の一実施例によるフラッシュメモリ製造
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
時の多結晶シリコン２層プロセスを工程順に示す断面図
である。
【図４】従来のフラッシュメモリ製造時の多結晶シリコ
ン２層プロセスを工程順に示す断面図である。
ン２層プロセスを工程順に示す断面図である。
【図５】従来のフラッシュメモリ製造時の多結晶シリコ
ン２層プロセスを工程順に示す断面図である。
ン２層プロセスを工程順に示す断面図である。
１００ シリコン基板 １０２ 犠牲酸化膜 １０４ トンネル絶縁膜 １０５ 第１の多結晶シリコン膜 １０５′ フローティングゲート １０７ ＯＮＯ膜 １０９ ゲート絶縁膜 １１０ 第２の多結晶シリコン膜
Claims (4)
- 【請求項１】 ２層の多結晶シリコンゲートが絶縁膜を
介して積層された構造を有する素子を形成する第１の領
域と１層の多結晶シリコンゲートを有する素子を形成す
る第２の領域とを備えた半導体記憶装置の製造方法にお
いて、 前記第１の領域及び前記第２の領域の半導体基板上に犠
牲酸化膜である第１の絶縁膜を形成する工程と、 前記第２の領域の全部を覆う第１のレジストを形成する
工程と、 この第１のレジストをマスクとして、前記第１の領域の
前記第１の絶縁膜を除去する工程と、 前記第１のレジストを除去した後、前記第１の領域に第
２の絶縁膜を形成する工程と、 全面に第１の多結晶シリコン膜を形成する工程と、 この第１の多結晶シリコン膜を低抵抗化するためにこの
第１の多結晶シリコン膜に不純物を導入する工程と、 前記第１の領域において第１のゲートのパターンに第２
のレジストを形成する工程と、 この第２のレジストをマスクとして前記第１の多結晶シ
リコン膜を選択的に除去する工程と、 前記第２のレジストを除去した後、全面に第３の絶縁膜
を形成する工程と、 前記第１の領域の全部を覆う第３のレジストを形成する
工程と、 この第３のレジストをマスクとして前記第２の領域の前
記第３の絶縁膜を除去する工程と、 前記第３のレジストを除去した後、前記第２の領域の前
記第１の絶縁膜を除去する工程と、 前記第２の領域の前記半導体基板上に第４の絶縁膜を形
成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 この第２の多結晶シリコン膜を、前記第１の領域では第
２のゲートのパターンに、前記第２の領域では第３のゲ
ートのパターンに夫々加工する工程とを有することを特
徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記第２の絶縁膜を前記第２の領域にも
形成し、前記第２の領域の前記第１の絶縁膜を除去する
時に同時に前記第２の領域の前記第２の絶縁膜も除去す
ることを特徴とする請求項１に記載の半導体記憶装置の
製造方法。 - 【請求項３】 フローティングゲート型不揮発性半導体
記憶装置の製造方法であって、前記第１のゲートがフロ
ーティングゲートであり、前記第２のゲートがコントロ
ールゲートであり、前記第３のゲートがＭＯＳトランジ
スタのゲートであることを特徴とする請求項１又は２に
記載の半導体記憶装置の製造方法。 - 【請求項４】 前記第２の絶縁膜がトンネル絶縁膜であ
ることを特徴とする請求項３に記載の半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120852A JPH06310734A (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120852A JPH06310734A (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310734A true JPH06310734A (ja) | 1994-11-04 |
Family
ID=14796548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5120852A Pending JPH06310734A (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423064B1 (ko) * | 2002-03-21 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100489535B1 (ko) * | 2002-09-10 | 2005-05-16 | 동부아남반도체 주식회사 | 헬리컬 소스를 이용한 오.엔.오측벽 식각방법 |
-
1993
- 1993-04-23 JP JP5120852A patent/JPH06310734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423064B1 (ko) * | 2002-03-21 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100489535B1 (ko) * | 2002-09-10 | 2005-05-16 | 동부아남반도체 주식회사 | 헬리컬 소스를 이용한 오.엔.오측벽 식각방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |