JPH088318B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH088318B2 JPH088318B2 JP2117456A JP11745690A JPH088318B2 JP H088318 B2 JPH088318 B2 JP H088318B2 JP 2117456 A JP2117456 A JP 2117456A JP 11745690 A JP11745690 A JP 11745690A JP H088318 B2 JPH088318 B2 JP H088318B2
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- JP
- Japan
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- film
- gate electrode
- insulating film
- forming
- memory device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特に２層以上のゲート電極を有し、オフセ
ット領域をもつ書換え可能な不揮発性半導体メモリ装置
の製法方法に関する。
ット領域をもつ書換え可能な不揮発性半導体メモリ装置
の製法方法に関する。
（従来の技術） 第２図は従来のEPROM（erasable and programmable r
ead only memory）のメモリセル部分を示す断面図であ
り、例えば、パンチスルーの耐圧を上げるためのオフセ
ット領域を有する２層ゲート電極構造のEPROMセルを示
すものである。
ead only memory）のメモリセル部分を示す断面図であ
り、例えば、パンチスルーの耐圧を上げるためのオフセ
ット領域を有する２層ゲート電極構造のEPROMセルを示
すものである。
Ｐ型のシリコン基板31上に絶縁膜32を介してフローテ
ィングゲート33が形成され、このフローティングゲート
33上を覆う絶縁膜34−１、及び基板上の絶縁膜34−２を
介しコントロールゲート35が形成されている。基板31表
面にはフローティングゲート33及びコントロールゲート
35を隔てて、ソース領域36、ドレイン領域37が形成され
ている。38がオフセット領域であり、ａはオフセット領
域長である。
ィングゲート33が形成され、このフローティングゲート
33上を覆う絶縁膜34−１、及び基板上の絶縁膜34−２を
介しコントロールゲート35が形成されている。基板31表
面にはフローティングゲート33及びコントロールゲート
35を隔てて、ソース領域36、ドレイン領域37が形成され
ている。38がオフセット領域であり、ａはオフセット領
域長である。
上記構造の形成方法では、第３図に示されるように、
オフセット領域長ａをフォトレジスト39でマスクをする
ことにより規定する方法が知られている。しかし、この
方法は微細化が困難であり、また、マスク合わせ工程に
依存するため、制御性が不十分であった。
オフセット領域長ａをフォトレジスト39でマスクをする
ことにより規定する方法が知られている。しかし、この
方法は微細化が困難であり、また、マスク合わせ工程に
依存するため、制御性が不十分であった。
このような問題を回避するために、第４図に示すよう
な方法が用いられる。第３図の工程の後、さらにフロー
ティングゲート33の側壁に形成した例えば酸化膜からな
る絶縁膜40をマスクとしてソース，ドレイン領域36,37
を形成し、オフセット領域長ｂを設定する方法である。
しかし、この場合には、側壁の絶縁膜40を形成するため
の異方性エッチングにより、フローティングゲート33の
上面がエッチングストッパ層としてエッチング雰囲気に
さらされる。このため、フローティングゲート33の表面
はダメージを受け、その後に形成されるコントロールゲ
ートとの間に形成されるゲート絶縁膜の膜質が低下して
しまう。こうなると、ゲート絶縁膜の薄膜化が困難であ
る。
な方法が用いられる。第３図の工程の後、さらにフロー
ティングゲート33の側壁に形成した例えば酸化膜からな
る絶縁膜40をマスクとしてソース，ドレイン領域36,37
を形成し、オフセット領域長ｂを設定する方法である。
しかし、この場合には、側壁の絶縁膜40を形成するため
の異方性エッチングにより、フローティングゲート33の
上面がエッチングストッパ層としてエッチング雰囲気に
さらされる。このため、フローティングゲート33の表面
はダメージを受け、その後に形成されるコントロールゲ
ートとの間に形成されるゲート絶縁膜の膜質が低下して
しまう。こうなると、ゲート絶縁膜の薄膜化が困難であ
る。
さらに、上記した二方法とも、第２図に示されるよう
に、例えば、オフセット領域38上に熱酸化法でゲート酸
化膜、つまり絶縁膜34−２を形成する場合、同時にフロ
ーティングゲート33上にも絶縁膜34−１が形成される。
よって、絶縁膜34−1,34−２それぞれの膜厚を任意に設
定することが困難であった。
に、例えば、オフセット領域38上に熱酸化法でゲート酸
化膜、つまり絶縁膜34−２を形成する場合、同時にフロ
ーティングゲート33上にも絶縁膜34−１が形成される。
よって、絶縁膜34−1,34−２それぞれの膜厚を任意に設
定することが困難であった。
（発明が解決しようとする課題） このように従来ではオフセット領域を制御性よく形成
できず、またゲート絶縁膜の膜厚の制御性、信頼性を損
なうという欠点がある。
できず、またゲート絶縁膜の膜厚の制御性、信頼性を損
なうという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、制御性よくオフセット領域が形成
される高信頼性の不揮発性半導体メモリ装置の製造方法
を提供することにある。
であり、その目的は、制御性よくオフセット領域が形成
される高信頼性の不揮発性半導体メモリ装置の製造方法
を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体メモリ装置の製造方法は第
１導電型の半導体基板上に第１の絶縁膜を介して第１の
ゲート電極を形成する工程と、前記第１のゲート電極上
に耐酸化性膜を含む第２の絶縁膜及び第３の絶縁膜を順
次形成する工程と、前記第１及び第２の絶縁膜と異なる
エッチング速度が得られるような導電体もしくは半導体
からなる第１の膜を、前記第１のゲート電極上及び側壁
を覆うように形成する工程と、異方性エッチングにより
前記第１の膜を選択的にエッチングして前記第１のゲー
ト電極の両側壁にのみ残存させ側壁膜を形成する工程
と、前記第１のゲート電極と前記側壁膜をマスクとして
第２導電型の不純物を導入する工程と、前記側壁膜に選
択性のある等方性エッチングにより前記側壁膜を除去す
る工程と、前記第３の絶縁膜を除去する工程と、前記基
板上及び前記第１のゲート電極を覆う、この第１のゲー
ト電極上の前記第２の絶縁膜上は前記基板上に比べて極
めて膜厚が薄くなる第４の絶縁膜を形成する工程と、少
なくとも前記第１のゲート電極及びその端部下の第１導
電型の基板上の一部分を覆うように第２のゲート電極を
形成する工程と、前記第２のゲート電極をマスクに第２
導電型の不純物を導入する工程とから構成される。
１導電型の半導体基板上に第１の絶縁膜を介して第１の
ゲート電極を形成する工程と、前記第１のゲート電極上
に耐酸化性膜を含む第２の絶縁膜及び第３の絶縁膜を順
次形成する工程と、前記第１及び第２の絶縁膜と異なる
エッチング速度が得られるような導電体もしくは半導体
からなる第１の膜を、前記第１のゲート電極上及び側壁
を覆うように形成する工程と、異方性エッチングにより
前記第１の膜を選択的にエッチングして前記第１のゲー
ト電極の両側壁にのみ残存させ側壁膜を形成する工程
と、前記第１のゲート電極と前記側壁膜をマスクとして
第２導電型の不純物を導入する工程と、前記側壁膜に選
択性のある等方性エッチングにより前記側壁膜を除去す
る工程と、前記第３の絶縁膜を除去する工程と、前記基
板上及び前記第１のゲート電極を覆う、この第１のゲー
ト電極上の前記第２の絶縁膜上は前記基板上に比べて極
めて膜厚が薄くなる第４の絶縁膜を形成する工程と、少
なくとも前記第１のゲート電極及びその端部下の第１導
電型の基板上の一部分を覆うように第２のゲート電極を
形成する工程と、前記第２のゲート電極をマスクに第２
導電型の不純物を導入する工程とから構成される。
（作用） この発明では、オフセット領域長は、第１のゲート電
極の側壁膜として残存させる導電膜もしくは半導体膜の
ゲート電極端部下の基板表面を覆う領域で決まる。よっ
て、このオフセット領域は第１のゲート電極の端部に対
して自己整合的に形成される。また、酸化膜、窒化膜の
２層構造の第２の絶縁膜により、第１のゲート電極の側
壁膜の形成、除去においてゲート絶縁膜へのダメージが
ない。ストッパ層としての第３の絶縁膜を除去した後、
オフセット領域上の第４の絶縁膜を形成するとき、窒化
膜を含む第２の絶縁膜上には第４の絶縁膜は追加されに
くく、第２の絶縁膜はほとんど膜厚変動がない。よっ
て、オフセット領域上の第４の絶縁膜及び第１のゲート
電極上の第２の絶縁膜の膜厚をそれぞれ自由に設定でき
る。
極の側壁膜として残存させる導電膜もしくは半導体膜の
ゲート電極端部下の基板表面を覆う領域で決まる。よっ
て、このオフセット領域は第１のゲート電極の端部に対
して自己整合的に形成される。また、酸化膜、窒化膜の
２層構造の第２の絶縁膜により、第１のゲート電極の側
壁膜の形成、除去においてゲート絶縁膜へのダメージが
ない。ストッパ層としての第３の絶縁膜を除去した後、
オフセット領域上の第４の絶縁膜を形成するとき、窒化
膜を含む第２の絶縁膜上には第４の絶縁膜は追加されに
くく、第２の絶縁膜はほとんど膜厚変動がない。よっ
て、オフセット領域上の第４の絶縁膜及び第１のゲート
電極上の第２の絶縁膜の膜厚をそれぞれ自由に設定でき
る。
（実施例） 第１図（ａ）〜（ｇ）はそれぞれこの発明の一実施例
方法に係るEPROMセルの製造工程を順次示す断面図であ
る。
方法に係るEPROMセルの製造工程を順次示す断面図であ
る。
第１図（ａ）に示されるように、Ｐ型シリコン基板１
の表面に熱酸化法により、例えば20nmの酸化膜２を形成
する。フローティングゲートとなる第１のゲート電極の
下方のチャネル領域を含む部分３にしきい値制御用のＰ
型の不純物、例えばボロンを２×1012cm-2イオン注入す
る。次に、40nm程度のポリシリコン層をCVD法（chemica
l dry etching）により形成する。このポリシリコン層
上に酸化膜／窒化膜／酸化膜を順次形成し、パターニン
グすることにより第１のゲート電極４が形成される。従
って、この第１のゲート電極４上には酸化膜５、窒化膜
６、酸化膜７からなる積層膜８が形成される。
の表面に熱酸化法により、例えば20nmの酸化膜２を形成
する。フローティングゲートとなる第１のゲート電極の
下方のチャネル領域を含む部分３にしきい値制御用のＰ
型の不純物、例えばボロンを２×1012cm-2イオン注入す
る。次に、40nm程度のポリシリコン層をCVD法（chemica
l dry etching）により形成する。このポリシリコン層
上に酸化膜／窒化膜／酸化膜を順次形成し、パターニン
グすることにより第１のゲート電極４が形成される。従
って、この第１のゲート電極４上には酸化膜５、窒化膜
６、酸化膜７からなる積層膜８が形成される。
次に、第１図（ｂ）に示されるように、フォトレジス
ト９を形成し、第１のゲート電極４及びこのフォトレジ
スト９をマスクとしてオフセット領域を含む部分10にオ
フセット領域部のしきい値制御用の不純物11をイオン注
入する。この不純物11はデバイスの仕様により、Ｐ型、
Ｎ型の両者が有り得る。
ト９を形成し、第１のゲート電極４及びこのフォトレジ
スト９をマスクとしてオフセット領域を含む部分10にオ
フセット領域部のしきい値制御用の不純物11をイオン注
入する。この不純物11はデバイスの仕様により、Ｐ型、
Ｎ型の両者が有り得る。
次に、第１図（ｃ）に示されるように、フォトレジス
ト12を形成し、ソース，ドレイン拡散領域となる部分の
一部分13にＮ型の不純物、例えばAsを２×1015cm-2イオ
ン注入する。
ト12を形成し、ソース，ドレイン拡散領域となる部分の
一部分13にＮ型の不純物、例えばAsを２×1015cm-2イオ
ン注入する。
次に、第１図（ｄ）に示されるように、フォトレジス
ト12剥離後、熱酸化して第１のゲート電極４の側壁を酸
化膜14で覆う。CVD法により、ポリシリコン層を堆積
し、異方性エッチングを行う。これにより、第１のゲー
ト電極４の側壁に沿って、第１のゲート電極４近傍の基
板上を覆うポリシリコン側壁15が形成される。
ト12剥離後、熱酸化して第１のゲート電極４の側壁を酸
化膜14で覆う。CVD法により、ポリシリコン層を堆積
し、異方性エッチングを行う。これにより、第１のゲー
ト電極４の側壁に沿って、第１のゲート電極４近傍の基
板上を覆うポリシリコン側壁15が形成される。
引き続き、第１図（ｅ）に示されるように、第１のゲ
ート電極４とポリシリコン側壁15をマスクとしてソー
ス，ドレイン領域となる部分の一部分16にＮ型の不純
物、例えば、Asを２×1015cm-2イオン注入する。
ート電極４とポリシリコン側壁15をマスクとしてソー
ス，ドレイン領域となる部分の一部分16にＮ型の不純
物、例えば、Asを２×1015cm-2イオン注入する。
次に、第１図（ｆ）に示されるように、等方性エッチ
ング、例えばCDE法を用いて、ポリシリコン側壁15を除
去する。このとき、第１のゲート電極４上の積層膜８も
エッチングガスにさらされるが、最上層の酸化膜７のみ
がエッチングされるだけで窒化膜６以下はエッチングさ
れない。酸化膜２はゲート電極４下を残してエッチング
除去される。
ング、例えばCDE法を用いて、ポリシリコン側壁15を除
去する。このとき、第１のゲート電極４上の積層膜８も
エッチングガスにさらされるが、最上層の酸化膜７のみ
がエッチングされるだけで窒化膜６以下はエッチングさ
れない。酸化膜２はゲート電極４下を残してエッチング
除去される。
次に、第１図（ｇ）に示されるように、オフセット領
域のゲート酸化膜17を熱酸化法により、30nm程度形成す
る。このとき、第１のゲート電極４の側壁部と窒化膜６
の表面にも酸化膜が形成される。ただし、窒化膜６の酸
化率は非常に低く、酸化膜17の形成における酸化時間に
よらず、窒化膜６の表面に薄く形成される酸化膜の膜厚
はほとんど変化しないため、積層膜８の実効膜厚はほと
んど変化しない。よって、酸化膜17と積層膜８の膜厚は
自由に設定できることになる。続いて、第１のゲート電
極４が形成された基板上に第１のゲート電極４を覆うポ
リシリコン層をCVD法により40nm程度堆積し、フォトマ
スク工程によりパターニングしてコントロールゲートと
なる第２のゲート電極18を形成する。さらに、この第２
のゲート電極18をマスクとして、必要に応じ拡散領域と
なる一部にAsを２×1015cm-2イオン注入する。このよう
にして、ソース領域19、ドレイン領域20が形成される。
この後、層間絶縁膜21を形成し、ソース領域19、ドレイ
ン領域20の一部が露出するコンタクトホールを開孔し、
配線22,23をパターニング形成する。
域のゲート酸化膜17を熱酸化法により、30nm程度形成す
る。このとき、第１のゲート電極４の側壁部と窒化膜６
の表面にも酸化膜が形成される。ただし、窒化膜６の酸
化率は非常に低く、酸化膜17の形成における酸化時間に
よらず、窒化膜６の表面に薄く形成される酸化膜の膜厚
はほとんど変化しないため、積層膜８の実効膜厚はほと
んど変化しない。よって、酸化膜17と積層膜８の膜厚は
自由に設定できることになる。続いて、第１のゲート電
極４が形成された基板上に第１のゲート電極４を覆うポ
リシリコン層をCVD法により40nm程度堆積し、フォトマ
スク工程によりパターニングしてコントロールゲートと
なる第２のゲート電極18を形成する。さらに、この第２
のゲート電極18をマスクとして、必要に応じ拡散領域と
なる一部にAsを２×1015cm-2イオン注入する。このよう
にして、ソース領域19、ドレイン領域20が形成される。
この後、層間絶縁膜21を形成し、ソース領域19、ドレイ
ン領域20の一部が露出するコンタクトホールを開孔し、
配線22,23をパターニング形成する。
上記実施例方法によれば、オフセット領域長ｓ（第１
図（ｇ）に図示）は、第１のゲート電極４の側壁として
残存させるポリシリコン側壁15によってゲート電極４端
部下の基板表面が覆われる領域でほぼ決定される。よっ
て、このオフセット領域は第１のゲート電極４の端部に
対して自己整合的に形成され、制御性が良く、微細化が
可能である。また、ポリシリコン側壁15の剥離にCDE法
を用い、かつ、窒化膜６上は再酸化されるため信頼性が
高い。
図（ｇ）に図示）は、第１のゲート電極４の側壁として
残存させるポリシリコン側壁15によってゲート電極４端
部下の基板表面が覆われる領域でほぼ決定される。よっ
て、このオフセット領域は第１のゲート電極４の端部に
対して自己整合的に形成され、制御性が良く、微細化が
可能である。また、ポリシリコン側壁15の剥離にCDE法
を用い、かつ、窒化膜６上は再酸化されるため信頼性が
高い。
なお、この発明の方法の実施例ではEPROMセルを用い
て説明したが、これにげんていされることなく、２層以
上のゲート電極を有した同種の構造を持つ一括消去型EE
PROM（electrically EPROM）、EEPROM、マスクROM、DRA
M（dynamlc random access memory）などでも同様に適
用できる。
て説明したが、これにげんていされることなく、２層以
上のゲート電極を有した同種の構造を持つ一括消去型EE
PROM（electrically EPROM）、EEPROM、マスクROM、DRA
M（dynamlc random access memory）などでも同様に適
用できる。
［発明の効果］ 以上説明したようにこの発明の方法によれば、自己整
合的にオフセット領域が形成されるので、制御性よくオ
フセット領域が形成でき、しかも、製造工程途中で第１
と第２のゲート電極の間の絶縁膜にダメージを与えず、
それぞれのゲート膜厚を任意に設定できるので、微細化
を向上しつつ高信頼性の不揮発性半導体メモリ装置の製
造方法が提供できる。
合的にオフセット領域が形成されるので、制御性よくオ
フセット領域が形成でき、しかも、製造工程途中で第１
と第２のゲート電極の間の絶縁膜にダメージを与えず、
それぞれのゲート膜厚を任意に設定できるので、微細化
を向上しつつ高信頼性の不揮発性半導体メモリ装置の製
造方法が提供できる。
第１図（ａ）〜（ｇ）はそれぞれこの発明の一実施例方
法による構成を工程順に示す断面図、第２図は従来のEP
ROMセルの構成を示す断面図、第３図は従来のEPROMセル
の製造方法における一部の工程を示す断面図、第４図は
従来のEPROMセルの製造方法における一部の工程を示す
断面図である。 １……Ｐ型シリコン基板、2,5,7,14……酸化膜、４……
第１のゲート電極、６……窒化膜、８……積層膜、９…
…フォトレジスト、15……ポリシリコン側壁、17……ゲ
ート酸化膜、18……第２のゲート電極、19……ソース領
域、20……ドレイン領域、21……層間絶縁膜、22,23…
…配線。
法による構成を工程順に示す断面図、第２図は従来のEP
ROMセルの構成を示す断面図、第３図は従来のEPROMセル
の製造方法における一部の工程を示す断面図、第４図は
従来のEPROMセルの製造方法における一部の工程を示す
断面図である。 １……Ｐ型シリコン基板、2,5,7,14……酸化膜、４……
第１のゲート電極、６……窒化膜、８……積層膜、９…
…フォトレジスト、15……ポリシリコン側壁、17……ゲ
ート酸化膜、18……第２のゲート電極、19……ソース領
域、20……ドレイン領域、21……層間絶縁膜、22,23…
…配線。
Claims (5)
- 【請求項１】第１導電型の半導体基板上に第１の絶縁膜
を介して第１のゲート電極を形成する工程と、 前記第１のゲート電極上に耐酸化性膜を含む第２の絶縁
膜及び第３の絶縁膜を順次形成する工程と、 前記第１及び第２の絶縁膜と異なるエッチング速度が得
られるような導電体もしくは半導体からなる第１の膜
を、前記第１のゲート電極上及び側壁を覆うように形成
する工程と、 異方性エッチングにより前記第１の膜を選択的にエッチ
ングして前記第１のゲート電極の両側壁にのみ残存させ
側壁膜を形成する工程と、 前記第１のゲート電極と前記側壁膜をマスクとして第２
導電型の不純物を導入する工程と、 前記側壁膜に選択性のある等方性エッチングにより前記
側壁膜を除去する工程と、 前記第３の絶縁膜を除去する工程と、 前記基板上及び前記第１のゲート電極を覆う、この第１
のゲート電極上の前記第２の絶縁膜上は前記基板上に比
べて極めて膜厚が薄くなる第４の絶縁膜を形成する工程
と、 少なくとも前記第１のゲート電極及びその端部下の第１
導電型の基板上の一部分を覆うように第２のゲート電極
を形成する工程と、 前記第２のゲート電極をマスクに第２導電型の不純物を
導入する工程と を具備したことを特徴とする不揮発性半導体メモリ装置
の製造方法。 - 【請求項２】前記第１の膜を形成する以前に前記第１の
ゲート電極の少なくとも一端部をマスクとして不純物を
導入する工程を複数回有することを特徴とする請求項１
記載の不揮発性半導体メモリ装置の製造方法。 - 【請求項３】前記第２の絶縁膜は酸化膜とシリコン窒化
膜を順次積層してなることを特徴とする請求項１または
２記載の不揮発性半導体メモリ装置の製造方法。 - 【請求項４】前記第２の絶縁膜は酸化膜とシリコン窒化
膜を順次積層してなり、前記第１、第３、第４の絶縁膜
はシリコン酸化膜であることを特徴とする請求項１また
は２記載の不揮発性半導体メモリ装置の製造方法。 - 【請求項５】前記第１の膜を形成する以前に前記第１の
ゲート電極の少なくとも一端部をマスクとして複数回導
入する不純物は第１導電型、第２導電型の両者を含むこ
とを特徴とする請求項２記載の不揮発性半導体メモリ装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117456A JPH088318B2 (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体メモリ装置の製造方法 |
| KR1019910006658A KR940007654B1 (ko) | 1990-05-09 | 1991-04-25 | 불휘발성 반도체 메모리장치의 제조방법 |
| US07/694,674 US5210044A (en) | 1990-05-09 | 1991-05-02 | Method of manufacturing a floating gate type nonvolatile memory cell having an offset region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117456A JPH088318B2 (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414880A JPH0414880A (ja) | 1992-01-20 |
| JPH088318B2 true JPH088318B2 (ja) | 1996-01-29 |
Family
ID=14712117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117456A Expired - Fee Related JPH088318B2 (ja) | 1990-05-09 | 1990-05-09 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5210044A (ja) |
| JP (1) | JPH088318B2 (ja) |
| KR (1) | KR940007654B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266509A (en) * | 1990-05-11 | 1993-11-30 | North American Philips Corporation | Fabrication method for a floating-gate field-effect transistor structure |
| JPH04367279A (ja) * | 1991-06-14 | 1992-12-18 | Sharp Corp | 不揮発性メモリの製造方法 |
| JP3433808B2 (ja) * | 1992-08-05 | 2003-08-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| US5629220A (en) * | 1993-07-27 | 1997-05-13 | United Microelectronics Corporation | Method of manufacture of pull down transistor with drain off-set for low leakage SRAM's |
| JP3093096B2 (ja) * | 1993-08-27 | 2000-10-03 | シャープ株式会社 | 不揮発性メモリの製造方法 |
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
| US5565369A (en) * | 1993-09-03 | 1996-10-15 | United Microelectronics Corporation | Method of making retarded DDD (double diffused drain) device structure |
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| EP0655778A3 (en) * | 1993-11-25 | 1996-01-03 | Matsushita Electronics Corp | Method of manufacturing semiconductor memory devices. |
| US5650340A (en) * | 1994-08-18 | 1997-07-22 | Sun Microsystems, Inc. | Method of making asymmetric low power MOS devices |
| US5510279A (en) * | 1995-01-06 | 1996-04-23 | United Microelectronics Corp. | Method of fabricating an asymmetric lightly doped drain transistor device |
| KR0172275B1 (ko) * | 1995-06-02 | 1999-02-01 | 김주용 | 플래쉬 이이피롬 셀의 접합부 형성방법 |
| JPH0936257A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5753525A (en) * | 1995-12-19 | 1998-05-19 | International Business Machines Corporation | Method of making EEPROM cell with improved coupling ratio |
| KR100199381B1 (ko) * | 1996-02-09 | 1999-06-15 | 김영환 | 플래쉬 이이피롬 셀 제조 방법 |
| JPH1117036A (ja) * | 1997-06-26 | 1999-01-22 | Sharp Corp | 半導体記憶装置の製造方法 |
| DE10148491B4 (de) | 2001-10-01 | 2006-09-07 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiteranordnung mit Hilfe einer thermischen Oxidation und Halbleiteranordnung |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111370A (ja) * | 1982-12-16 | 1984-06-27 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
| JPS62163327A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体装置のエツチング制御法 |
| JPS62241379A (ja) * | 1986-04-14 | 1987-10-22 | Toshiba Corp | 半導体装置の製造方法 |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| GB2200795B (en) * | 1987-02-02 | 1990-10-03 | Intel Corp | Eprom cell with integral select transistor |
| US4814286A (en) * | 1987-02-02 | 1989-03-21 | Intel Corporation | EEPROM cell with integral select transistor |
| US4852062A (en) * | 1987-09-28 | 1989-07-25 | Motorola, Inc. | EPROM device using asymmetrical transistor characteristics |
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| JPH0227773A (ja) * | 1988-07-15 | 1990-01-30 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
-
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