JPH06310953A - 整合回路 - Google Patents
整合回路Info
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- JPH06310953A JPH06310953A JP9303993A JP9303993A JPH06310953A JP H06310953 A JPH06310953 A JP H06310953A JP 9303993 A JP9303993 A JP 9303993A JP 9303993 A JP9303993 A JP 9303993A JP H06310953 A JPH06310953 A JP H06310953A
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Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 電界効果トランジスタのドレイン電極に印加
される電圧が変化しても出力波形が歪み、また線型出力
が低下するのを防止する。 【構成】 ＦＥＴの負荷インピーダンスを与える、イン
ダクタＬ2 ，キャパシタＣ1 ，Ｃ2 で構成される整合回
路において、前記キャパシタＣ1 はそのカソード電極
を、一端がＦＥＴのドレイン電極に接続されたインダク
タの他端に接続し、またアノード電極を接地したバラク
タダイオードで構成する。
される電圧が変化しても出力波形が歪み、また線型出力
が低下するのを防止する。 【構成】 ＦＥＴの負荷インピーダンスを与える、イン
ダクタＬ2 ，キャパシタＣ1 ，Ｃ2 で構成される整合回
路において、前記キャパシタＣ1 はそのカソード電極
を、一端がＦＥＴのドレイン電極に接続されたインダク
タの他端に接続し、またアノード電極を接地したバラク
タダイオードで構成する。
Description
【０００１】
【産業上の利用分野】本発明は携帯電話機等の電力増幅
器に用いられる出力側の整合回路に関する。
器に用いられる出力側の整合回路に関する。
【０００２】
【従来の技術】携帯電話機の小型，軽量化のため電池自
体も小型化され、低電圧化されるに伴い、使用する各種
電子部品についても低電圧で正常に動作することが要求
されている。図４は従来の携帯電話機における電力増幅
器に用いられる電界効果トランジスタ出力整合回路を含
むモノリシック集積回路の回路図であり、図４において
ＲＦＩＮは高周波の入力端子，ＲＦＯＵＴは同じく高周
波の出力端子を示している。前記入力端子ＲＦＩＮは抵
抗Ｒの一端に接続されると共に、電界効果トランジスタ
（以下ＦＥＴと称す）のゲートに接続されている。
体も小型化され、低電圧化されるに伴い、使用する各種
電子部品についても低電圧で正常に動作することが要求
されている。図４は従来の携帯電話機における電力増幅
器に用いられる電界効果トランジスタ出力整合回路を含
むモノリシック集積回路の回路図であり、図４において
ＲＦＩＮは高周波の入力端子，ＲＦＯＵＴは同じく高周
波の出力端子を示している。前記入力端子ＲＦＩＮは抵
抗Ｒの一端に接続されると共に、電界効果トランジスタ
（以下ＦＥＴと称す）のゲートに接続されている。
【０００３】抵抗Ｒの他端にはゲートバイアス電圧ＶG
が印加されている。ＦＥＴはそのソース電極が接地さ
れ、ドレイン電極はインダクタＬ1 を介在させて電源電
圧ＶDDに接続されると共に、負荷インピーダンスを与え
る出力整合回路に接続されている。出力整合回路は一端
がドレイン電極に接続されたインダクタＬ2 及び各一方
の電極をインダクタＬ2 に接続したキャパシタＣ3 ，Ｃ
2 を備えており、キャパシタＣ3 の他方の電極は接地さ
れ、またキャパシタＣ2 の他方の電極は高周波の出力端
子ＲＦＯＵＴに接続されている。
が印加されている。ＦＥＴはそのソース電極が接地さ
れ、ドレイン電極はインダクタＬ1 を介在させて電源電
圧ＶDDに接続されると共に、負荷インピーダンスを与え
る出力整合回路に接続されている。出力整合回路は一端
がドレイン電極に接続されたインダクタＬ2 及び各一方
の電極をインダクタＬ2 に接続したキャパシタＣ3 ，Ｃ
2 を備えており、キャパシタＣ3 の他方の電極は接地さ
れ、またキャパシタＣ2 の他方の電極は高周波の出力端
子ＲＦＯＵＴに接続されている。
【０００４】図５は図４に示した出力整合回路を構成す
る各部品のレイアウトを示す断面構造図であり、図中21
は半絶縁性GaAs基板を示している。半絶縁性GaAs基板21
の表面には出力整合回路を構成するインダクタＬ2 及び
キャパシタＣ3 ，Ｃ2 が形成されている。キャパシタＣ
3 ，Ｃ2 夫々の各一方の電極22,23 は半絶縁性GaAs基板
21の表面に僅かな間隙を隔てて並列形成され、これら両
電極22,23 にわたしてこれらの一部に重なるよう絶縁膜
24を積層し、更にこの絶縁膜24上に夫々前記電極22,23
と重ねて電極25,26 を積層してキャパシタＣ3 ，Ｃ2 を
形成してある。
る各部品のレイアウトを示す断面構造図であり、図中21
は半絶縁性GaAs基板を示している。半絶縁性GaAs基板21
の表面には出力整合回路を構成するインダクタＬ2 及び
キャパシタＣ3 ，Ｃ2 が形成されている。キャパシタＣ
3 ，Ｃ2 夫々の各一方の電極22,23 は半絶縁性GaAs基板
21の表面に僅かな間隙を隔てて並列形成され、これら両
電極22,23 にわたしてこれらの一部に重なるよう絶縁膜
24を積層し、更にこの絶縁膜24上に夫々前記電極22,23
と重ねて電極25,26 を積層してキャパシタＣ3 ，Ｃ2 を
形成してある。
【０００５】キャパシタＣ3 の電極25の一部は半絶縁性
GaAs基板21の表面上を延在させ、この延在させた部分の
電極25上にポリイミド樹脂27を隔ててインダクタＬ2 を
構成する金属製の線状部28が螺旋状に形成されている。
このような電力増幅回路にあっては、入力端子ＲＦＩＮ
から入力された信号はＦＥＴで増幅され、出力整合回路
を経て出力端子ＲＦＯＵＴから出力される。ところで出
力端子ＲＦＯＵＴからの出力信号波形は出力整合回路に
よって決まる負荷インピーダンスとＦＥＴの静特性とに
より規制される。
GaAs基板21の表面上を延在させ、この延在させた部分の
電極25上にポリイミド樹脂27を隔ててインダクタＬ2 を
構成する金属製の線状部28が螺旋状に形成されている。
このような電力増幅回路にあっては、入力端子ＲＦＩＮ
から入力された信号はＦＥＴで増幅され、出力整合回路
を経て出力端子ＲＦＯＵＴから出力される。ところで出
力端子ＲＦＯＵＴからの出力信号波形は出力整合回路に
よって決まる負荷インピーダンスとＦＥＴの静特性とに
より規制される。
【０００６】図６は図４に示したＦＥＴの静特性、即ち
異なる電源電圧ＶDDでのＶDS−ＩDS特性図であり、横軸
にドレイン電圧ＶDS，縦軸にドレイン電流ＩDSをとって
示している。グラフ中一点鎖線Ａ−Ａ′，Ｂ−Ｂ′は負
荷線を示している。図６から明らかなように、電源電圧
がＶDD1 の場合には負荷線Ａ−Ａ′で決まる出力電圧及
び出力電流波形が得られ、またこれよりも低い電源電圧
ＶDD2 の場合には負荷線Ｂ−Ｂ′で決まる出力電圧及び
出力電流波形が得られることとなる。
異なる電源電圧ＶDDでのＶDS−ＩDS特性図であり、横軸
にドレイン電圧ＶDS，縦軸にドレイン電流ＩDSをとって
示している。グラフ中一点鎖線Ａ−Ａ′，Ｂ−Ｂ′は負
荷線を示している。図６から明らかなように、電源電圧
がＶDD1 の場合には負荷線Ａ−Ａ′で決まる出力電圧及
び出力電流波形が得られ、またこれよりも低い電源電圧
ＶDD2 の場合には負荷線Ｂ−Ｂ′で決まる出力電圧及び
出力電流波形が得られることとなる。
【０００７】
【発明が解決しようとする課題】ところで上述した如き
従来の電力増幅回路においては、電源電圧がＶDD1 から
ＶDD2 に変化した場合、図６に示す如く出力整合回路自
体は変化しないから負荷線の勾配は変わらず、電源電圧
の下降分だけ負荷線がＡ−Ａ′からＢ−Ｂ′に変わるこ
ととなる。従って電源電圧がＶDD1 、即ち負荷線がＡ−
Ａ′の場合には出力電圧，出力電流波形はＡ，Ａ′で示
す如く不都合を生じない場合においても、負荷線がＢ−
Ｂ′になるとＢ′側で波形がクリップされて出力電圧，
出力電流波形がＢ，Ｂ′に示す如くに歪むこととなり、
得られる線型出力電力も低下するという問題があった。
また図５から明らかな如くキャパシタＣ3 ，Ｃ2 を個別
に並列形成しているため工程は簡略化され、短縮される
反面、チップ面積が大きくなるという問題もあった。
従来の電力増幅回路においては、電源電圧がＶDD1 から
ＶDD2 に変化した場合、図６に示す如く出力整合回路自
体は変化しないから負荷線の勾配は変わらず、電源電圧
の下降分だけ負荷線がＡ−Ａ′からＢ−Ｂ′に変わるこ
ととなる。従って電源電圧がＶDD1 、即ち負荷線がＡ−
Ａ′の場合には出力電圧，出力電流波形はＡ，Ａ′で示
す如く不都合を生じない場合においても、負荷線がＢ−
Ｂ′になるとＢ′側で波形がクリップされて出力電圧，
出力電流波形がＢ，Ｂ′に示す如くに歪むこととなり、
得られる線型出力電力も低下するという問題があった。
また図５から明らかな如くキャパシタＣ3 ，Ｃ2 を個別
に並列形成しているため工程は簡略化され、短縮される
反面、チップ面積が大きくなるという問題もあった。
【０００８】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは電源電圧が変化しても
出力信号波形に歪みが生じず、線型出力電力の低下を防
止出来、しかもチップ表面積の縮小が図れるようにした
整合回路を提供するにある。
あって、その目的とするところは電源電圧が変化しても
出力信号波形に歪みが生じず、線型出力電力の低下を防
止出来、しかもチップ表面積の縮小が図れるようにした
整合回路を提供するにある。
【０００９】
【課題を解決するための手段】本発明に係る整合回路は
ドレイン電極に所定電圧を印加するようにしたソース接
地型の電界効果トランジスタにおける前記ドレイン電極
に接続されたインダクタ及び第１，第２のキャパシタを
備え、前記電界効果トランジスタに負荷インピーダンス
を与えるようにした整合回路において、前記第１のキャ
パシタは、カソード電極を一端が前記ドレイン電極に接
続されたインダクタの他端に接続し、アノード電極を接
地したバラクタダイオードにて構成したことを特徴とす
る。
ドレイン電極に所定電圧を印加するようにしたソース接
地型の電界効果トランジスタにおける前記ドレイン電極
に接続されたインダクタ及び第１，第２のキャパシタを
備え、前記電界効果トランジスタに負荷インピーダンス
を与えるようにした整合回路において、前記第１のキャ
パシタは、カソード電極を一端が前記ドレイン電極に接
続されたインダクタの他端に接続し、アノード電極を接
地したバラクタダイオードにて構成したことを特徴とす
る。
【００１０】
【作用】本発明にあっては電界効果トランジスタのドレ
イン電極に印加される電圧の変化に対応してバラクタダ
イオードの容量が変化し、電界効果トランジスタの負荷
インピーダンスも電源電圧に応じて変化することで、出
力信号の歪み、線型出力電力の低下が防止できる。
イン電極に印加される電圧の変化に対応してバラクタダ
イオードの容量が変化し、電界効果トランジスタの負荷
インピーダンスも電源電圧に応じて変化することで、出
力信号の歪み、線型出力電力の低下が防止できる。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る整合回路，電界
効果トランジスタを含むモノリシック集積回路の回路図
であり、図１においてＲＦＩＮは高周波の入力端子，Ｒ
ＦＯＵＴは同じく高周波の出力端子を示している。前記
入力端子ＲＦＩＮは抵抗Ｒの一端に接続されると共に、
ＦＥＴのゲートに接続されている。
具体的に説明する。図１は本発明に係る整合回路，電界
効果トランジスタを含むモノリシック集積回路の回路図
であり、図１においてＲＦＩＮは高周波の入力端子，Ｒ
ＦＯＵＴは同じく高周波の出力端子を示している。前記
入力端子ＲＦＩＮは抵抗Ｒの一端に接続されると共に、
ＦＥＴのゲートに接続されている。
【００１２】抵抗Ｒの他端にはゲートバイアス電圧ＶG
が印加されている。ＦＥＴはそのソース電極が接地さ
れ、ドレイン電極はインダクタＬ1 を介在させて電源電
圧ＶDDを印加されると共に、負荷インピーダンスを与え
る出力整合回路に接続されている。出力整合回路は一端
がドレイン電極に接続されたインダクタＬ2 及びキャパ
シタＣ1 ，Ｃ2 を備えている。キャパシタＣ1 はカソー
ド電極を前記インダクタＬ2 に接続され、アノード電極
を接地されたバラクタダイオードとして構成され、また
キャパシタＣ2 はその一方の電極をインダクタＬ2 に、
また他方の電極を高周波の出力端子ＲＦＯＵＴに接続さ
れている。
が印加されている。ＦＥＴはそのソース電極が接地さ
れ、ドレイン電極はインダクタＬ1 を介在させて電源電
圧ＶDDを印加されると共に、負荷インピーダンスを与え
る出力整合回路に接続されている。出力整合回路は一端
がドレイン電極に接続されたインダクタＬ2 及びキャパ
シタＣ1 ，Ｃ2 を備えている。キャパシタＣ1 はカソー
ド電極を前記インダクタＬ2 に接続され、アノード電極
を接地されたバラクタダイオードとして構成され、また
キャパシタＣ2 はその一方の電極をインダクタＬ2 に、
また他方の電極を高周波の出力端子ＲＦＯＵＴに接続さ
れている。
【００１３】図２は本発明の実施例における出力整合回
路を構成する各部品のレイアウトを示す断面構造図であ
り、図中１は半絶縁性GaAs基板を示している。半絶縁性
GaAs基板１にはその内部に容量可変のキャパシタＣ
1 が、また表面にキャパシタＣ2及びインダクタＬ2 が
形成されている。半絶縁性GaAs基板１の内部には導電型
がｎ+ 型のイオン注入層11，このイオン注入層11に接し
て導電型がｎ型のイオン注入層12が形成されると共に、
このｎ型のイオン注入層12の一部にｐｎ接合させた状態
で導電型がＰ+ 型のイオン注入層13がｎ+ 型のイオン注
入層11との間に前記イオン注入層12を隔てた状態で形成
してある。
路を構成する各部品のレイアウトを示す断面構造図であ
り、図中１は半絶縁性GaAs基板を示している。半絶縁性
GaAs基板１にはその内部に容量可変のキャパシタＣ
1 が、また表面にキャパシタＣ2及びインダクタＬ2 が
形成されている。半絶縁性GaAs基板１の内部には導電型
がｎ+ 型のイオン注入層11，このイオン注入層11に接し
て導電型がｎ型のイオン注入層12が形成されると共に、
このｎ型のイオン注入層12の一部にｐｎ接合させた状態
で導電型がＰ+ 型のイオン注入層13がｎ+ 型のイオン注
入層11との間に前記イオン注入層12を隔てた状態で形成
してある。
【００１４】そして前記ｎ+ 型のイオン注入層11の表面
に接する態様で半絶縁性GaAs基板１の表面にキャパシタ
Ｃ1 ，Ｃ2 に共用される共用電極14を設け、また前記ｐ
+ 型のイオン注入層13に接して、半絶縁性GaAs基板１の
表面にキャパシタＣ1 の電極15を形成してある。前記し
たイオン注入層11,12,13は前記電極14,15 の形成前に活
性化アニール処理を施されている。これによって半絶縁
性GaAs基板１内にｎ型イオン注入層12とｐ+ 型イオン注
入層13の界面で生じるｐｎ接合容量で形成されたキャパ
シタＣ1 が形成されている。
に接する態様で半絶縁性GaAs基板１の表面にキャパシタ
Ｃ1 ，Ｃ2 に共用される共用電極14を設け、また前記ｐ
+ 型のイオン注入層13に接して、半絶縁性GaAs基板１の
表面にキャパシタＣ1 の電極15を形成してある。前記し
たイオン注入層11,12,13は前記電極14,15 の形成前に活
性化アニール処理を施されている。これによって半絶縁
性GaAs基板１内にｎ型イオン注入層12とｐ+ 型イオン注
入層13の界面で生じるｐｎ接合容量で形成されたキャパ
シタＣ1 が形成されている。
【００１５】前記共用電極14の表面にはSiＮ製の絶縁膜
16を介在させて共用電極14上に重ねて電極17を形成して
ＭＩＭ（メタル・インシュレータ・メタル）構造の第２
のキャパシタＣ2 が形成されている。また前記共用電極
14はその一部を半絶縁性GaAs基板１の表面で延在させ、
従来と同様にポリイミド樹脂18を介在させて、インダク
タＬ2 を構成する金属製の線状部19が螺旋形に形成さ
れ、螺旋形の中心付近でインダクタＬ2 の一端と接続さ
れている。
16を介在させて共用電極14上に重ねて電極17を形成して
ＭＩＭ（メタル・インシュレータ・メタル）構造の第２
のキャパシタＣ2 が形成されている。また前記共用電極
14はその一部を半絶縁性GaAs基板１の表面で延在させ、
従来と同様にポリイミド樹脂18を介在させて、インダク
タＬ2 を構成する金属製の線状部19が螺旋形に形成さ
れ、螺旋形の中心付近でインダクタＬ2 の一端と接続さ
れている。
【００１６】図３は図１に示したＦＥＴの静特性、即ち
異なる電源電圧ＶDDでのＶDS−ＩDS特性図であり、横軸
にドレイン電圧ＶDS，縦軸にドレイン電流ＩDSをとって
示している。グラフ中一点鎖線Ａ−Ａ′，Ｂ−Ｂ′は負
荷線を示している。図３から明らかな如く、電源電圧が
ＶDD1 （例えば４Ｖ）の場合には負荷線Ａ−Ａ′で決ま
るＡ，Ａに示す如き出力電圧，出力電流波形が得られ、
またこれよりも低い電源電圧ＶDD2 （例えば２Ｖ）の場
合には負荷線Ｂ−Ｂ′で決まるＢ，Ｂに示す如き出力電
圧及び出力電流波形が得られることとなる。
異なる電源電圧ＶDDでのＶDS−ＩDS特性図であり、横軸
にドレイン電圧ＶDS，縦軸にドレイン電流ＩDSをとって
示している。グラフ中一点鎖線Ａ−Ａ′，Ｂ−Ｂ′は負
荷線を示している。図３から明らかな如く、電源電圧が
ＶDD1 （例えば４Ｖ）の場合には負荷線Ａ−Ａ′で決ま
るＡ，Ａに示す如き出力電圧，出力電流波形が得られ、
またこれよりも低い電源電圧ＶDD2 （例えば２Ｖ）の場
合には負荷線Ｂ−Ｂ′で決まるＢ，Ｂに示す如き出力電
圧及び出力電流波形が得られることとなる。
【００１７】例えば電源電圧がＶDD1 （４Ｖ）から電源
電圧ＶDD2 （２Ｖ）に変化した場合、負荷線はＡ−Ａ′
からＢ−Ｂ′に変化するが、図６と対比すれば明らかな
如く負荷線Ｂ−Ｂ′は負荷線Ａ−Ａ′に対し出力電圧波
形は小さくなるが、出力電流波形が大きくなる関係にあ
り、出力電力は変わらず出力波形の歪みも生じないこと
となる。
電圧ＶDD2 （２Ｖ）に変化した場合、負荷線はＡ−Ａ′
からＢ−Ｂ′に変化するが、図６と対比すれば明らかな
如く負荷線Ｂ−Ｂ′は負荷線Ａ−Ａ′に対し出力電圧波
形は小さくなるが、出力電流波形が大きくなる関係にあ
り、出力電力は変わらず出力波形の歪みも生じないこと
となる。
【００１８】次に実施例に示す整合回路についての数値
例を示す。いま例えば下記に示す如き特性のＦＥＴを用
い、また電源電圧が２Ｖ〜４Ｖで線型出力電力22ｄＢｍ
を得る場合、キャパシタＣ1 ，Ｃ2 としては表１に示す
特性が要求される。 ピンチオフ電圧ＶGS（ＯＦＦ）＝−２Ｖ ドレイン飽和電流ＩDSS ＝３５０ｍＡ ニー電圧ＶK ＝０．５Ｖ
例を示す。いま例えば下記に示す如き特性のＦＥＴを用
い、また電源電圧が２Ｖ〜４Ｖで線型出力電力22ｄＢｍ
を得る場合、キャパシタＣ1 ，Ｃ2 としては表１に示す
特性が要求される。 ピンチオフ電圧ＶGS（ＯＦＦ）＝−２Ｖ ドレイン飽和電流ＩDSS ＝３５０ｍＡ ニー電圧ＶK ＝０．５Ｖ
【００１９】
【表１】
【００２０】表１に示す要求を満足させるに必要な容量
可変のキャパシタＣ1 をイオン注入法により作製する場
合の条件は表２に示す如くである。
可変のキャパシタＣ1 をイオン注入法により作製する場
合の条件は表２に示す如くである。
【００２１】
【表２】
【００２２】表２に示す条件で作製したキャパシタＣ1
のアノード電極をアースに接続し、カソード電極に各電
源電圧４Ｖ，３Ｖ，２Ｖを印加すると、容量は夫々 1.4
ｐＦ，1.8 ｐＦ，3.2 ｐＦが得られ、表１の条件を略満
足し得ることが確認された。またキャパシタＣ2 は、図
２に示す如くその一方の電極はキャパシタＣ1 のカソー
ド電極と共用し、この共用電極14上にSiＮ製の厚さ1600
Åの絶縁膜16を介在させて他方の電極17を配置したＭＩ
Ｍ（メタル・インシュレータ・メタル）構造を有して形
成しており、このキャパシタＣ2 の面積を 15000μｍ2
とすると必要な容量６ｐＦが得られることが確認され
た。
のアノード電極をアースに接続し、カソード電極に各電
源電圧４Ｖ，３Ｖ，２Ｖを印加すると、容量は夫々 1.4
ｐＦ，1.8 ｐＦ，3.2 ｐＦが得られ、表１の条件を略満
足し得ることが確認された。またキャパシタＣ2 は、図
２に示す如くその一方の電極はキャパシタＣ1 のカソー
ド電極と共用し、この共用電極14上にSiＮ製の厚さ1600
Åの絶縁膜16を介在させて他方の電極17を配置したＭＩ
Ｍ（メタル・インシュレータ・メタル）構造を有して形
成しており、このキャパシタＣ2 の面積を 15000μｍ2
とすると必要な容量６ｐＦが得られることが確認され
た。
【００２３】
【発明の効果】以上の如く本発明に係る整合回路にあっ
ては電界効果トランジスタのドレイン電極に印加する電
圧が変化しても、バラクタダイオードの容量がこれに追
従して変化し、電界効果トランジスタの負荷インピーダ
ンスを変化させることで出力波形が歪むことがなく、所
望の線型出力が得られ、携帯用電話機等の小型化，軽量
化に伴う電源の小容量化に適用可能となる等、本発明は
優れた効果を奏する。
ては電界効果トランジスタのドレイン電極に印加する電
圧が変化しても、バラクタダイオードの容量がこれに追
従して変化し、電界効果トランジスタの負荷インピーダ
ンスを変化させることで出力波形が歪むことがなく、所
望の線型出力が得られ、携帯用電話機等の小型化，軽量
化に伴う電源の小容量化に適用可能となる等、本発明は
優れた効果を奏する。
【図１】本発明に係る整合回路の回路図である。
【図２】図１に示す整合回路における各部品のレイアウ
トを示す断面構造図である。
トを示す断面構造図である。
【図３】図１に用いる電界効果トランジスタのＶDS−Ｉ
DS特性図である。
DS特性図である。
【図４】従来の出力整合回路の回路図である。
【図５】図４に示す出力整合回路における各部品の断面
構造図である。
構造図である。
【図６】図４に用いる電界効果トランジスタのＶDS−Ｉ
DS特性図である。
DS特性図である。
１ 半絶縁性GaAs基板 11 ｎ+ 型のイオン拡散層 12 ｎ型のイオン拡散層 13 ｐ+ 型のイオン拡散層 14 共用電極 15 電極 16 絶縁膜 17 電極 18 ポリイミド樹脂 ＲＦＩＮ 入力端子 Ｒ 抵抗 Ｌ1 ，Ｌ2 インダクタ ＦＥＴ 電界効果トランジスタ Ｃ1 容量可変のキャパシタ（バラクタダイオード） Ｃ2 キャパシタ ＲＦＯＵＴ 出力端子 ＶDD 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (2)
- 【請求項１】 ドレイン電極に所定電圧を印加するよう
にしたソース接地型の電界効果トランジスタにおける前
記ドレイン電極に接続されたインダクタ及び第１，第２
のキャパシタを備え、前記電界効果トランジスタに負荷
インピーダンスを与えるようにした整合回路において、 前記第１のキャパシタは、カソード電極を一端が前記ド
レイン電極に接続されたインダクタの他端に接続し、ア
ノード電極を接地したバラクタダイオードにて構成した
ことを特徴とする整合回路。 - 【請求項２】 前記バラクタダイオードの動作層は半導
体基板内に形成され、また第２のキャパシタは前記半導
体基板面上に形成されたバラクタダイオードのカソード
電極上にＭＩＭ構造に形成されている請求項１記載の整
合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303993A JPH06310953A (ja) | 1993-04-20 | 1993-04-20 | 整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303993A JPH06310953A (ja) | 1993-04-20 | 1993-04-20 | 整合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310953A true JPH06310953A (ja) | 1994-11-04 |
Family
ID=14071362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9303993A Pending JPH06310953A (ja) | 1993-04-20 | 1993-04-20 | 整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000039921A1 (en) * | 1998-12-25 | 2000-07-06 | Hitachi, Ltd. | Mobile communication unit |
| JP2002540597A (ja) * | 1999-03-19 | 2002-11-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 改善された集積型の発振器及び調整可能な回路 |
| CN100590965C (zh) | 2003-03-17 | 2010-02-17 | 松下电器产业株式会社 | 可变增益放大电路 |
-
1993
- 1993-04-20 JP JP9303993A patent/JPH06310953A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000039921A1 (en) * | 1998-12-25 | 2000-07-06 | Hitachi, Ltd. | Mobile communication unit |
| JP2002540597A (ja) * | 1999-03-19 | 2002-11-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 改善された集積型の発振器及び調整可能な回路 |
| CN100590965C (zh) | 2003-03-17 | 2010-02-17 | 松下电器产业株式会社 | 可变增益放大电路 |
| US7816990B2 (en) | 2003-03-17 | 2010-10-19 | Panasonic Corporation | Variable gain amplification circuit |
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