JPH06314088A - 表示制御装置 - Google Patents
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- JPH06314088A JPH06314088A JP5102750A JP10275093A JPH06314088A JP H06314088 A JPH06314088 A JP H06314088A JP 5102750 A JP5102750 A JP 5102750A JP 10275093 A JP10275093 A JP 10275093A JP H06314088 A JPH06314088 A JP H06314088A
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- Electric Clocks (AREA)
- Controls And Circuits For Display Device (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、基準信号に複数の周波数が
する表示制御装置において、ＰＬＬを安定に動作させる
表示制御装置を提供するものである。 【構成】 制御部１７は信号線Ｌ３１、Ｌ３２を介し
て、レジスタ３１、３２に分周値Ｔ１、Ｔ２を、それぞ
れ設定する。レジスタ３１、３２の出力信号線Ｌ３３、
３４はセレクタ２６へ接続されている。このセレクタ２
６は制御信号（垂直同期信号ＶＤ）によって信号線Ｌ３
３またはＬ３４上の信号が信号線Ｌ３５上に現れるよう
に動作する。
する表示制御装置において、ＰＬＬを安定に動作させる
表示制御装置を提供するものである。 【構成】 制御部１７は信号線Ｌ３１、Ｌ３２を介し
て、レジスタ３１、３２に分周値Ｔ１、Ｔ２を、それぞ
れ設定する。レジスタ３１、３２の出力信号線Ｌ３３、
３４はセレクタ２６へ接続されている。このセレクタ２
６は制御信号（垂直同期信号ＶＤ）によって信号線Ｌ３
３またはＬ３４上の信号が信号線Ｌ３５上に現れるよう
に動作する。
Description
【０００１】
【産業上の利用分野】本発明は表示制御装置、特に、あ
る基準となる信号の周波数を基に、逓倍の周波数を生成
し表示制御を行う表示制御装置に関するものである。
る基準となる信号の周波数を基に、逓倍の周波数を生成
し表示制御を行う表示制御装置に関するものである。
【０００２】
【従来の技術】従来、ある基準信号となる周波数から、
逓倍の周波数を生成するために、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）と呼ばれる位相差信号により
制御される発振回路が用いられている。その中にはＶＣ
Ｏ（電圧制御発振器）と呼ばれる基本クロックを発生す
る発振器があり、その出力信号を所定の分周値（プリセ
ット値）で分周し、その後に基準信号と位相周波数を比
較し、ロックをかけるようになっている。
逓倍の周波数を生成するために、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）と呼ばれる位相差信号により
制御される発振回路が用いられている。その中にはＶＣ
Ｏ（電圧制御発振器）と呼ばれる基本クロックを発生す
る発振器があり、その出力信号を所定の分周値（プリセ
ット値）で分周し、その後に基準信号と位相周波数を比
較し、ロックをかけるようになっている。
【０００３】
【発明が解決しようとしている問題点】しかしながら、
前記プリセット値が一つしか設定できないため、基準信
号内に異なる周波数が存在するときには、ＰＬＬを構成
する表示制御装置が正常動作せず、ジッタの増大、又は
ＰＬＬ自身がロックしないという欠点があった。
前記プリセット値が一つしか設定できないため、基準信
号内に異なる周波数が存在するときには、ＰＬＬを構成
する表示制御装置が正常動作せず、ジッタの増大、又は
ＰＬＬ自身がロックしないという欠点があった。
【０００４】本発明の目的は、基準信号に複数の周波数
が存在しても、存在する周波数の数だけのプリセット値
を具備することにより、ＰＬＬを安定に動作させる表示
制御装置を提供するものである。
が存在しても、存在する周波数の数だけのプリセット値
を具備することにより、ＰＬＬを安定に動作させる表示
制御装置を提供するものである。
【０００５】
【問題点を解決するための手段及び作用】本発明の表示
制御装置は、同期信号と逓倍信号とを比較する比較手段
と、該比較手段の結果に基づき、表示用ドットクロック
を生成するクロック生成手段と、前記表示用ドットクロ
ックの逓倍値が格納された格納手段と、前記逓倍値と前
記表示用ドットクロックとから前記逓倍信号を生成する
逓倍信号生成手段と、前記同期信号の変化を検出する検
出手段と、該検出手段により前記同期信号の変化を検出
した場合、前記格納手段に格納された逓倍値を変更する
変更手段とから構成される。
制御装置は、同期信号と逓倍信号とを比較する比較手段
と、該比較手段の結果に基づき、表示用ドットクロック
を生成するクロック生成手段と、前記表示用ドットクロ
ックの逓倍値が格納された格納手段と、前記逓倍値と前
記表示用ドットクロックとから前記逓倍信号を生成する
逓倍信号生成手段と、前記同期信号の変化を検出する検
出手段と、該検出手段により前記同期信号の変化を検出
した場合、前記格納手段に格納された逓倍値を変更する
変更手段とから構成される。
【０００６】また、本発明の表示制御装置は、同期信号
と逓倍信号とを比較する比較手段と、該比較手段の結果
に基づき、表示用ドットクロックを生成するクロック生
成手段と、前記表示用ドットクロックの第１及び第２の
逓倍値が格納された格納手段と、前記逓倍値と前記表示
用ドットクロックとから前記逓倍信号を生成する逓倍信
号生成手段と、前記同期信号の変化を検出する検出手段
と、該検出手段により前記同期信号の変化に応じて、前
記格納手段に格納された第１及び第２の逓倍値を選択す
る選択手段とから構成される。
と逓倍信号とを比較する比較手段と、該比較手段の結果
に基づき、表示用ドットクロックを生成するクロック生
成手段と、前記表示用ドットクロックの第１及び第２の
逓倍値が格納された格納手段と、前記逓倍値と前記表示
用ドットクロックとから前記逓倍信号を生成する逓倍信
号生成手段と、前記同期信号の変化を検出する検出手段
と、該検出手段により前記同期信号の変化に応じて、前
記格納手段に格納された第１及び第２の逓倍値を選択す
る選択手段とから構成される。
【０００７】上記構成により、同期信号が変化した場合
に、逓倍値を変更し、ＰＬＬを安定に動作させる。
に、逓倍値を変更し、ＰＬＬを安定に動作させる。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【０００９】図１は、本発明にかかる表示制御装置を有
する情報処理システムの一実施例のブロック図である。
する情報処理システムの一実施例のブロック図である。
【００１０】図において、１は本発明にかかる表示制御
装置である。２は表示制御装置１の情報供給源である、
例えばパソコン、ワークステーション等からなるコンピ
ュ−タである。３は、画像情報を表示させる表示パネル
ユニットである。表示パネルユニット３内には、表示パ
ネルを駆動する駆動回路、駆動をパネルにとって最適な
状態で駆動制御するための制御回路、パネル用バックラ
イト、電源等を含む。４はＣＲＴ信号受信部であり、コ
ンピュ−タ２から出力されるＣＲＴ用信号（画像信号、
同期信号）を受信し、次段の各処理部に適した信号に変
換する。
装置である。２は表示制御装置１の情報供給源である、
例えばパソコン、ワークステーション等からなるコンピ
ュ−タである。３は、画像情報を表示させる表示パネル
ユニットである。表示パネルユニット３内には、表示パ
ネルを駆動する駆動回路、駆動をパネルにとって最適な
状態で駆動制御するための制御回路、パネル用バックラ
イト、電源等を含む。４はＣＲＴ信号受信部であり、コ
ンピュ−タ２から出力されるＣＲＴ用信号（画像信号、
同期信号）を受信し、次段の各処理部に適した信号に変
換する。
【００１１】一般的なコンピュ−タのＣＲＴ信号はアナ
ログビデオ信号であるため、ＣＲＴ信号受信部４の内部
はＡ／Ｄ変換部とＡ／Ｄ変換のためのサンプリングクロ
ック発生のためのＰＬＬ回路部及び同期信号受信部とか
ら成っている。５は２直または多値疑似中間調処理部で
あり、ＣＲＴ信号受信部４において、ディジタル信号に
変換された画像情報を２値または多値疑似中間調処理を
行う。ここで、２値及び多値疑似中間調の処理方法とし
ては、以下のようなものを用いる。
ログビデオ信号であるため、ＣＲＴ信号受信部４の内部
はＡ／Ｄ変換部とＡ／Ｄ変換のためのサンプリングクロ
ック発生のためのＰＬＬ回路部及び同期信号受信部とか
ら成っている。５は２直または多値疑似中間調処理部で
あり、ＣＲＴ信号受信部４において、ディジタル信号に
変換された画像情報を２値または多値疑似中間調処理を
行う。ここで、２値及び多値疑似中間調の処理方法とし
ては、以下のようなものを用いる。
【００１２】＜誤差拡散法＞注目画素の周辺画素（注目
画素を処理する以前の画素）を、２値または多値化した
時に生じる２値または多値化誤差に重み付けを行った
後、その値を注目画素に加えて一定閾値にて２値化処理
する方法。
画素を処理する以前の画素）を、２値または多値化した
時に生じる２値または多値化誤差に重み付けを行った
後、その値を注目画素に加えて一定閾値にて２値化処理
する方法。
【００１３】＜平均濃度保存法＞前述の誤差拡散法にお
いて２値化閾値を一定ではなく、注目画素近傍の既に２
値化されたデータから得られる重み付き平均値によって
閾値を決め、画素の状態により閾値を可変できる方法。
いて２値化閾値を一定ではなく、注目画素近傍の既に２
値化されたデータから得られる重み付き平均値によって
閾値を決め、画素の状態により閾値を可変できる方法。
【００１４】これらの少なくとも１つの方法により、疑
似中間調処理を行うことができる。
似中間調処理を行うことができる。
【００１５】また、上記複数の方法を実行する手段を備
え、ユーザーの選択により、切り替えるようにしてもよ
い。
え、ユーザーの選択により、切り替えるようにしてもよ
い。
【００１６】６は像域分離部（単純２値化処理を含む）
であり、ＣＲＴ信号受信部４から送られてくる画像情報
の中から、文字や細線等の２値化中間調処理を行わない
ほうが良いものを分離する。また、２値化中間調処理を
行わない場合に、単純２値化処理を行う処理部を含んで
いる。像域分離部６で行われる像域分離の方法の例を以
下に示す。
であり、ＣＲＴ信号受信部４から送られてくる画像情報
の中から、文字や細線等の２値化中間調処理を行わない
ほうが良いものを分離する。また、２値化中間調処理を
行わない場合に、単純２値化処理を行う処理部を含んで
いる。像域分離部６で行われる像域分離の方法の例を以
下に示す。
【００１７】＜輝度判別分離方法＞分離する手段とし
て、ＣＲＴ画像信号の輝度値の大きさにより分離する方
法である。一般に、コンピュ−タ等の文字や細線等は画
面上重要な情報であるため、その輝度は比較的に高くな
っている。そこで、ＣＲＴ画像信号の中から輝度の高い
ものを識別し、分離を行う方法である。
て、ＣＲＴ画像信号の輝度値の大きさにより分離する方
法である。一般に、コンピュ−タ等の文字や細線等は画
面上重要な情報であるため、その輝度は比較的に高くな
っている。そこで、ＣＲＴ画像信号の中から輝度の高い
ものを識別し、分離を行う方法である。
【００１８】７は合成部（切り替え優先付き）であり、
２値／多値化疑似中間調処理部５で得られたデータと像
域分離部６で得られた単純２値化データを重ね合わせる
部分である。像域分離部６で判別した部分の画像情報は
優先的に単純２値化を行う。また、ユーザによりこの優
先機能の実施を切り替えることができる。
２値／多値化疑似中間調処理部５で得られたデータと像
域分離部６で得られた単純２値化データを重ね合わせる
部分である。像域分離部６で判別した部分の画像情報は
優先的に単純２値化を行う。また、ユーザによりこの優
先機能の実施を切り替えることができる。
【００１９】８は圧縮部であり、合成部７で２値疑似中
間調処理された２値データをフレームメモリ１１に蓄え
る際に、フレームメモリの容量を少なくするために２値
データの情報を圧縮する。
間調処理された２値データをフレームメモリ１１に蓄え
る際に、フレームメモリの容量を少なくするために２値
データの情報を圧縮する。
【００２０】９は伸長部であり、フレームメモリ１１に
格納された１フレーム分の２値データを伸長する。
格納された１フレーム分の２値データを伸長する。
【００２１】１０は、部分書き込み制御部であり、メモ
リ性を有する表示パネルユニット３において、フレーム
内の画像データで書き変わった部分を検出し、書き変わ
った部分のデータを優先的に表示パネルユニット３に出
力する。この機能により書き変わった部分を優先的に描
画することができる。
リ性を有する表示パネルユニット３において、フレーム
内の画像データで書き変わった部分を検出し、書き変わ
った部分のデータを優先的に表示パネルユニット３に出
力する。この機能により書き変わった部分を優先的に描
画することができる。
【００２２】１１はフレームメモリであり、画像データ
を記憶する。
を記憶する。
【００２３】１７は表示制御装置１を構成する各部を制
御する制御部であり、他の各部との接続は省略してあ
る。
御する制御部であり、他の各部との接続は省略してあ
る。
【００２４】１２はコンピュ−タ２を制御するＣＰＵ、
１３はＣＰＵ１の制御プログラムが格納されたシステム
メモリであり、ＣＰＵ１のワーク領域等としても用いら
れる。１４はコンピュ−タ２の画像情報が格納されたフ
レームメモリ、１５はフレームメモリ１４に格納された
画像情報の表示制御装置１への送信を制御するＣＲＴコ
ントローラ、１６はフレームメモリ１４に格納された画
像情報をＣＲＴ信号用に変換（アナログ信号、色変換を
含む）するＣＲＴインタフェースである。
１３はＣＰＵ１の制御プログラムが格納されたシステム
メモリであり、ＣＰＵ１のワーク領域等としても用いら
れる。１４はコンピュ−タ２の画像情報が格納されたフ
レームメモリ、１５はフレームメモリ１４に格納された
画像情報の表示制御装置１への送信を制御するＣＲＴコ
ントローラ、１６はフレームメモリ１４に格納された画
像情報をＣＲＴ信号用に変換（アナログ信号、色変換を
含む）するＣＲＴインタフェースである。
【００２５】図１における各回路の動作を説明する。
【００２６】まず、画像情報源であるコンピュ−タ２
は、フレームメモリ１４に蓄えられた画像情報を、ＣＲ
ＴＣ１５の制御に基づきＣＲＴインタフェース１６を介
してＣＲＴ信号として出力する。ＣＲＴ信号はビデオ信
号（カラー表示の場合はＲ、Ｇ、Ｂの３系統アナログ信
号、モノクレーム表示の場合は１系統アナログ信号）と
同期信号（ビデオ信号を１ラインまたはフレーム毎に区
切るための信号、それぞれ水平同期信号、垂直同期信号
と呼ぶ）に分けられる。ＣＲＴ信号はＣＲＴ信号受信部
４に入力されビデオ信号はディジタル信号（複数ビット
からなる）に変換される。この時のサンプリングクロッ
クは、水平同期信号を逓倍して作成される。
は、フレームメモリ１４に蓄えられた画像情報を、ＣＲ
ＴＣ１５の制御に基づきＣＲＴインタフェース１６を介
してＣＲＴ信号として出力する。ＣＲＴ信号はビデオ信
号（カラー表示の場合はＲ、Ｇ、Ｂの３系統アナログ信
号、モノクレーム表示の場合は１系統アナログ信号）と
同期信号（ビデオ信号を１ラインまたはフレーム毎に区
切るための信号、それぞれ水平同期信号、垂直同期信号
と呼ぶ）に分けられる。ＣＲＴ信号はＣＲＴ信号受信部
４に入力されビデオ信号はディジタル信号（複数ビット
からなる）に変換される。この時のサンプリングクロッ
クは、水平同期信号を逓倍して作成される。
【００２７】ディジタル化したビデオ信号は、２値／多
値化疑似中間調処理部５に入力されて２値または多値に
変換される。この時の変換手順は送られてきたＣＲＴ信
号を随時変換するためノンインタレースで変換すること
になり疑似中間調処理は誤差の配分や閾値の算出におい
て原理どうり行うことが可能となり、中間調再現性は高
くなる。
値化疑似中間調処理部５に入力されて２値または多値に
変換される。この時の変換手順は送られてきたＣＲＴ信
号を随時変換するためノンインタレースで変換すること
になり疑似中間調処理は誤差の配分や閾値の算出におい
て原理どうり行うことが可能となり、中間調再現性は高
くなる。
【００２８】一方ＣＲＴ信号受信部４からのディジタル
信号は、同時に像域分離部６入力され、上述のように文
字や細線のように疑似中間調処理に適さない信号は識別
され、その部分のみを単純２値化または単純多値化を行
って出力する。
信号は、同時に像域分離部６入力され、上述のように文
字や細線のように疑似中間調処理に適さない信号は識別
され、その部分のみを単純２値化または単純多値化を行
って出力する。
【００２９】２値／多値化疑似中間調処理部５と像域分
離部６で得られた２値または多値信号を、合成部７にお
いて適切に切り替えて圧縮部８に出力する。この切り替
えは、像域分離部６で得られた単純２値または多値信号
を優先して出力する。
離部６で得られた２値または多値信号を、合成部７にお
いて適切に切り替えて圧縮部８に出力する。この切り替
えは、像域分離部６で得られた単純２値または多値信号
を優先して出力する。
【００３０】またこの優先度はユーザからの要求により
表示制御装置１のなかで、またはコンピュ−タ２からの
命令により強制的に切り替えてもよい。この処理は文字
や細線を優先して表示させたい場合や写真等の自然画像
を優先して表示させたい時に有効である。
表示制御装置１のなかで、またはコンピュ−タ２からの
命令により強制的に切り替えてもよい。この処理は文字
や細線を優先して表示させたい場合や写真等の自然画像
を優先して表示させたい時に有効である。
【００３１】圧縮部８は、合成部７からの信号を圧縮し
てフレームメモリ１１に送る。圧縮方法は、部分書き込
み制御がライン単位の制御になるためライン単位の圧縮
方法が望ましい。
てフレームメモリ１１に送る。圧縮方法は、部分書き込
み制御がライン単位の制御になるためライン単位の圧縮
方法が望ましい。
【００３２】圧縮部８からの圧縮された信号は、部分書
き込み制御部１０にも同時に送られる。部分書き込み制
御部１０は、少なくとも１フレーム前の圧縮された信号
を、フレームメモリ１１から読み出し、圧縮部８から送
られた信号と比較する。部分書き込み制御部１０は、両
信号により違いのあった画素のラインを検出し、そのラ
イン信号とライン情報を優先的に伸長部９に出力するよ
うにフレームメモリ１１を制御する。
き込み制御部１０にも同時に送られる。部分書き込み制
御部１０は、少なくとも１フレーム前の圧縮された信号
を、フレームメモリ１１から読み出し、圧縮部８から送
られた信号と比較する。部分書き込み制御部１０は、両
信号により違いのあった画素のラインを検出し、そのラ
イン信号とライン情報を優先的に伸長部９に出力するよ
うにフレームメモリ１１を制御する。
【００３３】表示パネルユニット３は、表示制御装置１
からライン信号を受け取り、そのライン情報とライン信
号に応じて表示パネル上に画像情報を描画していく。
からライン信号を受け取り、そのライン情報とライン信
号に応じて表示パネル上に画像情報を描画していく。
【００３４】表示パネルユニット３の描画スピードが、
入力されるビデオ信号の入力転送スピードより遅い場合
は、入力されるビデオ信号の全てに対して２値または多
値疑似中間調処理を行うことは２値または多値化された
信号全てを描画できないため、無駄な処理を行っている
ことになる。そこで、表示パネルユニット３の描画スピ
ードに応じて、入力ビデオ信号をフレーム単位で間引い
て入力する。このことにより、２値または多値疑似中間
調処理を行う時間が間引いたフレーム分の時間増えたこ
とになるため、処理動作スピードを落とせることが可能
となる。
入力されるビデオ信号の入力転送スピードより遅い場合
は、入力されるビデオ信号の全てに対して２値または多
値疑似中間調処理を行うことは２値または多値化された
信号全てを描画できないため、無駄な処理を行っている
ことになる。そこで、表示パネルユニット３の描画スピ
ードに応じて、入力ビデオ信号をフレーム単位で間引い
て入力する。このことにより、２値または多値疑似中間
調処理を行う時間が間引いたフレーム分の時間増えたこ
とになるため、処理動作スピードを落とせることが可能
となる。
【００３５】このことにより、２値／多値疑似中間調処
理部５をＩＣ化したい場合、その高速動作による発熱や
誤動作を押さえることができる。
理部５をＩＣ化したい場合、その高速動作による発熱や
誤動作を押さえることができる。
【００３６】次に、図２を用いて、ＣＲＴ信号受信部４
内のＰＬＬ回路につて説明する。
内のＰＬＬ回路につて説明する。
【００３７】図２は、ＰＬＬ回路のブロック図である。
【００３８】まず、基本となる水平同期信号ＨＤは、位
相比較器２１へ入力される。位相比較器２１のもう一方
には、信号ｆＶが入力される。位相比較器２１は、この
２つの入力信号の位相差を検知し、その情報を低域フィ
ルタ２２へ送出する。低域フィルタ２２は位相比較器２
１の出力を、電圧制御発振器（ＶＣＯ）２３へ必要な直
流電圧に変換し、電圧制御発振器（ＶＣＯ）２３へ送
る。電圧制御発振器（ＶＣＯ）２３は、直流電圧に基づ
き、信号ｆｏｕｔ （ドットクロック）を生成する。電
圧制御発振器（ＶＣＯ）２３から出力された信号ｆｏｕ
ｔ は、分周器２４により、レジスタ２５の値に基づき
分周され、信号ｆＶとして再び位相比較器２１へフィー
ドバックさせる。こうすることにより、基準信号（水平
同期信号ＨＤ）から所望する逓倍の周波数を電圧制御発
振器（ＶＣＯ）２３から得る。また、レジスタ２５の分
周値は初めに設定されるもので、設定方法は制御回路１
７により信号線Ｌ２１を介して書き込まれる。レジスタ
２５に書き込まれた分周値は信号ｆＶ に基づき制御さ
れるもので、信号ｆＶ がロジック『０』になった時、
レジスタ２５の中の分周値を信号線Ｌ２２を介して分周
器２４へ再書き込みする。この分周器２４は電圧制御発
振器２３の出力信号ｆｏｕｔ の信号を所定の分周値で
分周し、その後に基準信号（水平同期信号ＨＤ）の信号
と位相周波数を比較しロックをかける。
相比較器２１へ入力される。位相比較器２１のもう一方
には、信号ｆＶが入力される。位相比較器２１は、この
２つの入力信号の位相差を検知し、その情報を低域フィ
ルタ２２へ送出する。低域フィルタ２２は位相比較器２
１の出力を、電圧制御発振器（ＶＣＯ）２３へ必要な直
流電圧に変換し、電圧制御発振器（ＶＣＯ）２３へ送
る。電圧制御発振器（ＶＣＯ）２３は、直流電圧に基づ
き、信号ｆｏｕｔ （ドットクロック）を生成する。電
圧制御発振器（ＶＣＯ）２３から出力された信号ｆｏｕ
ｔ は、分周器２４により、レジスタ２５の値に基づき
分周され、信号ｆＶとして再び位相比較器２１へフィー
ドバックさせる。こうすることにより、基準信号（水平
同期信号ＨＤ）から所望する逓倍の周波数を電圧制御発
振器（ＶＣＯ）２３から得る。また、レジスタ２５の分
周値は初めに設定されるもので、設定方法は制御回路１
７により信号線Ｌ２１を介して書き込まれる。レジスタ
２５に書き込まれた分周値は信号ｆＶ に基づき制御さ
れるもので、信号ｆＶ がロジック『０』になった時、
レジスタ２５の中の分周値を信号線Ｌ２２を介して分周
器２４へ再書き込みする。この分周器２４は電圧制御発
振器２３の出力信号ｆｏｕｔ の信号を所定の分周値で
分周し、その後に基準信号（水平同期信号ＨＤ）の信号
と位相周波数を比較しロックをかける。
【００３９】このようにすると、電圧制御発振器２３の
出力信号ｆｏｕｔ の周波数は、分周値をＮとした場
合、基準信号（水平同期信号ＨＤ）の周波数のＮ倍の周
波数でロックされることになる。
出力信号ｆｏｕｔ の周波数は、分周値をＮとした場
合、基準信号（水平同期信号ＨＤ）の周波数のＮ倍の周
波数でロックされることになる。
【００４０】図３に、本発明にかかるＰＬＬ回路のブロ
ック図を示す。
ック図を示す。
【００４１】図３において、電源ＯＮ時、制御部１７は
信号線Ｌ３１、Ｌ３２を介して、レジスタ３１、３２に
分周値Ｔ１、Ｔ２を、それぞれ設定する。レジスタ３
１、３２の出力信号線Ｌ３３、３４はセレクタ２６へ接
続されている。このセレクタ２６は制御信号（垂直同期
信号ＶＤ）によって信号線Ｌ３３またはＬ３４上の信号
が信号線Ｌ３５上に現れるように動作する回路である。
例えば、制御信号（垂直同期信号ＶＤ）が、ロジック
『１』の時は、レジスタ３１の分周値Ｔ１が信号線Ｌ３
３、セレクタ２６を介して信号線Ｌ３５上へ出力され分
周器２４へセットされる。また、制御信号（垂直同期信
号ＶＤ）がロジック『０』であるならば、レジスタ３２
の分周値Ｔ２がセレクタ２６によって選択され、信号線
Ｌ３４、セレクタ２６を介して分周器２４へセットされ
る。
信号線Ｌ３１、Ｌ３２を介して、レジスタ３１、３２に
分周値Ｔ１、Ｔ２を、それぞれ設定する。レジスタ３
１、３２の出力信号線Ｌ３３、３４はセレクタ２６へ接
続されている。このセレクタ２６は制御信号（垂直同期
信号ＶＤ）によって信号線Ｌ３３またはＬ３４上の信号
が信号線Ｌ３５上に現れるように動作する回路である。
例えば、制御信号（垂直同期信号ＶＤ）が、ロジック
『１』の時は、レジスタ３１の分周値Ｔ１が信号線Ｌ３
３、セレクタ２６を介して信号線Ｌ３５上へ出力され分
周器２４へセットされる。また、制御信号（垂直同期信
号ＶＤ）がロジック『０』であるならば、レジスタ３２
の分周値Ｔ２がセレクタ２６によって選択され、信号線
Ｌ３４、セレクタ２６を介して分周器２４へセットされ
る。
【００４２】本回路の動作は図２を用いて説明した回路
と基本的に同じではあるが、本回路では二つの分周値を
具備し、この二つの分周値を制御信号（垂直同期信号Ｖ
Ｄ）に基づき制御する。
と基本的に同じではあるが、本回路では二つの分周値を
具備し、この二つの分周値を制御信号（垂直同期信号Ｖ
Ｄ）に基づき制御する。
【００４３】図４は、図３のタイミングチャートであ
り、分周値Ｔ１、Ｔ２の切り換えタイミングを示したも
のである。
り、分周値Ｔ１、Ｔ２の切り換えタイミングを示したも
のである。
【００４４】図４において、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルがロジック『１』の時（ａ期間に相
当）、ＰＬＬ回路は周期ｔ１で動作し、制御信号（垂直
同期信号ＶＤ）の信号レベルがロジック『０』の時（ｂ
期間に相当）には、周期ｔ２で動作するものとする。分
周値Ｔ１またはＴ２がロードされるタイミングは信号ｆ
Ｖ の信号レベルがロジック『０』のときにロードされ
る。
Ｄ）の信号レベルがロジック『１』の時（ａ期間に相
当）、ＰＬＬ回路は周期ｔ１で動作し、制御信号（垂直
同期信号ＶＤ）の信号レベルがロジック『０』の時（ｂ
期間に相当）には、周期ｔ２で動作するものとする。分
周値Ｔ１またはＴ２がロードされるタイミングは信号ｆ
Ｖ の信号レベルがロジック『０』のときにロードされ
る。
【００４５】すなわち、制御信号（垂直同期信号ＶＤ）
の信号レベルがロジック『１』であるとすると、セレク
タ２６によってレジスタ３１の分周値Ｔ１が選択され、
信号ｆＶがロジック『０』の期間にその値、すなわち分
周値Ｔ１が再ロードされることになる。
の信号レベルがロジック『１』であるとすると、セレク
タ２６によってレジスタ３１の分周値Ｔ１が選択され、
信号ｆＶがロジック『０』の期間にその値、すなわち分
周値Ｔ１が再ロードされることになる。
【００４６】しかしながら、制御信号（垂直同期信号Ｖ
Ｄ）の信号レベルがロジック『０』になれば、セレクタ
２６はレジスタ３２の分周値Ｔ２を選択し、ｂ期間中、
信号ｆＶの信号レベルがロジック『０』の度に（３回
分）、分周値Ｔ２が再ロードされることになる。
Ｄ）の信号レベルがロジック『０』になれば、セレクタ
２６はレジスタ３２の分周値Ｔ２を選択し、ｂ期間中、
信号ｆＶの信号レベルがロジック『０』の度に（３回
分）、分周値Ｔ２が再ロードされることになる。
【００４７】この様に、分周値Ｔ１、Ｔ２は制御信号
（垂直同期信号ＶＤ）の信号レベルによって制御を受け
動作するものである。
（垂直同期信号ＶＤ）の信号レベルによって制御を受け
動作するものである。
【００４８】図５及び図６は、それぞれ本発明の表示制
御装置の他の実施例のブロック図とタイミングチャート
である。ＨＤは基準入力信号（水平同期信号）、信号ｆ
Ｖは電圧制御発振器２３の出力を分周器２４によって分
周されたもので、基本的に基準入力信号（水平同期信号
ＨＤ）と同じ周波数を持つ信号である。分周器２４に
は、制御信号（垂直同期信号ＶＤ）の信号レベルがロジ
ック『１』の期間中は、レジスタＲＥＧ１の内容の分周
値（Ｔ１）が信号線Ｌ４０を介して分周器２４へロード
される。ロードされるタイミングは信号ｆＶのロジック
『０』の期間である。ここで、制御信号（垂直同期信号
ＶＤ）がロジック『０』の時、ＲＥＧ２にある第二の分
周値が信号線Ｌ４１を介してレジスタＲＥＧ１へロード
される。ロードするタイミングは制御部１７より出力さ
れる信号ＬＡＴによって制御される。その後は、信号線
Ｌ４０を介して分周器２４へ分周値（Ｔ２）がロードさ
れ、同時にレジスタＲＥＧ２には分周値Ｔ１をデータ線
ＤＡＴＡを介して、制御部１７より書き込まれる。この
分周値Ｔ１は制御信号（垂直同期信号ＶＤ）がロジック
『０』からロジック『１』へ変化した時、先と同様に制
御部１７が信号ＬＡＴにより、レジスタＲＥＧ２の分周
値をレジスタＲＥＧ１へシフトさせるためのものであ
る。このように、レジスタＲＥＧ２に、常に次の分周値
を予めセットしておき、制御信号（垂直同期信号制Ｖ
Ｄ）の信号レベルによって、分周値を制御することで、
ＰＬＬを安定動作させることができる。
御装置の他の実施例のブロック図とタイミングチャート
である。ＨＤは基準入力信号（水平同期信号）、信号ｆ
Ｖは電圧制御発振器２３の出力を分周器２４によって分
周されたもので、基本的に基準入力信号（水平同期信号
ＨＤ）と同じ周波数を持つ信号である。分周器２４に
は、制御信号（垂直同期信号ＶＤ）の信号レベルがロジ
ック『１』の期間中は、レジスタＲＥＧ１の内容の分周
値（Ｔ１）が信号線Ｌ４０を介して分周器２４へロード
される。ロードされるタイミングは信号ｆＶのロジック
『０』の期間である。ここで、制御信号（垂直同期信号
ＶＤ）がロジック『０』の時、ＲＥＧ２にある第二の分
周値が信号線Ｌ４１を介してレジスタＲＥＧ１へロード
される。ロードするタイミングは制御部１７より出力さ
れる信号ＬＡＴによって制御される。その後は、信号線
Ｌ４０を介して分周器２４へ分周値（Ｔ２）がロードさ
れ、同時にレジスタＲＥＧ２には分周値Ｔ１をデータ線
ＤＡＴＡを介して、制御部１７より書き込まれる。この
分周値Ｔ１は制御信号（垂直同期信号ＶＤ）がロジック
『０』からロジック『１』へ変化した時、先と同様に制
御部１７が信号ＬＡＴにより、レジスタＲＥＧ２の分周
値をレジスタＲＥＧ１へシフトさせるためのものであ
る。このように、レジスタＲＥＧ２に、常に次の分周値
を予めセットしておき、制御信号（垂直同期信号制Ｖ
Ｄ）の信号レベルによって、分周値を制御することで、
ＰＬＬを安定動作させることができる。
【００４９】図６は、図５におけるタイミングチャート
である。
である。
【００５０】図６において、制御信号（垂直同期信号Ｈ
Ｄ）と位相比較される信号ｆＶとは、位相が一致（ロッ
ク状態）しているものとする。制御信号（垂直同期信号
ＶＤ）のレベルがロジック『１』の期間においては、分
周器２４にはレジスタＲＥＧ１より分周値Ｔ１が、信号
ｆＶのロジック『０』の期間においてセットされる。ま
た、レジスタＲＥＧ２には制御信号（垂直同期信号Ｖ
Ｄ）の信号がロジック『０』の期間中にセットされるべ
き分周値Ｔ２が予めセットされている。
Ｄ）と位相比較される信号ｆＶとは、位相が一致（ロッ
ク状態）しているものとする。制御信号（垂直同期信号
ＶＤ）のレベルがロジック『１』の期間においては、分
周器２４にはレジスタＲＥＧ１より分周値Ｔ１が、信号
ｆＶのロジック『０』の期間においてセットされる。ま
た、レジスタＲＥＧ２には制御信号（垂直同期信号Ｖ
Ｄ）の信号がロジック『０』の期間中にセットされるべ
き分周値Ｔ２が予めセットされている。
【００５１】制御部１７は、制御信号（垂直同期信号Ｖ
Ｄ）上の信号レベルを常に監視し、ロジック『１』から
『０』へ変化した時、制御部１７は信号ＬＡＴを発生さ
せ、レジスタＲＥＧ２内の分周値Ｔ２をレジスタＲＥＧ
１へ信号線Ｌ４１を介してロードさせる。同時に、制御
部１７は、レジスタＲＥＧ２へデータ線ＤＡＴＡを通し
て分周値Ｔ１をセットする。この分周値Ｔ１は先と同様
に制御信号（垂直同期信号ＶＤ）の信号レベルがロジッ
ク『１』になる期間中に動作させるための分周値（Ｔ
１）である。このようにして、制御信号（垂直同期信号
ＶＤ）の信号レベルがロジック『０』の期間、ＰＬＬ回
路は周期ｔ２で動作し、ロジック『１』のときは周期ｔ
１で動作させることができる。
Ｄ）上の信号レベルを常に監視し、ロジック『１』から
『０』へ変化した時、制御部１７は信号ＬＡＴを発生さ
せ、レジスタＲＥＧ２内の分周値Ｔ２をレジスタＲＥＧ
１へ信号線Ｌ４１を介してロードさせる。同時に、制御
部１７は、レジスタＲＥＧ２へデータ線ＤＡＴＡを通し
て分周値Ｔ１をセットする。この分周値Ｔ１は先と同様
に制御信号（垂直同期信号ＶＤ）の信号レベルがロジッ
ク『１』になる期間中に動作させるための分周値（Ｔ
１）である。このようにして、制御信号（垂直同期信号
ＶＤ）の信号レベルがロジック『０』の期間、ＰＬＬ回
路は周期ｔ２で動作し、ロジック『１』のときは周期ｔ
１で動作させることができる。
【００５２】以上説明のように、本実施例によれば、Ｐ
ＬＬ回路を動作させる上で、基準信号に異なる周波数が
あっても、それぞれの周波数に対応する分周値を具備す
ることにより、ＰＬＬ回路で問題となるジッタの増大や
アンロック状態を回避でき、システムを安定な状態で動
作させることが可能となる。
ＬＬ回路を動作させる上で、基準信号に異なる周波数が
あっても、それぞれの周波数に対応する分周値を具備す
ることにより、ＰＬＬ回路で問題となるジッタの増大や
アンロック状態を回避でき、システムを安定な状態で動
作させることが可能となる。
【００５３】
【発明の効果】以上説明のように、本発明によれば、基
準信号に複数の周波数が存在しても、存在する周波数の
数だけのプリセット値を具備することにより、ＰＬＬを
安定に動作させることができる。
準信号に複数の周波数が存在しても、存在する周波数の
数だけのプリセット値を具備することにより、ＰＬＬを
安定に動作させることができる。
【図１】本発明にかかる表示制御装置を有する情報処理
システムの一実施例のブロック図
システムの一実施例のブロック図
【図２】ＰＬＬ回路のブロック図
【図３】本発明の一実施例のブロック図
【図４】本発明の一実施例のタイミングチャート
【図５】本発明の他の実施例のブロック図
【図６】本発明の他の実施例のタイミングチャートであ
る
る
１ 表示制御装置 ２ コンピュータ ３ 表示パネルユニット ４ ＣＲＴ信号受信部 ５ 疑似中間調処理部 ６ 像域分離部 ７ 合成部 ８ 圧縮部 ９ 伸張部 １０ 部分書き込み制御部 １１ フレームメモリ１７ 制御部 ２１ 位相比較器 ２２ 低域フィルタ（ＬＰＦ） ２３ 電圧制御発振器（ＶＣＯ） ２４ 分周器 ２５ レジスタ ２６ レジスタ
Claims (2)
- 【請求項１】 同期信号から映像信号に対応した表示用
ドットクロックを生成し、表示制御を行う表示制御装置
において、 同期信号と逓倍信号とを比較する比較手段と、 該比較手段の結果に基づき、表示用ドットクロックを生
成するクロック生成手段と、 前記表示用ドットクロックの逓倍値が格納された格納手
段と、 前記逓倍値と前記表示用ドットクロックとから前記逓倍
信号を生成する逓倍信号生成手段と、 前記同期信号の変化を検出する検出手段と、 該検出手段により前記同期信号の変化を検出した場合、
前記格納手段に格納された逓倍値を変更する変更手段と
を有することを特徴とする表示制御装置。 - 【請求項２】 同期信号から映像信号に対応した表示用
ドットクロックを生成し、表示制御を行う表示制御装置
において、 同期信号と逓倍信号とを比較する比較手段と、 該比較手段の結果に基づき、表示用ドットクロックを生
成するクロック生成手段と、 前記表示用ドットクロックの第１及び第２の逓倍値が格
納された格納手段と、 前記逓倍値と前記表示用ドットクロックとから前記逓倍
信号を生成する逓倍信号生成手段と、 前記同期信号の変化を検出する検出手段と、 該検出手段により前記同期信号の変化に応じて、前記格
納手段に格納された第１及び第２の逓倍値を選択する選
択手段とを有することを特徴とする表示制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05102750A JP3109940B2 (ja) | 1993-04-28 | 1993-04-28 | 表示制御装置及び情報処理装置 |
| DE69405634T DE69405634T2 (de) | 1993-04-28 | 1994-04-27 | Vorrichtung und Verfahren zur Takterzeugung für eine Anzeigevorrichtung |
| EP94106558A EP0622775B1 (en) | 1993-04-28 | 1994-04-27 | Apparatus and method for clock generation for a display apparatus |
| AT94106558T ATE158436T1 (de) | 1993-04-28 | 1994-04-27 | Vorrichtung und verfahren zur takterzeugung für eine anzeigevorrichtung |
| US08/234,961 US5706035A (en) | 1993-04-28 | 1994-04-28 | Display control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05102750A JP3109940B2 (ja) | 1993-04-28 | 1993-04-28 | 表示制御装置及び情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314088A true JPH06314088A (ja) | 1994-11-08 |
| JP3109940B2 JP3109940B2 (ja) | 2000-11-20 |
Family
ID=14335901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05102750A Expired - Fee Related JP3109940B2 (ja) | 1993-04-28 | 1993-04-28 | 表示制御装置及び情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5706035A (ja) |
| EP (1) | EP0622775B1 (ja) |
| JP (1) | JP3109940B2 (ja) |
| AT (1) | ATE158436T1 (ja) |
| DE (1) | DE69405634T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276132A (ja) * | 2007-05-07 | 2008-11-13 | Nec Electronics Corp | ドットクロック発生回路、半導体装置及びドットクロック発生方法 |
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| JP3307750B2 (ja) * | 1993-12-28 | 2002-07-24 | キヤノン株式会社 | 表示制御装置 |
| JP3302202B2 (ja) * | 1994-11-10 | 2002-07-15 | キヤノン株式会社 | 表示制御装置 |
| JPH0981074A (ja) * | 1995-09-19 | 1997-03-28 | Fujitsu Ltd | ディスプレイ装置及びディスプレイユニット及びディスプレイ信号生成装置 |
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| US20090189842A1 (en) * | 2008-01-24 | 2009-07-30 | Industrial Technology Research Institute | Backlight control apparatus |
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| WO1990000789A1 (fr) * | 1988-07-14 | 1990-01-25 | Seiko Epson Corporation | Circuit de traitement de signaux video |
| JP2531426B2 (ja) * | 1993-02-01 | 1996-09-04 | 日本電気株式会社 | マルチスキャン型液晶ディスプレイ装置 |
| JP2537013B2 (ja) * | 1993-09-30 | 1996-09-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 液晶表示装置用のドット・クロック生成装置 |
-
1993
- 1993-04-28 JP JP05102750A patent/JP3109940B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-27 AT AT94106558T patent/ATE158436T1/de not_active IP Right Cessation
- 1994-04-27 DE DE69405634T patent/DE69405634T2/de not_active Expired - Fee Related
- 1994-04-27 EP EP94106558A patent/EP0622775B1/en not_active Expired - Lifetime
- 1994-04-28 US US08/234,961 patent/US5706035A/en not_active Expired - Lifetime
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|---|---|
| DE69405634T2 (de) | 1998-02-26 |
| EP0622775A1 (en) | 1994-11-02 |
| EP0622775B1 (en) | 1997-09-17 |
| JP3109940B2 (ja) | 2000-11-20 |
| US5706035A (en) | 1998-01-06 |
| ATE158436T1 (de) | 1997-10-15 |
| DE69405634D1 (de) | 1997-10-23 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000822 |
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