JPH06314661A - 半導体薄膜の形成方法 - Google Patents
半導体薄膜の形成方法Info
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- JPH06314661A JPH06314661A JP6022962A JP2296294A JPH06314661A JP H06314661 A JPH06314661 A JP H06314661A JP 6022962 A JP6022962 A JP 6022962A JP 2296294 A JP2296294 A JP 2296294A JP H06314661 A JPH06314661 A JP H06314661A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路を構成する各種電極あるいは配
線材料として使用される多結晶シリコン薄膜の抵抗率を
低減させる。 【構成】シリコン基板１１上にシリコン酸化膜１２を介
して膜厚５０ｎｍ程度以下の薄いアモルファスシリコン
薄膜１３を成膜する場合に、膜中の不純物濃度が５×１
０20〜２．５×１０21ｃｍ-3となるように、反応ガス中
のシリコン原子数Ｓと不純物原子数Ｄの比（Ｄ／Ｓ）を
０．０５〜０．２にして成膜する。次に熱処理により低
抵抗率の多結晶シリコン薄膜１４を形成する。
線材料として使用される多結晶シリコン薄膜の抵抗率を
低減させる。 【構成】シリコン基板１１上にシリコン酸化膜１２を介
して膜厚５０ｎｍ程度以下の薄いアモルファスシリコン
薄膜１３を成膜する場合に、膜中の不純物濃度が５×１
０20〜２．５×１０21ｃｍ-3となるように、反応ガス中
のシリコン原子数Ｓと不純物原子数Ｄの比（Ｄ／Ｓ）を
０．０５〜０．２にして成膜する。次に熱処理により低
抵抗率の多結晶シリコン薄膜１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体薄膜の形成方法に
関し、特に各種半導体デバイスに使用される多結晶シリ
コン薄膜の形成方法に関する。
関し、特に各種半導体デバイスに使用される多結晶シリ
コン薄膜の形成方法に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜は、各種の電極、配
線材料あるいは抵抗体として、半導体デバイスの形成材
料として重要な役割を担っている。例えば、メモリーデ
バイスにおける容量電極、ゲート電極、あるいはデバイ
ス活性層と配線層とのコンタクト埋設材料などに多結晶
シリコン薄膜が適用されている。また、近年において
は、多結晶シリコン薄膜そのものをデバイスの活性層と
して用いる多結晶シリコン薄膜トランジスタ（ＴＦＴ）
が開発され、ＳＲＡＭ（スタティックＲＡＭ）の負荷素
子として、あるいは液晶表示装置（ＬＣＤ）用の液晶駆
動素子として実用化されている。
線材料あるいは抵抗体として、半導体デバイスの形成材
料として重要な役割を担っている。例えば、メモリーデ
バイスにおける容量電極、ゲート電極、あるいはデバイ
ス活性層と配線層とのコンタクト埋設材料などに多結晶
シリコン薄膜が適用されている。また、近年において
は、多結晶シリコン薄膜そのものをデバイスの活性層と
して用いる多結晶シリコン薄膜トランジスタ（ＴＦＴ）
が開発され、ＳＲＡＭ（スタティックＲＡＭ）の負荷素
子として、あるいは液晶表示装置（ＬＣＤ）用の液晶駆
動素子として実用化されている。
【０００３】従来、これらの多結晶シリコン薄膜の形成
方法としては、シラン系ガス（ＳｉＨ4 ，Ｓｉ2 Ｈ6 ）
を成膜ガスとする化学気相成長（ＣＶＤ）法を用い、６
５０℃程度の成膜温度で多結晶シリコン薄膜を直接堆積
する方法、あるいは５００℃程度の成膜温度でまずアモ
ルファスシリコン薄膜を堆積させ、その後試料温度を６
００〜９００℃程度のある温度に保持して熱処理（結晶
化処理）を行い多結晶シリコン薄膜を得る方法がある。
後者の方法は例えば、小林（Ｋｏｂａｙａｓｈｉ）らに
より、アブストラクト オブ ザ トエンティス コン
ファレンス オン ソリッド ステイト デバイセス
アンド マテリアルズ（Ａｂｓｔｒａｃｔｓ ｏｆ ｔ
ｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌ
ｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ）１９８９．ｐｐ．５７−６０に報告されて
いる。
方法としては、シラン系ガス（ＳｉＨ4 ，Ｓｉ2 Ｈ6 ）
を成膜ガスとする化学気相成長（ＣＶＤ）法を用い、６
５０℃程度の成膜温度で多結晶シリコン薄膜を直接堆積
する方法、あるいは５００℃程度の成膜温度でまずアモ
ルファスシリコン薄膜を堆積させ、その後試料温度を６
００〜９００℃程度のある温度に保持して熱処理（結晶
化処理）を行い多結晶シリコン薄膜を得る方法がある。
後者の方法は例えば、小林（Ｋｏｂａｙａｓｈｉ）らに
より、アブストラクト オブ ザ トエンティス コン
ファレンス オン ソリッド ステイト デバイセス
アンド マテリアルズ（Ａｂｓｔｒａｃｔｓ ｏｆ ｔ
ｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌ
ｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ）１９８９．ｐｐ．５７−６０に報告されて
いる。
【０００４】特に、後者の方法で形成した多結晶シリコ
ン薄膜は、平均結晶粒径が大きいため、前者の方法で形
成した多結晶シリコン薄膜と比較してより低抵抗化が可
能であること、あるいはトランジスタ特性に強く影響す
る結晶粒界が少ないことなどの利点を持っている。この
ため、この後者の方法が現在注目を集めており、ＴＦＴ
用薄膜への適用、あるいは将来の各種電極形成法とし
て、精力的に開発が行われている。
ン薄膜は、平均結晶粒径が大きいため、前者の方法で形
成した多結晶シリコン薄膜と比較してより低抵抗化が可
能であること、あるいはトランジスタ特性に強く影響す
る結晶粒界が少ないことなどの利点を持っている。この
ため、この後者の方法が現在注目を集めており、ＴＦＴ
用薄膜への適用、あるいは将来の各種電極形成法とし
て、精力的に開発が行われている。
【０００５】次に、このアモルファスシリコンの結晶化
により多結晶シリコン薄膜を形成する従来の方法につい
て、具体例を用いて説明する。まず、シリコン単結晶基
板上に熱酸化膜を１００ｎｍ成長させた後、通常のＬＰ
ＣＶＤ炉を用いてアモルファスシリコン薄膜を１５０ｎ
ｍ成膜し、アモルファスシリコン基板を作成する。成膜
条件は、例えば圧力０．１５Ｔｏｒｒ、温度４７０℃、
成膜ガス流量１００％−Ｓｉ2 Ｈ6 ９６ｓｃｃｍ、Ｈｅ
ベース４％−ＰＨ3 １２０ｓｃｃｍである。次に、電気
炉を用い、倒えば窒素雰囲気中で、炉内温度を８５０℃
に保持し３０分間の熱処理を施してアモルファスシリコ
ン薄膜の結晶化を行い多結晶シリコン薄膜を得る。この
時のＰＨ3 ガスとＳｉ2 Ｈ6 ガス流量から得られる反応
ガス中のＰおよびＳｉ原子数比（Ｐ／Ｓｉ＝２．５×１
０-2）でアモルファスシリコンを成膜すると、結晶化後
の膜中に存在するＰ濃度はおよそ３×１０20ｃｍ-3とな
る。従来より用いられている１００ｎｍ程度以上の膜厚
の多結晶シリコン膜では、この程度に高濃度のＰが膜中
に存在する場合、抵抗率が約６×１０-3Ω・ｍと充分低
抵抗な多結晶シリコン膜となる。
により多結晶シリコン薄膜を形成する従来の方法につい
て、具体例を用いて説明する。まず、シリコン単結晶基
板上に熱酸化膜を１００ｎｍ成長させた後、通常のＬＰ
ＣＶＤ炉を用いてアモルファスシリコン薄膜を１５０ｎ
ｍ成膜し、アモルファスシリコン基板を作成する。成膜
条件は、例えば圧力０．１５Ｔｏｒｒ、温度４７０℃、
成膜ガス流量１００％−Ｓｉ2 Ｈ6 ９６ｓｃｃｍ、Ｈｅ
ベース４％−ＰＨ3 １２０ｓｃｃｍである。次に、電気
炉を用い、倒えば窒素雰囲気中で、炉内温度を８５０℃
に保持し３０分間の熱処理を施してアモルファスシリコ
ン薄膜の結晶化を行い多結晶シリコン薄膜を得る。この
時のＰＨ3 ガスとＳｉ2 Ｈ6 ガス流量から得られる反応
ガス中のＰおよびＳｉ原子数比（Ｐ／Ｓｉ＝２．５×１
０-2）でアモルファスシリコンを成膜すると、結晶化後
の膜中に存在するＰ濃度はおよそ３×１０20ｃｍ-3とな
る。従来より用いられている１００ｎｍ程度以上の膜厚
の多結晶シリコン膜では、この程度に高濃度のＰが膜中
に存在する場合、抵抗率が約６×１０-3Ω・ｍと充分低
抵抗な多結晶シリコン膜となる。
【０００６】ここで、多結晶シリコン膜中の不純物濃度
と抵抗率の関係は、和田（Ｗａｄａ）らにより、デンキ
カガク（Ｄｅｎｋｉ Ｋａｇａｋｕ），４７（１９７
９）１１８や、中山（Ｎａｋａｙａｍａ）らにより、ジ
ャパニーズ ジャーナル オブアプライド フィジクス
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ）、２３（１９８４）Ｌ４９
３などに報告されている。これらによると、３×１０20
〜１×１０21ｃｍ-3付近の膜中リン（Ｐ）濃度で抵抗率
が最小となり、それ以上の濃度では抵抗率が増加する傾
向がみられている。
と抵抗率の関係は、和田（Ｗａｄａ）らにより、デンキ
カガク（Ｄｅｎｋｉ Ｋａｇａｋｕ），４７（１９７
９）１１８や、中山（Ｎａｋａｙａｍａ）らにより、ジ
ャパニーズ ジャーナル オブアプライド フィジクス
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ）、２３（１９８４）Ｌ４９
３などに報告されている。これらによると、３×１０20
〜１×１０21ｃｍ-3付近の膜中リン（Ｐ）濃度で抵抗率
が最小となり、それ以上の濃度では抵抗率が増加する傾
向がみられている。
【０００７】多結晶シリコン膜中のリン濃度を変化させ
るためにアモルファスシリコン成膜時の反応ガス中のＰ
／Ｓｉを変化させ、結晶化後多結晶シリコン膜の抵抗率
の変化を調べた結果を図３に示す。膜の形成条件として
は、ガス流量比以外は先に示した具体例の条件を用い
た。
るためにアモルファスシリコン成膜時の反応ガス中のＰ
／Ｓｉを変化させ、結晶化後多結晶シリコン膜の抵抗率
の変化を調べた結果を図３に示す。膜の形成条件として
は、ガス流量比以外は先に示した具体例の条件を用い
た。
【０００８】図３から分るように、Ｐ／Ｓｉが小さい量
では反応ガス中のＰ／Ｓｉが大きくなるにつれて膜の抵
抗率は減少する。これは、膜中のリン濃度の増加に伴っ
てキャリア濃度が増加するためである。しかし、Ｐ／Ｓ
ｉ＝１×１０-2程度でその抵抗率の減少はなくなり、そ
れ以上Ｐ／Ｓｉを大きくしても抵抗率の減少は望めな
い。むしろ過剰のＰが多結晶シリコンの結晶性を悪く
し、抵抗率は若干増加する傾向さえ見られる。従って、
従来は低抵抗率の多結晶シリコンを成膜する条件として
Ｐ／Ｓｉ＝２〜３×１０-2程度の値を用い、リンの濃度
が２〜４×１０20ｃｍ-3の多結晶シリコン膜を得てい
た。
では反応ガス中のＰ／Ｓｉが大きくなるにつれて膜の抵
抗率は減少する。これは、膜中のリン濃度の増加に伴っ
てキャリア濃度が増加するためである。しかし、Ｐ／Ｓ
ｉ＝１×１０-2程度でその抵抗率の減少はなくなり、そ
れ以上Ｐ／Ｓｉを大きくしても抵抗率の減少は望めな
い。むしろ過剰のＰが多結晶シリコンの結晶性を悪く
し、抵抗率は若干増加する傾向さえ見られる。従って、
従来は低抵抗率の多結晶シリコンを成膜する条件として
Ｐ／Ｓｉ＝２〜３×１０-2程度の値を用い、リンの濃度
が２〜４×１０20ｃｍ-3の多結晶シリコン膜を得てい
た。
【０００９】
【発明が解決しようとする課題】電極材料としての多結
晶シリコンは、半導体デバイスの高集積化により非常に
微細な領域での適用が求められている。例えば、径の大
きさが０．２μｍ以下のコンタクトホールの埋め込み
や、複雑化した、三次元型容量などの形成において見ら
れる０．１μｍよりも狭い領域への埋め込みなどへの適
用により、多結晶シリコンの実質的薄膜化が進んでい
る。
晶シリコンは、半導体デバイスの高集積化により非常に
微細な領域での適用が求められている。例えば、径の大
きさが０．２μｍ以下のコンタクトホールの埋め込み
や、複雑化した、三次元型容量などの形成において見ら
れる０．１μｍよりも狭い領域への埋め込みなどへの適
用により、多結晶シリコンの実質的薄膜化が進んでい
る。
【００１０】しかし、従来の条件（Ｐ／Ｓｉ＝０．０２
５）で成膜した場合、多結晶シリコン膜を薄膜化してゆ
くにつれて、図２に示したように、膜厚５０ｎｍ程度付
近からその抵抗率は急激に増加する現象が見られる。実
際、膜厚１００ｎｍにおいては抵抗率６×１０-6Ω・ｍ
であったのに対し、膜厚２５ｎｍでは６．５×１０-5Ω
・ｍと一桁以上も増加し、より薄膜化すると一層抵抗率
が増加してゆく。しかし、薄膜成長においても成長時の
膜中の不純物（リン）濃度は、従来使用している膜厚の
場合と同程度であり、薄膜化による減少はみられない。
ただし、結晶化の熱処理時における不純物の外方拡散が
あるため、多結晶シリコン膜中の不純物濃度の減少は若
干あるが、この抵抗率の増加を招くほどではない。
５）で成膜した場合、多結晶シリコン膜を薄膜化してゆ
くにつれて、図２に示したように、膜厚５０ｎｍ程度付
近からその抵抗率は急激に増加する現象が見られる。実
際、膜厚１００ｎｍにおいては抵抗率６×１０-6Ω・ｍ
であったのに対し、膜厚２５ｎｍでは６．５×１０-5Ω
・ｍと一桁以上も増加し、より薄膜化すると一層抵抗率
が増加してゆく。しかし、薄膜成長においても成長時の
膜中の不純物（リン）濃度は、従来使用している膜厚の
場合と同程度であり、薄膜化による減少はみられない。
ただし、結晶化の熱処理時における不純物の外方拡散が
あるため、多結晶シリコン膜中の不純物濃度の減少は若
干あるが、この抵抗率の増加を招くほどではない。
【００１１】この減少は、高集積化した半導体デバイス
の各種電極材料に多結晶シリコン膜を適用するには大き
な障害となる。本発明の目的は、５０ｎｍ以下の薄膜に
おいても抵抗率の充分低い半導体薄膜の形成方法を提供
することにある。
の各種電極材料に多結晶シリコン膜を適用するには大き
な障害となる。本発明の目的は、５０ｎｍ以下の薄膜に
おいても抵抗率の充分低い半導体薄膜の形成方法を提供
することにある。
【００１２】
【課題を解決するための手段】第１の発明の半導体薄膜
の形成方法は、不純物を導入しながらＣＶＤ法により厚
さ５０ｎｍ以下のアモルファスシリコン薄膜を堆積した
後に熱処理により多結晶化させる半導体薄膜の形成方法
において、反応ガス中のシリコン（Ｓｉ）原子数に対す
る不純物原子数Ｄの比（Ｄ／Ｓ）を０．０５〜０．２に
することを特徴とするものである。
の形成方法は、不純物を導入しながらＣＶＤ法により厚
さ５０ｎｍ以下のアモルファスシリコン薄膜を堆積した
後に熱処理により多結晶化させる半導体薄膜の形成方法
において、反応ガス中のシリコン（Ｓｉ）原子数に対す
る不純物原子数Ｄの比（Ｄ／Ｓ）を０．０５〜０．２に
することを特徴とするものである。
【００１３】第２の発明の半導体薄膜の形成方法は、不
純物を導入しながらＣＶＤ法により厚さ５０ｎｍ以下の
アモルファスシリコン薄膜を堆積した後に熱処理により
多結晶化させる半導体薄膜の形成方法において、半導体
薄膜中の不純物濃度が５×１０20〜２．５×１０21ｃｍ
-3となるように導入する不純物量を制御することを特徴
とするものである。
純物を導入しながらＣＶＤ法により厚さ５０ｎｍ以下の
アモルファスシリコン薄膜を堆積した後に熱処理により
多結晶化させる半導体薄膜の形成方法において、半導体
薄膜中の不純物濃度が５×１０20〜２．５×１０21ｃｍ
-3となるように導入する不純物量を制御することを特徴
とするものである。
【００１４】Ｄ／Ｓを０．０５〜０．２にすることはＣ
ＶＤ法における反応ガスの流量を制御することにより容
易である。Ｄ／Ｓを０．０５〜０．２にすることにより
多結晶シリコン膜中の不純物濃度は５×１０20〜２．５
×１０21ｃｍ-3程となる。結晶化の為の熱処理条件によ
りこの不純物濃度は多少ばらつくが、そのばらつきは１
０％以内に抑制可能である。
ＶＤ法における反応ガスの流量を制御することにより容
易である。Ｄ／Ｓを０．０５〜０．２にすることにより
多結晶シリコン膜中の不純物濃度は５×１０20〜２．５
×１０21ｃｍ-3程となる。結晶化の為の熱処理条件によ
りこの不純物濃度は多少ばらつくが、そのばらつきは１
０％以内に抑制可能である。
【００１５】多結晶シリコン膜の抵抗率を１×１０-5Ω
・ｍ程度にするためには不純物濃度は５×１０2 ｃｍ-3
以上とする必要がある。しかし不純物濃度が２．５×１
０21ｃｍ-3以上になると、結晶性の劣化や不純物散乱の
影響によりキャリアの移動度が低下し、逆に抵抗率が増
加してしまうため好ましくない。
・ｍ程度にするためには不純物濃度は５×１０2 ｃｍ-3
以上とする必要がある。しかし不純物濃度が２．５×１
０21ｃｍ-3以上になると、結晶性の劣化や不純物散乱の
影響によりキャリアの移動度が低下し、逆に抵抗率が増
加してしまうため好ましくない。
【００１６】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。図１（ａ）〜（ｃ）は、本発明の第１の
実施例を説明するための半導体チップの断面図であり、
膜厚が薄く低抵抗率の多結晶シリコン薄膜を得ることを
目的としたものである。
して説明する。図１（ａ）〜（ｃ）は、本発明の第１の
実施例を説明するための半導体チップの断面図であり、
膜厚が薄く低抵抗率の多結晶シリコン薄膜を得ることを
目的としたものである。
【００１７】まず、図１（ａ）に示すように、面方位
（１００），抵抗率１×１０-2Ω・ｍのＰ型シリコン基
板１１上に熱酸化法によりシリコン酸化膜１２を１００
ｎｍの厚さに形成した。
（１００），抵抗率１×１０-2Ω・ｍのＰ型シリコン基
板１１上に熱酸化法によりシリコン酸化膜１２を１００
ｎｍの厚さに形成した。
【００１８】次に、図１（ｂ）に示すように、抵抗加熱
炉を用いた通常のバッチ式ＬＰＣＶＤ装置を用い、リン
（Ｐ）ドープの厚さ１０〜１００ｎｍのアモルファスシ
リコン薄膜１３を複数枚成膜した。成膜条件は、反応管
内温度４７０℃，圧力０．１５Ｔｏｒｒ，反応ガスとし
て１００％−Ｓｉ2 Ｈ6 ，Ｈｅベース４％−ＰＨ3 ガス
を用い、それぞれの流量は９６ｓｃｃｍ，１２０〜４８
０ｓｃｃｍとした。この条件での反応ガス中のＰ／Ｓｉ
値は２．０×１０-2〜１×１０-1となり、結晶化後の膜
中リン濃度として、２×１０20〜１．３×１０21ｃｍ-3
の膜から得られるように設定した。
炉を用いた通常のバッチ式ＬＰＣＶＤ装置を用い、リン
（Ｐ）ドープの厚さ１０〜１００ｎｍのアモルファスシ
リコン薄膜１３を複数枚成膜した。成膜条件は、反応管
内温度４７０℃，圧力０．１５Ｔｏｒｒ，反応ガスとし
て１００％−Ｓｉ2 Ｈ6 ，Ｈｅベース４％−ＰＨ3 ガス
を用い、それぞれの流量は９６ｓｃｃｍ，１２０〜４８
０ｓｃｃｍとした。この条件での反応ガス中のＰ／Ｓｉ
値は２．０×１０-2〜１×１０-1となり、結晶化後の膜
中リン濃度として、２×１０20〜１．３×１０21ｃｍ-3
の膜から得られるように設定した。
【００１９】その後、図１（ｃ）に示すように、このア
モルファスシリコン薄膜１３を窒素雰囲気中で８５０
℃，３０分間の熱処理を行い多結晶シリコン薄膜１４を
形成した。尚、熱処理としては６００〜９００℃，３０
分〜２時間の条件を用いることができる。
モルファスシリコン薄膜１３を窒素雰囲気中で８５０
℃，３０分間の熱処理を行い多結晶シリコン薄膜１４を
形成した。尚、熱処理としては６００〜９００℃，３０
分〜２時間の条件を用いることができる。
【００２０】膜中のリン濃度が３×１０20ｃｍ-3（Ｐ／
Ｓｉ＝２．５×１０-2）のものを従来例として、またリ
ン濃度が１．３×１０21ｃｍ-3（Ｐ／Ｓｉ＝１．０×１
０-1）および２．０×１０21ｃｍ-3（Ｐ／Ｓｉ＝１．５
×１０-1）のものをそれぞれ実施例として図２に示す。
従来例においては膜厚が１００ｎｍ以上では６×１０-6
Ω・ｍと充分抵抗率が低くなるにもかかわらず、成膜す
るアモルファスシリコンの膜厚が薄くなると、およそ５
０ｎｍ付近から結晶化後の多結晶シリコンの抵抗率が急
激に増加する減少が現れる。その原因は、膜厚が薄くな
るにつれ多結晶シリコンの結晶粒径が小さくなり、粒界
に偏析する不純物量が増加し、活性化可能な不純物原子
数が不足することが考えられる。
Ｓｉ＝２．５×１０-2）のものを従来例として、またリ
ン濃度が１．３×１０21ｃｍ-3（Ｐ／Ｓｉ＝１．０×１
０-1）および２．０×１０21ｃｍ-3（Ｐ／Ｓｉ＝１．５
×１０-1）のものをそれぞれ実施例として図２に示す。
従来例においては膜厚が１００ｎｍ以上では６×１０-6
Ω・ｍと充分抵抗率が低くなるにもかかわらず、成膜す
るアモルファスシリコンの膜厚が薄くなると、およそ５
０ｎｍ付近から結晶化後の多結晶シリコンの抵抗率が急
激に増加する減少が現れる。その原因は、膜厚が薄くな
るにつれ多結晶シリコンの結晶粒径が小さくなり、粒界
に偏析する不純物量が増加し、活性化可能な不純物原子
数が不足することが考えられる。
【００２１】これに対し膜中のリン濃度が１．３×１０
21ｃｍ-3においては膜厚３０ｎｍ程度まで、２．０×１
０21ｃｍ-3においては膜厚２０ｎｍ程度まで抵抗率を１
×１０-5Ω・ｍに下げることができる。つまり、第１の
実施例の方法によれば、より多くの不純物を膜中に導入
することによって薄膜化による偏析量の増加を補償し、
活性化しうる不純物原子数を増やすことができるため、
従来よりも抵抗率を下げることができる。
21ｃｍ-3においては膜厚３０ｎｍ程度まで、２．０×１
０21ｃｍ-3においては膜厚２０ｎｍ程度まで抵抗率を１
×１０-5Ω・ｍに下げることができる。つまり、第１の
実施例の方法によれば、より多くの不純物を膜中に導入
することによって薄膜化による偏析量の増加を補償し、
活性化しうる不純物原子数を増やすことができるため、
従来よりも抵抗率を下げることができる。
【００２２】次に、膜厚１８ｎｍ，５０ｎｍおよび１０
０ｎｍの多結晶シリコンに関して、膜中のリン濃度が２
×１０20ｃｍ-3から１．３×１０21ｃｍ-3となるよう
に、成膜時のＰ／Ｓｉ値を２．０×１０-2からその５倍
の値の１×１０-1まで増加させた場合の膜中リン濃度と
抵抗率の変化を図４に示す。
０ｎｍの多結晶シリコンに関して、膜中のリン濃度が２
×１０20ｃｍ-3から１．３×１０21ｃｍ-3となるよう
に、成膜時のＰ／Ｓｉ値を２．０×１０-2からその５倍
の値の１×１０-1まで増加させた場合の膜中リン濃度と
抵抗率の変化を図４に示す。
【００２３】図４に示すように、膜厚１００ｎｍ以上の
多結晶シリコン膜では膜中リン濃度２×１０20ｃｍ-3に
おいて充分に抵抗率が下がり、それ以上に濃度を増やし
ても抵抗率は減少していない。一方、膜厚５０ｎｍの膜
では、膜中リン濃度を２×１０20ｃｍ-3から５×１０20
ｃｍ-3と増やすことにより、抵抗率は１．５×１０-5Ω
・ｍから１×１０-5Ω・ｍに減少し、各種電極材料とし
て適用するのに充分低い抵抗率となる。また、リン濃度
を１．０×１０-21 ｃｍ-3より大きくすることにより、
厚さ１００ｎｍの膜に匹敵する抵抗率の多結晶シリコン
膜が得られることが分る。
多結晶シリコン膜では膜中リン濃度２×１０20ｃｍ-3に
おいて充分に抵抗率が下がり、それ以上に濃度を増やし
ても抵抗率は減少していない。一方、膜厚５０ｎｍの膜
では、膜中リン濃度を２×１０20ｃｍ-3から５×１０20
ｃｍ-3と増やすことにより、抵抗率は１．５×１０-5Ω
・ｍから１×１０-5Ω・ｍに減少し、各種電極材料とし
て適用するのに充分低い抵抗率となる。また、リン濃度
を１．０×１０-21 ｃｍ-3より大きくすることにより、
厚さ１００ｎｍの膜に匹敵する抵抗率の多結晶シリコン
膜が得られることが分る。
【００２４】このように第１の実施例によれば、従来法
と比較して膜厚５０ｎｍ以下の薄膜においても低抵抗率
の多結晶シリコン薄膜を形成できる。
と比較して膜厚５０ｎｍ以下の薄膜においても低抵抗率
の多結晶シリコン薄膜を形成できる。
【００２５】尚、第１の実施例においては、リン（Ｐ）
ドープ膜についてのみ説明したが、ドーパント不純物が
砒素（Ａｓ）あるいはボロン（Ｂ）であっても、本発明
によって同様の効果（抵抗率の低減）が得られている。
不純物がＰの場合はＰＨ3 の代りに第三ブチルフォスフ
ィンを、不純物がＡｓの場合はアルシン，第三ブチルア
ルシンまたは三塩化砒素を、不純物がＢの場合はジボラ
ンをそれぞれ用いることができる。また成膜ガスとして
はＳｉ2 Ｈ6 の代りにＳｉＨ4 を用いてもよい。
ドープ膜についてのみ説明したが、ドーパント不純物が
砒素（Ａｓ）あるいはボロン（Ｂ）であっても、本発明
によって同様の効果（抵抗率の低減）が得られている。
不純物がＰの場合はＰＨ3 の代りに第三ブチルフォスフ
ィンを、不純物がＡｓの場合はアルシン，第三ブチルア
ルシンまたは三塩化砒素を、不純物がＢの場合はジボラ
ンをそれぞれ用いることができる。また成膜ガスとして
はＳｉ2 Ｈ6 の代りにＳｉＨ4 を用いてもよい。
【００２６】図５（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。この
第２の実施例は、本発明を各種半導体装置におけるデバ
イス活性層と配線層とのコンタクト埋設材料に適用した
ものである。
例を説明するための半導体チップの断面図である。この
第２の実施例は、本発明を各種半導体装置におけるデバ
イス活性層と配線層とのコンタクト埋設材料に適用した
ものである。
【００２７】まず、図５（ａ）に示すように、面方位
（１００）のＰ型シリコン基板２１の表面にＡｓをイオ
ン注入してｎ+ 拡散層２２を形成する。次に図５（ｂ）
に示すように、全面に厚さ１μｍのシリコン酸化膜２３
を形成し、フォトリソグラフィー工程およびイオンエッ
チング工程により、直径０．１５μｍ，深さ０．５μｍ
のコンタクトホール２８を形成する。
（１００）のＰ型シリコン基板２１の表面にＡｓをイオ
ン注入してｎ+ 拡散層２２を形成する。次に図５（ｂ）
に示すように、全面に厚さ１μｍのシリコン酸化膜２３
を形成し、フォトリソグラフィー工程およびイオンエッ
チング工程により、直径０．１５μｍ，深さ０．５μｍ
のコンタクトホール２８を形成する。
【００２８】次に図５（ｃ）に示すように、第１の実施
例と同様に、膜中のリン濃度が３×１０20ｃｍ-3（従来
例）および１．３×１０21ｃｍ-3（実施例）となるよう
に、成膜時のＰ／Ｓｉ値をそれぞれ２．５×１０-2，１
×１０-1としてＰドーピングを行いながら全面にアモル
ファスシリコン薄膜を１００ｎｍ成膜し、８５０℃，３
０分の熱処理条件によりアモルファスシリコン薄膜を結
晶化して多結晶シリコン薄膜２４を形成した。その後、
イオンエッチング工程により酸化膜上の多結晶シリコン
薄膜を取り除いた。
例と同様に、膜中のリン濃度が３×１０20ｃｍ-3（従来
例）および１．３×１０21ｃｍ-3（実施例）となるよう
に、成膜時のＰ／Ｓｉ値をそれぞれ２．５×１０-2，１
×１０-1としてＰドーピングを行いながら全面にアモル
ファスシリコン薄膜を１００ｎｍ成膜し、８５０℃，３
０分の熱処理条件によりアモルファスシリコン薄膜を結
晶化して多結晶シリコン薄膜２４を形成した。その後、
イオンエッチング工程により酸化膜上の多結晶シリコン
薄膜を取り除いた。
【００２９】以下図５（ｄ）に示すように、スパッタ法
によりチタン（Ｔｉ）膜２５を３０ｎｍ，窒化チタン
（ＴｉＮ）膜２６Ａを１００ｎｍ，Ａ１−Ｓｉ−Ｃｕ合
金膜２７を５５０ｎｍ，窒化チタン膜２６Ｂを３０ｎｍ
の順に堆積させて上部電極を作成し、分離溝２９を作っ
て多結晶シリコン・コンタクトプラグ部を１０００個直
列に並べた。以上のコンタクト抵抗評価用基板作製プロ
セスにおいて、従来方法と本実施例の方法とは、アモル
ファスシリコン薄膜成膜時のＰ／Ｓｉ値のみが異なり、
他のプロセスはすべて同一である。
によりチタン（Ｔｉ）膜２５を３０ｎｍ，窒化チタン
（ＴｉＮ）膜２６Ａを１００ｎｍ，Ａ１−Ｓｉ−Ｃｕ合
金膜２７を５５０ｎｍ，窒化チタン膜２６Ｂを３０ｎｍ
の順に堆積させて上部電極を作成し、分離溝２９を作っ
て多結晶シリコン・コンタクトプラグ部を１０００個直
列に並べた。以上のコンタクト抵抗評価用基板作製プロ
セスにおいて、従来方法と本実施例の方法とは、アモル
ファスシリコン薄膜成膜時のＰ／Ｓｉ値のみが異なり、
他のプロセスはすべて同一である。
【００３０】作製したコンタクト抵抗評価用基板につい
て、コンタクト抵抗を測定した。その結果コンタクト１
つ当たりの抵抗は、従来法によって得られる抵抗値（８
００〜１０００Ω）に比べて、本第２の実施例では４５
０Ωと非常に低減された。本実施例の手段を用いること
により、径０．１５μｍ程度の微細なコンタクト部の形
成が可能となり、今後の半導体デバイスの高集積化に大
いに寄与することがわかった。また、膜中のリン濃度が
８×１０20ｃｍ-2となるようにＰ／Ｓｉ値を７．５×１
０-2として成膜を行った場合でも、同等の効果が得られ
た。
て、コンタクト抵抗を測定した。その結果コンタクト１
つ当たりの抵抗は、従来法によって得られる抵抗値（８
００〜１０００Ω）に比べて、本第２の実施例では４５
０Ωと非常に低減された。本実施例の手段を用いること
により、径０．１５μｍ程度の微細なコンタクト部の形
成が可能となり、今後の半導体デバイスの高集積化に大
いに寄与することがわかった。また、膜中のリン濃度が
８×１０20ｃｍ-2となるようにＰ／Ｓｉ値を７．５×１
０-2として成膜を行った場合でも、同等の効果が得られ
た。
【００３１】図６（ａ）〜（ｃ）は本発明の第３の実施
例を説明するための半導体チップの断面図である。この
第３の実施例は、本発明をメモリーデバイスの容量電極
に適用したものである。
例を説明するための半導体チップの断面図である。この
第３の実施例は、本発明をメモリーデバイスの容量電極
に適用したものである。
【００３２】まず、図６（ａ）に示すように、面方位
（１００）Ｐ型シリコン単結晶基板表面にＡｓをイオン
注入してｎ+ の拡散層３２を作り、その上に熱酸化法に
より厚さ１μｍのシリコン酸化膜３３を形成し、その酸
化膜に幅１μｍの溝を形成する。そして第２の実施例と
同様に、膜中のリン濃度が３×１０20ｃｍ-3（従来例）
および８×１０20ｃｍ-3（実施例）となるように、成膜
時のＰ／Ｓｉ値をそれぞれ２．５×１０-2，７．５×１
０-1としてＰドーピングを行いながらアモルファスシリ
コン薄膜を３０ｎｍおよび１００ｎｍ成膜し、８５０
℃，３０分の熱処理により結晶化し、多結晶シリコン膜
３５を形成する。
（１００）Ｐ型シリコン単結晶基板表面にＡｓをイオン
注入してｎ+ の拡散層３２を作り、その上に熱酸化法に
より厚さ１μｍのシリコン酸化膜３３を形成し、その酸
化膜に幅１μｍの溝を形成する。そして第２の実施例と
同様に、膜中のリン濃度が３×１０20ｃｍ-3（従来例）
および８×１０20ｃｍ-3（実施例）となるように、成膜
時のＰ／Ｓｉ値をそれぞれ２．５×１０-2，７．５×１
０-1としてＰドーピングを行いながらアモルファスシリ
コン薄膜を３０ｎｍおよび１００ｎｍ成膜し、８５０
℃，３０分の熱処理により結晶化し、多結晶シリコン膜
３５を形成する。
【００３３】次に図６（ｂ）に示すように、多結晶シリ
コン薄膜３５をパターニングし下部電極３５Ａを形成し
た後、容量絶縁膜３６を５ｎｍの厚さに形成する。次に
図６（ｃ）に示すように、上部電極３７としてＰ／Ｓｉ
＝２．５×１０-2でアモルファスシリコン膜を１５０ｎ
ｍ成膜し、８５０℃，３０分の熱処理により多結晶化し
た。
コン薄膜３５をパターニングし下部電極３５Ａを形成し
た後、容量絶縁膜３６を５ｎｍの厚さに形成する。次に
図６（ｃ）に示すように、上部電極３７としてＰ／Ｓｉ
＝２．５×１０-2でアモルファスシリコン膜を１５０ｎ
ｍ成膜し、８５０℃，３０分の熱処理により多結晶化し
た。
【００３４】このようにして作製した容量についてその
特性を測定した。高周波Ｃ−Ｖ特性より、下部電極に＋
３Ｖ印加したときの容量値Ｃとゼロバイアス付近での容
量値Ｃ0 との比（Ｃ／Ｃ0 ）を表１に示す。
特性を測定した。高周波Ｃ−Ｖ特性より、下部電極に＋
３Ｖ印加したときの容量値Ｃとゼロバイアス付近での容
量値Ｃ0 との比（Ｃ／Ｃ0 ）を表１に示す。
【００３５】
【表１】
【００３６】表１より、従来の方法では下部電極膜厚を
１００ｎｍから３０ｎｍと薄くするとＣ／Ｃ0 値が０．
９８から０．８５と小さくなり、下部電極の多結晶シリ
コン内でキャリアの空乏化が拡がっていることがわか
る。一方、第３の実施例によれば、０．９４とＣ／Ｃ0
値の減少はほとんどなく、多結晶シリコン内に従来例に
比べて充分な量のキャリアが存在し、良好な電極が形成
されていることがわかる。
１００ｎｍから３０ｎｍと薄くするとＣ／Ｃ0 値が０．
９８から０．８５と小さくなり、下部電極の多結晶シリ
コン内でキャリアの空乏化が拡がっていることがわか
る。一方、第３の実施例によれば、０．９４とＣ／Ｃ0
値の減少はほとんどなく、多結晶シリコン内に従来例に
比べて充分な量のキャリアが存在し、良好な電極が形成
されていることがわかる。
【００３７】
【発明の効果】以上説明したように本発明は、不純物を
導入しながらＣＶＤ法により厚さ５０ｎｍ以下のアモル
ファスシリコン薄膜を堆積した後に熱処理により多結晶
化させる半導体薄膜の形成方法において、膜中の不純物
濃度を、薄膜化による不純物原子の偏析量を補償し、か
つ、結晶性の劣化や不純物散乱による移動度の低下を起
こさない範囲の５×１０20〜２．５×１０21ｃｍ-3とな
るように、成膜ガス流量に対する不純物導入ガス流量の
比を増加させ、その値としては、反応ガス中のシリコン
原子数Ｓと不純物原子数Ｄの比（Ｄ／Ｓ）を、０．０５
〜０．２に大きくして成膜することにより、結晶化後に
抵抗率の充分低い多結晶シリコン薄膜を容易に形成でき
るという効果がある。
導入しながらＣＶＤ法により厚さ５０ｎｍ以下のアモル
ファスシリコン薄膜を堆積した後に熱処理により多結晶
化させる半導体薄膜の形成方法において、膜中の不純物
濃度を、薄膜化による不純物原子の偏析量を補償し、か
つ、結晶性の劣化や不純物散乱による移動度の低下を起
こさない範囲の５×１０20〜２．５×１０21ｃｍ-3とな
るように、成膜ガス流量に対する不純物導入ガス流量の
比を増加させ、その値としては、反応ガス中のシリコン
原子数Ｓと不純物原子数Ｄの比（Ｄ／Ｓ）を、０．０５
〜０．２に大きくして成膜することにより、結晶化後に
抵抗率の充分低い多結晶シリコン薄膜を容易に形成でき
るという効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】リンの濃度を変えた場合の多結晶シリコン薄膜
の膜厚と抵抗率との関係を示す図。
の膜厚と抵抗率との関係を示す図。
【図３】Ｐ／Ｓｉ値と抵抗率との関係を示す図。
【図４】多結晶シリコン膜中のリン濃度と抵抗率との関
係を示す図。
係を示す図。
【図５】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図６】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
１１，２１ シリコン基板 １２，２３，３３ シリコン酸化膜 １３ アモルファスシリコン薄膜 １４，２４，３５ 多結晶シリコン薄膜 ２２，３２ ｎ+ 拡散層 ２５ チタン膜 ２６Ａ，２６Ｂ 窒化チタン膜 ２７ Ａｌ−Ｓｉ−Ｃｕ合金膜 ２８ コンタクトホール ２９ 分離溝 ３５Ａ 下部電極 ３６ 絶縁膜 ３７ 上部電極
Claims (7)
- 【請求項１】 不純物を導入しながらＣＶＤ法により厚
さ５０ｎｍ以下のアモルファスシリコン薄膜を堆積した
後に熱処理により多結晶化させる半導体薄膜の形成方法
において、反応ガス中のシリコン（Ｓｉ）原子数に対す
る不純物原子数Ｄの比（Ｄ／Ｓ）を０．０５〜０．２に
することを特徴とする半導体薄膜の形成方法。 - 【請求項２】 半導体薄膜中の不純物濃度が５×１０20
〜２．５×１０21ｃｍ-3となるように導入する不純物量
を制御する請求項１記載の半導体薄膜の形成方法。 - 【請求項３】 不純物を導入しながらＣＶＤ法により厚
さ５０ｎｍ以下のアモルファスシリコン薄膜を堆積した
後に熱処理により多結晶化させる半導体薄膜の形成方法
において、半導体薄膜中の不純物濃度が５×１０20〜
２．５×１０21ｃｍ-3となるように導入する不純物量を
制御することを特徴とする半導体薄膜の形成方法。 - 【請求項４】 シラン（ＳｉＨ4 ）またはジシラン（Ｓ
ｉ2 Ｈ6 ）を成膜ガスとして用いる請求項１または請求
項３記載の半導体薄膜の形成方法。 - 【請求項５】 不純物を導入するガスにフォスフィン
（ＰＨ3 ）または第三ブチルフォスフィンを用いる請求
項１または請求項３記載の半導体薄膜の形成方法。 - 【請求項６】 不純物を導入するガスにアルシン（Ａｓ
Ｈ3 ）または三塩化砒素（ＡｓＣｌ3 ）または第三ブチ
ルアルシンを用いる請求項１または請求項３記載の半導
体薄膜の形成方法。 - 【請求項７】 不純物を導入するガスにジボラン（Ｂ2
Ｈ6 ）を用いる請求項１または請求項３記載の半導体薄
膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296294A JP3006396B2 (ja) | 1993-03-02 | 1994-02-22 | 半導体薄膜の形成方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080093 | 1993-03-02 | ||
| JP5-40800 | 1993-03-02 | ||
| JP2296294A JP3006396B2 (ja) | 1993-03-02 | 1994-02-22 | 半導体薄膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314661A true JPH06314661A (ja) | 1994-11-08 |
| JP3006396B2 JP3006396B2 (ja) | 2000-02-07 |
Family
ID=26360258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296294A Expired - Lifetime JP3006396B2 (ja) | 1993-03-02 | 1994-02-22 | 半導体薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006396B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2716749A1 (fr) * | 1994-02-28 | 1995-09-01 | Fujitsu Ltd | Dispositif à semiconducteur possédant une pellicule de silicium fortement dopée. |
| US5714415A (en) * | 1995-02-01 | 1998-02-03 | Nec Corporation | Method of forming thin semiconductor film |
| US6040236A (en) * | 1996-09-06 | 2000-03-21 | Nec Corporation | Method for manufacturing silicon thin film conductive element |
| JP2014207475A (ja) * | 2009-04-21 | 2014-10-30 | テトラサン インコーポレイテッド | 高効率太陽電池構造体および製造方法 |
| JP2017069588A (ja) * | 2010-07-02 | 2017-04-06 | サンパワー コーポレイション | トンネル誘電体層を伴う太陽電池の製造方法 |
-
1994
- 1994-02-22 JP JP2296294A patent/JP3006396B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2716749A1 (fr) * | 1994-02-28 | 1995-09-01 | Fujitsu Ltd | Dispositif à semiconducteur possédant une pellicule de silicium fortement dopée. |
| US5714415A (en) * | 1995-02-01 | 1998-02-03 | Nec Corporation | Method of forming thin semiconductor film |
| US6040236A (en) * | 1996-09-06 | 2000-03-21 | Nec Corporation | Method for manufacturing silicon thin film conductive element |
| JP2014207475A (ja) * | 2009-04-21 | 2014-10-30 | テトラサン インコーポレイテッド | 高効率太陽電池構造体および製造方法 |
| EP4350782A3 (en) * | 2009-04-21 | 2024-07-10 | Tetrasun, Inc. | High-efficiency solar cell structures and methods of manufacture |
| EP4350784A3 (en) * | 2009-04-21 | 2024-07-10 | Tetrasun, Inc. | High-efficiency solar cell structures and methods of manufacture |
| EP4350783A3 (en) * | 2009-04-21 | 2024-07-10 | Tetrasun, Inc. | High-efficiency solar cell structures and methods of manufacture |
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| JP2017069588A (ja) * | 2010-07-02 | 2017-04-06 | サンパワー コーポレイション | トンネル誘電体層を伴う太陽電池の製造方法 |
| CN106847937A (zh) * | 2010-07-02 | 2017-06-13 | 太阳能公司 | 用于制造具有隧道电介质层的太阳能电池的方法 |
| JP2019091919A (ja) * | 2010-07-02 | 2019-06-13 | サンパワー コーポレイション | トンネル誘電体層を伴う太陽電池の製造方法 |
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