JPH06314954A - Oversampling circuit - Google Patents
Oversampling circuitInfo
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- JPH06314954A JPH06314954A JP12480993A JP12480993A JPH06314954A JP H06314954 A JPH06314954 A JP H06314954A JP 12480993 A JP12480993 A JP 12480993A JP 12480993 A JP12480993 A JP 12480993A JP H06314954 A JPH06314954 A JP H06314954A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は入力データをオーバサン
プリングするオーバーサンプリング回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oversampling circuit for oversampling input data.
【０００２】[0002]
【従来の技術】従来のオーバーサンプリングフィルタ９
０は図３に示すように、ゼロ補間器９１とデジタルロー
パスフィルタ９２とによって構成されている。図３に示
すオーバサンプリングフィルタ９０に図４（ａ）に示す
入力データｘを供給した場合、ゼロ補間器２１によって
ゼロが補間されてサンプリング周波数が高められて、ゼ
ロ補間器９１の出力ｙは図４（ｂ）に示すようになる。
図４（ｂ）に示すゼロ補間器９１の出力ｙがデジタルロ
ーパスフィルタ９２によって、データの値が滑らかに補
間されて、デジタルローパスフィルタ９２からの出力ｗ
は図４（ｃ）に示すごとくになる。2. Description of the Related Art Conventional oversampling filter 9
As shown in FIG. 3, 0 is composed of a zero interpolator 91 and a digital low-pass filter 92. When the input data x shown in FIG. 4A is supplied to the oversampling filter 90 shown in FIG. 3, the zero interpolator 21 interpolates zeroes to increase the sampling frequency, and the output y of the zero interpolator 91 is shown in FIG. 4 (b).
The output y of the zero interpolator 91 shown in FIG. 4B is smoothly interpolated by the digital low-pass filter 92, and the output w from the digital low-pass filter 92 is obtained.
Becomes as shown in FIG.
【０００３】ここで、入力データｘ（ｊ）とし、ゼロ補
間器９１の出力がｗ（ｊ）となった場合、一般的なオー
バーサンプリングフィルタではデジタルローパスフィル
タの出力ｗ（ｊ）はデジタルローパスフィルタ９２のタ
ップ数をＮとすると、コンボリューション演算である数
１のようになる。Here, when the input data is x (j) and the output of the zero interpolator 91 is w (j), the output w (j) of the digital low-pass filter in a general oversampling filter is the digital low-pass filter. When the number of taps in 92 is N, the convolution operation is given by the following equation 1.
【０００４】[0004]
【数１】 [Equation 1]
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記し
た従来のオーバーサンプリングフィルタによれば、ａビ
ットの入力データｘをオーバーサンプリングして出力す
る場合、入力データのビット数がａビット以上のオーバ
ーサンプリングフィルタを用いなければならないという
問題点があった。このため、オーバーサンプリングフィ
ルタが高価なものになるという問題点もあった。However, according to the above-described conventional oversampling filter, when the a-bit input data x is oversampled and output, the number of bits of the input data is a bits or more. There was a problem that I had to use. Therefore, there is a problem that the oversampling filter becomes expensive.
【０００６】本発明は、低入力ビット数のオーバーサン
プリングフィルタで入力データをオーバーサンプリング
できるオーバーサンプリング回路を提供することを目的
とする。An object of the present invention is to provide an oversampling circuit which can oversample input data with an oversampling filter having a low number of input bits.
【０００７】[0007]
【課題を解決するための手段】本発明のオーバーサンプ
リング回路は、各データ群が連続する１以上のビットで
構成された複数のデータ群に入力データを分割して出力
するデータ分割回路と、データ分割回路から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタと、各オーバーサンプリングフィルタの出力に
データ分割回路における入力データの分割数と分割後の
ビット数とオーバーサンプリングフィルタのゲインとに
基づく係数を夫々各別に乗算する係数乗算器と、全係数
乗算器の出力を加算する加算器とを備えたことを特徴と
する。SUMMARY OF THE INVENTION An oversampling circuit of the present invention includes a data division circuit for dividing input data into a plurality of data groups each of which is composed of one or more consecutive bits and outputting the data. An oversampling filter for inputting each data group output from the division circuit separately, and an output of each oversampling filter for the division number of input data in the data division circuit, the number of bits after division, and the gain of the oversampling filter. It is characterized in that it is provided with a coefficient multiplier for multiplying each of the coefficients based on each other and an adder for adding the outputs of all the coefficient multipliers.
【０００８】[0008]
【作用】本発明のオーバーサンプリング回路は、データ
分割回路によって入力データが複数のデータ群に分割さ
れ、分割された各データ群が夫々オーバーサンプリング
フィルタに供給されてオーバーサンプリングされ、係数
乗算器によって係数が乗算されて、係数乗算器の出力が
加算器によって加算されて出力される。したがって、オ
ーバーサンプリングフィルタの入力ビット数は少なくて
済む。In the oversampling circuit of the present invention, the input data is divided into a plurality of data groups by the data dividing circuit, each divided data group is supplied to the oversampling filter and oversampled, and the coefficient is multiplied by the coefficient multiplier. Are multiplied, and the output of the coefficient multiplier is added by the adder and output. Therefore, the number of input bits of the oversampling filter can be small.
【０００９】[0009]
【実施例】以下、本発明を実施例により説明する。図１
は本発明の一実施例の構成を示すブロック図である。EXAMPLES The present invention will be described below with reference to examples. Figure 1
FIG. 3 is a block diagram showing the configuration of an embodiment of the present invention.
【００１０】本一実施例のオーバーサンプリング回路
は、ａビットの入力データｘをデータ分割回路１に供給
して、各データ群が１ビット以上の連続するビット数か
らなるｐ個のデータ群にａビットの入力データｘを分割
する。データ分割回路１から出力される各データ群をｘ
1、ｘ2、……、ｘｐとし、各データ群のビット数を
ａ1、ａ2、…、ａｐとする。したがって、ａ1＋ａ2＋…
＋ａｐ＝ａビットである。The oversampling circuit of this embodiment supplies a-bit input data x to the data dividing circuit 1 so that each data group has a number of consecutive bits of 1 bit or more. The bit input data x is divided. X each data group output from the data division circuit 1
1, x 2, ......, and xp, the number of bits in each data group a 1, a 2, ..., and ap. Therefore, a 1 + a 2 + ...
+ Ap = a bits.
【００１１】データ群ｘ1はゼロ補間回路５１とデジタ
ルローパスフィルタ６１とからなるオーバーサンプリン
グフィルタ２に供給してオーバーサンプリングする。デ
ータ群ｘ2はゼロ補間回路５２とデジタルローパスフィ
ルタ６２とからなるオーバーサンプリングフィルタ３に
供給してオーバーサンプリングする。同様に、データ群
ｘｐはゼロ補間回路５ｐとデジタルローパスフィルタ６
ｐとからなるオーバーサンプリングフィルタ４に供給し
てオーバーサンプリングする。The data group x 1 is supplied to an oversampling filter 2 consisting of a zero interpolation circuit 51 and a digital low pass filter 61 to be oversampled. The data group x 2 is supplied to the oversampling filter 3 including the zero interpolation circuit 52 and the digital low-pass filter 62 to be oversampled. Similarly, the data group xp includes a zero interpolation circuit 5p and a digital low pass filter 6
It is supplied to the oversampling filter 4 composed of p and oversampled.
【００１２】オーバーサンプリングフィルタ２の出力は
係数乗算器７１において係数が乗算され、オーバーサン
プリングフィルタ３の出力は係数乗算器７２において係
数が乗算され、オーバーサンプリングフィルタ４の出力
は係数乗算器７ｐにおいて係数が乗算される。係数乗算
器７１の出力、係数乗算器７２の出力、…、係数乗算器
７ｐの出力は加算器８によって加算されて、出力され
る。ここで、係数乗算器７１、７２、…、７ｐにおける
係数はデータ分割回路１における入力データの分割数ｐ
と分割後のビット数と対応するオーバーサンプリングフ
ィルタのゲインとに基づく値である。The output of the oversampling filter 2 is multiplied by the coefficient in the coefficient multiplier 71, the output of the oversampling filter 3 is multiplied by the coefficient in the coefficient multiplier 72, and the output of the oversampling filter 4 is multiplied by the coefficient in the coefficient multiplier 7p. Is multiplied. The output of the coefficient multiplier 71, the output of the coefficient multiplier 72, ..., The output of the coefficient multiplier 7p are added by the adder 8 and output. Here, the coefficient in the coefficient multipliers 71, 72, ..., 7p is the division number p of the input data in the data division circuit 1.
And a value based on the number of bits after division and the gain of the corresponding oversampling filter.
【００１３】上記のように構成した本実施例のオーバー
サンプリング回路において、入力ｘ（ｊ）がデータ分割
回路１によって分割されて、データ群ｘ1（ｊ）、ｘ
2（ｊ）、…、ｘｐ（ｊ）がデータ分割回路１から出力
される。データ群ｘ1はａ1ビットのオーバーサンプリン
グフィルタ２に入力されて、ゼロ補間器５１においてゼ
ロが補間されて、その出力はｙ1（ｊ）となる。データ
群ｘ2はａ2ビットのオーバーサンプリングフィルタ３に
入力されて、ゼロ補間器５２においてゼロが補間され
て、その出力はｙ2（ｊ）となる。データ群ｘｐはａｐ
ビットのオーバーサンプリングフィルタ４に入力され
て、ゼロ補間器５ｐにおいてゼロが補間されて、その出
力はｙｐ（ｊ）となる。In the oversampling circuit of the present embodiment configured as described above, the input x (j) is divided by the data dividing circuit 1 to obtain the data groups x 1 (j), x.
2 (j), ..., Xp (j) are output from the data division circuit 1. The data group x 1 is input to the a 1 -bit oversampling filter 2, and zeros are interpolated by the zero interpolator 51, and its output becomes y 1 (j). The data group x 2 is input to the a 2 -bit oversampling filter 3 and zeros are interpolated by the zero interpolator 52, and its output becomes y 2 (j). The data group xp is ap
It is input to the bit oversampling filter 4, zeros are interpolated in the zero interpolator 5p, and the output becomes yp (j).
【００１４】出力ｙ1（ｊ）、ｙ2（ｊ）、…、ｙｐ
（ｊ）はデジタルローパスフィルタ６１、６２、…、６
ｐに夫々入力されて、その出力はｚ1（ｊ）、ｚ
2（ｊ）、…、ｚｐ（ｊ）となる。これを出力ｚｉ
（ｊ）で代表すれば、出力ｚｉ（ｊ）は、コンボリュー
ション演算である数２に示すようになる。Outputs y 1 (j), y 2 (j), ..., Yp
(J) is a digital low-pass filter 61, 62, ..., 6
input to p, and the output is z 1 (j), z
2 (j), ..., Zp (j). This is output zi
If it is represented by (j), the output zi (j) is as shown in Equation 2 which is a convolution operation.
【００１５】[0015]
【数２】 [Equation 2]
【００１６】出力ｚ1（ｊ）、ｚ2（ｊ）、…、ｚｐ
（ｊ）は係数乗算器７１、７２、…、７ｐに夫々供給さ
れ、その出力はｗ1、ｗ2、…、ｗｐとなる。これを出力
ｗｉ（ｊ）で代表すれば、出力ｗｉ（ｊ）は、コンボリ
ューション演算である数３に示すようになる。ここで、
ｂｉは係数乗算器における係数であり、ｂｉで代表して
ある。Outputs z 1 (j), z 2 (j), ..., Zp
(J) is supplied to the coefficient multipliers 71, 72, ..., 7p, respectively, and the outputs thereof are w 1 , w 2 ,. If this is represented by the output wi (j), the output wi (j) becomes as shown in Equation 3 which is a convolution operation. here,
bi is a coefficient in the coefficient multiplier and is represented by bi.
【００１７】[0017]
【数３】 [Equation 3]
【００１８】ｗ1、ｗ2、…、ｗｐは加算器８において加
算される。加算出力ｗは、コンボリューション演算であ
る数４に示すようになる。ここでｐはデータ分割回路１
における入力データの分割数である。The w 1 , w 2 , ..., Wp are added in the adder 8. The addition output w is as shown in Equation 4, which is a convolution operation. Here, p is the data division circuit 1
Is the number of divisions of the input data in.
【００１９】[0019]
【数４】 [Equation 4]
【００２０】ここで、入力データｘ（ｊ）とデータ分割
回路１の出力ｘｉ（ｊ）との間の関係は、数５に示すご
とくである。Here, the relationship between the input data x (j) and the output xi (j) of the data division circuit 1 is as shown in equation 5.
【００２１】[0021]
【数５】 [Equation 5]
【００２２】ここで、ｃｉは分割されたデータ群におけ
るＬＳＢより下位に存在する入力データｘ中のビット数
である。例えば入力データを２０ビットとし、データ分
割回路１においてＭＳＢ側から（２０ビット目〜１６ビ
ット目）までのｘ1（５ビット）、（１５ビット目〜１
０ビット目）までのｘ2（６ビット）、（９ビット目〜
１ビット目）までのｘ3（９ビット）の３データ群に分
割されたとすれば、ｃｉは夫々１５、９、０である。Here, ci is the number of bits in the input data x existing below the LSB in the divided data group. For example, when the input data is 20 bits, x 1 (5 bits) from the MSB side (20th bit to 16th bit) and (15th bit to 1 ) from the MSB side in the data division circuit 1
X 2 up to 0th bit (6th bit), (9th bit ~
If it is divided into 3 data groups of x 3 (9 bits) up to the 1st bit), ci is 15, 9, 0, respectively.
【００２３】（５）式の両辺を０補間したと考えると、
ゼロ補間器９１の出力とゼロ補間器５１、５２、…、５
ｐの出力との関係は、数６のようになる。Considering that both sides of the equation (5) are zero-interpolated,
The output of the zero interpolator 91 and the zero interpolators 51, 52, ..., 5
The relationship with the output of p is as shown in Equation 6.
【００２４】[0024]
【数６】 [Equation 6]
【００２５】ここで、（４）式において数７とする。Here, in the equation (4), the equation 7 is used.
【００２６】[0026]
【数７】 [Equation 7]
【００２７】このようにすると、（４）式は（６）式お
よび（７）式から、コンボリューション演算である数８
となる。In this way, the equation (4) can be calculated from the equations (6) and (7) by the equation 8 which is a convolution operation.
Becomes
【００２８】[0028]
【数８】 [Equation 8]
【００２９】（８）式と（１）式とを比較すれば明らか
なように、両式は同一である。したがって、図３に示し
たオーバーサンプリングフィルタ９１の入力と出力との
関係と、図１に示した本実施例のオーバーサンプリング
回路の入力と出力との関係は同一である。As is clear from the comparison between the equations (8) and (1), both equations are the same. Therefore, the relationship between the input and output of the oversampling filter 91 shown in FIG. 3 and the relationship between the input and output of the oversampling circuit of this embodiment shown in FIG. 1 are the same.
【００３０】なお、オーバーサンプリングフィルタのゲ
インについては、ゲインが等しいとして説明してきた
が、オーバーサンプリングフィルタ間でゲインが異なれ
ば乗算係数ｂｉにゲインの比を乗算して、乗算結果を乗
算係数とすればよい。Although the gains of the oversampling filters have been described as being equal to each other, if the gains of the oversampling filters differ, the multiplication coefficient bi is multiplied by the gain ratio, and the multiplication result is used as the multiplication coefficient. Good.
【００３１】次に、本発明の適用例について説明する。
図２は本発明の適用例の構成を示すブロック図である。Next, an application example of the present invention will be described.
FIG. 2 is a block diagram showing a configuration of an application example of the present invention.
【００３２】コンパクトデイスクプレーヤから出力され
るシリアルフォーマットのデータをシリアル／パラレル
変換器９によって受けて、２０ビットのパラレルデータ
に変換し、パラレルデータをデータ分割回路１０に供給
して第１のデータ群として１６ビットのパラレルデータ
と第２のデータ群として４ビットのパレレルデータとに
２分割し、分割された第１のデータ群および第２のデー
タ群を夫々各別にパラレル／シリアル変換器１１、１２
に供給してシリアルデータに変換し、夫々のシリアルデ
ータをオーバーサンプリングフィルタ１３、１４に各別
に供給してオーバーサンプリングする。The serial format data output from the compact disk player is received by the serial / parallel converter 9, converted into 20-bit parallel data, and the parallel data is supplied to the data division circuit 10 to generate the first data group. Is divided into 16-bit parallel data and 4-bit parrelel data as a second data group, and the divided first data group and second data group are divided into parallel / serial converters 11 and 12, respectively.
Is supplied to the oversampling filters 13 and 14 for oversampling.
【００３３】オーバーサンプリングフィルタ１３、１４
内の演算により、オーバーサンプリングフィルタ１３、
１４からの出力のビット数は増加する。例えばともに２
０ビットの出力となったとする。オーバーサンプリング
フィルタ１３、１４からの出力がシリアルフォーマット
のときは夫々シリアル／パラレル変換器１５、１６に各
別に供給して、夫々２０ビットのパラレルデータに変換
して出力する。Oversampling filters 13 and 14
By the calculation in, the oversampling filter 13,
The number of bits in the output from 14 increases. For example, both are 2
It is assumed that the output is 0 bit. When the outputs from the oversampling filters 13 and 14 are in serial format, they are separately supplied to the serial / parallel converters 15 and 16, respectively, and converted into 20-bit parallel data and output.
【００３４】シリアル／パラレル変換器１５、１６から
の出力は係数乗算器１７、１８に夫々供給して、係数乗
算器１７、１８において夫々１倍、１／１６倍して出力
される。ここで係数乗算器１８において１／１６倍する
のは、オーバーサンプリングフィルタ１３の入力データ
のゲインｂｉは２の４乗であり、オーバーサンプリング
フィルタ１４の入力データのゲインｂｉは２の０乗であ
り、オーバーサンプリングフィルタ１３および１４のゲ
インは共に２の４乗であるため、ゲインｂｉの比１／１
６を乗算係数とするのである。The outputs from the serial / parallel converters 15 and 16 are supplied to the coefficient multipliers 17 and 18, respectively, and the coefficient multipliers 17 and 18 multiply by 1 and 1/16, respectively, and output. Here, the coefficient multiplier 18 multiplies by 1/16 when the gain bi of the input data of the oversampling filter 13 is 2 4 and the gain bi of the input data of the oversampling filter 14 is 2 0. , The gains of the oversampling filters 13 and 14 are both 2 to the fourth power, and therefore the ratio of the gain bi is 1/1.
6 is the multiplication coefficient.
【００３５】係数乗算器１７の出力と係数乗算器１８の
出力は加算器２０に供給して、加算され、加算出力はパ
ラレル／シリアル変換器２１に供給して、シリアルデー
タに変換され、パラレル／シリアル変換器２１からの出
力データはＤ／Ａ変換器２２に供給してアナログ信号に
変換して、出力される。The outputs of the coefficient multiplier 17 and the coefficient multiplier 18 are supplied to an adder 20 for addition, and the added output is supplied to a parallel / serial converter 21 for conversion into serial data and parallel / serial conversion. The output data from the serial converter 21 is supplied to the D / A converter 22, converted into an analog signal, and output.
【００３６】コンパクトディスクプレーヤから出力され
るデータをＸとし、オーバーサンプリングフィルタ１３
に入力されるデータをＸ１とし、オーバーサンプリング
フィルタ１４に入力されるデータをＸ２としした場合、
これらの間には、The data output from the compact disc player is X, and the oversampling filter 13 is used.
When the data input to the above is X1 and the data input to the oversampling filter 14 is X2,
Between these,
【００３７】Ｘ＝１６・Ｘ１＋Ｘ２X = 16 · X1 + X2
【００３８】の関係が成り立つ。このようにＸ１とＸ２
には１対１６の重み付けがされており、、それらをオー
バーサンプリングした出力を係数乗算器１７、１８にお
いて再度重み付けをすることによって、データＸ１とＸ
２との間の重み付けを打ち消すのである。The following relationship holds. Thus X1 and X2
Are weighted 1 to 16, and the outputs obtained by oversampling them are weighted again in the coefficient multipliers 17 and 18 to obtain data X1 and X1.
The weighting between 2 and 1 is canceled.
【００３９】[0039]
【発明の効果】以上説明した如く本発明のオーバーサン
プリング回路によれば、ａビットの入力データを複数の
データ群に分割し、分割した各データ群のビット数の低
ビット入力のオーバーサンプリングフィルタを、分割し
たデータ群の数設ければよく、低入力ビット数のオーバ
ーサンプリングフィルタで入力データをオーバーサンプ
リングできて、従来のように高ビット数入力のオーバー
サンプリングフィルタを必要としなくなる効果がある。As described above, according to the oversampling circuit of the present invention, an a-bit input data is divided into a plurality of data groups, and an oversampling filter having a low bit number of bits of each divided data group is provided. It is only necessary to provide the number of divided data groups, and the input data can be oversampled by the oversampling filter having a low input bit number, which eliminates the need for an oversampling filter having a high bit number input as in the conventional case.
【図１】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】本発明の適用例の構成を示すブロック図であ
る。FIG. 2 is a block diagram showing a configuration of an application example of the present invention.
【図３】従来例の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a conventional example.
【図４】従来例の作用に説明に供する信号の模式図であ
る。FIG. 4 is a schematic diagram of signals used for explaining the operation of the conventional example.
【符号の説明】 １ データ分割回路 ２、３および４ オーバーサンプリングフィルタ ５１、５２および５ｐ ゼロ補間器 ６１、６２および６ｐ デジタルローパスフィルタ ７１、７２および７ｐ 係数乗算器 ８ 加算器[Description of Reference Signs] 1 data division circuit 2, 3 and 4 oversampling filter 51, 52 and 5p zero interpolator 61, 62 and 6p digital low pass filter 71, 72 and 7p coefficient multiplier 8 adder
Claims (1)
構成された複数のデータ群に入力データを分割して出力
するデータ分割回路と、データ分割回路から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタと、各オーバーサンプリングフィルタの出力に
データ分割回路における入力データの分割数と分割後の
ビット数とオーバーサンプリングフィルタのゲインとに
基づく係数を夫々各別に乗算する係数乗算器と、全係数
乗算器の出力を加算する加算器とを備えたことを特徴と
するオーバーサンプリング回路。1. A data division circuit for dividing input data into a plurality of data groups each of which is composed of one or more continuous bits and outputting the data, and each data group output from the data division circuit. An oversampling filter that is input separately, and a coefficient multiplier that multiplies the output of each oversampling filter by a coefficient based on the number of divisions of input data in the data division circuit, the number of bits after division, and the gain of the oversampling filter, respectively. And an adder that adds outputs of all coefficient multipliers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12480993A JPH06314954A (en) | 1993-04-30 | 1993-04-30 | Oversampling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12480993A JPH06314954A (en) | 1993-04-30 | 1993-04-30 | Oversampling circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314954A true JPH06314954A (en) | 1994-11-08 |
Family
ID=14894661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12480993A Pending JPH06314954A (en) | 1993-04-30 | 1993-04-30 | Oversampling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314954A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6040356B1 (en) * | 2015-09-28 | 2016-12-07 | 日本電信電話株式会社 | Signal processing apparatus and signal processing method |
| JP2017181104A (en) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | Radiated disturbance measuring device |
-
1993
- 1993-04-30 JP JP12480993A patent/JPH06314954A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6040356B1 (en) * | 2015-09-28 | 2016-12-07 | 日本電信電話株式会社 | Signal processing apparatus and signal processing method |
| JP2017181104A (en) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | Radiated disturbance measuring device |
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