JPH06314954A - オーバーサンプリング回路 - Google Patents
オーバーサンプリング回路Info
- Publication number
- JPH06314954A JPH06314954A JP12480993A JP12480993A JPH06314954A JP H06314954 A JPH06314954 A JP H06314954A JP 12480993 A JP12480993 A JP 12480993A JP 12480993 A JP12480993 A JP 12480993A JP H06314954 A JPH06314954 A JP H06314954A
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- Japan
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- circuit
- coefficient
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- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 低ビット数のオーバーサンプリングフィルタ
で入力データをオーバーサンプリングできるオーバーサ
ンプリング回路を提供する。 【構成】 各データ群が連続する１以上のビットで構成
された複数のデータ群に入力データを分割して出力する
データ分割回路１と、データ分割回路１から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタ２、３、４と、オーバーサンプリングフィルタ
２、３、４の出力にデータ分割回路１における入力デー
タの分割数と分割後のビット数とオーバーサンプリング
フィルタ２、３、４のゲインとに基づく係数を夫々各別
に乗算する係数乗算器７１、７２、７３と、全係数乗算
器７１、７２、７３の出力を加算する加算器８を備え
た。
で入力データをオーバーサンプリングできるオーバーサ
ンプリング回路を提供する。 【構成】 各データ群が連続する１以上のビットで構成
された複数のデータ群に入力データを分割して出力する
データ分割回路１と、データ分割回路１から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタ２、３、４と、オーバーサンプリングフィルタ
２、３、４の出力にデータ分割回路１における入力デー
タの分割数と分割後のビット数とオーバーサンプリング
フィルタ２、３、４のゲインとに基づく係数を夫々各別
に乗算する係数乗算器７１、７２、７３と、全係数乗算
器７１、７２、７３の出力を加算する加算器８を備え
た。
Description
【０００１】
【産業上の利用分野】本発明は入力データをオーバサン
プリングするオーバーサンプリング回路に関する。
プリングするオーバーサンプリング回路に関する。
【０００２】
【従来の技術】従来のオーバーサンプリングフィルタ９
０は図３に示すように、ゼロ補間器９１とデジタルロー
パスフィルタ９２とによって構成されている。図３に示
すオーバサンプリングフィルタ９０に図４（ａ）に示す
入力データｘを供給した場合、ゼロ補間器２１によって
ゼロが補間されてサンプリング周波数が高められて、ゼ
ロ補間器９１の出力ｙは図４（ｂ）に示すようになる。
図４（ｂ）に示すゼロ補間器９１の出力ｙがデジタルロ
ーパスフィルタ９２によって、データの値が滑らかに補
間されて、デジタルローパスフィルタ９２からの出力ｗ
は図４（ｃ）に示すごとくになる。
０は図３に示すように、ゼロ補間器９１とデジタルロー
パスフィルタ９２とによって構成されている。図３に示
すオーバサンプリングフィルタ９０に図４（ａ）に示す
入力データｘを供給した場合、ゼロ補間器２１によって
ゼロが補間されてサンプリング周波数が高められて、ゼ
ロ補間器９１の出力ｙは図４（ｂ）に示すようになる。
図４（ｂ）に示すゼロ補間器９１の出力ｙがデジタルロ
ーパスフィルタ９２によって、データの値が滑らかに補
間されて、デジタルローパスフィルタ９２からの出力ｗ
は図４（ｃ）に示すごとくになる。
【０００３】ここで、入力データｘ（ｊ）とし、ゼロ補
間器９１の出力がｗ（ｊ）となった場合、一般的なオー
バーサンプリングフィルタではデジタルローパスフィル
タの出力ｗ（ｊ）はデジタルローパスフィルタ９２のタ
ップ数をＮとすると、コンボリューション演算である数
１のようになる。
間器９１の出力がｗ（ｊ）となった場合、一般的なオー
バーサンプリングフィルタではデジタルローパスフィル
タの出力ｗ（ｊ）はデジタルローパスフィルタ９２のタ
ップ数をＮとすると、コンボリューション演算である数
１のようになる。
【０００４】
【数１】
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のオーバーサンプリングフィルタによれば、ａビ
ットの入力データｘをオーバーサンプリングして出力す
る場合、入力データのビット数がａビット以上のオーバ
ーサンプリングフィルタを用いなければならないという
問題点があった。このため、オーバーサンプリングフィ
ルタが高価なものになるという問題点もあった。
た従来のオーバーサンプリングフィルタによれば、ａビ
ットの入力データｘをオーバーサンプリングして出力す
る場合、入力データのビット数がａビット以上のオーバ
ーサンプリングフィルタを用いなければならないという
問題点があった。このため、オーバーサンプリングフィ
ルタが高価なものになるという問題点もあった。
【０００６】本発明は、低入力ビット数のオーバーサン
プリングフィルタで入力データをオーバーサンプリング
できるオーバーサンプリング回路を提供することを目的
とする。
プリングフィルタで入力データをオーバーサンプリング
できるオーバーサンプリング回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明のオーバーサンプ
リング回路は、各データ群が連続する１以上のビットで
構成された複数のデータ群に入力データを分割して出力
するデータ分割回路と、データ分割回路から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタと、各オーバーサンプリングフィルタの出力に
データ分割回路における入力データの分割数と分割後の
ビット数とオーバーサンプリングフィルタのゲインとに
基づく係数を夫々各別に乗算する係数乗算器と、全係数
乗算器の出力を加算する加算器とを備えたことを特徴と
する。
リング回路は、各データ群が連続する１以上のビットで
構成された複数のデータ群に入力データを分割して出力
するデータ分割回路と、データ分割回路から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタと、各オーバーサンプリングフィルタの出力に
データ分割回路における入力データの分割数と分割後の
ビット数とオーバーサンプリングフィルタのゲインとに
基づく係数を夫々各別に乗算する係数乗算器と、全係数
乗算器の出力を加算する加算器とを備えたことを特徴と
する。
【０００８】
【作用】本発明のオーバーサンプリング回路は、データ
分割回路によって入力データが複数のデータ群に分割さ
れ、分割された各データ群が夫々オーバーサンプリング
フィルタに供給されてオーバーサンプリングされ、係数
乗算器によって係数が乗算されて、係数乗算器の出力が
加算器によって加算されて出力される。したがって、オ
ーバーサンプリングフィルタの入力ビット数は少なくて
済む。
分割回路によって入力データが複数のデータ群に分割さ
れ、分割された各データ群が夫々オーバーサンプリング
フィルタに供給されてオーバーサンプリングされ、係数
乗算器によって係数が乗算されて、係数乗算器の出力が
加算器によって加算されて出力される。したがって、オ
ーバーサンプリングフィルタの入力ビット数は少なくて
済む。
【０００９】
【実施例】以下、本発明を実施例により説明する。図１
は本発明の一実施例の構成を示すブロック図である。
は本発明の一実施例の構成を示すブロック図である。
【００１０】本一実施例のオーバーサンプリング回路
は、ａビットの入力データｘをデータ分割回路１に供給
して、各データ群が１ビット以上の連続するビット数か
らなるｐ個のデータ群にａビットの入力データｘを分割
する。データ分割回路１から出力される各データ群をｘ
1、ｘ2、……、ｘｐとし、各データ群のビット数を
ａ1、ａ2、…、ａｐとする。したがって、ａ1＋ａ2＋…
＋ａｐ＝ａビットである。
は、ａビットの入力データｘをデータ分割回路１に供給
して、各データ群が１ビット以上の連続するビット数か
らなるｐ個のデータ群にａビットの入力データｘを分割
する。データ分割回路１から出力される各データ群をｘ
1、ｘ2、……、ｘｐとし、各データ群のビット数を
ａ1、ａ2、…、ａｐとする。したがって、ａ1＋ａ2＋…
＋ａｐ＝ａビットである。
【００１１】データ群ｘ1はゼロ補間回路５１とデジタ
ルローパスフィルタ６１とからなるオーバーサンプリン
グフィルタ２に供給してオーバーサンプリングする。デ
ータ群ｘ2はゼロ補間回路５２とデジタルローパスフィ
ルタ６２とからなるオーバーサンプリングフィルタ３に
供給してオーバーサンプリングする。同様に、データ群
ｘｐはゼロ補間回路５ｐとデジタルローパスフィルタ６
ｐとからなるオーバーサンプリングフィルタ４に供給し
てオーバーサンプリングする。
ルローパスフィルタ６１とからなるオーバーサンプリン
グフィルタ２に供給してオーバーサンプリングする。デ
ータ群ｘ2はゼロ補間回路５２とデジタルローパスフィ
ルタ６２とからなるオーバーサンプリングフィルタ３に
供給してオーバーサンプリングする。同様に、データ群
ｘｐはゼロ補間回路５ｐとデジタルローパスフィルタ６
ｐとからなるオーバーサンプリングフィルタ４に供給し
てオーバーサンプリングする。
【００１２】オーバーサンプリングフィルタ２の出力は
係数乗算器７１において係数が乗算され、オーバーサン
プリングフィルタ３の出力は係数乗算器７２において係
数が乗算され、オーバーサンプリングフィルタ４の出力
は係数乗算器７ｐにおいて係数が乗算される。係数乗算
器７１の出力、係数乗算器７２の出力、…、係数乗算器
７ｐの出力は加算器８によって加算されて、出力され
る。ここで、係数乗算器７１、７２、…、７ｐにおける
係数はデータ分割回路１における入力データの分割数ｐ
と分割後のビット数と対応するオーバーサンプリングフ
ィルタのゲインとに基づく値である。
係数乗算器７１において係数が乗算され、オーバーサン
プリングフィルタ３の出力は係数乗算器７２において係
数が乗算され、オーバーサンプリングフィルタ４の出力
は係数乗算器７ｐにおいて係数が乗算される。係数乗算
器７１の出力、係数乗算器７２の出力、…、係数乗算器
７ｐの出力は加算器８によって加算されて、出力され
る。ここで、係数乗算器７１、７２、…、７ｐにおける
係数はデータ分割回路１における入力データの分割数ｐ
と分割後のビット数と対応するオーバーサンプリングフ
ィルタのゲインとに基づく値である。
【００１３】上記のように構成した本実施例のオーバー
サンプリング回路において、入力ｘ（ｊ）がデータ分割
回路１によって分割されて、データ群ｘ1（ｊ）、ｘ
2（ｊ）、…、ｘｐ（ｊ）がデータ分割回路１から出力
される。データ群ｘ1はａ1ビットのオーバーサンプリン
グフィルタ２に入力されて、ゼロ補間器５１においてゼ
ロが補間されて、その出力はｙ1（ｊ）となる。データ
群ｘ2はａ2ビットのオーバーサンプリングフィルタ３に
入力されて、ゼロ補間器５２においてゼロが補間され
て、その出力はｙ2（ｊ）となる。データ群ｘｐはａｐ
ビットのオーバーサンプリングフィルタ４に入力され
て、ゼロ補間器５ｐにおいてゼロが補間されて、その出
力はｙｐ（ｊ）となる。
サンプリング回路において、入力ｘ（ｊ）がデータ分割
回路１によって分割されて、データ群ｘ1（ｊ）、ｘ
2（ｊ）、…、ｘｐ（ｊ）がデータ分割回路１から出力
される。データ群ｘ1はａ1ビットのオーバーサンプリン
グフィルタ２に入力されて、ゼロ補間器５１においてゼ
ロが補間されて、その出力はｙ1（ｊ）となる。データ
群ｘ2はａ2ビットのオーバーサンプリングフィルタ３に
入力されて、ゼロ補間器５２においてゼロが補間され
て、その出力はｙ2（ｊ）となる。データ群ｘｐはａｐ
ビットのオーバーサンプリングフィルタ４に入力され
て、ゼロ補間器５ｐにおいてゼロが補間されて、その出
力はｙｐ（ｊ）となる。
【００１４】出力ｙ1（ｊ）、ｙ2（ｊ）、…、ｙｐ
（ｊ）はデジタルローパスフィルタ６１、６２、…、６
ｐに夫々入力されて、その出力はｚ1（ｊ）、ｚ
2（ｊ）、…、ｚｐ（ｊ）となる。これを出力ｚｉ
（ｊ）で代表すれば、出力ｚｉ（ｊ）は、コンボリュー
ション演算である数２に示すようになる。
（ｊ）はデジタルローパスフィルタ６１、６２、…、６
ｐに夫々入力されて、その出力はｚ1（ｊ）、ｚ
2（ｊ）、…、ｚｐ（ｊ）となる。これを出力ｚｉ
（ｊ）で代表すれば、出力ｚｉ（ｊ）は、コンボリュー
ション演算である数２に示すようになる。
【００１５】
【数２】
【００１６】出力ｚ1（ｊ）、ｚ2（ｊ）、…、ｚｐ
（ｊ）は係数乗算器７１、７２、…、７ｐに夫々供給さ
れ、その出力はｗ1、ｗ2、…、ｗｐとなる。これを出力
ｗｉ（ｊ）で代表すれば、出力ｗｉ（ｊ）は、コンボリ
ューション演算である数３に示すようになる。ここで、
ｂｉは係数乗算器における係数であり、ｂｉで代表して
ある。
（ｊ）は係数乗算器７１、７２、…、７ｐに夫々供給さ
れ、その出力はｗ1、ｗ2、…、ｗｐとなる。これを出力
ｗｉ（ｊ）で代表すれば、出力ｗｉ（ｊ）は、コンボリ
ューション演算である数３に示すようになる。ここで、
ｂｉは係数乗算器における係数であり、ｂｉで代表して
ある。
【００１７】
【数３】
【００１８】ｗ1、ｗ2、…、ｗｐは加算器８において加
算される。加算出力ｗは、コンボリューション演算であ
る数４に示すようになる。ここでｐはデータ分割回路１
における入力データの分割数である。
算される。加算出力ｗは、コンボリューション演算であ
る数４に示すようになる。ここでｐはデータ分割回路１
における入力データの分割数である。
【００１９】
【数４】
【００２０】ここで、入力データｘ（ｊ）とデータ分割
回路１の出力ｘｉ（ｊ）との間の関係は、数５に示すご
とくである。
回路１の出力ｘｉ（ｊ）との間の関係は、数５に示すご
とくである。
【００２１】
【数５】
【００２２】ここで、ｃｉは分割されたデータ群におけ
るＬＳＢより下位に存在する入力データｘ中のビット数
である。例えば入力データを２０ビットとし、データ分
割回路１においてＭＳＢ側から（２０ビット目〜１６ビ
ット目）までのｘ1（５ビット）、（１５ビット目〜１
０ビット目）までのｘ2（６ビット）、（９ビット目〜
１ビット目）までのｘ3（９ビット）の３データ群に分
割されたとすれば、ｃｉは夫々１５、９、０である。
るＬＳＢより下位に存在する入力データｘ中のビット数
である。例えば入力データを２０ビットとし、データ分
割回路１においてＭＳＢ側から（２０ビット目〜１６ビ
ット目）までのｘ1（５ビット）、（１５ビット目〜１
０ビット目）までのｘ2（６ビット）、（９ビット目〜
１ビット目）までのｘ3（９ビット）の３データ群に分
割されたとすれば、ｃｉは夫々１５、９、０である。
【００２３】（５）式の両辺を０補間したと考えると、
ゼロ補間器９１の出力とゼロ補間器５１、５２、…、５
ｐの出力との関係は、数６のようになる。
ゼロ補間器９１の出力とゼロ補間器５１、５２、…、５
ｐの出力との関係は、数６のようになる。
【００２４】
【数６】
【００２５】ここで、（４）式において数７とする。
【００２６】
【数７】
【００２７】このようにすると、（４）式は（６）式お
よび（７）式から、コンボリューション演算である数８
となる。
よび（７）式から、コンボリューション演算である数８
となる。
【００２８】
【数８】
【００２９】（８）式と（１）式とを比較すれば明らか
なように、両式は同一である。したがって、図３に示し
たオーバーサンプリングフィルタ９１の入力と出力との
関係と、図１に示した本実施例のオーバーサンプリング
回路の入力と出力との関係は同一である。
なように、両式は同一である。したがって、図３に示し
たオーバーサンプリングフィルタ９１の入力と出力との
関係と、図１に示した本実施例のオーバーサンプリング
回路の入力と出力との関係は同一である。
【００３０】なお、オーバーサンプリングフィルタのゲ
インについては、ゲインが等しいとして説明してきた
が、オーバーサンプリングフィルタ間でゲインが異なれ
ば乗算係数ｂｉにゲインの比を乗算して、乗算結果を乗
算係数とすればよい。
インについては、ゲインが等しいとして説明してきた
が、オーバーサンプリングフィルタ間でゲインが異なれ
ば乗算係数ｂｉにゲインの比を乗算して、乗算結果を乗
算係数とすればよい。
【００３１】次に、本発明の適用例について説明する。
図２は本発明の適用例の構成を示すブロック図である。
図２は本発明の適用例の構成を示すブロック図である。
【００３２】コンパクトデイスクプレーヤから出力され
るシリアルフォーマットのデータをシリアル／パラレル
変換器９によって受けて、２０ビットのパラレルデータ
に変換し、パラレルデータをデータ分割回路１０に供給
して第１のデータ群として１６ビットのパラレルデータ
と第２のデータ群として４ビットのパレレルデータとに
２分割し、分割された第１のデータ群および第２のデー
タ群を夫々各別にパラレル／シリアル変換器１１、１２
に供給してシリアルデータに変換し、夫々のシリアルデ
ータをオーバーサンプリングフィルタ１３、１４に各別
に供給してオーバーサンプリングする。
るシリアルフォーマットのデータをシリアル／パラレル
変換器９によって受けて、２０ビットのパラレルデータ
に変換し、パラレルデータをデータ分割回路１０に供給
して第１のデータ群として１６ビットのパラレルデータ
と第２のデータ群として４ビットのパレレルデータとに
２分割し、分割された第１のデータ群および第２のデー
タ群を夫々各別にパラレル／シリアル変換器１１、１２
に供給してシリアルデータに変換し、夫々のシリアルデ
ータをオーバーサンプリングフィルタ１３、１４に各別
に供給してオーバーサンプリングする。
【００３３】オーバーサンプリングフィルタ１３、１４
内の演算により、オーバーサンプリングフィルタ１３、
１４からの出力のビット数は増加する。例えばともに２
０ビットの出力となったとする。オーバーサンプリング
フィルタ１３、１４からの出力がシリアルフォーマット
のときは夫々シリアル／パラレル変換器１５、１６に各
別に供給して、夫々２０ビットのパラレルデータに変換
して出力する。
内の演算により、オーバーサンプリングフィルタ１３、
１４からの出力のビット数は増加する。例えばともに２
０ビットの出力となったとする。オーバーサンプリング
フィルタ１３、１４からの出力がシリアルフォーマット
のときは夫々シリアル／パラレル変換器１５、１６に各
別に供給して、夫々２０ビットのパラレルデータに変換
して出力する。
【００３４】シリアル／パラレル変換器１５、１６から
の出力は係数乗算器１７、１８に夫々供給して、係数乗
算器１７、１８において夫々１倍、１／１６倍して出力
される。ここで係数乗算器１８において１／１６倍する
のは、オーバーサンプリングフィルタ１３の入力データ
のゲインｂｉは２の４乗であり、オーバーサンプリング
フィルタ１４の入力データのゲインｂｉは２の０乗であ
り、オーバーサンプリングフィルタ１３および１４のゲ
インは共に２の４乗であるため、ゲインｂｉの比１／１
６を乗算係数とするのである。
の出力は係数乗算器１７、１８に夫々供給して、係数乗
算器１７、１８において夫々１倍、１／１６倍して出力
される。ここで係数乗算器１８において１／１６倍する
のは、オーバーサンプリングフィルタ１３の入力データ
のゲインｂｉは２の４乗であり、オーバーサンプリング
フィルタ１４の入力データのゲインｂｉは２の０乗であ
り、オーバーサンプリングフィルタ１３および１４のゲ
インは共に２の４乗であるため、ゲインｂｉの比１／１
６を乗算係数とするのである。
【００３５】係数乗算器１７の出力と係数乗算器１８の
出力は加算器２０に供給して、加算され、加算出力はパ
ラレル／シリアル変換器２１に供給して、シリアルデー
タに変換され、パラレル／シリアル変換器２１からの出
力データはＤ／Ａ変換器２２に供給してアナログ信号に
変換して、出力される。
出力は加算器２０に供給して、加算され、加算出力はパ
ラレル／シリアル変換器２１に供給して、シリアルデー
タに変換され、パラレル／シリアル変換器２１からの出
力データはＤ／Ａ変換器２２に供給してアナログ信号に
変換して、出力される。
【００３６】コンパクトディスクプレーヤから出力され
るデータをＸとし、オーバーサンプリングフィルタ１３
に入力されるデータをＸ１とし、オーバーサンプリング
フィルタ１４に入力されるデータをＸ２としした場合、
これらの間には、
るデータをＸとし、オーバーサンプリングフィルタ１３
に入力されるデータをＸ１とし、オーバーサンプリング
フィルタ１４に入力されるデータをＸ２としした場合、
これらの間には、
【００３７】Ｘ＝１６・Ｘ１＋Ｘ２
【００３８】の関係が成り立つ。このようにＸ１とＸ２
には１対１６の重み付けがされており、、それらをオー
バーサンプリングした出力を係数乗算器１７、１８にお
いて再度重み付けをすることによって、データＸ１とＸ
２との間の重み付けを打ち消すのである。
には１対１６の重み付けがされており、、それらをオー
バーサンプリングした出力を係数乗算器１７、１８にお
いて再度重み付けをすることによって、データＸ１とＸ
２との間の重み付けを打ち消すのである。
【００３９】
【発明の効果】以上説明した如く本発明のオーバーサン
プリング回路によれば、ａビットの入力データを複数の
データ群に分割し、分割した各データ群のビット数の低
ビット入力のオーバーサンプリングフィルタを、分割し
たデータ群の数設ければよく、低入力ビット数のオーバ
ーサンプリングフィルタで入力データをオーバーサンプ
リングできて、従来のように高ビット数入力のオーバー
サンプリングフィルタを必要としなくなる効果がある。
プリング回路によれば、ａビットの入力データを複数の
データ群に分割し、分割した各データ群のビット数の低
ビット入力のオーバーサンプリングフィルタを、分割し
たデータ群の数設ければよく、低入力ビット数のオーバ
ーサンプリングフィルタで入力データをオーバーサンプ
リングできて、従来のように高ビット数入力のオーバー
サンプリングフィルタを必要としなくなる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の適用例の構成を示すブロック図であ
る。
る。
【図３】従来例の構成を示すブロック図である。
【図４】従来例の作用に説明に供する信号の模式図であ
る。
る。
【符号の説明】 １ データ分割回路 ２、３および４ オーバーサンプリングフィルタ ５１、５２および５ｐ ゼロ補間器 ６１、６２および６ｐ デジタルローパスフィルタ ７１、７２および７ｐ 係数乗算器 ８ 加算器
Claims (1)
- 【請求項１】 各データ群が連続する１以上のビットで
構成された複数のデータ群に入力データを分割して出力
するデータ分割回路と、データ分割回路から出力された
各データ群を夫々各別に入力するオーバーサンプリング
フィルタと、各オーバーサンプリングフィルタの出力に
データ分割回路における入力データの分割数と分割後の
ビット数とオーバーサンプリングフィルタのゲインとに
基づく係数を夫々各別に乗算する係数乗算器と、全係数
乗算器の出力を加算する加算器とを備えたことを特徴と
するオーバーサンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12480993A JPH06314954A (ja) | 1993-04-30 | 1993-04-30 | オーバーサンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12480993A JPH06314954A (ja) | 1993-04-30 | 1993-04-30 | オーバーサンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314954A true JPH06314954A (ja) | 1994-11-08 |
Family
ID=14894661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12480993A Pending JPH06314954A (ja) | 1993-04-30 | 1993-04-30 | オーバーサンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6040356B1 (ja) * | 2015-09-28 | 2016-12-07 | 日本電信電話株式会社 | 信号処理装置及び信号処理方法 |
| JP2017181104A (ja) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | 放射妨害波測定装置 |
-
1993
- 1993-04-30 JP JP12480993A patent/JPH06314954A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6040356B1 (ja) * | 2015-09-28 | 2016-12-07 | 日本電信電話株式会社 | 信号処理装置及び信号処理方法 |
| JP2017181104A (ja) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | 放射妨害波測定装置 |
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