【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えばディジタル残
響付加装置に適用される可変遅延回路に関する。
【０００２】
【従来の技術】図１は、ディジタル残響付加装置の基本
的構成を示し、同図において、１が入力端子、２が出力
端子、３が遅延量Ｔｄを有する遅延素子、４及び５が夫
々ｇ1及びｇ2 の係数を乗じる乗算器、６及び７が合成
器である。入力端子１には、オーディオＰＣＭ信号が供
給され、出力端子２から入力データを直接音としたとき
の反射音に相当するデータを含む出力オーディオＰＣＭ
信号が得られる。また、図１に示す構成のディジタル残
響付加装置を２個組合わさせて主残響音と副残響音とを
発生するようになされる。
【０００３】かかるディジタル残響付加装置では、スプ
リングを用いて残響を付加したとき、鉄板を用いて残響
を付加したときなどのように異なる残響効果を発生させ
るために、遅延量Ｔｄ、乗算係数ｇ1 ，ｇ2 の変更や遅
延素子３、乗算器４，５及び合成器６，７の接続関係の
変更が必要とされる。
【０００４】遅延素子３としてシフトレジスタを用いる
と回路規模が大きくなったり、遅延量の変更が難しかっ
たり、シフトレジスタ相互の接続が固定化される問題点
があるので、ＲＡＭ（ランダムアクセスメモリー）を用
いて遅延素子を構成することが行なわれる。そして、遅
延時間などの変更を行なうことや、相互の接続関係を規
定することを、所定のプログラムの制御のもとにマイク
ロコンピュータによって行なうようにしたディジタル残
響付加装置が提案されている。
【０００５】
【発明が解決しようとする課題】この発明は、かかるデ
ィジタル残響付加装置における遅延用のメモリーに対し
て適用され、容易にその遅延量を変更できると共に、変
更を行なう過渡的な状態でのノイズの発生を防止するよ
うにしたものである。
【０００６】さらに、この発明は、かかるディジタル残
響付加装置における遅延用のメモリーに対して適用さ
れ、同一メモリーのアドレス空間を大きさの異なる複数
のディレーユニットに分割して構成できるものである。
【０００７】
【課題を解決するための手段】この発明は、それらの差
によって遅延時間を決定する第１及び第２のアドレスの
対が複数個の遅延時間と夫々対応して記憶されたメモリ
ーを有し、メモリーから第１及び第２のアドレスの対を
読み出して、遅延用メモリーのアドレス空間内で複数個
の遅延ユニットを構成し、遅延用メモリーのライトアド
レスをリードアドレスに対して先行させ、これらのアド
レスの差に対応した所定の遅延量を生じさせ、ライトア
ドレスを一定スッテプずつ変化させると共に、リードア
ドレスの変化スッテプ量を変化させ、ライトアドレスへ
の書き込み、リードアドレスからの読み出しを同一周波
数のクロックに基づいて行うことによって、遅延量を制
御するようにした可変遅延回路である。
【０００８】
【作用】ディジタル的なパラメータを設定すると共に、
同一周波数のクロックに基づいて入力データの書き込み
及び読み出しを行うことによって所望の遅延量を有する
遅延回路を実現することができ、パラメータのうちのリ
ードアドレスのステップを変えることで遅延量を可変す
ることができる。
【０００９】さらに、ボトムアドレス及びトップアドレ
スを設定することができるので、ディレーユニットの大
きさ（遅延量）を変化させることができ、また、メモリ
ーを大きさの異なるディレーユニットに分割して構成で
きる。
【００１０】
【実施例】以下、この発明をディジタル残響付加装置に
適用した一実施例について説明すると、図２はその全体
の構成を示す。図２において、８はディジタルＩ／Ｏポ
ートを示し、ディジタル入力端子１及びディジタル出力
端子２が設けられている。また、９はＡ／Ｄコンバータ
及びＤ／Ａコンバータを示し、１０で示すアナログ入力
端子と１１で示すアナログ出力端子が設けられている。
また、破線で囲んで示すマイクロコンピュータ１２が設
けられている。これは、ＣＰＵ１３，ＲＡＭ１４，ＲＯ
Ｍ１５、表示部及びリモートコントロールユニットとの
接続のためのインターフェース１６を含んで構成されて
おり、ＲＯＭ１５にマイクロコンピュータ１２に対する
インストラクションとマイクロプログラムメモリー１７
に収納されるマイクロインストラクションとの両者が拡
納されている。
【００１１】このマイクロプログラムメモリー１７に貯
えられたマシーンサイクル毎に実行されるマイクロイン
ストラクションは、マイクロコンピュータ１２又はマイ
クロプログラムコントローラ１８で発生し、マルチプレ
クサ１９で選択されたアドレスによって読出される。ま
た、２０がディレーメモリー、２１が遅延時間を定める
アドレス、乗算係数などのパラメータを記憶するメモリ
ー、２２がネクストアドレスコントローラ、２３がレジ
スタを有する演算装置、２４が乗算器、２５がマルチプ
レクサである。
【００１２】メモリー２０及び２１としてはＲＡＭが用
いられる。メモリー２１のアドレスは、マルチプレクサ
２６によって選択されたマイクログラムメモリー１７か
らのアドレス又はマイクロコンピュータ１２からのアド
レスが供給され、このメモリー２１からの所定のアドレ
スがディレーメモリー２０及びネクストアドレスコント
ローラ２２に供給されると共に、所定の係数データが乗
算器２４に供給される。上述のディレーメモリー２０に
対する入力データの書き込み及び入力データの読み出し
は同一周波数のクロックに基づいて行われる。
【００１３】図１と同様の残響付加を行なうときの動作
について説明する。まずディジタルＩ／Ｏポート８又は
Ａ／Ｄコンバータ及びＤ／Ａコンバータ９から入力側バ
ス２７と演算装置２３と出力側バス２８とを介してディ
レーメモリー２０にオーディオＰＣＭ信号の１サンプル
データが書込まれる。これと共に、入力データがマルチ
プレクサ２５を介して乗算器２４に供給され、メモリー
２１から読出された図１における乗算係数ｇ1 が乗じら
れ、バス２７を介して演算装置２３に供給され、そのレ
ジスタに取込まれる。
【００１４】ディレーメモリー２０からＴｄなる時間後
に読出されたデータがマルチプレクサ２５で選択されて
乗算器２４に供給され、メモリー２１から読出された図
１における乗算係数ｇ2 が乗じられ演算装置２３に供給
され、入力データと加算されてディレーメモリー２０に
書込まれる。また、ディレーメモリー２０からＴｄなる
時間後に読出されたデータは、バス２７を介して演算装
置２３に供給され、前述のように演算装置２３内のレジ
スタに貯えられているデータと加算される。この加算後
のデータがバス２８を介してディジタルＩ／Ｏポート８
及びＡ／Ｄコンバータ、Ｄ／Ａコンバータ９に供給され
る。このように、演算装置２３が合成器６及び７として
動作し、図１に示す構成のディジタル残響付加装置と同
一の機能を実現することができる。
【００１５】なお、図２において、２９はインプットバ
スレジスタを示し、これより発生するステータスフラッ
グによってマイクロプログラムコントローラ１８が制御
される。また、３０はシステムのクロックを発生するク
ロック発生回路である。
【００１６】上述のディレーメモリー２０のアドレス空
間において、ボトムアドレス及びトップアドレスを夫夫
複数個指定することによって複数個の遅延素子を構成す
るようにしている。例えば図３Ａに示すようなメモリー
２０のアドレス空間でボトムアドレスＢＡを０番地、ト
ップアドレスＴＡを１００番地とすることによって、０
番地から９９番地までの１００ワードのディレーライン
を構成する。つまり、０番地から各番地毎に読出し動作
及びその次の書込み動作を行ない、９９番地となったら
０番地に戻ることによって入力データに対して１００ワ
ードの遅延時間の出力データを発生させることができ
る。
【００１７】ところで、特定のモードにおいても、残響
効果を調整するために、動作中にディレーメモリー２０
による遅延量を変更できることが好ましい。ディレーメ
モリー２０には、複数のディレーユニットが構成されて
いるので、ディレーユニットを他のものに変更して遅延
量を変えることも考えられるが、この方法は、遅延量を
細かいステップで可変できず、また他のディレーユニッ
トに切替えられたときの継目において、他のディレーユ
ニットに以前に書込まれたデータ即ち無関係なデータが
出力されるために、用いることができない。
【００１８】そこで、同一のディレーユニットのアドレ
ス制御によって遅延量を変更するようになされる。その
ひとつの方法として、トップアドレスＴＡを増加又は減
少させれば良い。しかし、トップアドレスＴＡを増加さ
せたときには、増加したアドレスに以前に書込まれてい
る無関係なデータが読出されてしまうので、トップアド
レスを増減させる方法は好ましくない。
【００１９】そこで、この発明では、ボトムアドレス及
びトップアドレスによってディレーメモリー２０のアド
レス空間内でディレーユニットを構成し、ライトアドレ
スをリードアドレスに対して先行させ、両者のアドレス
の差によって所定の遅延量を得ると共に、リードアドレ
スを変えることによって遅延量を可変するようにしたも
のである。
【００２０】つまり、図３Ｂに示すように、０番地から
９９番地まででひとつのディレーユニットを構成したと
すると、ライトアドレスＷＡを先行させてライトアドレ
スＷＡ及びリードアドレスＲＡを同一周波数のクロック
に基づいて、共にスッテプ的に変化させ、両アドレスの
差に対応した遅延量Ｔｄを発生させる。そして、ライト
アドレスＷＡの変化は、例えば１スッテプに固定してお
き、リードアドレスＲＡの変化のステップ量を０，＋
１，＋２のうちの何れかにすることで、遅延量の増加、
遅延量の固定、遅延量の減少の制御を行なうようにな
す。
【００２１】この一実施例では、ネクストアドレスコン
トローラ２２を図４に示すような構成としている。同図
において、３１がボトムアドレスレジスタを示し、３２
がトップアドレスレジスタを示し、これらには、メモリ
ー２１に記憶されているボトムアドレス及びトップアド
レスが読出されてセットされる。また、３３がディレー
メモリー２０のメモリーアドレスレジスタを示し、この
レジスタ３３に対してメモリー２１からライトアドレス
及びリードアドレスがセットされ、リード動作及びライ
ト動作が行なわれる。このメモリーアドレスレジスタ３
３に貯えられたライトアドレスＷＡが演算装置２３で＋
１されてネクストアドレスレジスタ３４に供給される。
【００２２】レジスタ３２及び３４にセットされている
トップアドレス及びネクストアドレスが比較器３５で比
較され、その出力によってセレクタ３６が制御される。
セレクタ３６は、ボトムアドレスレジスタ３１又はネク
ストアドレスレジスタ３４の一方を選択する。リードア
ドレスＲＡについても上述と同様の制御がなれるが、リ
ードアドレスＲＡのネクストアドレスは、メモリー２１
に記憶されているステップＳＴＥＰを加えたものとされ
る。
【００２３】前述のように、（ＢＡ＝０，ＴＡ＝１０
０）とし、ライトアドレスＷＡ及びリードアドレスＲＡ
の差を４５とするときの動作を図５のフローチャートを
参照して説明する。まず、最初にディレーメモリー２０
がクリアされ、無関係なデータが出力されることが防止
される。次にメモリー２１に対してライトアドレスの初
期値（ＷＡ＝０）、リードアドレスの初期値（ＲＡ＝４
５）、アドレスのステップ量（ＳＴＥＰ＝１）、ボトム
アドレス（ＢＡ＝０）、トップアドレス（ＴＡ＝１０
０）がロードされる。
【００２４】次に、ライトアドレスＷＡがメモリーアド
レスレジスタ３３にセットされることで書込動作がなさ
れると共に、ボトムアドレス及びトップアドレスが夫々
レジスタ３１、３２にセットされる。次に、メモリーア
ドレスレジスタ３３にセットされている現在のライトア
ドレスＷＡに対して演算装置２３で１が加えられ、ネク
ストアドレスレジスタ３４にその演算結果が貯えられ
る。このネクストアドレスＮＡがトップアドレス（ＴＡ
＝１００）に達したかどうかが比較器３５で判定され、
到達していないときでは、セレクタ３６によって、ネク
ストアドレスＮＡが選択され、これが演算装置２３を通
ってメモリー２１にライトアドレスＷＡとして書込ま
れ、ライトアドレスＷＡの更新がなされる。
【００２５】もし、ネクストアドレスＮＡがトップアド
レスに達したことが検出されると、ボトムアドレス（Ｂ
Ａ＝０）がセレクタ３６によって選択され、これがネク
ストアドレスレジスタ３４にセットされ、メモリー２１
のライトアドレスＷＡもボトムアドレスに変更される。
このようにして書込み動作は、１ステップずつアドレス
が進歩することでなされる。
【００２６】次に、リードアドレスＲＡがメモリー２１
から読出されてメモリーアドレスレジスタ３３にセット
されることで読出し動作がなされる。このリードアドレ
スＲＡとステップＳＴＥＰ（メモリー２１に記憶されて
いる）とが加算されたものがネクストアドレスレジスタ
３４にセットされる。この加算されたものがトップアド
レスＴＡに到達したかどうか比較器３５で判定され、到
達していないときは、ネクストアドレスレジスタ３４の
内容（ＲＡ＋ＳＴＥＰ）がメモリー２１にリードアドレ
スとして書込まれ、リードアドレスの更新がなされる。
【００２７】また、（ＲＡ＋ＳＴＥＰ）がトップアドレ
スに到達したときには、ボトムアドレスＢＡがリードア
ドレスＲＡとしてメモリー２１に書込まれる。以上の読
出し動作が終了すると、再び書込み動作が行なわれる。
この書込み動作及び読出し動作は、オーディオＰＣＭ信
号の各サンプリング期間で１回実行される。また、リー
ドアドレスＲＡの変化量ＳＴＥＰを０とすれば、アドレ
スの差と対応する遅延量が次第に大きくなり、これを＋
２とすれば、この遅延量が徐々に小さくなる。
【００２８】この場合、各サンプリング期間毎に、遅延
量が１ワードずつ増加又は減少することになる。この変
化は急激なので、聴感上、不自然となるおそれがあるの
で、遅延量の変化をより緩やかにするため、複数のサン
プリング期間のうちのひとつの期間だけ、ＳＴＥＰを０
又は＋２とすることが好ましい。
【００２９】図６は、上述のこの発明の一実施例におけ
るネクストアドレスレジスタ３４、ボトムアドレスレジ
スタ３１、比較器３５の部分のより具体的な構成を示
す。このレジスタ３１及び３４は、アウトプットイネー
ブル端子を有しており、この端子が高レベルとなるとレ
ジスタにセットされている例えば１６ビットのアドレス
が出力される。したがって、図４におけるセレクタ３６
は、別に設けられていない。
【００３０】そして、メモリー２１から読出されボトム
アドレスレジスタ３１にセットされるボトムアドレスＢ
Ａは、偶数のものと規定されている。また、比較器３５
のＡ入力としてトップアドレスＴＡが供給され、そのＢ
入力としてネクストアドレスレジスタ３４からのアドレ
ス（ＲＡ＋ＳＴＥＰ）が供給される。そして、（ＴＡ＞
ＲＡ＋ＳＴＥＰ）のときでは、ネクストアドレスレジス
タ３４の内容が出力され、これが新たなリードアドレス
ＲＡとしてメモリー２１に書込まれる。
【００３１】また、（ＴＡ＝ＲＡ＋ＳＴＥＰ）であれ
ば、比較器３５の両出力とも低レベルとなり、ボトムア
ドレスレジスタ３１からボトムアドレスＢＡが出力され
る。比較器３５の（Ａ＜Ｂ）の出力は、ボトムアドレス
レジスタ３１の最下位ビットＬＳＢの入力とされてお
り、したがって（ＴＡ＝ＲＡ＋ＳＴＥＰ）のときに出力
されるアドレスは、偶数のボトムアドレスＢＡに一致し
たものとなる。次に（ＴＡ＜ＲＡ＋ＳＴＥＰ）になる
と、（Ａ＞Ｂ）の出力は低レベルのままであるが、（Ａ
＜Ｂ）の出力が高レベルとなるため、ボトムアドレスレ
ジスタ３１の出力が（ＢＡ＋１）に変化する。
【００３２】かかる図６に示す構成に依れば、遅延量を
減少させる（ＳＴＥＰ＝２）の場合に、（ＲＡ＋ＳＴＥ
Ｐ＝１０１）となったときに、ボトムアドレスを（ＢＡ
＋１）にすることができる。つまり、０〜９９のアドレ
ス範囲のときにおいて、１０１は、上限のアドレスより
２つ大きいので、ネクストアドレスを（ＢＡ＋１）にす
る必要がある。
【００３３】なお、この発明は、ディジタル残響付加装
置に限らず、メモリーのアドレス制御によって、遅延時
間を可変する必要がある他の装置に対して同様に通用す
ることができる。また、メモリー２１には、ディレーメ
モリー２０によって、構成される複数のディレーユニッ
トの夫々と対応して、ボトムアドレス、トップアドレ
ス、初期ライトアドレス、初期リードアドレス、ステッ
プ数の各パラメータが記憶されている。
【００３４】
【発明の効果】上述の一実施例の説明から理解されるよ
うに、この発明に依れば、ディジタル的なパラメータを
設定すると共に、同一周波数のクロックに基づいて入力
データの書き込み及び読み出しを行うことによって所望
の遅延量を有する遅延回路を実現することができ、パラ
メータのうちのリードアドレスのステップを変えること
で遅延量を可変することができる。
【００３５】また、この発明では、先行するライトアド
レスのステップは、一定としておき、リードアドレスの
ステップを変えるので、遅延量を変えたときに、それま
でのデータと無関係なデータが発生することがない利点
がある。
【００３６】さらに、ボトムアドレス及びトップアドレ
スを設定することができるので、ディレーユニットの大
きさ（遅延量）を変化させることができ、また、メモリ
ーを大きさの異なるディレーユニットに分割して構成で
きる。
【００３７】なお、上述の一実施例のように、アドレス
制御をハードウェア（ネクストアドレスコントローラ）
によって行なうことにより、処理に必要なソフトウェア
のステップ数を減少させることができ、より複雑な処理
を行なうことが可能となる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable delay circuit applied to a digital reverberation adding device, for example. FIG. 1 shows a basic configuration of a digital reverberation adding apparatus. In FIG. 1, 1 is an input terminal, 2 is an output terminal, 3 is a delay element having a delay amount Td, 4 and 5. Is a multiplier for multiplying the coefficients of g 1 and g 2 , respectively, and 6 and 7 are synthesizers. An audio PCM signal is supplied to the input terminal 1, and an output audio PCM including data corresponding to a reflected sound when the input data is a direct sound from the output terminal 2.
The signal is obtained. Further, two digital reverberation adding devices having the configuration shown in FIG. 1 are combined to generate a main reverberation sound and a sub-reverberation sound. In such a digital reverberation adding device, in order to generate different reverberation effects such as when adding reverberation using a spring and adding reverberation using an iron plate, the delay amount Td and the multiplication coefficient g 1 , G 2 and the connection relationship of the delay element 3, the multipliers 4, 5 and the combiners 6, 7 are required. If a shift register is used as the delay element 3, there is a problem that the circuit scale becomes large, it is difficult to change the delay amount, and the connection between the shift registers is fixed. Therefore, a RAM (random access memory) is used. The delay element is configured by using the delay element. Then, a digital reverberation adding device has been proposed in which a delay time and the like are changed and mutual connection relations are defined by a microcomputer under the control of a predetermined program. The present invention is applied to a delay memory in such a digital reverberation adding apparatus, and the delay amount can be easily changed, and in a transient state where the change is made. This is to prevent the generation of noise. Further, the present invention is applied to a delay memory in such a digital reverberation adding apparatus, and can be constructed by dividing the address space of the same memory into a plurality of delay units having different sizes. According to the present invention, there is provided a memory in which a pair of a first address and a second address for determining a delay time based on a difference between them is stored in correspondence with a plurality of delay times. And reading a pair of the first and second addresses from the memory, configuring a plurality of delay units in the address space of the delay memory, and allowing the write address of the delay memory to precede the read address, A predetermined delay amount corresponding to the difference between these addresses is generated, the write address is changed by a constant step, the change step amount of the read address is changed, and writing to the write address and reading from the read address are performed at the same frequency. It is a variable delay circuit configured to control the delay amount by performing it on the basis of the clock. In addition to setting digital parameters,
A delay circuit having a desired delay amount can be realized by writing and reading input data based on a clock of the same frequency, and the delay amount can be varied by changing the read address step of the parameters. You can Further, since the bottom address and the top address can be set, the size (delay amount) of the delay unit can be changed, and the memory can be divided into delay units of different sizes. . DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a digital reverberation applying apparatus will be described below. FIG. 2 shows the entire structure. In FIG. 2, numeral 8 indicates a digital I / O port, which is provided with a digital input terminal 1 and a digital output terminal 2. Reference numeral 9 indicates an A / D converter and a D / A converter, and an analog input terminal indicated by 10 and an analog output terminal indicated by 11 are provided.
A microcomputer 12 surrounded by a broken line is also provided. This is CPU13, RAM14, RO
The M15, a display unit, and an interface 16 for connection to a remote control unit are included, and the ROM 15 has instructions for the microcomputer 12 and a micro program memory 17.
Both the micro-instruction and the micro-instruction are stored in. The microinstruction stored in the microprogram memory 17 and executed every machine cycle is generated by the microcomputer 12 or the microprogram controller 18 and read by the address selected by the multiplexer 19. Further, 20 is a delay memory, 21 is a memory for storing parameters such as an address that determines a delay time and a multiplication coefficient, 22 is a next address controller, 23 is an arithmetic unit having a register, 24 is a multiplier, and 25 is a multiplexer. RAMs are used as the memories 20 and 21. As the address of the memory 21, the address from the microgram memory 17 selected by the multiplexer 26 or the address from the microcomputer 12 is supplied, and the predetermined address from the memory 21 is supplied to the delay memory 20 and the next address controller 22. In addition, the predetermined coefficient data is supplied to the multiplier 24. The writing of the input data and the reading of the input data with respect to the delay memory 20 are performed based on the clock having the same frequency. The operation for adding reverberation similar to that of FIG. 1 will be described. First, one sample data of an audio PCM signal is written from the digital I / O port 8 or the A / D converter and D / A converter 9 to the delay memory 20 via the input side bus 27, the arithmetic unit 23 and the output side bus 28. Be done. At the same time, the input data is supplied to the multiplier 24 via the multiplexer 25, is multiplied by the multiplication coefficient g 1 in FIG. 1 read from the memory 21, is supplied to the arithmetic unit 23 via the bus 27, and is supplied to its register. Captured. The data read from the delay memory 20 after a time Td is selected by the multiplexer 25 and supplied to the multiplier 24. The data read from the memory 21 is multiplied by the multiplication coefficient g 2 in FIG. The data is added to the input data and written in the delay memory 20. The data read from the delay memory 20 after the time Td is supplied to the arithmetic unit 23 via the bus 27 and added to the data stored in the register in the arithmetic unit 23 as described above. The data after this addition is sent via the bus 28 to the digital I / O port 8
And the A / D converter and the D / A converter 9. In this way, the arithmetic unit 23 operates as the synthesizers 6 and 7, and can realize the same function as that of the digital reverberation adding device having the configuration shown in FIG. In FIG. 2, reference numeral 29 denotes an input bus register, and the micro program controller 18 is controlled by a status flag generated from the input bus register. Reference numeral 30 is a clock generation circuit that generates a system clock. In the address space of the delay memory 20 described above, a plurality of bottom addresses and a plurality of top addresses are designated to form a plurality of delay elements. For example, by setting the bottom address BA at address 0 and the top address TA at address 100 in the address space of the memory 20 as shown in FIG.
A 100 word delay line from address to address 99 is constructed. That is, the read operation and the next write operation are performed for each address from the 0th address, and when the 99th address is reached, the output data having a delay time of 100 words can be generated by returning to the 0th address. . By the way, in order to adjust the reverberation effect even in a specific mode, the delay memory 20 is operated during operation.
It is preferable that the delay amount due to can be changed. Since the delay memory 20 includes a plurality of delay units, it may be possible to change the delay amount by changing the delay unit to another one, but this method cannot change the delay amount in fine steps. Also, it cannot be used because the data previously written to the other delay unit, that is, irrelevant data, is output at the seam when the other delay unit is switched. Therefore, the delay amount is changed by the address control of the same delay unit. As one method, the top address TA may be increased or decreased. However, when the top address TA is increased, irrelevant data previously written to the increased address is read, so the method of increasing or decreasing the top address is not preferable. Therefore, according to the present invention, a delay unit is constructed in the address space of the delay memory 20 by the bottom address and the top address, the write address is preceded by the read address, and a predetermined delay amount is caused by the difference between the two addresses. Is obtained, and the delay amount is changed by changing the read address. That is, as shown in FIG. 3B, assuming that one delay unit is composed of addresses 0 to 99, the write address WA is preceded by the write address WA and the read address RA based on a clock of the same frequency. Then, both are changed stepwise to generate the delay amount Td corresponding to the difference between the two addresses. Then, the change of the write address WA is fixed at, for example, 1 step, and the step amount of the change of the read address RA is 0, +.
By setting it to either 1 or +2, the delay amount increases,
The delay amount is fixed and the delay amount is controlled to decrease. In this embodiment, the next address controller 22 is constructed as shown in FIG. In the figure, 31 indicates a bottom address register and 32
Indicates a top address register, to which the bottom address and top address stored in the memory 21 are read and set. Reference numeral 33 denotes a memory address register of the delay memory 20. A write address and a read address are set in the register 33 from the memory 21, and a read operation and a write operation are performed. This memory address register 3
The write address WA stored in 3 is + in the arithmetic unit 23
It is incremented by 1 and supplied to the next address register 34. The top address and the next address set in the registers 32 and 34 are compared by the comparator 35, and the output of the comparator 35 controls the selector 36.
The selector 36 selects one of the bottom address register 31 and the next address register 34. The same control as described above can be performed for the read address RA, but the next address of the read address RA is the memory 21.
Is added to the step STEP stored in. As described above, (BA = 0, TA = 10
0) and write address WA and read address RA
The operation for setting the difference of 45 to 45 will be described with reference to the flowchart of FIG. First of all, the delay memory 20
Is cleared and irrelevant data is prevented from being output. Next, for the memory 21, the initial value of the write address (WA = 0) and the initial value of the read address (RA = 4
5), address step amount (STEP = 1), bottom address (BA = 0), top address (TA = 10)
0) is loaded. Next, the write address WA is set in the memory address register 33 to perform the write operation, and the bottom address and the top address are set in the registers 31 and 32, respectively. Next, the arithmetic unit 23 adds 1 to the current write address WA set in the memory address register 33, and the arithmetic result is stored in the next address register 34. This next address NA is the top address (TA
= 100) is determined by the comparator 35,
When it has not reached, the next address NA is selected by the selector 36, this is written as the write address WA in the memory 21 through the arithmetic unit 23, and the write address WA is updated. If it is detected that the next address NA reaches the top address, the bottom address (B
A = 0) is selected by the selector 36, which is set in the next address register 34, and the memory 21
The write address WA of is also changed to the bottom address.
In this way, the write operation is performed by advancing the address step by step. Next, the read address RA is stored in the memory 21.
The read operation is performed by being read from and set in the memory address register 33. The sum of the read address RA and the step STEP (stored in the memory 21) is set in the next address register 34. The comparator 35 determines whether or not the added result has reached the top address TA. If not, the contents (RA + STEP) of the next address register 34 are written in the memory 21 as a read address, and the read address is read. Will be updated. When (RA + STEP) reaches the top address, the bottom address BA is written in the memory 21 as the read address RA. When the above read operation is completed, the write operation is performed again.
The write operation and the read operation are executed once in each sampling period of the audio PCM signal. Further, if the change amount STEP of the read address RA is set to 0, the delay amount corresponding to the difference between the addresses gradually increases, and this is +
With a setting of 2, this delay amount gradually decreases. In this case, the delay amount is increased or decreased by one word for each sampling period. Since this change is abrupt and may be unnatural to the sense of hearing, in order to make the change in the delay amount more gradual, STEP is set to 0 for only one of the plurality of sampling periods.
Alternatively, it is preferably +2. FIG. 6 shows a more specific structure of the parts of the next address register 34, the bottom address register 31, and the comparator 35 in the above embodiment of the present invention. Each of the registers 31 and 34 has an output enable terminal. When this terminal goes high, for example, the 16-bit address set in the register is output. Therefore, the selector 36 in FIG.
Is not provided separately. Then, the bottom address B read from the memory 21 and set in the bottom address register 31.
A is defined as an even number. In addition, the comparator 35
Top address TA is supplied as A input of
The address (RA + STEP) from the next address register 34 is supplied as an input. And (TA>
In the case of (RA + STEP), the contents of the next address register 34 are output, and this is written in the memory 21 as a new read address RA. Further, if (TA = RA + STEP), both outputs of the comparator 35 become low level, and the bottom address BA is output from the bottom address register 31. The output of (A <B) of the comparator 35 is input to the least significant bit LSB of the bottom address register 31. Therefore, the address output when (TA = RA + STEP) is the even bottom address BA. It will be a match. Next, when (TA <RA + STEP), the output of (A> B) remains at low level.
Since the output of <B) becomes high level, the output of the bottom address register 31 changes to (BA + 1). According to the configuration shown in FIG. 6, when the delay amount is reduced (STEP = 2), (RA + STE
When P = 101, the bottom address is changed to (BA
It can be +1). That is, in the address range of 0 to 99, 101 is two larger than the upper limit address, so the next address needs to be (BA + 1). The present invention is not limited to the digital reverberation adding device, but can be similarly applied to other devices which require the delay time to be varied by controlling the address of the memory. Further, the memory 21 stores parameters such as a bottom address, a top address, an initial write address, an initial read address, and the number of steps corresponding to each of the plurality of delay units configured by the delay memory 20. . As can be understood from the above description of the embodiment, according to the present invention, the digital parameters are set and the input data is written and written based on the clock of the same frequency. By performing reading, a delay circuit having a desired delay amount can be realized, and the delay amount can be changed by changing the read address step of the parameters. Further, in the present invention, since the preceding write address step is kept constant and the read address step is changed, when the delay amount is changed, data unrelated to the data up to that time may be generated. There are no advantages. Further, since the bottom address and the top address can be set, the size (delay amount) of the delay unit can be changed, and the memory can be divided into delay units of different sizes. . As in the above-described embodiment, address control is performed by hardware (next address controller).
By doing so, the number of software steps required for the processing can be reduced, and more complicated processing can be performed.
【図面の簡単な説明】
【図１】残響付加装置の基本的構成を示すブロック図で
ある。
【図２】この発明を適用しうるディジタル残響付加装置
の全体の構成を示すブロック図である。
【図３】ディレーメモリーのアドレス制御の説明に用い
る略線図である。
【図４】この発明の一実施例のブロック図である。
【図５】この発明の一実施例の動作説明に用いるフロー
チャートである。
【図６】この発明の一実施例の一部の具体的構成を示す
ブロック図である。
【符号の説明】
１ 入力端子
２ 出力端子
１２ マイクロコンピュータ
２０ ディレーメモリー
２１ メモリー
２３ 演算装置
２４ 乗算器BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a basic configuration of a reverberation adding device. FIG. 2 is a block diagram showing an overall configuration of a digital reverberation applying apparatus to which the present invention can be applied. FIG. 3 is a schematic diagram used for explaining address control of a delay memory. FIG. 4 is a block diagram of an embodiment of the present invention. FIG. 5 is a flowchart used to explain the operation of the embodiment of the present invention. FIG. 6 is a block diagram showing a specific configuration of part of an embodiment of the present invention. [Explanation of reference numerals] 1 input terminal 2 output terminal 12 microcomputer 20 delay memory 21 memory 23 arithmetic unit 24 multiplier