JPH06318092A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH06318092A JPH06318092A JP6110463A JP11046394A JPH06318092A JP H06318092 A JPH06318092 A JP H06318092A JP 6110463 A JP6110463 A JP 6110463A JP 11046394 A JP11046394 A JP 11046394A JP H06318092 A JPH06318092 A JP H06318092A
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Abstract
(57)【要約】
【目的】 遅延量の設定を容易に変更することができ
る。 【構成】 ディレーメモリー２０のメモリー空間に複数
のディレーユニットが構成される。そのために、メモリ
ー２１に対して、複数組のライトアドレス及びリードア
ドレスの初期値、アドレスのステップ量、ボトムアドレ
ス、トップアドレスがロードされる。これらのアドレス
値がメモリーから読み出され、ディレーメモリー２０の
アドレス制御がなされる。ライトアドレスを先行させて
ライトアドレス及びリードアドレスを同一周波数のクロ
ックに基づいて、共にステップ的に変化させる。リード
アドレスの変化が１ステップに固定され、リードアドレ
スの変化のステップ量が０，＋１，＋２のうちの何れか
に設定されることによって遅延量の増加、遅延量の固
定、遅延量の減少の制御がなされる。
る。 【構成】 ディレーメモリー２０のメモリー空間に複数
のディレーユニットが構成される。そのために、メモリ
ー２１に対して、複数組のライトアドレス及びリードア
ドレスの初期値、アドレスのステップ量、ボトムアドレ
ス、トップアドレスがロードされる。これらのアドレス
値がメモリーから読み出され、ディレーメモリー２０の
アドレス制御がなされる。ライトアドレスを先行させて
ライトアドレス及びリードアドレスを同一周波数のクロ
ックに基づいて、共にステップ的に変化させる。リード
アドレスの変化が１ステップに固定され、リードアドレ
スの変化のステップ量が０，＋１，＋２のうちの何れか
に設定されることによって遅延量の増加、遅延量の固
定、遅延量の減少の制御がなされる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えばディジタル残
響付加装置に適用される可変遅延回路に関する。 【０００２】 【従来の技術】図１は、ディジタル残響付加装置の基本
的構成を示し、同図において、１が入力端子、２が出力
端子、３が遅延量Ｔｄを有する遅延素子、４及び５が夫
々ｇ1及びｇ2 の係数を乗じる乗算器、６及び７が合成
器である。入力端子１には、オーディオＰＣＭ信号が供
給され、出力端子２から入力データを直接音としたとき
の反射音に相当するデータを含む出力オーディオＰＣＭ
信号が得られる。また、図１に示す構成のディジタル残
響付加装置を２個組合わさせて主残響音と副残響音とを
発生するようになされる。 【０００３】かかるディジタル残響付加装置では、スプ
リングを用いて残響を付加したとき、鉄板を用いて残響
を付加したときなどのように異なる残響効果を発生させ
るために、遅延量Ｔｄ、乗算係数ｇ1 ，ｇ2 の変更や遅
延素子３、乗算器４，５及び合成器６，７の接続関係の
変更が必要とされる。 【０００４】遅延素子３としてシフトレジスタを用いる
と回路規模が大きくなったり、遅延量の変更が難しかっ
たり、シフトレジスタ相互の接続が固定化される問題点
があるので、ＲＡＭ（ランダムアクセスメモリー）を用
いて遅延素子を構成することが行なわれる。そして、遅
延時間などの変更を行なうことや、相互の接続関係を規
定することを、所定のプログラムの制御のもとにマイク
ロコンピュータによって行なうようにしたディジタル残
響付加装置が提案されている。 【０００５】 【発明が解決しようとする課題】この発明は、かかるデ
ィジタル残響付加装置における遅延用のメモリーに対し
て適用され、容易にその遅延量を変更できると共に、変
更を行なう過渡的な状態でのノイズの発生を防止するよ
うにしたものである。 【０００６】さらに、この発明は、かかるディジタル残
響付加装置における遅延用のメモリーに対して適用さ
れ、同一メモリーのアドレス空間を大きさの異なる複数
のディレーユニットに分割して構成できるものである。 【０００７】 【課題を解決するための手段】この発明は、それらの差
によって遅延時間を決定する第１及び第２のアドレスの
対が複数個の遅延時間と夫々対応して記憶されたメモリ
ーを有し、メモリーから第１及び第２のアドレスの対を
読み出して、遅延用メモリーのアドレス空間内で複数個
の遅延ユニットを構成し、遅延用メモリーのライトアド
レスをリードアドレスに対して先行させ、これらのアド
レスの差に対応した所定の遅延量を生じさせ、ライトア
ドレスを一定スッテプずつ変化させると共に、リードア
ドレスの変化スッテプ量を変化させ、ライトアドレスへ
の書き込み、リードアドレスからの読み出しを同一周波
数のクロックに基づいて行うことによって、遅延量を制
御するようにした可変遅延回路である。 【０００８】 【作用】ディジタル的なパラメータを設定すると共に、
同一周波数のクロックに基づいて入力データの書き込み
及び読み出しを行うことによって所望の遅延量を有する
遅延回路を実現することができ、パラメータのうちのリ
ードアドレスのステップを変えることで遅延量を可変す
ることができる。 【０００９】さらに、ボトムアドレス及びトップアドレ
スを設定することができるので、ディレーユニットの大
きさ（遅延量）を変化させることができ、また、メモリ
ーを大きさの異なるディレーユニットに分割して構成で
きる。 【００１０】 【実施例】以下、この発明をディジタル残響付加装置に
適用した一実施例について説明すると、図２はその全体
の構成を示す。図２において、８はディジタルＩ／Ｏポ
ートを示し、ディジタル入力端子１及びディジタル出力
端子２が設けられている。また、９はＡ／Ｄコンバータ
及びＤ／Ａコンバータを示し、１０で示すアナログ入力
端子と１１で示すアナログ出力端子が設けられている。
また、破線で囲んで示すマイクロコンピュータ１２が設
けられている。これは、ＣＰＵ１３，ＲＡＭ１４，ＲＯ
Ｍ１５、表示部及びリモートコントロールユニットとの
接続のためのインターフェース１６を含んで構成されて
おり、ＲＯＭ１５にマイクロコンピュータ１２に対する
インストラクションとマイクロプログラムメモリー１７
に収納されるマイクロインストラクションとの両者が拡
納されている。 【００１１】このマイクロプログラムメモリー１７に貯
えられたマシーンサイクル毎に実行されるマイクロイン
ストラクションは、マイクロコンピュータ１２又はマイ
クロプログラムコントローラ１８で発生し、マルチプレ
クサ１９で選択されたアドレスによって読出される。ま
た、２０がディレーメモリー、２１が遅延時間を定める
アドレス、乗算係数などのパラメータを記憶するメモリ
ー、２２がネクストアドレスコントローラ、２３がレジ
スタを有する演算装置、２４が乗算器、２５がマルチプ
レクサである。 【００１２】メモリー２０及び２１としてはＲＡＭが用
いられる。メモリー２１のアドレスは、マルチプレクサ
２６によって選択されたマイクログラムメモリー１７か
らのアドレス又はマイクロコンピュータ１２からのアド
レスが供給され、このメモリー２１からの所定のアドレ
スがディレーメモリー２０及びネクストアドレスコント
ローラ２２に供給されると共に、所定の係数データが乗
算器２４に供給される。上述のディレーメモリー２０に
対する入力データの書き込み及び入力データの読み出し
は同一周波数のクロックに基づいて行われる。 【００１３】図１と同様の残響付加を行なうときの動作
について説明する。まずディジタルＩ／Ｏポート８又は
Ａ／Ｄコンバータ及びＤ／Ａコンバータ９から入力側バ
ス２７と演算装置２３と出力側バス２８とを介してディ
レーメモリー２０にオーディオＰＣＭ信号の１サンプル
データが書込まれる。これと共に、入力データがマルチ
プレクサ２５を介して乗算器２４に供給され、メモリー
２１から読出された図１における乗算係数ｇ1 が乗じら
れ、バス２７を介して演算装置２３に供給され、そのレ
ジスタに取込まれる。 【００１４】ディレーメモリー２０からＴｄなる時間後
に読出されたデータがマルチプレクサ２５で選択されて
乗算器２４に供給され、メモリー２１から読出された図
１における乗算係数ｇ2 が乗じられ演算装置２３に供給
され、入力データと加算されてディレーメモリー２０に
書込まれる。また、ディレーメモリー２０からＴｄなる
時間後に読出されたデータは、バス２７を介して演算装
置２３に供給され、前述のように演算装置２３内のレジ
スタに貯えられているデータと加算される。この加算後
のデータがバス２８を介してディジタルＩ／Ｏポート８
及びＡ／Ｄコンバータ、Ｄ／Ａコンバータ９に供給され
る。このように、演算装置２３が合成器６及び７として
動作し、図１に示す構成のディジタル残響付加装置と同
一の機能を実現することができる。 【００１５】なお、図２において、２９はインプットバ
スレジスタを示し、これより発生するステータスフラッ
グによってマイクロプログラムコントローラ１８が制御
される。また、３０はシステムのクロックを発生するク
ロック発生回路である。 【００１６】上述のディレーメモリー２０のアドレス空
間において、ボトムアドレス及びトップアドレスを夫夫
複数個指定することによって複数個の遅延素子を構成す
るようにしている。例えば図３Ａに示すようなメモリー
２０のアドレス空間でボトムアドレスＢＡを０番地、ト
ップアドレスＴＡを１００番地とすることによって、０
番地から９９番地までの１００ワードのディレーライン
を構成する。つまり、０番地から各番地毎に読出し動作
及びその次の書込み動作を行ない、９９番地となったら
０番地に戻ることによって入力データに対して１００ワ
ードの遅延時間の出力データを発生させることができ
る。 【００１７】ところで、特定のモードにおいても、残響
効果を調整するために、動作中にディレーメモリー２０
による遅延量を変更できることが好ましい。ディレーメ
モリー２０には、複数のディレーユニットが構成されて
いるので、ディレーユニットを他のものに変更して遅延
量を変えることも考えられるが、この方法は、遅延量を
細かいステップで可変できず、また他のディレーユニッ
トに切替えられたときの継目において、他のディレーユ
ニットに以前に書込まれたデータ即ち無関係なデータが
出力されるために、用いることができない。 【００１８】そこで、同一のディレーユニットのアドレ
ス制御によって遅延量を変更するようになされる。その
ひとつの方法として、トップアドレスＴＡを増加又は減
少させれば良い。しかし、トップアドレスＴＡを増加さ
せたときには、増加したアドレスに以前に書込まれてい
る無関係なデータが読出されてしまうので、トップアド
レスを増減させる方法は好ましくない。 【００１９】そこで、この発明では、ボトムアドレス及
びトップアドレスによってディレーメモリー２０のアド
レス空間内でディレーユニットを構成し、ライトアドレ
スをリードアドレスに対して先行させ、両者のアドレス
の差によって所定の遅延量を得ると共に、リードアドレ
スを変えることによって遅延量を可変するようにしたも
のである。 【００２０】つまり、図３Ｂに示すように、０番地から
９９番地まででひとつのディレーユニットを構成したと
すると、ライトアドレスＷＡを先行させてライトアドレ
スＷＡ及びリードアドレスＲＡを同一周波数のクロック
に基づいて、共にスッテプ的に変化させ、両アドレスの
差に対応した遅延量Ｔｄを発生させる。そして、ライト
アドレスＷＡの変化は、例えば１スッテプに固定してお
き、リードアドレスＲＡの変化のステップ量を０，＋
１，＋２のうちの何れかにすることで、遅延量の増加、
遅延量の固定、遅延量の減少の制御を行なうようにな
す。 【００２１】この一実施例では、ネクストアドレスコン
トローラ２２を図４に示すような構成としている。同図
において、３１がボトムアドレスレジスタを示し、３２
がトップアドレスレジスタを示し、これらには、メモリ
ー２１に記憶されているボトムアドレス及びトップアド
レスが読出されてセットされる。また、３３がディレー
メモリー２０のメモリーアドレスレジスタを示し、この
レジスタ３３に対してメモリー２１からライトアドレス
及びリードアドレスがセットされ、リード動作及びライ
ト動作が行なわれる。このメモリーアドレスレジスタ３
３に貯えられたライトアドレスＷＡが演算装置２３で＋
１されてネクストアドレスレジスタ３４に供給される。 【００２２】レジスタ３２及び３４にセットされている
トップアドレス及びネクストアドレスが比較器３５で比
較され、その出力によってセレクタ３６が制御される。
セレクタ３６は、ボトムアドレスレジスタ３１又はネク
ストアドレスレジスタ３４の一方を選択する。リードア
ドレスＲＡについても上述と同様の制御がなれるが、リ
ードアドレスＲＡのネクストアドレスは、メモリー２１
に記憶されているステップＳＴＥＰを加えたものとされ
る。 【００２３】前述のように、（ＢＡ＝０，ＴＡ＝１０
０）とし、ライトアドレスＷＡ及びリードアドレスＲＡ
の差を４５とするときの動作を図５のフローチャートを
参照して説明する。まず、最初にディレーメモリー２０
がクリアされ、無関係なデータが出力されることが防止
される。次にメモリー２１に対してライトアドレスの初
期値（ＷＡ＝０）、リードアドレスの初期値（ＲＡ＝４
５）、アドレスのステップ量（ＳＴＥＰ＝１）、ボトム
アドレス（ＢＡ＝０）、トップアドレス（ＴＡ＝１０
０）がロードされる。 【００２４】次に、ライトアドレスＷＡがメモリーアド
レスレジスタ３３にセットされることで書込動作がなさ
れると共に、ボトムアドレス及びトップアドレスが夫々
レジスタ３１、３２にセットされる。次に、メモリーア
ドレスレジスタ３３にセットされている現在のライトア
ドレスＷＡに対して演算装置２３で１が加えられ、ネク
ストアドレスレジスタ３４にその演算結果が貯えられ
る。このネクストアドレスＮＡがトップアドレス（ＴＡ
＝１００）に達したかどうかが比較器３５で判定され、
到達していないときでは、セレクタ３６によって、ネク
ストアドレスＮＡが選択され、これが演算装置２３を通
ってメモリー２１にライトアドレスＷＡとして書込ま
れ、ライトアドレスＷＡの更新がなされる。 【００２５】もし、ネクストアドレスＮＡがトップアド
レスに達したことが検出されると、ボトムアドレス（Ｂ
Ａ＝０）がセレクタ３６によって選択され、これがネク
ストアドレスレジスタ３４にセットされ、メモリー２１
のライトアドレスＷＡもボトムアドレスに変更される。
このようにして書込み動作は、１ステップずつアドレス
が進歩することでなされる。 【００２６】次に、リードアドレスＲＡがメモリー２１
から読出されてメモリーアドレスレジスタ３３にセット
されることで読出し動作がなされる。このリードアドレ
スＲＡとステップＳＴＥＰ（メモリー２１に記憶されて
いる）とが加算されたものがネクストアドレスレジスタ
３４にセットされる。この加算されたものがトップアド
レスＴＡに到達したかどうか比較器３５で判定され、到
達していないときは、ネクストアドレスレジスタ３４の
内容（ＲＡ＋ＳＴＥＰ）がメモリー２１にリードアドレ
スとして書込まれ、リードアドレスの更新がなされる。 【００２７】また、（ＲＡ＋ＳＴＥＰ）がトップアドレ
スに到達したときには、ボトムアドレスＢＡがリードア
ドレスＲＡとしてメモリー２１に書込まれる。以上の読
出し動作が終了すると、再び書込み動作が行なわれる。
この書込み動作及び読出し動作は、オーディオＰＣＭ信
号の各サンプリング期間で１回実行される。また、リー
ドアドレスＲＡの変化量ＳＴＥＰを０とすれば、アドレ
スの差と対応する遅延量が次第に大きくなり、これを＋
２とすれば、この遅延量が徐々に小さくなる。 【００２８】この場合、各サンプリング期間毎に、遅延
量が１ワードずつ増加又は減少することになる。この変
化は急激なので、聴感上、不自然となるおそれがあるの
で、遅延量の変化をより緩やかにするため、複数のサン
プリング期間のうちのひとつの期間だけ、ＳＴＥＰを０
又は＋２とすることが好ましい。 【００２９】図６は、上述のこの発明の一実施例におけ
るネクストアドレスレジスタ３４、ボトムアドレスレジ
スタ３１、比較器３５の部分のより具体的な構成を示
す。このレジスタ３１及び３４は、アウトプットイネー
ブル端子を有しており、この端子が高レベルとなるとレ
ジスタにセットされている例えば１６ビットのアドレス
が出力される。したがって、図４におけるセレクタ３６
は、別に設けられていない。 【００３０】そして、メモリー２１から読出されボトム
アドレスレジスタ３１にセットされるボトムアドレスＢ
Ａは、偶数のものと規定されている。また、比較器３５
のＡ入力としてトップアドレスＴＡが供給され、そのＢ
入力としてネクストアドレスレジスタ３４からのアドレ
ス（ＲＡ＋ＳＴＥＰ）が供給される。そして、（ＴＡ＞
ＲＡ＋ＳＴＥＰ）のときでは、ネクストアドレスレジス
タ３４の内容が出力され、これが新たなリードアドレス
ＲＡとしてメモリー２１に書込まれる。 【００３１】また、（ＴＡ＝ＲＡ＋ＳＴＥＰ）であれ
ば、比較器３５の両出力とも低レベルとなり、ボトムア
ドレスレジスタ３１からボトムアドレスＢＡが出力され
る。比較器３５の（Ａ＜Ｂ）の出力は、ボトムアドレス
レジスタ３１の最下位ビットＬＳＢの入力とされてお
り、したがって（ＴＡ＝ＲＡ＋ＳＴＥＰ）のときに出力
されるアドレスは、偶数のボトムアドレスＢＡに一致し
たものとなる。次に（ＴＡ＜ＲＡ＋ＳＴＥＰ）になる
と、（Ａ＞Ｂ）の出力は低レベルのままであるが、（Ａ
＜Ｂ）の出力が高レベルとなるため、ボトムアドレスレ
ジスタ３１の出力が（ＢＡ＋１）に変化する。 【００３２】かかる図６に示す構成に依れば、遅延量を
減少させる（ＳＴＥＰ＝２）の場合に、（ＲＡ＋ＳＴＥ
Ｐ＝１０１）となったときに、ボトムアドレスを（ＢＡ
＋１）にすることができる。つまり、０〜９９のアドレ
ス範囲のときにおいて、１０１は、上限のアドレスより
２つ大きいので、ネクストアドレスを（ＢＡ＋１）にす
る必要がある。 【００３３】なお、この発明は、ディジタル残響付加装
置に限らず、メモリーのアドレス制御によって、遅延時
間を可変する必要がある他の装置に対して同様に通用す
ることができる。また、メモリー２１には、ディレーメ
モリー２０によって、構成される複数のディレーユニッ
トの夫々と対応して、ボトムアドレス、トップアドレ
ス、初期ライトアドレス、初期リードアドレス、ステッ
プ数の各パラメータが記憶されている。 【００３４】 【発明の効果】上述の一実施例の説明から理解されるよ
うに、この発明に依れば、ディジタル的なパラメータを
設定すると共に、同一周波数のクロックに基づいて入力
データの書き込み及び読み出しを行うことによって所望
の遅延量を有する遅延回路を実現することができ、パラ
メータのうちのリードアドレスのステップを変えること
で遅延量を可変することができる。 【００３５】また、この発明では、先行するライトアド
レスのステップは、一定としておき、リードアドレスの
ステップを変えるので、遅延量を変えたときに、それま
でのデータと無関係なデータが発生することがない利点
がある。 【００３６】さらに、ボトムアドレス及びトップアドレ
スを設定することができるので、ディレーユニットの大
きさ（遅延量）を変化させることができ、また、メモリ
ーを大きさの異なるディレーユニットに分割して構成で
きる。 【００３７】なお、上述の一実施例のように、アドレス
制御をハードウェア（ネクストアドレスコントローラ）
によって行なうことにより、処理に必要なソフトウェア
のステップ数を減少させることができ、より複雑な処理
を行なうことが可能となる。
響付加装置に適用される可変遅延回路に関する。 【０００２】 【従来の技術】図１は、ディジタル残響付加装置の基本
的構成を示し、同図において、１が入力端子、２が出力
端子、３が遅延量Ｔｄを有する遅延素子、４及び５が夫
々ｇ1及びｇ2 の係数を乗じる乗算器、６及び７が合成
器である。入力端子１には、オーディオＰＣＭ信号が供
給され、出力端子２から入力データを直接音としたとき
の反射音に相当するデータを含む出力オーディオＰＣＭ
信号が得られる。また、図１に示す構成のディジタル残
響付加装置を２個組合わさせて主残響音と副残響音とを
発生するようになされる。 【０００３】かかるディジタル残響付加装置では、スプ
リングを用いて残響を付加したとき、鉄板を用いて残響
を付加したときなどのように異なる残響効果を発生させ
るために、遅延量Ｔｄ、乗算係数ｇ1 ，ｇ2 の変更や遅
延素子３、乗算器４，５及び合成器６，７の接続関係の
変更が必要とされる。 【０００４】遅延素子３としてシフトレジスタを用いる
と回路規模が大きくなったり、遅延量の変更が難しかっ
たり、シフトレジスタ相互の接続が固定化される問題点
があるので、ＲＡＭ（ランダムアクセスメモリー）を用
いて遅延素子を構成することが行なわれる。そして、遅
延時間などの変更を行なうことや、相互の接続関係を規
定することを、所定のプログラムの制御のもとにマイク
ロコンピュータによって行なうようにしたディジタル残
響付加装置が提案されている。 【０００５】 【発明が解決しようとする課題】この発明は、かかるデ
ィジタル残響付加装置における遅延用のメモリーに対し
て適用され、容易にその遅延量を変更できると共に、変
更を行なう過渡的な状態でのノイズの発生を防止するよ
うにしたものである。 【０００６】さらに、この発明は、かかるディジタル残
響付加装置における遅延用のメモリーに対して適用さ
れ、同一メモリーのアドレス空間を大きさの異なる複数
のディレーユニットに分割して構成できるものである。 【０００７】 【課題を解決するための手段】この発明は、それらの差
によって遅延時間を決定する第１及び第２のアドレスの
対が複数個の遅延時間と夫々対応して記憶されたメモリ
ーを有し、メモリーから第１及び第２のアドレスの対を
読み出して、遅延用メモリーのアドレス空間内で複数個
の遅延ユニットを構成し、遅延用メモリーのライトアド
レスをリードアドレスに対して先行させ、これらのアド
レスの差に対応した所定の遅延量を生じさせ、ライトア
ドレスを一定スッテプずつ変化させると共に、リードア
ドレスの変化スッテプ量を変化させ、ライトアドレスへ
の書き込み、リードアドレスからの読み出しを同一周波
数のクロックに基づいて行うことによって、遅延量を制
御するようにした可変遅延回路である。 【０００８】 【作用】ディジタル的なパラメータを設定すると共に、
同一周波数のクロックに基づいて入力データの書き込み
及び読み出しを行うことによって所望の遅延量を有する
遅延回路を実現することができ、パラメータのうちのリ
ードアドレスのステップを変えることで遅延量を可変す
ることができる。 【０００９】さらに、ボトムアドレス及びトップアドレ
スを設定することができるので、ディレーユニットの大
きさ（遅延量）を変化させることができ、また、メモリ
ーを大きさの異なるディレーユニットに分割して構成で
きる。 【００１０】 【実施例】以下、この発明をディジタル残響付加装置に
適用した一実施例について説明すると、図２はその全体
の構成を示す。図２において、８はディジタルＩ／Ｏポ
ートを示し、ディジタル入力端子１及びディジタル出力
端子２が設けられている。また、９はＡ／Ｄコンバータ
及びＤ／Ａコンバータを示し、１０で示すアナログ入力
端子と１１で示すアナログ出力端子が設けられている。
また、破線で囲んで示すマイクロコンピュータ１２が設
けられている。これは、ＣＰＵ１３，ＲＡＭ１４，ＲＯ
Ｍ１５、表示部及びリモートコントロールユニットとの
接続のためのインターフェース１６を含んで構成されて
おり、ＲＯＭ１５にマイクロコンピュータ１２に対する
インストラクションとマイクロプログラムメモリー１７
に収納されるマイクロインストラクションとの両者が拡
納されている。 【００１１】このマイクロプログラムメモリー１７に貯
えられたマシーンサイクル毎に実行されるマイクロイン
ストラクションは、マイクロコンピュータ１２又はマイ
クロプログラムコントローラ１８で発生し、マルチプレ
クサ１９で選択されたアドレスによって読出される。ま
た、２０がディレーメモリー、２１が遅延時間を定める
アドレス、乗算係数などのパラメータを記憶するメモリ
ー、２２がネクストアドレスコントローラ、２３がレジ
スタを有する演算装置、２４が乗算器、２５がマルチプ
レクサである。 【００１２】メモリー２０及び２１としてはＲＡＭが用
いられる。メモリー２１のアドレスは、マルチプレクサ
２６によって選択されたマイクログラムメモリー１７か
らのアドレス又はマイクロコンピュータ１２からのアド
レスが供給され、このメモリー２１からの所定のアドレ
スがディレーメモリー２０及びネクストアドレスコント
ローラ２２に供給されると共に、所定の係数データが乗
算器２４に供給される。上述のディレーメモリー２０に
対する入力データの書き込み及び入力データの読み出し
は同一周波数のクロックに基づいて行われる。 【００１３】図１と同様の残響付加を行なうときの動作
について説明する。まずディジタルＩ／Ｏポート８又は
Ａ／Ｄコンバータ及びＤ／Ａコンバータ９から入力側バ
ス２７と演算装置２３と出力側バス２８とを介してディ
レーメモリー２０にオーディオＰＣＭ信号の１サンプル
データが書込まれる。これと共に、入力データがマルチ
プレクサ２５を介して乗算器２４に供給され、メモリー
２１から読出された図１における乗算係数ｇ1 が乗じら
れ、バス２７を介して演算装置２３に供給され、そのレ
ジスタに取込まれる。 【００１４】ディレーメモリー２０からＴｄなる時間後
に読出されたデータがマルチプレクサ２５で選択されて
乗算器２４に供給され、メモリー２１から読出された図
１における乗算係数ｇ2 が乗じられ演算装置２３に供給
され、入力データと加算されてディレーメモリー２０に
書込まれる。また、ディレーメモリー２０からＴｄなる
時間後に読出されたデータは、バス２７を介して演算装
置２３に供給され、前述のように演算装置２３内のレジ
スタに貯えられているデータと加算される。この加算後
のデータがバス２８を介してディジタルＩ／Ｏポート８
及びＡ／Ｄコンバータ、Ｄ／Ａコンバータ９に供給され
る。このように、演算装置２３が合成器６及び７として
動作し、図１に示す構成のディジタル残響付加装置と同
一の機能を実現することができる。 【００１５】なお、図２において、２９はインプットバ
スレジスタを示し、これより発生するステータスフラッ
グによってマイクロプログラムコントローラ１８が制御
される。また、３０はシステムのクロックを発生するク
ロック発生回路である。 【００１６】上述のディレーメモリー２０のアドレス空
間において、ボトムアドレス及びトップアドレスを夫夫
複数個指定することによって複数個の遅延素子を構成す
るようにしている。例えば図３Ａに示すようなメモリー
２０のアドレス空間でボトムアドレスＢＡを０番地、ト
ップアドレスＴＡを１００番地とすることによって、０
番地から９９番地までの１００ワードのディレーライン
を構成する。つまり、０番地から各番地毎に読出し動作
及びその次の書込み動作を行ない、９９番地となったら
０番地に戻ることによって入力データに対して１００ワ
ードの遅延時間の出力データを発生させることができ
る。 【００１７】ところで、特定のモードにおいても、残響
効果を調整するために、動作中にディレーメモリー２０
による遅延量を変更できることが好ましい。ディレーメ
モリー２０には、複数のディレーユニットが構成されて
いるので、ディレーユニットを他のものに変更して遅延
量を変えることも考えられるが、この方法は、遅延量を
細かいステップで可変できず、また他のディレーユニッ
トに切替えられたときの継目において、他のディレーユ
ニットに以前に書込まれたデータ即ち無関係なデータが
出力されるために、用いることができない。 【００１８】そこで、同一のディレーユニットのアドレ
ス制御によって遅延量を変更するようになされる。その
ひとつの方法として、トップアドレスＴＡを増加又は減
少させれば良い。しかし、トップアドレスＴＡを増加さ
せたときには、増加したアドレスに以前に書込まれてい
る無関係なデータが読出されてしまうので、トップアド
レスを増減させる方法は好ましくない。 【００１９】そこで、この発明では、ボトムアドレス及
びトップアドレスによってディレーメモリー２０のアド
レス空間内でディレーユニットを構成し、ライトアドレ
スをリードアドレスに対して先行させ、両者のアドレス
の差によって所定の遅延量を得ると共に、リードアドレ
スを変えることによって遅延量を可変するようにしたも
のである。 【００２０】つまり、図３Ｂに示すように、０番地から
９９番地まででひとつのディレーユニットを構成したと
すると、ライトアドレスＷＡを先行させてライトアドレ
スＷＡ及びリードアドレスＲＡを同一周波数のクロック
に基づいて、共にスッテプ的に変化させ、両アドレスの
差に対応した遅延量Ｔｄを発生させる。そして、ライト
アドレスＷＡの変化は、例えば１スッテプに固定してお
き、リードアドレスＲＡの変化のステップ量を０，＋
１，＋２のうちの何れかにすることで、遅延量の増加、
遅延量の固定、遅延量の減少の制御を行なうようにな
す。 【００２１】この一実施例では、ネクストアドレスコン
トローラ２２を図４に示すような構成としている。同図
において、３１がボトムアドレスレジスタを示し、３２
がトップアドレスレジスタを示し、これらには、メモリ
ー２１に記憶されているボトムアドレス及びトップアド
レスが読出されてセットされる。また、３３がディレー
メモリー２０のメモリーアドレスレジスタを示し、この
レジスタ３３に対してメモリー２１からライトアドレス
及びリードアドレスがセットされ、リード動作及びライ
ト動作が行なわれる。このメモリーアドレスレジスタ３
３に貯えられたライトアドレスＷＡが演算装置２３で＋
１されてネクストアドレスレジスタ３４に供給される。 【００２２】レジスタ３２及び３４にセットされている
トップアドレス及びネクストアドレスが比較器３５で比
較され、その出力によってセレクタ３６が制御される。
セレクタ３６は、ボトムアドレスレジスタ３１又はネク
ストアドレスレジスタ３４の一方を選択する。リードア
ドレスＲＡについても上述と同様の制御がなれるが、リ
ードアドレスＲＡのネクストアドレスは、メモリー２１
に記憶されているステップＳＴＥＰを加えたものとされ
る。 【００２３】前述のように、（ＢＡ＝０，ＴＡ＝１０
０）とし、ライトアドレスＷＡ及びリードアドレスＲＡ
の差を４５とするときの動作を図５のフローチャートを
参照して説明する。まず、最初にディレーメモリー２０
がクリアされ、無関係なデータが出力されることが防止
される。次にメモリー２１に対してライトアドレスの初
期値（ＷＡ＝０）、リードアドレスの初期値（ＲＡ＝４
５）、アドレスのステップ量（ＳＴＥＰ＝１）、ボトム
アドレス（ＢＡ＝０）、トップアドレス（ＴＡ＝１０
０）がロードされる。 【００２４】次に、ライトアドレスＷＡがメモリーアド
レスレジスタ３３にセットされることで書込動作がなさ
れると共に、ボトムアドレス及びトップアドレスが夫々
レジスタ３１、３２にセットされる。次に、メモリーア
ドレスレジスタ３３にセットされている現在のライトア
ドレスＷＡに対して演算装置２３で１が加えられ、ネク
ストアドレスレジスタ３４にその演算結果が貯えられ
る。このネクストアドレスＮＡがトップアドレス（ＴＡ
＝１００）に達したかどうかが比較器３５で判定され、
到達していないときでは、セレクタ３６によって、ネク
ストアドレスＮＡが選択され、これが演算装置２３を通
ってメモリー２１にライトアドレスＷＡとして書込ま
れ、ライトアドレスＷＡの更新がなされる。 【００２５】もし、ネクストアドレスＮＡがトップアド
レスに達したことが検出されると、ボトムアドレス（Ｂ
Ａ＝０）がセレクタ３６によって選択され、これがネク
ストアドレスレジスタ３４にセットされ、メモリー２１
のライトアドレスＷＡもボトムアドレスに変更される。
このようにして書込み動作は、１ステップずつアドレス
が進歩することでなされる。 【００２６】次に、リードアドレスＲＡがメモリー２１
から読出されてメモリーアドレスレジスタ３３にセット
されることで読出し動作がなされる。このリードアドレ
スＲＡとステップＳＴＥＰ（メモリー２１に記憶されて
いる）とが加算されたものがネクストアドレスレジスタ
３４にセットされる。この加算されたものがトップアド
レスＴＡに到達したかどうか比較器３５で判定され、到
達していないときは、ネクストアドレスレジスタ３４の
内容（ＲＡ＋ＳＴＥＰ）がメモリー２１にリードアドレ
スとして書込まれ、リードアドレスの更新がなされる。 【００２７】また、（ＲＡ＋ＳＴＥＰ）がトップアドレ
スに到達したときには、ボトムアドレスＢＡがリードア
ドレスＲＡとしてメモリー２１に書込まれる。以上の読
出し動作が終了すると、再び書込み動作が行なわれる。
この書込み動作及び読出し動作は、オーディオＰＣＭ信
号の各サンプリング期間で１回実行される。また、リー
ドアドレスＲＡの変化量ＳＴＥＰを０とすれば、アドレ
スの差と対応する遅延量が次第に大きくなり、これを＋
２とすれば、この遅延量が徐々に小さくなる。 【００２８】この場合、各サンプリング期間毎に、遅延
量が１ワードずつ増加又は減少することになる。この変
化は急激なので、聴感上、不自然となるおそれがあるの
で、遅延量の変化をより緩やかにするため、複数のサン
プリング期間のうちのひとつの期間だけ、ＳＴＥＰを０
又は＋２とすることが好ましい。 【００２９】図６は、上述のこの発明の一実施例におけ
るネクストアドレスレジスタ３４、ボトムアドレスレジ
スタ３１、比較器３５の部分のより具体的な構成を示
す。このレジスタ３１及び３４は、アウトプットイネー
ブル端子を有しており、この端子が高レベルとなるとレ
ジスタにセットされている例えば１６ビットのアドレス
が出力される。したがって、図４におけるセレクタ３６
は、別に設けられていない。 【００３０】そして、メモリー２１から読出されボトム
アドレスレジスタ３１にセットされるボトムアドレスＢ
Ａは、偶数のものと規定されている。また、比較器３５
のＡ入力としてトップアドレスＴＡが供給され、そのＢ
入力としてネクストアドレスレジスタ３４からのアドレ
ス（ＲＡ＋ＳＴＥＰ）が供給される。そして、（ＴＡ＞
ＲＡ＋ＳＴＥＰ）のときでは、ネクストアドレスレジス
タ３４の内容が出力され、これが新たなリードアドレス
ＲＡとしてメモリー２１に書込まれる。 【００３１】また、（ＴＡ＝ＲＡ＋ＳＴＥＰ）であれ
ば、比較器３５の両出力とも低レベルとなり、ボトムア
ドレスレジスタ３１からボトムアドレスＢＡが出力され
る。比較器３５の（Ａ＜Ｂ）の出力は、ボトムアドレス
レジスタ３１の最下位ビットＬＳＢの入力とされてお
り、したがって（ＴＡ＝ＲＡ＋ＳＴＥＰ）のときに出力
されるアドレスは、偶数のボトムアドレスＢＡに一致し
たものとなる。次に（ＴＡ＜ＲＡ＋ＳＴＥＰ）になる
と、（Ａ＞Ｂ）の出力は低レベルのままであるが、（Ａ
＜Ｂ）の出力が高レベルとなるため、ボトムアドレスレ
ジスタ３１の出力が（ＢＡ＋１）に変化する。 【００３２】かかる図６に示す構成に依れば、遅延量を
減少させる（ＳＴＥＰ＝２）の場合に、（ＲＡ＋ＳＴＥ
Ｐ＝１０１）となったときに、ボトムアドレスを（ＢＡ
＋１）にすることができる。つまり、０〜９９のアドレ
ス範囲のときにおいて、１０１は、上限のアドレスより
２つ大きいので、ネクストアドレスを（ＢＡ＋１）にす
る必要がある。 【００３３】なお、この発明は、ディジタル残響付加装
置に限らず、メモリーのアドレス制御によって、遅延時
間を可変する必要がある他の装置に対して同様に通用す
ることができる。また、メモリー２１には、ディレーメ
モリー２０によって、構成される複数のディレーユニッ
トの夫々と対応して、ボトムアドレス、トップアドレ
ス、初期ライトアドレス、初期リードアドレス、ステッ
プ数の各パラメータが記憶されている。 【００３４】 【発明の効果】上述の一実施例の説明から理解されるよ
うに、この発明に依れば、ディジタル的なパラメータを
設定すると共に、同一周波数のクロックに基づいて入力
データの書き込み及び読み出しを行うことによって所望
の遅延量を有する遅延回路を実現することができ、パラ
メータのうちのリードアドレスのステップを変えること
で遅延量を可変することができる。 【００３５】また、この発明では、先行するライトアド
レスのステップは、一定としておき、リードアドレスの
ステップを変えるので、遅延量を変えたときに、それま
でのデータと無関係なデータが発生することがない利点
がある。 【００３６】さらに、ボトムアドレス及びトップアドレ
スを設定することができるので、ディレーユニットの大
きさ（遅延量）を変化させることができ、また、メモリ
ーを大きさの異なるディレーユニットに分割して構成で
きる。 【００３７】なお、上述の一実施例のように、アドレス
制御をハードウェア（ネクストアドレスコントローラ）
によって行なうことにより、処理に必要なソフトウェア
のステップ数を減少させることができ、より複雑な処理
を行なうことが可能となる。
【図面の簡単な説明】
【図１】残響付加装置の基本的構成を示すブロック図で
ある。 【図２】この発明を適用しうるディジタル残響付加装置
の全体の構成を示すブロック図である。 【図３】ディレーメモリーのアドレス制御の説明に用い
る略線図である。 【図４】この発明の一実施例のブロック図である。 【図５】この発明の一実施例の動作説明に用いるフロー
チャートである。 【図６】この発明の一実施例の一部の具体的構成を示す
ブロック図である。 【符号の説明】 １ 入力端子 ２ 出力端子 １２ マイクロコンピュータ ２０ ディレーメモリー ２１ メモリー ２３ 演算装置 ２４ 乗算器
ある。 【図２】この発明を適用しうるディジタル残響付加装置
の全体の構成を示すブロック図である。 【図３】ディレーメモリーのアドレス制御の説明に用い
る略線図である。 【図４】この発明の一実施例のブロック図である。 【図５】この発明の一実施例の動作説明に用いるフロー
チャートである。 【図６】この発明の一実施例の一部の具体的構成を示す
ブロック図である。 【符号の説明】 １ 入力端子 ２ 出力端子 １２ マイクロコンピュータ ２０ ディレーメモリー ２１ メモリー ２３ 演算装置 ２４ 乗算器
Claims (1)
- 【特許請求の範囲】 それらの差によって遅延時間を決定する第１及び第２の
アドレスの対が複数個の上記遅延時間と夫々対応して記
憶されたメモリーを有し、 上記メモリーから上記第１及び第２のアドレスの対を読
み出して、遅延用メモリーのアドレス空間内で複数個の
遅延ユニットを構成し、 上記遅延用メモリーのライトアドレスをリードアドレス
に対して先行させ、これらのアドレスの差に対応した所
定の遅延量を生じさせ、 上記ライトアドレスを一定スッテプずつ変化させると共
に、上記リードアドレスの変化スッテプ量を変化させ、 上記ライトアドレスへの書き込み、上記リードアドレス
からの読み出しを同一周波数のクロックに基づいて行う
ことによって、上記遅延量を制御するようにした可変遅
延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110463A JP2634561B2 (ja) | 1994-04-26 | 1994-04-26 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110463A JP2634561B2 (ja) | 1994-04-26 | 1994-04-26 | 可変遅延回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173580A Division JPS5875315A (ja) | 1981-10-29 | 1981-10-29 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318092A true JPH06318092A (ja) | 1994-11-15 |
| JP2634561B2 JP2634561B2 (ja) | 1997-07-30 |
Family
ID=14536353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110463A Expired - Lifetime JP2634561B2 (ja) | 1994-04-26 | 1994-04-26 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634561B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015047280A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047283A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047282A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047279A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047281A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047284A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107354B2 (ja) | 1995-01-20 | 2000-11-06 | ローランド株式会社 | 効果装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3006495A1 (de) * | 1980-02-21 | 1981-08-27 | Franz, Reinhard, 5401 Emmelshausen | Verfahren und vorrichtung zur bearbeitung von tonsignalen, insbesondere fuer elektronische orgeln |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3006995A1 (de) | 1980-02-25 | 1981-09-10 | Seitz-Werke Gmbh, 6550 Bad Kreuznach | Vorrichtung zur mass- und hoehenfuellung von gefaessen |
-
1994
- 1994-04-26 JP JP6110463A patent/JP2634561B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3006495A1 (de) * | 1980-02-21 | 1981-08-27 | Franz, Reinhard, 5401 Emmelshausen | Verfahren und vorrichtung zur bearbeitung von tonsignalen, insbesondere fuer elektronische orgeln |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015047280A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047283A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047282A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047279A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047281A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
| JP2015047284A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社ディ・ライト | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634561B2 (ja) | 1997-07-30 |
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