JPH06318221A - 汎用性を有する高速演算電子計算機 - Google Patents

Abstract

(57)【要約】 【目的】 汎用性を有する計算機においては、ある特
定の計算での高速演算には限界があり、特殊用途の計算
機においては特定の計算にしか適用できないという不便
さがあった。本発明は、このような事情に鑑みて低コス
トで、かつ、たった一つの装置で各種の計算式に適用可
能な高速演算電子計算機を提供することを目的とする。 【構成】 計算式に応じて電気的な書込／消去により
回路変更可能なプログラマブル論理回路と、前記論理回
路に書込／消去データを供給するための専用制御回路
と、前記専用制御回路を制御するためのプログラムを記
憶するための制御プログラム用記憶装置と、外部入出力
装置又は操作装置からの信号及びデータを取り込むため
のインターフェースとを一体的に設ける構成としたこと
である。

Description

【発明の詳細な説明】 （産業上の利用分野）科学技術計算に使用する高速演算
の可能な電子計算機に関するものである。いわゆるスー
パーコンピュータ、又は、専用コンピュータがこれに該
当する。本発明は、これら両者の利点を合わせ持った新
規な電子計算機システムに関するものである。 （従来の技術）従来、電子計算機で高速演算を行なう手
法には、以下の二つが開発されている。一つは、計算回
路として加算器、減算器、乗算器、除算器を備え、計算
機の制御クロックのスピードを高めると共にパイプライ
ン制御を行ない、更に並列動作も可能にして高速演算を
行うものである。この方法では、計算式を全て加減乗除
の四則演算に分解してから計算をおこなうので、一つの
計算式を１回計算するために数回から数千回以上の四則
演算をする必要が生じる。このため、より高速で計算を
するためには、計算機の制御クロックスピードを非常に
高める必要があり、それに伴いハードウェアにも高速性
が要求されシステム全体として高価になってしまうとい
う欠点があった。 もう一つのものは、計算式や論理演
算式をそれと等価な論理回路で構成したものである。従
って、一度回路演算に分解する必要がなく、一つの計算
式を１回の制御クロックの間に１回演算することが可能
になるので演算スピードが速くなる。しかし、この種の
計算機は特殊用途としてある一つの計算式の演算のため
にしか作られていないために、つまり汎用性が全く考慮
されていないため、計算式を変更するたびに論理回路の
設計変更を必要とした。従って、計算機のユーザー毎あ
るいは計算式毎にそれぞれの論理回路を個別に作成する
必要があり、ユーザーは、計算対象が異なるたびに新た
なプリント配線基板、回路部品を揃えた上でパターン設
計をして論理回路を作成しなければならなかった。 （発明が解決しようとする課題）本発明は上述した従来
例の有する以下の課題を解決しようとするものである。 汎用性を有する計算機においては、ある特定の計算で
の高速演算には限界があり、これを改善してより高速化
を図る場合には高価な論理回路（例えばガリウムヒ素Ｉ
Ｃ等）を使用し、実装方法も特殊になるためハードウェ
アのコストが上昇する。 特殊用途の計算機においては、特定の計算にしか適用
できないという汎用性のなさ、及び、他の計算に適用す
る場合には別のハードウェアシステムを構築しなければ
ならないという不便さ／繁雑さがあった。 本発明は、このような事情に鑑みて創案されたものであ
って、低コストで、かつ、たった一つの装置で各種の計
算式に適用可能な高速演算電子計算機を提供することに
ある。 （課題を解決するための手段）本発明に係る高速演算電
子計算機は、計算式に応じて電気的な書込／消去により
回路変更可能なプログラマブル論理回路と、前記論理回
路に書込／消去データを供給するための専用制御回路
と、前記専用制御回路を制御するためのプログラムを記
憶するための制御プログラム用記憶装置と、外部入出力
装置又は操作装置からの信号及びデータを取り込むため
のインターフェースとを一体的に設けたことを特徴と
し、更に、各種の計算式に対応した複数の論理回路から
なる論理回路群と、前記複数の論理回路から所望の一つ
の論理回路を選択するための、又は、複数の論理回路を
所望の組み合わせとするためにこれら論理回路を選択的
に結合するためのアドレス制御回路を有すること、及び
少なくとも、プログラム論理回路と、専用制御回路と、
制御プログラム用記憶装置と、インターフェイスと、を
ワンチップＬＳＩで構成したことも特徴とするものであ
る。 （作用）上記構成のように、計算式に応じて回路変更可
能なプログラマブル論理回路を一体的に設けたので、ユ
ーザーは一つの装置で自分自身が必要とする計算式を自
在に作成したり消去できる。又、任意のハードウェア機
能をプログラマブルに定義できるのでその演算速度は非
常に速くなる。 （実施例）以下、本発明の一実施例を図面を参照して説
明する。第１図は、本発明に係わる電子計算機のシステ
ム全体の構成を示すブロック図である。同図において、
プログラマブル論理回路１は各種の方程式を解くための
計算式が形成される部分であって、例えばプログラマブ
ル ロジック アレイ群から成るフィールド プログラ
マブル ロジックアレイ等（Ｆ−ＰＬＡ）で構成され
る。今、ハードウェアで計算式を論理回路に置き換える
ためには、 「固定小数点⇔浮動小数点」の変換を双方向で行ない
得る回路。 浮動小数点の計算を行なう加減算回路と乗算回路。 論理演算回路。 対数、三角関数の数表を利用する場合は、その数表か
ら該当する数式を検索する関数検索回路。（この数表は
本発明システムの外部装置に持たせても良い。） 演算の高速化のためのパイプラインレジスタ。 その他の論理回路。 上記〜の回路を複数持ってその回路構成をプログラ
マブルとする。上記〜についてはあらかじめ論理回
路として作成しておいても良い。論理演算式（Ｌ１）１
０，（Ｌ２）１１は、プログラマブル ロジック アレ
イ（ＰＬＡ）で構成され、論理演算式（Ｌ_１ｎ＋１）１
２で（Ｌ１）１０からＬ_１ｎの相互接続を変えることに
よりユーザーが書き込み装置を使用して多数のゲートア
レイの組み合わせを変えて種々の論理演算式を具現化す
ることができる。そして、これら複数の論理演算式１
０，１１等を種々組み合わせて所望の計算式を作る。専
用制御回路２は、前記プログラマブル論理回路１の計算
式の生成及び変更を行うための専用の制御回路である。
前記専用制御回路２は、アドレスデコーダ１５とアドレ
ス制御回路１４、データレシーバ／ドライバー１６、書
込／消去制御回路１７、命令デコーダ１８、アクセス制
御回路１９、タイミング制御回路２０で構成され、制御
プログラム用記憶装置３−−ＲＡＭ又はＰ−ＲＯＭ，Ｒ
ＯＭ等で構成される−−に格納されている応用プログラ
ムに基づいて論理演算及び論理回路を形成し、又は、書
換える。前記応用プログラムのデータ２２は、アドレス
デコーダ１５とデータレシーバ／ドライバー１６と命令
デコータ１８に供給され、アクセス制御回路１９→書込
／消去制御回路１７→アドレス制御回路１４を介してア
ドレス指定信号及び書込／消去データを前記論理回路１
の論理演算式１０，１１に供給する。これらアドレス指
定信号と書込／消去データにより前記論理回路１の計算
式は自在に書き換えられる。インターフェイス４及びバ
スライン５は、入出力装置８、計算機回路６、主記憶装
置７、外部記憶装置９等で構成されるパーソナルコンピ
ュータ等一般市販装置からの信号／データの授受を仲介
する。前記入出力装置８は、キーボードや文字／画像を
目視確認するためのディスプレイ，プリンタを含む。前
記計算機回路６は、一般的な論理演算機能や前記入出力
装置８を制御するための機能を有し、応用プログラムで
動作する。主記憶装置７はＲＡＭ又は一部Ｐ−ＲＯＭで
構成される。今、パーソナルコンピュータに電源が投入
されると外部記憶装置９にストアされているパーソナル
コンピュータ等の操作／動作に必要なオペレーション
ソフトウェア／応用プログラム及びデータが前記主記憶
装置７に転移される。そして、応用プログラムで論理回
路に置き換えるように指定された範囲の方程式を解くた
めの計算式や論理演算式は、制御プログラムとして前記
制御プログラム用記憶装置３に転移され、更に同期信号
２３及びタイミング制御回路２０で同期をとられながら
前記専用制御回路２に供給される。この専用制御回路２
において、前記制御プログラムはアドレス指定信号及び
書込／消去データに変換されて前記プログラマブル論理
回路１に供給され、所望の計算式や論理演算式と等価な
論理回路を前記プログラマブル論理回路１上に形成する
ことが可能となる。上述の構成／動作により、ユーザー
はパーソナルコンピュータ等で計算用途に応じて自在に
論理回路を自動設計することができる。第２図及び第３
図は、プログラマブル論理回路を構成する論理演算式の
一例を示すものである。第２図から説明すると、このロ
ジック図は、 を論理ゲート・シンボルにより表現したものである。こ
の種の良く知られている論理演算式を多数有し、これら
を種々組み合わせることにより複雑な計算式を作成する
ことができる。第３図はデジタルフィルタの有限長イン
パルス応答の伝達関数を論理回路で表現した場合であ
る。ｈ（ｎＴ）をインパルス応答とすると、有限長イン
パルス応答の伝達関数Ｈ（ｚ）は１−１式なる。 １−１式の時間領域表現は、入力をｘ（ｎＴ）、その出
力をｙ（ｎＴ）とすると線形時不変システムの応答は公
式により、一般にたたみ込みと呼ばれる差分方程式１−
２となる。ｎはサンプル時刻である。 この方程式１−２を論理回路で簡単に表現すると第３図
になる。これは、デジタルフィルタの有限長インパルス
応答の伝達関数に基づく、差分方程式を論理回路で表現
した周知の例である。本発明は、これら論理演算式を多
数形成し、更に種々の組み合わせを行なうことで各種方
程式を解くための計算式を自在に作成できるものであ
る。第４図は本発明の他の実施例を示すブロック図で、
上述の第１図のシステムを更に発展させたもので、より
ユーザーの使い勝手を良くしたものである。プログラマ
ブル論理回路群１’は、複数の論理回路２４，２５，２
６から成り、アドレス制御回路１４を介してユーザーの
指定により論理回路２４，２５，２６の選択又は結合が
行なわれる。ユーザーがある特定の単一計算−− 例え
ば、「宇宙の曲率計算」 −−を行いたいときは論理回
路２４を選択すれば良い。複雑な「惑星探査のための宇
宙飛行計算」を行なう場合は、論理回路２４と論理回路
２５を組み合わせ、それでもまだ特殊な論理演算式が必
要な場合は論理回路２６に所望の論理演算式を作成して
追加結合すれば良い。上述のように、各種計算式や論理
演算式と等価な論理回路をあらかじめ複数用意／作成し
ておき、それらの中から応用プログラムで指定された論
理回路を選択／結合して使用できるので、ユーザーはパ
ーソナルコンピュータ等で計算用途に応じて高速計算に
必要な計算式や論理演算式と等価な論理回路を自在に生
成することができ、その論理回路を利用して高速演算を
行なう事ができる。 （発明の効果）以上のように、本発明によれば、計算式
に応じて回路変更可能な複数のフィールド プログラマ
ブル ロジック アレイ等から構成される論理回路を一
体的に設けたので、ユーザーは一つの装置で自分自身が
必要とする計算式／論理演算式を自在に作成したり消去
できると共に、更に複数種類の論理回路を有してそれら
を任意に選択／結合できる構成にしたので、従来のよう
に計算機のユーザー毎あるいは計算式毎にそれぞれの論
理回路を個別に作成する必要がなくなり、かつ、ユーザ
ーは計算対象が異なるたびに新たなプリント配線基板、
回路部品を揃えた上でパターン設計をして論理回路を作
成する必要もなくなる。又、プログラマブル ロジック
アレイ等から成る論理回路によって任意のハードウェ
ア機能をプログラマブルに定義できるので、その演算速
度は非常に速くなるといった効果を奏する。

【図面の簡単な説明】 第１図は、本発明に係わる電子計算機のシステム全体の
構成を示すブロック図である。第２図及び第３図は、プ
ログラマブル論理回路を構成する論理演算式の一例を示
すものである。 第４図は、本発明の他の実施例を示す
ブロック図である。 １ …プログラマブル論理回路 １’…プログラマブル論理回路群 ２ …専用制御回路 ３ …制御プログラム用記憶装置 １０…論理演算式 １４…アドレス制御回路 １７…書込／消去制御回路

Claims (1)

1. 【特許請求の範囲】 １．計算式に応じて電気的な書込／消去により回路変更
   可能なプログラマブル論理回路と、 前記論理回路に書込／消去データを供給するための専用
   制御回路と、 前記専用制御回路を制御するためのプログラムを記憶す
   るための制御プログラム用記憶装置と、 外部入出力装置又は操作装置からの信号及びデータを取
   り込むためのインターフェースと、を一体的に設けたこ
   とを特徴とする汎用性を有する高速演算電子計算機。 ２．前記請求範囲１項において、 各種の計算式に対応した複数の論理回路からなる論理回
   路群と、 前記複数の論理回路から所望の一つの論理回路を選択す
   るための、又は、複数の論理回路を所望の組み合わせと
   するためにこれら論理回路を選択的に結合するためのア
   ドレス制御回路と、から成ることを特徴とする汎用性を
   有する高速演算電子計算機。 ３．前記請求範囲２項において、 電気的な書込／消去により回路変更が可能なプログラマ
   ブル論理回路と、回路固定されているマスク プログラ
   マブル ロジック アレイ（Ｍａｓｋ ＰＬＡ）等から
   成る論理回路と、から成る前記論理回路群を有すること
   を特徴とする汎用性を有する高速演算電子計算機。 ４．前記請求範囲１又は２項において、 少なくとも、 プログラム論理回路と、 専用制御回路と、 制御プログラム用記億装置と、 インターフェイスと、 をワンチップＬＳＩで構成したことを特徴とする汎用性
   を有する高速演算電子計算機。