JPH0632220B2 - 半導体記憶装置のセンスアンプ - Google Patents
半導体記憶装置のセンスアンプInfo
- Publication number
- JPH0632220B2 JPH0632220B2 JP59217837A JP21783784A JPH0632220B2 JP H0632220 B2 JPH0632220 B2 JP H0632220B2 JP 59217837 A JP59217837 A JP 59217837A JP 21783784 A JP21783784 A JP 21783784A JP H0632220 B2 JPH0632220 B2 JP H0632220B2
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- JP
- Japan
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- node
- potential
- amplifying means
- output
- inverter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置のセンスアンプに関し、特
に記憶装置の入力アドレスの変化をチップ内部で検出し
これに応じて内部同期信号を作成する、内部同期回路方
式を用いた半導体記憶装置のセンスアンプに関するもの
である。
に記憶装置の入力アドレスの変化をチップ内部で検出し
これに応じて内部同期信号を作成する、内部同期回路方
式を用いた半導体記憶装置のセンスアンプに関するもの
である。
従来、この種の装置として第２図に示すものがあった。
第２図は、ＣＭＯＳスタティックＲＡＭに使用されるセ
ンスアンプを示す。図において、Ｑ１，Ｑ４，Ｑ７はＰ
チャネルＭＯＳ型電界効果トランジスタ（以下ｐ−chMO
SFETと記す），Ｑ２，Ｑ３，Ｑ５，Ｑ６，Ｑ８はｎチャ
ネルＭＯＳ型電界効果トランジスタ（以下ｎ−chMOSFET
と記す）、Ｖccは電源電位、ＧＮＤは接地電位である。
第２図は、ＣＭＯＳスタティックＲＡＭに使用されるセ
ンスアンプを示す。図において、Ｑ１，Ｑ４，Ｑ７はＰ
チャネルＭＯＳ型電界効果トランジスタ（以下ｐ−chMO
SFETと記す），Ｑ２，Ｑ３，Ｑ５，Ｑ６，Ｑ８はｎチャ
ネルＭＯＳ型電界効果トランジスタ（以下ｎ−chMOSFET
と記す）、Ｖccは電源電位、ＧＮＤは接地電位である。
また１は上記MOSFETＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ
６により構成されたカレントミラー型差動増幅回路であ
り、２入力をMOSFETＱ２，Ｑ５で受け、その差を検知増
幅して１つの出力を出力する。また２はMOSFETＱ７，Ｑ
８により構成されたインバータである。なお、Ｉ／Ｏ，
▲▼は差動増幅回路１の入力、ＳＡ１は１段目の
カレントミラー型差動増幅回路１の出力、▲▼は２
段目のインバータ２の出力であり、通常出力バッファに
接続されるものである。またＳＥ２は１段目のカレント
ミラー型差動増幅回路１のパワーカット用の入力であ
り、ハイで該カレントミラー型差動増幅回路１が活性化
され、ロウでパワーカットされる。
６により構成されたカレントミラー型差動増幅回路であ
り、２入力をMOSFETＱ２，Ｑ５で受け、その差を検知増
幅して１つの出力を出力する。また２はMOSFETＱ７，Ｑ
８により構成されたインバータである。なお、Ｉ／Ｏ，
▲▼は差動増幅回路１の入力、ＳＡ１は１段目の
カレントミラー型差動増幅回路１の出力、▲▼は２
段目のインバータ２の出力であり、通常出力バッファに
接続されるものである。またＳＥ２は１段目のカレント
ミラー型差動増幅回路１のパワーカット用の入力であ
り、ハイで該カレントミラー型差動増幅回路１が活性化
され、ロウでパワーカットされる。
次に動作について説明する。
第４図にセンス動作のタイミングを示す。今、差動増幅
回路１のパワーカット用入力ＳＥ２がハイとすると、選
択されたメモリセルによって、Ｉ／Ｏ線と▲▼線
間に電位差が生じる。この電位差を１段目のカレントミ
ラー型差動増幅回路１がセンス動作を行なって検知し、
その結果、第４図に示すように差動増幅回路出力ＳＡ１
が変化する。そして該出力ＳＡ１が２段目のインバータ
２のしきい値電圧に達した時、インバータ出力▲▼
が変化してセンス動作が完了する。
回路１のパワーカット用入力ＳＥ２がハイとすると、選
択されたメモリセルによって、Ｉ／Ｏ線と▲▼線
間に電位差が生じる。この電位差を１段目のカレントミ
ラー型差動増幅回路１がセンス動作を行なって検知し、
その結果、第４図に示すように差動増幅回路出力ＳＡ１
が変化する。そして該出力ＳＡ１が２段目のインバータ
２のしきい値電圧に達した時、インバータ出力▲▼
が変化してセンス動作が完了する。
従来の半導体記憶装置のセンスアンプは以上のように構
成されており、１段目の差動増幅回路出力ＳＡ１の傾き
がゆるやかなので、差動増幅回路出力ＳＡ１が第４図に
示すように変化し始めてから２段目のインバータのしき
い値に達するまでの遅延（第４図の期間Ａ）が大きく、
かつインバータ出力▲▼の変化も第４図の期間Ｂの
ように遅れるのでＲＡＭの高速読み出し動作を妨げてい
た。
成されており、１段目の差動増幅回路出力ＳＡ１の傾き
がゆるやかなので、差動増幅回路出力ＳＡ１が第４図に
示すように変化し始めてから２段目のインバータのしき
い値に達するまでの遅延（第４図の期間Ａ）が大きく、
かつインバータ出力▲▼の変化も第４図の期間Ｂの
ように遅れるのでＲＡＭの高速読み出し動作を妨げてい
た。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、差動増幅回路出力ＳＡ１の変化
開始から、インバータ出力ＲＤが変化し始めるまでの遅
延をなくして、ＲＡＭの高速読み出し動作を可能とする
半導体記憶装置のセンスアンプを提供することを目的と
している。
ためになされたもので、差動増幅回路出力ＳＡ１の変化
開始から、インバータ出力ＲＤが変化し始めるまでの遅
延をなくして、ＲＡＭの高速読み出し動作を可能とする
半導体記憶装置のセンスアンプを提供することを目的と
している。
この発明に係る半導体記憶装置のセンスアンプは、第１
の入力ノードおよび第２の入力ノードとを有し、第１の
入力ノードに印加される電位と第２の入力ノードに印加
される電位との電位差を増幅し、出力ノードに出力する
差動増幅手段と、電源電位ノードと接地電位ノードとの
間に接続されるとともに入力ノードが直接差動増幅手段
の出力ノードに接続され、差動増幅手段の出力ノードに
現れた電位に応じた電位を出力ノードに出力するための
インバータと、このインバータの入力ノードと出力ノー
ドとの間に接続され、これら入力および出力ノード並び
に上記差動増幅手段の出力ノードの電位を電源電位ノー
ドに印加される電位と接地電位ノードに印加される電位
との間の電位にするための短絡用トランジスタとを設け
たものである。
の入力ノードおよび第２の入力ノードとを有し、第１の
入力ノードに印加される電位と第２の入力ノードに印加
される電位との電位差を増幅し、出力ノードに出力する
差動増幅手段と、電源電位ノードと接地電位ノードとの
間に接続されるとともに入力ノードが直接差動増幅手段
の出力ノードに接続され、差動増幅手段の出力ノードに
現れた電位に応じた電位を出力ノードに出力するための
インバータと、このインバータの入力ノードと出力ノー
ドとの間に接続され、これら入力および出力ノード並び
に上記差動増幅手段の出力ノードの電位を電源電位ノー
ドに印加される電位と接地電位ノードに印加される電位
との間の電位にするための短絡用トランジスタとを設け
たものである。
［作用］ この発明においては、短絡用トランジスタがインバータ
の入出力間を導通させるので、このインバータの入力ノ
ードと出力ノードの電位が電源電位と接地電位との間の
中間電位となり、しかもインバータの入力ノードと差動
増幅手段の出力ノードとが直接接続されているので、こ
の差動増幅手段の出力ノードも上記中間電位となる。そ
して、上記インバータの入力ノードの電位を中間電位に
しておくことで、このインバータの入力ノードの電位が
少し変動しただけでこのインバータの出力ノードの電位
が大きく変動する。さらに差動増幅手段の出力ノードも
中間電位にされるため、短絡用トランジスタが非導通状
態となると、すぐに差動増幅手段は第１および第２の入
力ノードに現れた電位差に応じ、その出力ノードの電位
を上昇または低下させる。
の入出力間を導通させるので、このインバータの入力ノ
ードと出力ノードの電位が電源電位と接地電位との間の
中間電位となり、しかもインバータの入力ノードと差動
増幅手段の出力ノードとが直接接続されているので、こ
の差動増幅手段の出力ノードも上記中間電位となる。そ
して、上記インバータの入力ノードの電位を中間電位に
しておくことで、このインバータの入力ノードの電位が
少し変動しただけでこのインバータの出力ノードの電位
が大きく変動する。さらに差動増幅手段の出力ノードも
中間電位にされるため、短絡用トランジスタが非導通状
態となると、すぐに差動増幅手段は第１および第２の入
力ノードに現れた電位差に応じ、その出力ノードの電位
を上昇または低下させる。
以下、この発明の実施例を図について説明する。
第１図は、この発明の一実施例による半導体記憶装置の
センスアンプを示し、本実施例装置は第２図に示す従来
装置にｎ−chMOSFET（短絡用トランジスタ）Ｑ１０，ｐ
−chMOSFETＱ９を付加したものである。そしてこのｎ−
chMOSFETＱ１０は読出し期間において２段目のインバー
タ２の入、出力を短絡するためのものであり、そのゲー
トは端子ＳＥ１に接続されており、該端子ＳＥ１はハイ
で２段目のインバータ２の入，出力を短絡し、ロウで開
放する。またｐ−chMOSFETＱ９は２段目のインバータ２
の貫通電流をなくするためのものであり、そのゲート
は、端子ＳＥ２に接続されている。
センスアンプを示し、本実施例装置は第２図に示す従来
装置にｎ−chMOSFET（短絡用トランジスタ）Ｑ１０，ｐ
−chMOSFETＱ９を付加したものである。そしてこのｎ−
chMOSFETＱ１０は読出し期間において２段目のインバー
タ２の入、出力を短絡するためのものであり、そのゲー
トは端子ＳＥ１に接続されており、該端子ＳＥ１はハイ
で２段目のインバータ２の入，出力を短絡し、ロウで開
放する。またｐ−chMOSFETＱ９は２段目のインバータ２
の貫通電流をなくするためのものであり、そのゲート
は、端子ＳＥ２に接続されている。
ここで第１図において、非読み出し期間であるＩ／Ｏ＝
▲▼の時のカレントミラー型差動増幅回路１の出
力電圧と、インバータ２のしきい値電圧（入力と出力と
を短絡したときの入出力電圧）とが同じになるように差
動増幅回路１の回路定数を設定しておく。
▲▼の時のカレントミラー型差動増幅回路１の出
力電圧と、インバータ２のしきい値電圧（入力と出力と
を短絡したときの入出力電圧）とが同じになるように差
動増幅回路１の回路定数を設定しておく。
次に動作について説明する。第３図にセンス動作のタイ
ミングを示す。端子ＳＥ１，ＳＥ２が共にロウの間は、
１段目のカレントミラー型差動増幅回路１はパワーカッ
トされており、かつ２段目のインバータ２の入力はMOSF
ETＱ９によりＶccにクランプされるので、このとき該イ
ンバータ２には貫通電流が流れない。
ミングを示す。端子ＳＥ１，ＳＥ２が共にロウの間は、
１段目のカレントミラー型差動増幅回路１はパワーカッ
トされており、かつ２段目のインバータ２の入力はMOSF
ETＱ９によりＶccにクランプされるので、このとき該イ
ンバータ２には貫通電流が流れない。
次に記憶装置の入力アドレス信号の変化をチップ内部の
内部同期信号作成回路により検知して作成された第１の
内部同期信号により、端子ＳＥ１，ＳＥ２を共にハイに
あげる。すると１段目のカレントミラー型差動増幅回路
１が活性化され、同時にトランジスタＱ１０により２段
目のインバータ２の入出力がショートされてノードＳＡ
１はプリチャージもしくはディスチャージにより中間電
位となる。
内部同期信号作成回路により検知して作成された第１の
内部同期信号により、端子ＳＥ１，ＳＥ２を共にハイに
あげる。すると１段目のカレントミラー型差動増幅回路
１が活性化され、同時にトランジスタＱ１０により２段
目のインバータ２の入出力がショートされてノードＳＡ
１はプリチャージもしくはディスチャージにより中間電
位となる。
ここでインバータ２の入力，出力を短絡すると中間電位
になる理由について説明すると、第５図に示すようなｎ
−chMOSFETＱ１１，ｐ−chMOSFETＱ１２により構成され
たＣＭＯＳインバータにおいて、その入出力特性は第６
図の実線で示すようになる。ここでその入出力を短絡す
ると、ＶIN＝ＶOUTであるので、インバータの入，出力
端子ＶIN，ＶOUTは第６図の実線と一点鎖線との交点の
値になり中間電位になる。
になる理由について説明すると、第５図に示すようなｎ
−chMOSFETＱ１１，ｐ−chMOSFETＱ１２により構成され
たＣＭＯＳインバータにおいて、その入出力特性は第６
図の実線で示すようになる。ここでその入出力を短絡す
ると、ＶIN＝ＶOUTであるので、インバータの入，出力
端子ＶIN，ＶOUTは第６図の実線と一点鎖線との交点の
値になり中間電位になる。
次にＩ／Ｏ，▲▼線に少し差を生じたところで、
上記内部同期信号作成回路により作成された第２の内部
同期信号により端子ＳＥ１をロウにする。すると、カレ
ントミラー型差動増幅回路１がセンスを開始し、そのノ
ードＳＡ１電位が中間電位から変化し始める。そして、
この差動増幅回路１の出力ノードとインバータ２の入力
ノードとが直接接続されているため、上記差動増幅回路
１の出力ノードの電位が変化が直接インバータ２の入力
ノードの変化となり、このインバータ２はこのわずかな
電位の変化を受けて大きくインバータ出力▲▼を変
化させ、センス動作が完了する。そしてこのセンス動作
の完了後、上記内部同期信号作成回路により作成された
第３に内部同期信号により、端子ＳＥ２をロウとすると
差動増幅回路１にパワーカットが行なわれる。
上記内部同期信号作成回路により作成された第２の内部
同期信号により端子ＳＥ１をロウにする。すると、カレ
ントミラー型差動増幅回路１がセンスを開始し、そのノ
ードＳＡ１電位が中間電位から変化し始める。そして、
この差動増幅回路１の出力ノードとインバータ２の入力
ノードとが直接接続されているため、上記差動増幅回路
１の出力ノードの電位が変化が直接インバータ２の入力
ノードの変化となり、このインバータ２はこのわずかな
電位の変化を受けて大きくインバータ出力▲▼を変
化させ、センス動作が完了する。そしてこのセンス動作
の完了後、上記内部同期信号作成回路により作成された
第３に内部同期信号により、端子ＳＥ２をロウとすると
差動増幅回路１にパワーカットが行なわれる。
このように本実施例装置によれば、従来例の比しセンス
動作の大幅な高速化が可能であり、本装置を用いること
により、高速読み出し可能のメモリ装置を提供すること
ができる。
動作の大幅な高速化が可能であり、本装置を用いること
により、高速読み出し可能のメモリ装置を提供すること
ができる。
なお、上記実施例では、カレントミラー型差動増幅回路
とＣＭＯＳインバータの２段構成のものについて説明し
たが、１段目がカレントミラー型でなくてもよく、また
２段目のＣＭＯＳインバータではなく、ＮＭＯＳ Ｅ−
Ｅ構成又はＥ−Ｄ構成のインバータであってもよく、上
記実施例と同様の効果を奏する。
とＣＭＯＳインバータの２段構成のものについて説明し
たが、１段目がカレントミラー型でなくてもよく、また
２段目のＣＭＯＳインバータではなく、ＮＭＯＳ Ｅ−
Ｅ構成又はＥ−Ｄ構成のインバータであってもよく、上
記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体記憶装置のセンス
アンプは、差動増幅手段の出力ノードに直接インバータ
の入力ノードを接続し、このインバータの入力ノードと
出力ノードとを短絡する短絡用トランジスタを設け、差
動増幅手段に入力電位が印加される前に短絡用トランジ
スタによりインバータの入力ノードと出力ノードの電位
および差動増幅手段の出力ノードの電位を電源電位と接
地電位との間の中間電位にしてこの短絡用トランジスタ
を非導通状態とすることにより、すぐに差動増幅手段は
第１および第２の入力ノードにおける電位差に応じ、そ
の出力ノードの電位を中間電位から上昇または低下さ
せ、この出力ノードの電位は速やかにインバータの入力
ノードに伝達され、インバータの入力ノードの電位は中
間電位から少し変化しただけでこのインバータの出力ノ
ードの電位が大きく変化する。その結果、差動増幅手段
の高速化およびインバータの高速化が図れ、入力電位に
対するインバータの出力の高速化が図れるという効果が
ある。
アンプは、差動増幅手段の出力ノードに直接インバータ
の入力ノードを接続し、このインバータの入力ノードと
出力ノードとを短絡する短絡用トランジスタを設け、差
動増幅手段に入力電位が印加される前に短絡用トランジ
スタによりインバータの入力ノードと出力ノードの電位
および差動増幅手段の出力ノードの電位を電源電位と接
地電位との間の中間電位にしてこの短絡用トランジスタ
を非導通状態とすることにより、すぐに差動増幅手段は
第１および第２の入力ノードにおける電位差に応じ、そ
の出力ノードの電位を中間電位から上昇または低下さ
せ、この出力ノードの電位は速やかにインバータの入力
ノードに伝達され、インバータの入力ノードの電位は中
間電位から少し変化しただけでこのインバータの出力ノ
ードの電位が大きく変化する。その結果、差動増幅手段
の高速化およびインバータの高速化が図れ、入力電位に
対するインバータの出力の高速化が図れるという効果が
ある。
第１図は本発明の一実施例による半導体記憶装置のセン
スアンプの回路図、第２図は従来のセンスアンプの回路
図、第３図は第１図のセンスアンプの動作タイミング
図、第４図は従来のセンスアンプの動作ライミング図、
第５図はＣＭＯＳインバータの回路図、第６図はＣＭＯ
Ｓインバータの入出力特性図である。 １…カレントミラー型センスアンプ（センスアンプ本
体）、２…ＣＭＯＳインバータ、Ｑ１０…短絡用の電界
効果型トランジスタ、Ｑ９…貫通電流除去用の電界効果
型トランジスタ。 なお図中同一符号は同一又は相当部分を示す。
スアンプの回路図、第２図は従来のセンスアンプの回路
図、第３図は第１図のセンスアンプの動作タイミング
図、第４図は従来のセンスアンプの動作ライミング図、
第５図はＣＭＯＳインバータの回路図、第６図はＣＭＯ
Ｓインバータの入出力特性図である。 １…カレントミラー型センスアンプ（センスアンプ本
体）、２…ＣＭＯＳインバータ、Ｑ１０…短絡用の電界
効果型トランジスタ、Ｑ９…貫通電流除去用の電界効果
型トランジスタ。 なお図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】第１の入力ノードおよび第２の入力ノード
とを有し、上記第１の入力ノードに印加される電位と上
記第２の入力ノードに印加される電位との電位差を増幅
し、出力ノードに出力する差動増幅手段と、 電源電位ノードと接地電位ノードとの間に接続されると
ともに入力ノードが直接上記差動増幅手段の出力ノード
に接続され、上記差動増幅手段の出力ノードに現れた電
位に応じた電位を出力ノードに出力するためのインバー
タと、 このインバータの入力ノードと出力ノードとの間に接続
され、これら入力および出力ノード並びに上記差動増幅
手段の出力ノードの電位を上記電源電位ノードに印加さ
れる電位と接地電位ノードに印加される電位との間の電
位にするための短絡用トランジスタとを備えたことを特
徴とする半導体記憶装置のセンスアンプ。 - 【請求項２】差動増幅手段は、ドレイン電極がこの差動
増幅手段の出力ノードに接続され、ゲート電極がこの差
動増幅手段の第１の入力ノードに接続された第１のＭＯ
Ｓ型電界効果トランジスタと、この第１のＭＯＳ型電界
効果トランジスタと差動対をなし、ゲート電極がこの差
動増幅手段の第２の入力ノードに接続された第２のＭＯ
Ｓ型電界効果トランジスタとを有したことを特徴とする
特許請求の範囲第１項記載の半導体記憶装置のセンスア
ンプ。 - 【請求項３】差動増幅手段は、電源電位ノードとこの差
動増幅手段の出力ノードとの間に接続されたｐチャネル
ＭＯＳ型電界効果トランジスタおよび上記電源電位ノー
ドと第１のノードとの間に接続されたｐチャネルＭＯＳ
型電界効果トランジスタとを有したカレントミラー型回
路と、ドレイン電極がこの差動増幅手段の出力ノードに
接続され、ゲート電極がこの差動増幅手段の第１の入力
ノードに接続されたｎチャネルＭＯＳ型電界効果トラン
ジスタと、ドレイン電極が上記第１のノードに接続さ
れ、ゲート電極がこの差動増幅手段の第２の入力ノード
に接続されたｎチャネルＭＯＳ型電界効果トランジスタ
とを有し、インバータは、電源電位ノードとこのインバ
ータの出力ノードとの間に接続され、ゲート電極が上記
差動増幅手段の出力ノードに直接接続されたｐチャネル
ＭＯＳ型電界効果トランジスタと、このインバータの出
力ノードと接地電位ノードとの間に接続され、ゲート電
極が上記差動増幅手段の出力ノードに直接接続されたｎ
チャネルＭＯＳ型電界効果トランジスタとを有したこと
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置のセンスアンプ。 - 【請求項４】差動増幅手段は、この差動増幅手段の第１
の入力ノードに印加される電位とこの差動増幅手段の第
２のノードに印加される電位が同電位であるときに、こ
の差動増幅手段の出力ノードに出力される電位とインバ
ータの闘値電圧が等しくなるように、この差動増幅手段
の回路定数が設定されていることを特徴とする特許請求
の範囲第１項ないし第３項のいずれかに記載の半導体記
憶装置のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217837A JPH0632220B2 (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置のセンスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217837A JPH0632220B2 (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置のセンスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6196589A JPS6196589A (ja) | 1986-05-15 |
| JPH0632220B2 true JPH0632220B2 (ja) | 1994-04-27 |
Family
ID=16710528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217837A Expired - Lifetime JPH0632220B2 (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置のセンスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632220B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160088A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | スタテイツク型メモリ |
| JP3026341B2 (ja) * | 1987-02-23 | 2000-03-27 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP3030708B2 (ja) * | 1988-03-09 | 2000-04-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP2836453B2 (ja) * | 1993-08-26 | 1998-12-14 | 日本電気株式会社 | 半導体メモリの初段回路方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075509A (en) | 1976-10-12 | 1978-02-21 | National Semiconductor Corporation | Cmos comparator circuit and method of manufacture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-10-16 JP JP59217837A patent/JPH0632220B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075509A (en) | 1976-10-12 | 1978-02-21 | National Semiconductor Corporation | Cmos comparator circuit and method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6196589A (ja) | 1986-05-15 |
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