JPH0743938B2 - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPH0743938B2 JPH0743938B2 JP60226121A JP22612185A JPH0743938B2 JP H0743938 B2 JPH0743938 B2 JP H0743938B2 JP 60226121 A JP60226121 A JP 60226121A JP 22612185 A JP22612185 A JP 22612185A JP H0743938 B2 JPH0743938 B2 JP H0743938B2
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- JP
- Japan
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- transistor
- node
- bit line
- gate
- pmos
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Links
- 210000004027 cell Anatomy 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体記憶装置等に施用される差動増幅器に係
り、特に、消費電力の低減を図った差動増幅器に関す
る。
り、特に、消費電力の低減を図った差動増幅器に関す
る。
＜従来の技術＞ 半導体記憶装置等にあっては、読み出し動作におけるビ
ット線信号等の微弱信号を増幅するため差動増幅回路が
組み込まれる。従来、この種の差動増幅回路として、第
４図の電気回路図に示すような電流ミラー型差動増幅回
路が知られている。
ット線信号等の微弱信号を増幅するため差動増幅回路が
組み込まれる。従来、この種の差動増幅回路として、第
４図の電気回路図に示すような電流ミラー型差動増幅回
路が知られている。
第４図において、（11），（12）はソースを電源電圧
（VCC）に接続された負荷トランジスタとしてのＰチャ
ンネル型MOSトランジスタ（以下、PMOSと称す）であ
り、これらPMOS（11），（12）のゲートはPMOS（11）の
ドレインに結線されている。PMOS（11）のドレインは増
幅用トランジスタとしてのＮチャンネル型MOSトランジ
スタ（以下、NMOSと称す）（13）のドレインに結線され
て組を成し、同様に、PMOS（12）のドレインは増幅用ト
ランジスタとしてのNMOS（14）のドレインに結線されて
組を成している。これらNMOS（13），（14）は、ソース
がNMOS（活性化トランジスタ）（15）を介して接地さ
れ、ゲートが図外のスタティック型記憶セルアレイのビ
ット線（Ｂ）とダミービット線（D,B）とにそれぞれ接
続されている。PMOS（12）とNMOS（14）との共通ドレイ
ンは出力ノード（Ｎ）として機能し図外の出力回路に接
続されている。NMOS（15）のゲートは、図外の制御回路
の活性化信号端子（SE）に接続されている。
（VCC）に接続された負荷トランジスタとしてのＰチャ
ンネル型MOSトランジスタ（以下、PMOSと称す）であ
り、これらPMOS（11），（12）のゲートはPMOS（11）の
ドレインに結線されている。PMOS（11）のドレインは増
幅用トランジスタとしてのＮチャンネル型MOSトランジ
スタ（以下、NMOSと称す）（13）のドレインに結線され
て組を成し、同様に、PMOS（12）のドレインは増幅用ト
ランジスタとしてのNMOS（14）のドレインに結線されて
組を成している。これらNMOS（13），（14）は、ソース
がNMOS（活性化トランジスタ）（15）を介して接地さ
れ、ゲートが図外のスタティック型記憶セルアレイのビ
ット線（Ｂ）とダミービット線（D,B）とにそれぞれ接
続されている。PMOS（12）とNMOS（14）との共通ドレイ
ンは出力ノード（Ｎ）として機能し図外の出力回路に接
続されている。NMOS（15）のゲートは、図外の制御回路
の活性化信号端子（SE）に接続されている。
この差動増幅器は、例えばアクセスされた記憶セルに論
理“0"が記憶されていた場合、第５図（ａ）のタイミン
グチャートに示すように動作する。すなわち、ビット線
（Ｂ）とダミービット線（D.B）とのプリチャージ後に
アクセスされたセルおよびダミーセルがビット線（Ｄ）
とダミービット線（D.B）とに接続されると（時刻
（t0））、ビット線（Ｄ）の電位は電源電位（Vcc）か
ら接地電位（０）に向かって徐々に低下するがダミービ
ット線（D.B）の電位は略電源電圧（VCC）に維持され
る。そして、NMOS（15）に略電源電位（VCC）の活性化
信号（SE）が印加されると、各NMOS（13），（14）はNM
OS（15）を介し接地されてNMOS（14）のゲート・ソース
間の電圧差がNMOS（13）のゲート・ソース間の電圧差よ
り大きくなるため、NMOS（14）のチャンネルコンダクタ
ンスがNMOS（13）のチャンネルコンダクタンスより大き
くなる。この結果、出力ノード（Ｎ）の電位は低下して
PMOS（12）およびNMOS（14），（15）の抵抗比で定まる
電位に安定し、これが出力回路から外部装置へ出力され
る。
理“0"が記憶されていた場合、第５図（ａ）のタイミン
グチャートに示すように動作する。すなわち、ビット線
（Ｂ）とダミービット線（D.B）とのプリチャージ後に
アクセスされたセルおよびダミーセルがビット線（Ｄ）
とダミービット線（D.B）とに接続されると（時刻
（t0））、ビット線（Ｄ）の電位は電源電位（Vcc）か
ら接地電位（０）に向かって徐々に低下するがダミービ
ット線（D.B）の電位は略電源電圧（VCC）に維持され
る。そして、NMOS（15）に略電源電位（VCC）の活性化
信号（SE）が印加されると、各NMOS（13），（14）はNM
OS（15）を介し接地されてNMOS（14）のゲート・ソース
間の電圧差がNMOS（13）のゲート・ソース間の電圧差よ
り大きくなるため、NMOS（14）のチャンネルコンダクタ
ンスがNMOS（13）のチャンネルコンダクタンスより大き
くなる。この結果、出力ノード（Ｎ）の電位は低下して
PMOS（12）およびNMOS（14），（15）の抵抗比で定まる
電位に安定し、これが出力回路から外部装置へ出力され
る。
＜発明が解決しようとする問題点＞ このような従来の差動増幅器にあっては、差動増幅開始
後情報の読み出しが終了するまでの間、PMOS（12）とNM
OS（14）、あるいはPMOS（11）とNMOS（13）が全てオン
状態を維持するため、これらPMOS（12）とNMOS（14）あ
るいはPMOS（11）とNMOS（13）を経て電源電位（VCC）
から接地へ電流通路が形成され、第５図（ｂ）に示すよ
うに、長時間にわたって定常的な電流（DC）が流れ消費
電力が大きくなるという問題点があった。
後情報の読み出しが終了するまでの間、PMOS（12）とNM
OS（14）、あるいはPMOS（11）とNMOS（13）が全てオン
状態を維持するため、これらPMOS（12）とNMOS（14）あ
るいはPMOS（11）とNMOS（13）を経て電源電位（VCC）
から接地へ電流通路が形成され、第５図（ｂ）に示すよ
うに、長時間にわたって定常的な電流（DC）が流れ消費
電力が大きくなるという問題点があった。
＜問題点を解決するための手段＞ 本発明の差動増幅器は、第１のビット線と、第２のビッ
ト線と、第１の電源ラインと共通節点との間に接続され
た一導電型の第１のトランジスタと、第１の節点と前記
共通接点との間に接続されゲートが前記第１のビット線
に接続された前記一導電型の第２のトランジスタと、第
２の節点と前記共通節点との間に接続されゲートが前記
第２のビット線に接続された前記一導電型の第３のトラ
ンジスタと、前記第１の節点と第３の節点との間に接続
されゲートが前記第１の節点に接続された第二導電型の
第４のトランジスタと、前記第２の節点と第４の節点と
の間に接続されゲートが前記第１の節点に接続された前
記第二導電型の第５のトランジスタと、第２の電源ライ
ンと前記第３の節点との間に接続された前記第二導電型
の第６のトランジスタと、前記第２の電源ラインと前記
第４の節点との間に接続された前記第二導電型の第７の
トランジスタと、入力が前記第１のビット線に出力が前
記第７のトランジスタのゲートに各々接続された第１の
インバータと、入力が前記第２のビット線に出力が前記
第６のトランジスタのゲートに各々接続された第２のイ
ンバータとを備えることを特徴とする。
ト線と、第１の電源ラインと共通節点との間に接続され
た一導電型の第１のトランジスタと、第１の節点と前記
共通接点との間に接続されゲートが前記第１のビット線
に接続された前記一導電型の第２のトランジスタと、第
２の節点と前記共通節点との間に接続されゲートが前記
第２のビット線に接続された前記一導電型の第３のトラ
ンジスタと、前記第１の節点と第３の節点との間に接続
されゲートが前記第１の節点に接続された第二導電型の
第４のトランジスタと、前記第２の節点と第４の節点と
の間に接続されゲートが前記第１の節点に接続された前
記第二導電型の第５のトランジスタと、第２の電源ライ
ンと前記第３の節点との間に接続された前記第二導電型
の第６のトランジスタと、前記第２の電源ラインと前記
第４の節点との間に接続された前記第二導電型の第７の
トランジスタと、入力が前記第１のビット線に出力が前
記第７のトランジスタのゲートに各々接続された第１の
インバータと、入力が前記第２のビット線に出力が前記
第６のトランジスタのゲートに各々接続された第２のイ
ンバータとを備えることを特徴とする。
＜実施例＞ 以下、本発明の実施例を図面に基づいて説明する。
第１図および第２図（ａ），（ｂ）は、本発明にかかる
差動増幅器の第１実施例を示す電気回路図である。な
お、第１図の従来のものと同一構成部分には、同一符号
を付して説明は省略する。
差動増幅器の第１実施例を示す電気回路図である。な
お、第１図の従来のものと同一構成部分には、同一符号
を付して説明は省略する。
同図に示すように、各組のPMOS（11），（12）と電源電
圧（VCC）との間には、それぞれ、ソースを電源電圧（V
CC）に接続したPMOS（電流遮断用トランジスタ）（1
6），（17）が介装されている。これらPMOS（16），（1
7）は、大きな容量を有し、それぞれのゲートがインバ
ータ（18），（19）を介してビット線（Ｂ）とダミービ
ット線（D.B）とに交叉接続されている。すなわち、一
方のPMOS（16）は、ドレインが一方の組のPMOS（11）の
ソースに結線されて、ゲートがインバータ（19）を介し
てダミービット線（D.B）に結線され、また、他方のPMO
S（17）は、ドレインが他方の組のPMOS（12）のソース
に結線されて、ゲートがインバータ（18）を介してビッ
ト線（Ｂ）に結線されている。
圧（VCC）との間には、それぞれ、ソースを電源電圧（V
CC）に接続したPMOS（電流遮断用トランジスタ）（1
6），（17）が介装されている。これらPMOS（16），（1
7）は、大きな容量を有し、それぞれのゲートがインバ
ータ（18），（19）を介してビット線（Ｂ）とダミービ
ット線（D.B）とに交叉接続されている。すなわち、一
方のPMOS（16）は、ドレインが一方の組のPMOS（11）の
ソースに結線されて、ゲートがインバータ（19）を介し
てダミービット線（D.B）に結線され、また、他方のPMO
S（17）は、ドレインが他方の組のPMOS（12）のソース
に結線されて、ゲートがインバータ（18）を介してビッ
ト線（Ｂ）に結線されている。
次に、第２図（ａ），（ｂ）を参照し、この差動増幅器
の動作をビット線に接続された記憶セルに論理“0"が記
憶されている場合について説明する。
の動作をビット線に接続された記憶セルに論理“0"が記
憶されている場合について説明する。
まず、ビット線（Ｂ）とダミービット線（D.B）とがプ
リチャージ後にそれぞれ記憶セルに接続されると（時刻
（t0））、ビット線（Ｂ）の電位が徐々に低下してビッ
ト線（Ｂ）とダミービット線（D.B）との間に電位差が
生じる。なお、この時（t0）においては、ビット線
（Ｂ）とダミービット線（D.B）の電位が電源電圧
（VCC）に等しいため、各PMOS（11），（12）はベース
に接地電位が印加されてオン状態にある。そして、この
ビット線（Ｂ）およびダミービット線（D.B）の電源電
圧（VCC）がNMOS（13），（14）のベースに印加されて
いるため、活性化信号（SE）がNMOS（15）に印加される
と各NMOS（13），（14）はオン状態に移行する。したが
って、出力ノード（Ｎ）の電圧は低下してPMOS（12），
（17）およびNMOS（14），（15）のオン抵抗比で決定さ
れる値に安定し、また、NMOS（13）はビット線（Ｂ）の
電圧降下にともない徐々にオフ状態に移行して各PMOS
（11），（12）のゲートに印加される電圧も電源電圧
（VCC）に向かって上昇する。この結果、出力回路は、
記憶セルに記憶されていた論理“0"を表示する信号を出
力する。
リチャージ後にそれぞれ記憶セルに接続されると（時刻
（t0））、ビット線（Ｂ）の電位が徐々に低下してビッ
ト線（Ｂ）とダミービット線（D.B）との間に電位差が
生じる。なお、この時（t0）においては、ビット線
（Ｂ）とダミービット線（D.B）の電位が電源電圧
（VCC）に等しいため、各PMOS（11），（12）はベース
に接地電位が印加されてオン状態にある。そして、この
ビット線（Ｂ）およびダミービット線（D.B）の電源電
圧（VCC）がNMOS（13），（14）のベースに印加されて
いるため、活性化信号（SE）がNMOS（15）に印加される
と各NMOS（13），（14）はオン状態に移行する。したが
って、出力ノード（Ｎ）の電圧は低下してPMOS（12），
（17）およびNMOS（14），（15）のオン抵抗比で決定さ
れる値に安定し、また、NMOS（13）はビット線（Ｂ）の
電圧降下にともない徐々にオフ状態に移行して各PMOS
（11），（12）のゲートに印加される電圧も電源電圧
（VCC）に向かって上昇する。この結果、出力回路は、
記憶セルに記憶されていた論理“0"を表示する信号を出
力する。
ここで、ダミービット線（D.B）は略電源電圧（VCC）を
維持しているため、PMOS（16）はゲートの電位が略接地
電位に等しくオン状態を維持する。一方、PMOS（17）は
ゲートがインバータ（18）を介してビット線（Ｂ）に接
続されているため、上述したようにビット線（Ｂ）の電
圧が降下すると、PMOS（17）のゲートに印加される電圧
（）を上昇してPMOS（17）はオン状態へ移行する。そ
して、このPMOS（17）のゲートの電圧（）と電源電圧
（VCC）との差圧が閾値（VTP）よりも小さくなると、PM
OS（17）はオフ状態となる（時刻（t2））。この結果、
第２図（ｂ）に示すように、差動増幅器の消費電流すな
わちNMOS（15）を流れる電流は、時刻（t2）において激
減し、NMOS（13）のオフ状態への移行時（t3）すなわち
NMOS（13）のゲートの電圧（Ｂ）が閾値（VTN）よりも
小さくなった時（t3）に零となる。
維持しているため、PMOS（16）はゲートの電位が略接地
電位に等しくオン状態を維持する。一方、PMOS（17）は
ゲートがインバータ（18）を介してビット線（Ｂ）に接
続されているため、上述したようにビット線（Ｂ）の電
圧が降下すると、PMOS（17）のゲートに印加される電圧
（）を上昇してPMOS（17）はオン状態へ移行する。そ
して、このPMOS（17）のゲートの電圧（）と電源電圧
（VCC）との差圧が閾値（VTP）よりも小さくなると、PM
OS（17）はオフ状態となる（時刻（t2））。この結果、
第２図（ｂ）に示すように、差動増幅器の消費電流すな
わちNMOS（15）を流れる電流は、時刻（t2）において激
減し、NMOS（13）のオフ状態への移行時（t3）すなわち
NMOS（13）のゲートの電圧（Ｂ）が閾値（VTN）よりも
小さくなった時（t3）に零となる。
第３図には、本発明にかかる差動増幅器の第２実施例を
示す。なお、第１実施例と同一部分の説明は省略する。
示す。なお、第１実施例と同一部分の説明は省略する。
この第２実施例は、各NMOS（13），（14）について、そ
れぞれ、そのソースを直列接続されたNMOS（20），（2
1）によって独立に接地し、これらのNMOS（20），（2
1）のゲートを制御回路に結線したものである。
れぞれ、そのソースを直列接続されたNMOS（20），（2
1）によって独立に接地し、これらのNMOS（20），（2
1）のゲートを制御回路に結線したものである。
この第２実施例によっても、記憶セルに論理“0"が記憶
されている場合、前述した第１実施例と同様に、PMOS
（17）のゲートの電圧（）と電源電圧（VCC）との差
圧が閾値（VTP）よりも小さくなると、電流が遮断さ
れ、その消費電力が低減される。
されている場合、前述した第１実施例と同様に、PMOS
（17）のゲートの電圧（）と電源電圧（VCC）との差
圧が閾値（VTP）よりも小さくなると、電流が遮断さ
れ、その消費電力が低減される。
なお、上述した実施例でも述べたように本発明は半導体
記憶装置特にCMOSスタティクラムに有効であるが、その
他、半導体集積回路あるいは各種電子機器にも応用でき
ることは言うまでも無い。
記憶装置特にCMOSスタティクラムに有効であるが、その
他、半導体集積回路あるいは各種電子機器にも応用でき
ることは言うまでも無い。
＜発明の効果＞ 以上説明してきたように、この発明によれば、オン状態
を維持する増幅用トランジスタへ流れる電流を、微少電
圧差に基づいて所定時間経過後に電流遮断用トランジス
タで遮断するように構成したため、差動増幅完了後に電
流が流れ続けることを阻止して消費電力を低減させるこ
とができるという効果が得られる。
を維持する増幅用トランジスタへ流れる電流を、微少電
圧差に基づいて所定時間経過後に電流遮断用トランジス
タで遮断するように構成したため、差動増幅完了後に電
流が流れ続けることを阻止して消費電力を低減させるこ
とができるという効果が得られる。
第１図から第２図は本発明にかかる差動増幅器の第１実
施例を示し、第１図は電気回路図、第２図（ａ）はタイ
ミングチャート、第２図（ｂ）は電流変化を表すグラフ
である。第３図は本発明にかかる差動増幅器の第２実施
例を示す電気回路図である。第４図および第５図は従来
の差動増幅器を示す図であり、第４図は電気回路図、第
５図（ａ）はタイミングチャート、第５図（ｂ）が電流
変化を表すグラフである。 11,12……PMOS（負荷トランジスタ）、13,14……NMOS
（増幅用トランジスタ）、15,20,21……NMOS（活性化ト
ランジスタ）、16,17……PMOS（電流遮断用トランジス
タ）、18,19……インバータ。
施例を示し、第１図は電気回路図、第２図（ａ）はタイ
ミングチャート、第２図（ｂ）は電流変化を表すグラフ
である。第３図は本発明にかかる差動増幅器の第２実施
例を示す電気回路図である。第４図および第５図は従来
の差動増幅器を示す図であり、第４図は電気回路図、第
５図（ａ）はタイミングチャート、第５図（ｂ）が電流
変化を表すグラフである。 11,12……PMOS（負荷トランジスタ）、13,14……NMOS
（増幅用トランジスタ）、15,20,21……NMOS（活性化ト
ランジスタ）、16,17……PMOS（電流遮断用トランジス
タ）、18,19……インバータ。
Claims (1)
- 【請求項１】第１のビット線と、第２のビット線と、第
１の電源ラインと共通節点との間に接続された一導電型
の第１のトランジスタと、第１の節点と前記共通節点と
の間に接続されゲートが前記第１のビット線に接続され
た前記一導電型の第２のトランジスタと、第２の節点と
前記共通節点との間に接続されゲートが前記第２のビッ
ト線に接続された前記一導電型の第３のトランジスタ
と、前記第１の節点と第３の節点との間に接続されゲー
トが前記第１の節点に接続された第二導電型の第４のト
ランジスタと、前記第２の節点と第４の節点との間に接
続されゲートが前記第１の節点に接続された前記第二導
電型の第５のトランジスタと、第２の電源ラインと前記
第３の節点との間に接続された前記第二導電型の第６の
トランジスタと、前記第２の電源ラインと前記第４の節
点との間に接続された前記第二導電型の第７のトランジ
スタと、入力が前記第１のビット線に出力が前記第７の
トランジスタのゲートに各々接続された第１のインバー
タと、入力が前記第２のビット線に出力が前記第６のト
ランジスタのゲートに各々接続された第２のインバータ
とを備えることを特徴とする差動増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226121A JPH0743938B2 (ja) | 1985-10-09 | 1985-10-09 | 差動増幅器 |
| DE8686113900T DE3680064D1 (de) | 1985-10-09 | 1986-10-07 | Differenzverstaerker-schaltungsanordnung. |
| EP86113900A EP0218238B1 (en) | 1985-10-09 | 1986-10-07 | Differential amplifier circuit |
| US06/917,137 US4825110A (en) | 1985-10-09 | 1986-10-09 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226121A JPH0743938B2 (ja) | 1985-10-09 | 1985-10-09 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284487A JPS6284487A (ja) | 1987-04-17 |
| JPH0743938B2 true JPH0743938B2 (ja) | 1995-05-15 |
Family
ID=16840167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226121A Expired - Lifetime JPH0743938B2 (ja) | 1985-10-09 | 1985-10-09 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743938B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH04163795A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | カレント・ミラー型感知増幅器 |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136240A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor integrated circuit |
| JPS6025096A (ja) * | 1983-07-22 | 1985-02-07 | Toshiba Corp | センス回路 |
-
1985
- 1985-10-09 JP JP60226121A patent/JPH0743938B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284487A (ja) | 1987-04-17 |
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