JPH0632234B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0632234B2 JPH0632234B2 JP15019984A JP15019984A JPH0632234B2 JP H0632234 B2 JPH0632234 B2 JP H0632234B2 JP 15019984 A JP15019984 A JP 15019984A JP 15019984 A JP15019984 A JP 15019984A JP H0632234 B2 JPH0632234 B2 JP H0632234B2
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は差動型センスアンプを備えたデータ読み出し
専用の半導体記憶装置に関する。
専用の半導体記憶装置に関する。
［発明の技術的背景］ 一般に差動型センスアンプは、その動作が安定でしかも
極めて微少な電位差を検出できることから半導体記憶装
置（以下メモリと称する）によく用いられている。
極めて微少な電位差を検出できることから半導体記憶装
置（以下メモリと称する）によく用いられている。
ところで、データの読み出しおよび書き込みが可能なＲ
ＡＭ（ランダムアクセス型のメモリ）等では、メモリデ
ータとして互いに逆レベルの１対のデータが出力される
ようになっている。このため、この１対のデータを差動
型センスアンプの一対の信号入力線に導きデータの検出
を行なうようにしている。ところが、ＲＯＭ（データ読
み出し専用のメモリ）の場合、メモリセルからは“１”
もしくは“０”のいずれか一方のデータしか出力されな
いので、ＲＯＭに用いられるセンスアンプとしてはメモ
リセルと同等のダミーメモリセル用トランジスタを用い
て比較電位を用意しておき、この電位を列線電位ととも
にセンスアンプに供給してデータの検出を行なうように
している。
ＡＭ（ランダムアクセス型のメモリ）等では、メモリデ
ータとして互いに逆レベルの１対のデータが出力される
ようになっている。このため、この１対のデータを差動
型センスアンプの一対の信号入力線に導きデータの検出
を行なうようにしている。ところが、ＲＯＭ（データ読
み出し専用のメモリ）の場合、メモリセルからは“１”
もしくは“０”のいずれか一方のデータしか出力されな
いので、ＲＯＭに用いられるセンスアンプとしてはメモ
リセルと同等のダミーメモリセル用トランジスタを用い
て比較電位を用意しておき、この電位を列線電位ととも
にセンスアンプに供給してデータの検出を行なうように
している。
第２図は、例えば絶縁ゲート型電界効果トランジスタ
（以下ＭＯＳトランジスタと称する）を用いた従来のマ
スクＲＯＭの構成を示す回路図である。図において、10
はメモリセルアレイ、11はこのメモリセルアレイ10内に
設けられそれぞれしきい値電圧の高低によりデータを記
憶するＭＯＳトランジスタからなるメモリセル、12はそ
れぞれ列選択用のＭＯＳトランジスタ、13は行デコー
ダ、14は列デコーダ、15はそれぞれ行線、16はそれぞれ
列線、17ないし19は負荷用のＭＯＳトランジスタ、20お
よび21はバイアス電圧発生用の抵抗である。
（以下ＭＯＳトランジスタと称する）を用いた従来のマ
スクＲＯＭの構成を示す回路図である。図において、10
はメモリセルアレイ、11はこのメモリセルアレイ10内に
設けられそれぞれしきい値電圧の高低によりデータを記
憶するＭＯＳトランジスタからなるメモリセル、12はそ
れぞれ列選択用のＭＯＳトランジスタ、13は行デコー
ダ、14は列デコーダ、15はそれぞれ行線、16はそれぞれ
列線、17ないし19は負荷用のＭＯＳトランジスタ、20お
よび21はバイアス電圧発生用の抵抗である。
上記列線16の電位は上記メモリセルアレイ10内のメモリ
セル11から読み出されるデータに応じて設定され、この
列線電位がトランジスタ19で電位Ｖ1にレベルシフトさ
れ、差動型センスアンプ22の一方の信号入力線23に供給
される。
セル11から読み出されるデータに応じて設定され、この
列線電位がトランジスタ19で電位Ｖ1にレベルシフトさ
れ、差動型センスアンプ22の一方の信号入力線23に供給
される。
24は比較電位発生回路であり、前記メモリセル11と同等
のＭＯＳトランジスタからなるダミーメモリセル25を用
いて上記センスアンプ22の他方の信号入力線26に供給す
べき比較電位Ｖ2′を発生するものであり、27，28は前
記抵抗20，21と同様のバイアス発生用の抵抗、29は
“１”レベルの信号がゲートに供給され、前記列選択用
のＭＯＳトランジスタ12と同等で常時オン状態にされて
いるＭＯＳトランジスタ、30ないし32は前記負荷用のＭ
ＯＳトランジスタ17ないし19と同等のＭＯＳトランジス
タ、33，34は上記ダミーメモリセル25のゲートに“１”
レベルと“０”レベルの中間のレベルの一定バイアス電
位を供給するバイアス用抵抗である。
のＭＯＳトランジスタからなるダミーメモリセル25を用
いて上記センスアンプ22の他方の信号入力線26に供給す
べき比較電位Ｖ2′を発生するものであり、27，28は前
記抵抗20，21と同様のバイアス発生用の抵抗、29は
“１”レベルの信号がゲートに供給され、前記列選択用
のＭＯＳトランジスタ12と同等で常時オン状態にされて
いるＭＯＳトランジスタ、30ないし32は前記負荷用のＭ
ＯＳトランジスタ17ないし19と同等のＭＯＳトランジス
タ、33，34は上記ダミーメモリセル25のゲートに“１”
レベルと“０”レベルの中間のレベルの一定バイアス電
位を供給するバイアス用抵抗である。
上記センスアンプ22には制御信号ＣＥ、が供給され
ており、センスアンプ22におけるデータの検出動作はこ
れらの信号によって制御されるようになっている。そし
て、このセンスアンプ22で検出されたデータは出力バッ
ファ回路35を介して出力データＤとして出力される。
ており、センスアンプ22におけるデータの検出動作はこ
れらの信号によって制御されるようになっている。そし
て、このセンスアンプ22で検出されたデータは出力バッ
ファ回路35を介して出力データＤとして出力される。
なお、上記負荷トランジスタ19，32は共にＰチャネルの
ものであり、トランジスタ19のゲートは上記一方の信号
入力線23に、トランジスタ32のゲートは上記他方の信号
入力線26にそれぞれ接続されている。
ものであり、トランジスタ19のゲートは上記一方の信号
入力線23に、トランジスタ32のゲートは上記他方の信号
入力線26にそれぞれ接続されている。
このようなＲＯＭでは、比較電位発生回路24内のダミー
メモリセル25のゲート電位が抵抗33，34により一定にさ
れているので、信号入力線26に得られる比較電位Ｖ2′
は第３図の波形図に示すように時間経過に対して一定の
固定された電位になっている。従って、メモリセル11か
らのデータ読み出時に、電位Ｖ1が第３図の実線で示す
ように電位Ｖ2′を横切るように変化した際に、センス
アンプ22の出力が反転し、出力バッファ回路35の出力信
号データＤは第３図中破線で示すように、電位Ｖ1の変
化に追随して変化する。ここで例えば、メモリセルアレ
イ10において選択されたメモリセル11のしきい値電圧が
高い場合、そのメモリセルは選択状態でもオン状態にな
らず、列線16は電源電圧Ｖｃ方向に充電された状態にな
る。このときに、センスアンプ22の一方の入力電位Ｖ1
が他方の入力電位Ｖ2′よりも大きくなり、出力バッフ
ァ回路35からは“１”レベル記憶データに応じたレベル
のデータＤが出力される。他方、選択されたメモリセル
11のしきい値電圧が低い場合、選択状態にされるとその
メモリセルがオン状態になり、列線16はこのメモリセル
を介してアース電位方向に放電される。このとき、セン
スアンプ22の一方入力電位Ｖ1が他方入力電位Ｖ2′より
も小さくなり、出力バッファ回路35からは“０”レベル
記憶データに応じたレベルのデータＤが出力される。
メモリセル25のゲート電位が抵抗33，34により一定にさ
れているので、信号入力線26に得られる比較電位Ｖ2′
は第３図の波形図に示すように時間経過に対して一定の
固定された電位になっている。従って、メモリセル11か
らのデータ読み出時に、電位Ｖ1が第３図の実線で示す
ように電位Ｖ2′を横切るように変化した際に、センス
アンプ22の出力が反転し、出力バッファ回路35の出力信
号データＤは第３図中破線で示すように、電位Ｖ1の変
化に追随して変化する。ここで例えば、メモリセルアレ
イ10において選択されたメモリセル11のしきい値電圧が
高い場合、そのメモリセルは選択状態でもオン状態にな
らず、列線16は電源電圧Ｖｃ方向に充電された状態にな
る。このときに、センスアンプ22の一方の入力電位Ｖ1
が他方の入力電位Ｖ2′よりも大きくなり、出力バッフ
ァ回路35からは“１”レベル記憶データに応じたレベル
のデータＤが出力される。他方、選択されたメモリセル
11のしきい値電圧が低い場合、選択状態にされるとその
メモリセルがオン状態になり、列線16はこのメモリセル
を介してアース電位方向に放電される。このとき、セン
スアンプ22の一方入力電位Ｖ1が他方入力電位Ｖ2′より
も小さくなり、出力バッファ回路35からは“０”レベル
記憶データに応じたレベルのデータＤが出力される。
［背景技術の問題点］ ところで、上記ＲＯＭにおいて差動型センスアンプ22で
は、電位Ｖ1が比較電位Ｖ2′を横切った点で出力データ
Ｄのレベルが反転する。そしてこのようなセンスアンプ
が用いられているメモリを安定に動作させるためには、
第３図中のＶ3′で示される。電位Ｖ1と比較電位Ｖ2′
との差の電位が大きい方が望ましい。この電位Ｖ3′が
小さい場合に電源にノイズが混入して電源変動が生じ、
これによって上記電位Ｖ1が変動し、この変動によって
電位Ｖ1が比較電位Ｖ2′を横切ると出力データＤが誤っ
て反転してしまう。これは誤動作である。従って、この
ような誤動作を防止するためには上記電位Ｖ3′は大き
い方が良い。しかしながら、上記電位Ｖ3′を大きくす
るために例えば電位Ｖ1の振幅を大きくすると、列線16
の充放電に時間がかり、データ読み出し速度が遅くなっ
てしまうという不都合が生じる。
は、電位Ｖ1が比較電位Ｖ2′を横切った点で出力データ
Ｄのレベルが反転する。そしてこのようなセンスアンプ
が用いられているメモリを安定に動作させるためには、
第３図中のＶ3′で示される。電位Ｖ1と比較電位Ｖ2′
との差の電位が大きい方が望ましい。この電位Ｖ3′が
小さい場合に電源にノイズが混入して電源変動が生じ、
これによって上記電位Ｖ1が変動し、この変動によって
電位Ｖ1が比較電位Ｖ2′を横切ると出力データＤが誤っ
て反転してしまう。これは誤動作である。従って、この
ような誤動作を防止するためには上記電位Ｖ3′は大き
い方が良い。しかしながら、上記電位Ｖ3′を大きくす
るために例えば電位Ｖ1の振幅を大きくすると、列線16
の充放電に時間がかり、データ読み出し速度が遅くなっ
てしまうという不都合が生じる。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は動作速度を犠牲にすることなしに誤動
作を防止することができる半導体記憶装置を提供するこ
とにある。
あり、その目的は動作速度を犠牲にすることなしに誤動
作を防止することができる半導体記憶装置を提供するこ
とにある。
［発明の概要］ 上記目的を達成するためこの発明にあっては、メモリセ
ルのデータに対応して設定される差動型センスアンプの
一方の信号入力線の電位に応じて他方の信号入力線に接
続されている負荷トランジスタの抵抗値を変えることに
より、一方の信号入力線の電位変化とは逆方向に他方の
信号入力線の電位を変化させるようにして両電位の差を
大きくするようにしている。
ルのデータに対応して設定される差動型センスアンプの
一方の信号入力線の電位に応じて他方の信号入力線に接
続されている負荷トランジスタの抵抗値を変えることに
より、一方の信号入力線の電位変化とは逆方向に他方の
信号入力線の電位を変化させるようにして両電位の差を
大きくするようにしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置を、従来と同様
にＲＯＭに実施した場合の構成を示す回路図である。こ
の実施例回路が前記第２図に示す従来のものと異なって
いるところは、前記比較電位発生回路24内の前記負荷ト
ランジスタ32のゲートを前記差動型センスアンプ22の他
方の信号入力線26に接続する代わりに、メモリセル側の
一方の信号入力線23に接続するようにしたものである。
にＲＯＭに実施した場合の構成を示す回路図である。こ
の実施例回路が前記第２図に示す従来のものと異なって
いるところは、前記比較電位発生回路24内の前記負荷ト
ランジスタ32のゲートを前記差動型センスアンプ22の他
方の信号入力線26に接続する代わりに、メモリセル側の
一方の信号入力線23に接続するようにしたものである。
このような構成において、比較電位発生回路24内の負荷
トランジスタ32のゲートが差動型センスアンプ22の一方
の信号入力線23に接続されているので、このトランジス
タ32のソース，ドレイン間の抵抗値は信号入力線23の電
位に応じて変化する。ＭＯＳトランジスタの抵抗値はソ
ースとゲートとの間の電位差に応じて変化することが知
られている。例えば、トランジスタ32はそのソースが電
源電圧Ｖｃの印加点に接続されているので、トランジス
タ32のゲートが接続されている信号入力線23の電位と電
源電圧Ｖｃとの電位差が大きい程トランジスタ32の抵抗
値は小さくなり、より多くの電流を流すことができるよ
うになる。しかもこのトランジスタ32はＰチャネルのも
のであるので、上記信号入力線32の電位が高くなる方向
に変化すると、この信号入力線32にゲートが接続されて
いるトランジスタ32のゲートとソースとの電位差が小さ
くなるので、このトランジスタ32の抵抗値が大きくな
り、信号入力端線26の電位は低下する。この反対に信号
入力線32の電位が低くなる方向に変化すると、このトラ
ンジスタ32のゲートとソースとの電位差が大きくなるの
で、このトランジスタ32の抵抗値は小さくなり、信号入
力端線26の電位は上昇する。従って、従来、常に一定値
にされていた電位Ｖ2′に対応するう信号入力端線26の
電位Ｖ2は、第３図中の一点鎖線で示すように電位Ｖ1の
変化に対しその電位が逆方向に変化するので、両電位の
差の電位Ｖ3は従来よりも大きくすることができる。こ
のようにすることで、信号入力端線23の電位Ｖ1の振幅
を大きくすることなく従来と同様に保ったままで電位Ｖ
1とＶ2との電位差を従来よりも大きくできるので、従来
と同様の動作速度のままで特にデータの読み出し速度が
遅くなるという不都合は生じず、またＶ1とＶ2の電位差
を大きくできるので誤動作も発生しない。
トランジスタ32のゲートが差動型センスアンプ22の一方
の信号入力線23に接続されているので、このトランジス
タ32のソース，ドレイン間の抵抗値は信号入力線23の電
位に応じて変化する。ＭＯＳトランジスタの抵抗値はソ
ースとゲートとの間の電位差に応じて変化することが知
られている。例えば、トランジスタ32はそのソースが電
源電圧Ｖｃの印加点に接続されているので、トランジス
タ32のゲートが接続されている信号入力線23の電位と電
源電圧Ｖｃとの電位差が大きい程トランジスタ32の抵抗
値は小さくなり、より多くの電流を流すことができるよ
うになる。しかもこのトランジスタ32はＰチャネルのも
のであるので、上記信号入力線32の電位が高くなる方向
に変化すると、この信号入力線32にゲートが接続されて
いるトランジスタ32のゲートとソースとの電位差が小さ
くなるので、このトランジスタ32の抵抗値が大きくな
り、信号入力端線26の電位は低下する。この反対に信号
入力線32の電位が低くなる方向に変化すると、このトラ
ンジスタ32のゲートとソースとの電位差が大きくなるの
で、このトランジスタ32の抵抗値は小さくなり、信号入
力端線26の電位は上昇する。従って、従来、常に一定値
にされていた電位Ｖ2′に対応するう信号入力端線26の
電位Ｖ2は、第３図中の一点鎖線で示すように電位Ｖ1の
変化に対しその電位が逆方向に変化するので、両電位の
差の電位Ｖ3は従来よりも大きくすることができる。こ
のようにすることで、信号入力端線23の電位Ｖ1の振幅
を大きくすることなく従来と同様に保ったままで電位Ｖ
1とＶ2との電位差を従来よりも大きくできるので、従来
と同様の動作速度のままで特にデータの読み出し速度が
遅くなるという不都合は生じず、またＶ1とＶ2の電位差
を大きくできるので誤動作も発生しない。
このようにこの実施例によれば、センスアンプ22の両入
力電位の差を大きくすることができるので電源変動など
による誤動作が防止できる。しかも電位Ｖ1の振幅は大
きくする必要がないので、動作速度を犠牲にすることな
しに誤動作の防止が達成される。
力電位の差を大きくすることができるので電源変動など
による誤動作が防止できる。しかも電位Ｖ1の振幅は大
きくする必要がないので、動作速度を犠牲にすることな
しに誤動作の防止が達成される。
なお、差動型センスアンプ22の他方の信号入力線26の容
量は一方の信号入力線23に比べて十分に小さいので、こ
の信号入力線26の電位Ｖ2は速い速度で変化させること
ができる。
量は一方の信号入力線23に比べて十分に小さいので、こ
の信号入力線26の電位Ｖ2は速い速度で変化させること
ができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない、例えば
上記実施例ではこの発明をマスクＲＯＭに実施した場合
について説明したが、これはその他にデータ消去が可能
なＥＰＲＯＭなどにも実施が可能である。
種々の変形が可能であることはいうまでもない、例えば
上記実施例ではこの発明をマスクＲＯＭに実施した場合
について説明したが、これはその他にデータ消去が可能
なＥＰＲＯＭなどにも実施が可能である。
［発明の効果］ 以上説明したようにこの発明の半導体記憶装置によれ
ば、ダミーメモリセル側の負荷トランジスタの抵抗値
を、差動型データ検出手段のメモリセル側の信号入力線
の電位に応じて変化させるようにしたので、動作速度を
犠牲にすることなしに誤動作を防止することができる。
ば、ダミーメモリセル側の負荷トランジスタの抵抗値
を、差動型データ検出手段のメモリセル側の信号入力線
の電位に応じて変化させるようにしたので、動作速度を
犠牲にすることなしに誤動作を防止することができる。
第１図はこの発明に係る半導体記憶装置の一実施例の構
成を示す回路図、第２図は従来のＲＯＭの構成を示す回
路図、第３図はこの発明の一実施例の半導体記憶装置お
よび従来のＲＯＭの動作を説明するための波形図であ
る。 10…メモリセルアレイ、11…メモリセル、12…列選択用
のＭＯＳトランジスタ、13…行デコーダ、14…列デコー
ダ、15…行線、16…列線、17〜19，30〜32…負荷用のＭ
ＯＳトランジスタ、20，21，27，28…バイアス電圧発生
用の抵抗、22…差動型センスアンプ、23，26…信号入力
線、24…比較電位発生回路、25…ダミーメモリセル、3
3，34…バイアス用抵抗。
成を示す回路図、第２図は従来のＲＯＭの構成を示す回
路図、第３図はこの発明の一実施例の半導体記憶装置お
よび従来のＲＯＭの動作を説明するための波形図であ
る。 10…メモリセルアレイ、11…メモリセル、12…列選択用
のＭＯＳトランジスタ、13…行デコーダ、14…列デコー
ダ、15…行線、16…列線、17〜19，30〜32…負荷用のＭ
ＯＳトランジスタ、20，21，27，28…バイアス電圧発生
用の抵抗、22…差動型センスアンプ、23，26…信号入力
線、24…比較電位発生回路、25…ダミーメモリセル、3
3，34…バイアス用抵抗。
Claims (1)
- 【請求項１】行線と、 上記行線により選択的に駆動されるメモリセルと、 上記メモリセルに接続された列線と、 上記列線と電源電位印加点との間に接続されたＰチャネ
ルのＭＯＳトランジスタからなる第１の負荷トランジス
タと、 比較電位発生用のダミーメモリセルと、 上記ダミーメモリセルに接続されたダミー列線と、 上記ダミー列線と電源電位印加点との間に接続されたＰ
チャネルのＭＯＳトランジスタからなる第２の負荷トラ
ンジスタと、 上記列線と上記ダミー列線の電位を比較して上記メモリ
セルの記憶データを検出するセンスアンプと、 上記第２の負荷トランジスタのゲート電位を上記列線の
電位に応じて変化させることによってこの第２の負荷ト
ランジスタの抵抗値を変化させる手段 とを具備したことを特徴する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019984A JPH0632234B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019984A JPH0632234B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129497A JPS6129497A (ja) | 1986-02-10 |
| JPH0632234B2 true JPH0632234B2 (ja) | 1994-04-27 |
Family
ID=15491680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15019984A Expired - Lifetime JPH0632234B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632234B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606941B2 (ja) * | 1990-02-19 | 1997-05-07 | 富士通株式会社 | 不揮発性メモリの書込み回路 |
-
1984
- 1984-07-19 JP JP15019984A patent/JPH0632234B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6129497A (ja) | 1986-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |