JPH06324843A - 有限状態機械において非同期事象を管理する装置及び方法 - Google Patents
有限状態機械において非同期事象を管理する装置及び方法Info
- Publication number
- JPH06324843A JPH06324843A JP5252840A JP25284093A JPH06324843A JP H06324843 A JPH06324843 A JP H06324843A JP 5252840 A JP5252840 A JP 5252840A JP 25284093 A JP25284093 A JP 25284093A JP H06324843 A JPH06324843 A JP H06324843A
- Authority
- JP
- Japan
- Prior art keywords
- state machine
- state
- clock
- signals
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、各事象の実行段階が状態機
械のクロックとは独立した外部のクロックまたは条件に
依存する、非同期環境で使用できる状態機械及びこの状
態機械と共に使用される方法を提供することにある。 【構成】 本有限状態機械は、Ｎ個の非同期入力信号を
含む１組の１次入力信号（３）を受け取り、状態変数出
力信号（６）を状態変数レジスタ（２）に出力する、組
合せ論理回路（１）を備える。レジスタ（２）は、状態
機械のクロック信号であるクロック信号（７）によって
駆動され、Ｍ個の追加ラッチ（１０、２０）にＭ個の状
態変数レジスタ出力信号（５１、５２）を与える。追加
ラッチ（１０、２０）は、組合せ回路からタイミング・
パルス（７１または７２）を受け取るまで、出力信号
（５１、５２）を遅延させる。パルスが発生される瞬間
は、その要件が組合せ回路中で１組の１次入力信号
（３）の間に入力される特定のニーズによって決定され
る、Ｍ個の方程式のうちの１つによって定義される。
械のクロックとは独立した外部のクロックまたは条件に
依存する、非同期環境で使用できる状態機械及びこの状
態機械と共に使用される方法を提供することにある。 【構成】 本有限状態機械は、Ｎ個の非同期入力信号を
含む１組の１次入力信号（３）を受け取り、状態変数出
力信号（６）を状態変数レジスタ（２）に出力する、組
合せ論理回路（１）を備える。レジスタ（２）は、状態
機械のクロック信号であるクロック信号（７）によって
駆動され、Ｍ個の追加ラッチ（１０、２０）にＭ個の状
態変数レジスタ出力信号（５１、５２）を与える。追加
ラッチ（１０、２０）は、組合せ回路からタイミング・
パルス（７１または７２）を受け取るまで、出力信号
（５１、５２）を遅延させる。パルスが発生される瞬間
は、その要件が組合せ回路中で１組の１次入力信号
（３）の間に入力される特定のニーズによって決定され
る、Ｍ個の方程式のうちの１つによって定義される。
Description
【０００１】
【産業上の利用分野】本発明は、制御装置または制御回
路中で非同期信号の実行を管理するために使用される有
限状態機械に関し、より詳細には、最小限の時間内に、
状態機械のクロック・パルスからある瞬間に、独立な非
同期信号の１つの選択を可能にする有限状態機械に関す
る。
路中で非同期信号の実行を管理するために使用される有
限状態機械に関し、より詳細には、最小限の時間内に、
状態機械のクロック・パルスからある瞬間に、独立な非
同期信号の１つの選択を可能にする有限状態機械に関す
る。
【０００２】
【従来の技術】特定のニーズによって必要となるその瞬
間に状態機械が下す判断を実行する問題を解決するため
の状態機械として、従来技術では現在ミーリー（Ｍｅａ
ｌｙ）型状態機械とムーア（Ｍｏｏｒｅ）型状態機械の
２種がある。
間に状態機械が下す判断を実行する問題を解決するため
の状態機械として、従来技術では現在ミーリー（Ｍｅａ
ｌｙ）型状態機械とムーア（Ｍｏｏｒｅ）型状態機械の
２種がある。
【０００３】これらの状態機械は、それが実行を期待さ
れる環境及び機能に応じて、必要とされる改良を加えて
実施される。これらの状態機械は同期環境で使用され、
非同期事象の管理は可能でない。それ自体のクロックに
依存する瞬間にその判断を下すからである。
れる環境及び機能に応じて、必要とされる改良を加えて
実施される。これらの状態機械は同期環境で使用され、
非同期事象の管理は可能でない。それ自体のクロックに
依存する瞬間にその判断を下すからである。
【０００４】チャールズＨ．ロス（Charles H. Roth)ジ
ュニアの著書"Fundamentals of logic design"、第２版
（West Publishing社刊）は、状態機械のいくつかの基
本例を開示している。ミーリー型状態機械を図１に示
す。この状態機械は、１組の入力信号（３）を受け取る
組合せ回路（１）と、組合せ回路（１）の出力（Ｄ１，
Ｄ２，...，Ｄ４）によってその入力が発生される状態
変数レジスタ（２）とを備える。前記の状態変数レジス
タは信号（Ｑ１，Ｑ２，...，Ｑ４）を出力し、これら
の信号は組合せ回路（１）にループ・バックされる。ミ
ーリー型状態機械宛に１組の入力（Ｘ１，Ｘ２，...，
Ｘｍ）が発生されると、組合せ回路（１）は、１組の出
力（Ｚ１，Ｚ２，...，Ｚｎ）とフリップフロップ入力
（Ｄ１，Ｄ２，...，Ｄｋ）を発生し、それらは状態変
数レジスタ（２）の発生する信号（Ｑ１，Ｑ２，...，
Ｑ４）を介して組合せ論理回路にループ・バックされ
る。入力の各組ごとにこのプロセスが繰り返される。Ｄ
フリップフロップを使用する代りに、任意の種類の刻時
式フリップフロップ用に類似のモデルを使用することも
できる。このクロック・パルスは、フリップフロップの
動作の同期化とタイミング問題の防止を可能にする。組
合せ回路中のゲートは有限の伝播遅延を有し、したがっ
て状態機械への入力が変化したとき、フリップフロップ
入力がその最終値に達するまでに有限の時間が必要とな
る。ゲート遅延はすべて同一ではないので、フリップフ
ロップ入力信号は遷移を含むことがあり、また異なる時
間に変化することがある。クロック・パルスは、すべて
のフリップフロップ入力信号がその最終の定常状態値に
達するまで印加されないので、ゲート遅延が等しくなく
てもタイミングの問題は発生しない。状態を変えなけれ
ばならないすべてのフリップフロップは、同じ時にそう
する。フリップフロップが状態を変えるとき、新しいフ
リップフロップ出力が組合せ回路にフィードバックされ
る。しかし、次のクロック・パルスまで、フリップフロ
ップ状態の変化は起こり得ない。
ュニアの著書"Fundamentals of logic design"、第２版
（West Publishing社刊）は、状態機械のいくつかの基
本例を開示している。ミーリー型状態機械を図１に示
す。この状態機械は、１組の入力信号（３）を受け取る
組合せ回路（１）と、組合せ回路（１）の出力（Ｄ１，
Ｄ２，...，Ｄ４）によってその入力が発生される状態
変数レジスタ（２）とを備える。前記の状態変数レジス
タは信号（Ｑ１，Ｑ２，...，Ｑ４）を出力し、これら
の信号は組合せ回路（１）にループ・バックされる。ミ
ーリー型状態機械宛に１組の入力（Ｘ１，Ｘ２，...，
Ｘｍ）が発生されると、組合せ回路（１）は、１組の出
力（Ｚ１，Ｚ２，...，Ｚｎ）とフリップフロップ入力
（Ｄ１，Ｄ２，...，Ｄｋ）を発生し、それらは状態変
数レジスタ（２）の発生する信号（Ｑ１，Ｑ２，...，
Ｑ４）を介して組合せ論理回路にループ・バックされ
る。入力の各組ごとにこのプロセスが繰り返される。Ｄ
フリップフロップを使用する代りに、任意の種類の刻時
式フリップフロップ用に類似のモデルを使用することも
できる。このクロック・パルスは、フリップフロップの
動作の同期化とタイミング問題の防止を可能にする。組
合せ回路中のゲートは有限の伝播遅延を有し、したがっ
て状態機械への入力が変化したとき、フリップフロップ
入力がその最終値に達するまでに有限の時間が必要とな
る。ゲート遅延はすべて同一ではないので、フリップフ
ロップ入力信号は遷移を含むことがあり、また異なる時
間に変化することがある。クロック・パルスは、すべて
のフリップフロップ入力信号がその最終の定常状態値に
達するまで印加されないので、ゲート遅延が等しくなく
てもタイミングの問題は発生しない。状態を変えなけれ
ばならないすべてのフリップフロップは、同じ時にそう
する。フリップフロップが状態を変えるとき、新しいフ
リップフロップ出力が組合せ回路にフィードバックされ
る。しかし、次のクロック・パルスまで、フリップフロ
ップ状態の変化は起こり得ない。
【０００５】図２の刻時式ムーア型状態機械の一般モデ
ルは、刻時式ミーリー型状態機械と類似している。ムー
ア型状態機械では、出力復号（９）は組合せ回路（１）
及びレジスタ（２）から分離されている。１組の出力
（Ｚ１，Ｚ２，...，Ｚｎ）がフリップフロップの現状
態のみに依存し、状態機械の１組の入力（Ｘ１，Ｘ
２，...，Ｘｍ）には依存しないからである。ムーア型
状態機械の動作は、ミーリー型状態機械とほぼ同じであ
るが、１組の入力が印加されたとき、クロック・パルス
がフリップフロップの状態を変化させるまで、出力が現
れない点が異なる。
ルは、刻時式ミーリー型状態機械と類似している。ムー
ア型状態機械では、出力復号（９）は組合せ回路（１）
及びレジスタ（２）から分離されている。１組の出力
（Ｚ１，Ｚ２，...，Ｚｎ）がフリップフロップの現状
態のみに依存し、状態機械の１組の入力（Ｘ１，Ｘ
２，...，Ｘｍ）には依存しないからである。ムーア型
状態機械の動作は、ミーリー型状態機械とほぼ同じであ
るが、１組の入力が印加されたとき、クロック・パルス
がフリップフロップの状態を変化させるまで、出力が現
れない点が異なる。
【０００６】上記の両方の状態機械の主な欠点は、それ
らを改善なしでそのまま非同期環境で使用することがで
きないことである。状態機械が判断を下すべき瞬間は、
状態機械のクロックとは独立な外部の非同期事象によっ
て定義されるからである。
らを改善なしでそのまま非同期環境で使用することがで
きないことである。状態機械が判断を下すべき瞬間は、
状態機械のクロックとは独立な外部の非同期事象によっ
て定義されるからである。
【０００７】したがって、この問題を解決するために、
出力３−１上で１組の入力信号（Ｘ１，Ｘ２，...，Ｘ
ｍ）を受け取り、１組の信号（Ｚ１，Ｚ２，...，Ｚ
ｎ）を出力する、ムーア型のカスケード式状態機械（図
３参照）を実施することができる。第１の組合せ回路
（１−１）は、クロック選択−Ａ／＋Ｂ入力信号（Ｃ
Ｓ）を含む入力（Ｘ１，Ｘ２，...，Ｘｍ）を受け取
り、その関連ラッチに信号（６−１）を供給する。関連
ラッチ（２−１）はクロック１の信号（７−１）（２４
Ｍｚ）で駆動される。ラッチ（２−１）は第２の組合せ
回路（１−２）に信号（Ｘ１−Ａ）を出力し、第３の組
合せ回路（１−３）に信号（Ｘ１−Ｂ）を出力し、組合
せ回路（１−１）にループバックする信号（５−１）を
出力する。第２の組合せ回路（１−２）は入力（３−
２）をも受け取り、第３の組合せ回路（１−３）は入力
（３−３）をも受け取る。
出力３−１上で１組の入力信号（Ｘ１，Ｘ２，...，Ｘ
ｍ）を受け取り、１組の信号（Ｚ１，Ｚ２，...，Ｚ
ｎ）を出力する、ムーア型のカスケード式状態機械（図
３参照）を実施することができる。第１の組合せ回路
（１−１）は、クロック選択−Ａ／＋Ｂ入力信号（Ｃ
Ｓ）を含む入力（Ｘ１，Ｘ２，...，Ｘｍ）を受け取
り、その関連ラッチに信号（６−１）を供給する。関連
ラッチ（２−１）はクロック１の信号（７−１）（２４
Ｍｚ）で駆動される。ラッチ（２−１）は第２の組合せ
回路（１−２）に信号（Ｘ１−Ａ）を出力し、第３の組
合せ回路（１−３）に信号（Ｘ１−Ｂ）を出力し、組合
せ回路（１−１）にループバックする信号（５−１）を
出力する。第２の組合せ回路（１−２）は入力（３−
２）をも受け取り、第３の組合せ回路（１−３）は入力
（３−３）をも受け取る。
【０００８】第２の組合せ回路（１−２）及び第３の組
合せ回路（１−３）はそれぞれラッチ（２−２、２−
３）を有し、これらのラッチはクロックＡの信号（７−
２）及びクロックＢの信号（７−３）で駆動される。こ
れらのラッチ（２−２、２−３）は、第１の組合せ回路
（１−１）にループ・バックする信号（５１、５２）と
クロックの選択回路（１１０）宛の信号を出力する。ク
ロック選択回路（１１０）は、出力信号（Ｚ１，Ｚ
２，...，Ｚｎ）を発生する。
合せ回路（１−３）はそれぞれラッチ（２−２、２−
３）を有し、これらのラッチはクロックＡの信号（７−
２）及びクロックＢの信号（７−３）で駆動される。こ
れらのラッチ（２−２、２−３）は、第１の組合せ回路
（１−１）にループ・バックする信号（５１、５２）と
クロックの選択回路（１１０）宛の信号を出力する。ク
ロック選択回路（１１０）は、出力信号（Ｚ１，Ｚ
２，...，Ｚｎ）を発生する。
【０００９】図４、５、６に、従来技術で使用される上
記カスケード式状態機械の状態図を示す。マスタ状態機
械（１−１、２−１）は４つの状態（Ｓ１、Ｓ２、Ｓ０
Ａ、Ｓ０Ｂ）を有し、両方のスレーブ状態機械ＡとＢ
は、それぞれクロックＡに関連する状態（Ｓ３、Ｓ４）
とクロックＢに関連する状態（Ｓ５、Ｓ６）を有する。
状態Ｓ０Ａは、クロックＡが選ばれており、正しい瞬間
に活動化される予定であることを意味し、状態Ｓ０Ｂは
クロックＢについて同様のことを意味する。クロックＡ
とＢを同時にオンに切り替えることは不可能であり、し
たがってＣＳがダウン・レベルにあり、クロックＢがま
だオフに切り替えられていない（ｎｏｎＣＳ．ｎｏｎＳ
５）場合、マスタ状態機械はＳ０Ａ状態に留まる。この
間中、状態機械ＡとＢは、それぞれ状態Ｓ３及び状態Ｓ
６にある。クロックＢがオフに切り替えられるとすぐ、
状態機械Ｂは状態Ｓ５に戻り、マスタ状態機械は状態Ｓ
１に進み、一方状態機械Ａは、状態Ｓ３から状態Ｓ４に
進む。これは、クロックＡがオンに切り替えられたこと
を意味する。クロック選択信号がダウン・レベルにある
限り、マスタ状態機械は状態Ｓ１に留まる。ＣＳがアッ
プ・レベルに設定されるとすぐ、マスタ状態機械は状態
Ｓ０Ｂに進み、ＣＳがダウン・レベルにありクロックＡ
がオンに切り替えられる限り、この状態に留まる。この
間、状態機械Ａ及びＢはそれぞれ状態Ｓ４及びＳ５にあ
る。
記カスケード式状態機械の状態図を示す。マスタ状態機
械（１−１、２−１）は４つの状態（Ｓ１、Ｓ２、Ｓ０
Ａ、Ｓ０Ｂ）を有し、両方のスレーブ状態機械ＡとＢ
は、それぞれクロックＡに関連する状態（Ｓ３、Ｓ４）
とクロックＢに関連する状態（Ｓ５、Ｓ６）を有する。
状態Ｓ０Ａは、クロックＡが選ばれており、正しい瞬間
に活動化される予定であることを意味し、状態Ｓ０Ｂは
クロックＢについて同様のことを意味する。クロックＡ
とＢを同時にオンに切り替えることは不可能であり、し
たがってＣＳがダウン・レベルにあり、クロックＢがま
だオフに切り替えられていない（ｎｏｎＣＳ．ｎｏｎＳ
５）場合、マスタ状態機械はＳ０Ａ状態に留まる。この
間中、状態機械ＡとＢは、それぞれ状態Ｓ３及び状態Ｓ
６にある。クロックＢがオフに切り替えられるとすぐ、
状態機械Ｂは状態Ｓ５に戻り、マスタ状態機械は状態Ｓ
１に進み、一方状態機械Ａは、状態Ｓ３から状態Ｓ４に
進む。これは、クロックＡがオンに切り替えられたこと
を意味する。クロック選択信号がダウン・レベルにある
限り、マスタ状態機械は状態Ｓ１に留まる。ＣＳがアッ
プ・レベルに設定されるとすぐ、マスタ状態機械は状態
Ｓ０Ｂに進み、ＣＳがダウン・レベルにありクロックＡ
がオンに切り替えられる限り、この状態に留まる。この
間、状態機械Ａ及びＢはそれぞれ状態Ｓ４及びＳ５にあ
る。
【００１０】Ｓ０Ｂから状態Ｓ２を経てＳ０Ａへの移行
は、状態Ｓ０ＡからＳ１を経てＳ０Ｂへの移行に類似し
ている。
は、状態Ｓ０ＡからＳ１を経てＳ０Ｂへの移行に類似し
ている。
【００１１】欧州特許出願第２３５６９４０号明細書
は、遅い入力を考慮に入れることの可能な有限状態機械
を開示している。この有限状態機械では、遅い入力の出
力が準備され、この遅い入力が定義される時に、通常の
プロセスを介して出力が得られ、こうして準備された出
力が遅い入力に応じて切り替えられる。この状態機械
は、遅い入力が既に準備されており、セレクタ制御回路
を介して出力レジスタで駆動される同期クロック宛に出
力信号を発生する準備ができている同期環境で、状態機
械の動作速度を改善することを目標としている。
は、遅い入力を考慮に入れることの可能な有限状態機械
を開示している。この有限状態機械では、遅い入力の出
力が準備され、この遅い入力が定義される時に、通常の
プロセスを介して出力が得られ、こうして準備された出
力が遅い入力に応じて切り替えられる。この状態機械
は、遅い入力が既に準備されており、セレクタ制御回路
を介して出力レジスタで駆動される同期クロック宛に出
力信号を発生する準備ができている同期環境で、状態機
械の動作速度を改善することを目標としている。
【００１２】
【発明が解決しようとする課題】本発明の目的は、各事
象の実行段階が状態機械のクロックとは独立した外部の
クロックまたは条件に依存する、非同期環境で使用でき
る状態機械及びこの状態機械と共に使用される方法を提
供することにある。
象の実行段階が状態機械のクロックとは独立した外部の
クロックまたは条件に依存する、非同期環境で使用でき
る状態機械及びこの状態機械と共に使用される方法を提
供することにある。
【００１３】
【課題を解決するための手段】したがって、上記の目的
を達成するため、本発明は、複数のユニットに接続さ
れ、状態機械のクロック信号とは独立なある瞬間に、Ｎ
個の非同期入力信号を含む、状態機械が受け取る１組の
１次入力信号のうちから１つの信号を選択するために、
Ｍ個の非同期信号の信号を管理するための有限状態機械
を実施する。この有限状態機械は、前記１組の１次入力
信号を受け取り、状態変数出力信号を状態変数レジスタ
に出力する、組合せ論理手段を含み、前記状態変数レジ
スタは、状態機械のクロック信号で駆動され、Ｍ個の状
態変数レジスタ出力信号を提供する。ただし、ＮはＭと
異なってもよい。有限状態機械において、前記有限状態
機械は、組合せ論理手段に接続され、Ｎ個の非同期入力
信号に従って、選択の瞬間を示すＭ個のタイミング・パ
ルスを発生する手段と、前記Ｍ個の状態変数レジスタ出
力を受け取り、前記Ｍ個のタイミング・パルスで駆動さ
れて、組合せ論理手段にループ・バックされて状態機械
の現状態を示す、Ｍ個の出力信号をユニット宛に発生す
る手段とを含む。この状態機械は、（ａ）組合せ論理手
段において、Ｎ個の非同期入力信号を含む前記１組の１
次入力信号を受け取るステップと、（ｂ）前記１次入力
信号と、状態機械の現状態信号、すなわち状態変数入力
信号及び前記Ｍ個の追加手段の出力信号とに従って、組
合せ論理手段から、状態機械の状態変数出力信号を前記
状態変数レジスタに出力するステップと、（ｃ）状態変
数レジスタからＭ個の状態変数レジスタ出力を発生する
ステップと、（ｄ）前記Ｍ個の追加手段のそれぞれに前
記Ｍ個の状態変数レジスタ出力を記憶するステップと、
（ｅ）前記１組の１次入力信号のうちの受け取ったＮ個
の非同期入力信号に従って、組合せ論理手段１から対応
する追加手段宛にタイミング・パルスを発生し、次いで
前記対応する追加手段が前記１組の１次入力のうちから
入力信号の１つの選択を可能にする信号を発生するステ
ップとを含む対応する方法と共に使用される。
を達成するため、本発明は、複数のユニットに接続さ
れ、状態機械のクロック信号とは独立なある瞬間に、Ｎ
個の非同期入力信号を含む、状態機械が受け取る１組の
１次入力信号のうちから１つの信号を選択するために、
Ｍ個の非同期信号の信号を管理するための有限状態機械
を実施する。この有限状態機械は、前記１組の１次入力
信号を受け取り、状態変数出力信号を状態変数レジスタ
に出力する、組合せ論理手段を含み、前記状態変数レジ
スタは、状態機械のクロック信号で駆動され、Ｍ個の状
態変数レジスタ出力信号を提供する。ただし、ＮはＭと
異なってもよい。有限状態機械において、前記有限状態
機械は、組合せ論理手段に接続され、Ｎ個の非同期入力
信号に従って、選択の瞬間を示すＭ個のタイミング・パ
ルスを発生する手段と、前記Ｍ個の状態変数レジスタ出
力を受け取り、前記Ｍ個のタイミング・パルスで駆動さ
れて、組合せ論理手段にループ・バックされて状態機械
の現状態を示す、Ｍ個の出力信号をユニット宛に発生す
る手段とを含む。この状態機械は、（ａ）組合せ論理手
段において、Ｎ個の非同期入力信号を含む前記１組の１
次入力信号を受け取るステップと、（ｂ）前記１次入力
信号と、状態機械の現状態信号、すなわち状態変数入力
信号及び前記Ｍ個の追加手段の出力信号とに従って、組
合せ論理手段から、状態機械の状態変数出力信号を前記
状態変数レジスタに出力するステップと、（ｃ）状態変
数レジスタからＭ個の状態変数レジスタ出力を発生する
ステップと、（ｄ）前記Ｍ個の追加手段のそれぞれに前
記Ｍ個の状態変数レジスタ出力を記憶するステップと、
（ｅ）前記１組の１次入力信号のうちの受け取ったＮ個
の非同期入力信号に従って、組合せ論理手段１から対応
する追加手段宛にタイミング・パルスを発生し、次いで
前記対応する追加手段が前記１組の１次入力のうちから
入力信号の１つの選択を可能にする信号を発生するステ
ップとを含む対応する方法と共に使用される。
【００１４】
【実施例】図７において、組合せ回路（１）は、状態機
械の次の状態の状態変数出力信号（６）と、１次入力
（３）と現状態（５０、５３、５４）とに従った非同期
出力レジスタ（１０、２０）と称する追加ラッチ用の特
定のタイミング・パルス（７１、７２）をも発生する。
状態変数出力信号（６）は、状態変数レジスタ（２）を
通過して、図では、途中で同期的になる信号（−Ａ／＋
Ｂ選択済み）で表される状態変数入力信号（５０）と、
状態変数レジスタ出力（５１、５２）を提供する。状態
変数入力信号（５０）は、状態機械を使ってあるクロッ
クから別のクロックに（たとえばクロックＡからクロッ
クＢに）切り換える場合に必要である。この特定の使用
の際、状態変数レジスタ（２）が、組合せ回路（１）に
選択されたクロックをできるだけ速やかに示すことが必
要である。その必要がない場合、信号（５０）は省略す
ることができる。
械の次の状態の状態変数出力信号（６）と、１次入力
（３）と現状態（５０、５３、５４）とに従った非同期
出力レジスタ（１０、２０）と称する追加ラッチ用の特
定のタイミング・パルス（７１、７２）をも発生する。
状態変数出力信号（６）は、状態変数レジスタ（２）を
通過して、図では、途中で同期的になる信号（−Ａ／＋
Ｂ選択済み）で表される状態変数入力信号（５０）と、
状態変数レジスタ出力（５１、５２）を提供する。状態
変数入力信号（５０）は、状態機械を使ってあるクロッ
クから別のクロックに（たとえばクロックＡからクロッ
クＢに）切り換える場合に必要である。この特定の使用
の際、状態変数レジスタ（２）が、組合せ回路（１）に
選択されたクロックをできるだけ速やかに示すことが必
要である。その必要がない場合、信号（５０）は省略す
ることができる。
【００１５】非同期出力レジスタ（１０、２０）は、そ
れぞれ状態変数レジスタ出力（５１、５２）に提供さ
れ、それぞれ組合せ回路（１）にループ・バックされ、
後述の選択回路（１１０）の入力に供給される出力（５
３、５４）を有する。信号（５３、５４、５０）は、全
体で組合せ回路の状態変数入力信号を構成する。非同期
出力レジスタ（１０、２０）用のクロック信号（７１、
７２）は、組合せ回路（１）によって発生される。
れぞれ状態変数レジスタ出力（５１、５２）に提供さ
れ、それぞれ組合せ回路（１）にループ・バックされ、
後述の選択回路（１１０）の入力に供給される出力（５
３、５４）を有する。信号（５３、５４、５０）は、全
体で組合せ回路の状態変数入力信号を構成する。非同期
出力レジスタ（１０、２０）用のクロック信号（７１、
７２）は、組合せ回路（１）によって発生される。
【００１６】状態機械の次の状態は、非同期出力レジス
タ（１０、２０）に入力される。これらのレジスタは、
非同期のニーズを満たす最初の機会を得るために、それ
ぞれ最小時間の入力（５１、５２）に対する遷移を遅延
させるのに使用される。この遅延は、非同期出力レジス
タ（１０、２０）に対応する、クロック信号（７１、７
２）の方程式によって定義される。
タ（１０、２０）に入力される。これらのレジスタは、
非同期のニーズを満たす最初の機会を得るために、それ
ぞれ最小時間の入力（５１、５２）に対する遷移を遅延
させるのに使用される。この遅延は、非同期出力レジス
タ（１０、２０）に対応する、クロック信号（７１、７
２）の方程式によって定義される。
【００１７】各非同期出力レジスタ（１０または２０）
のクロックは、独立した各事象ごとに組合せ回路によっ
て発生される。このクロックは、解決すべき問題によっ
て定義される方程式から得られるパルスである。
のクロックは、独立した各事象ごとに組合せ回路によっ
て発生される。このクロックは、解決すべき問題によっ
て定義される方程式から得られるパルスである。
【００１８】好ましい実施例では、解決すべき問題は、
切替えがグリッチなしで（すなわち、アップ・レベルま
たはダウン・レベルにある時間を短縮せず、かつアップ
・レベルにある時間を延長せずに）行われるように、ク
ロックＡ（４８Ｍｚ）と別のクロックＢ（４８Ｍｚ）の
間で選択が可能なことである。ユーザの要件により、選
択されたクロックのスイッチ・オフは、ユーザ・クロッ
ク（２４Ｍｚ）がダウン・レベルの間に行わなければな
らない。したがって、最小時間のダウン・レベルにある
時間を延長することが唯一の解決法である。
切替えがグリッチなしで（すなわち、アップ・レベルま
たはダウン・レベルにある時間を短縮せず、かつアップ
・レベルにある時間を延長せずに）行われるように、ク
ロックＡ（４８Ｍｚ）と別のクロックＢ（４８Ｍｚ）の
間で選択が可能なことである。ユーザの要件により、選
択されたクロックのスイッチ・オフは、ユーザ・クロッ
ク（２４Ｍｚ）がダウン・レベルの間に行わなければな
らない。したがって、最小時間のダウン・レベルにある
時間を延長することが唯一の解決法である。
【００１９】図８に、好ましい実施例の状態図を示す。
この説明では、図４ないし図６の従来技術の状態図の説
明で使用したものと同じ言葉及び参照番号を使用する。
この説明では、図４ないし図６の従来技術の状態図の説
明で使用したものと同じ言葉及び参照番号を使用する。
【００２０】やはり４つの主要状態（Ｓ０Ａ、Ｓ０Ｂ、
Ｓ１、Ｓ２）がある。好ましい実施例では、状態機械
は、クロックＡ（４８Ｍｚ）、クロックＢ（４８Ｍ
ｚ）、Ａ／Ｂ選択信号（クロック選択）、及び選択され
たクロックから誘導されるユーザ・クロック信号（２４
Ｍｚ）の４つの外部入力を有する（図９参照）。状態機
械のクロック信号（７）は、永久２４Ｍｚクロックであ
る。これらのクロック（クロックＡ及びＢと状態機械の
クロック）は非同期であることに留意されたい。
Ｓ１、Ｓ２）がある。好ましい実施例では、状態機械
は、クロックＡ（４８Ｍｚ）、クロックＢ（４８Ｍ
ｚ）、Ａ／Ｂ選択信号（クロック選択）、及び選択され
たクロックから誘導されるユーザ・クロック信号（２４
Ｍｚ）の４つの外部入力を有する（図９参照）。状態機
械のクロック信号（７）は、永久２４Ｍｚクロックであ
る。これらのクロック（クロックＡ及びＢと状態機械の
クロック）は非同期であることに留意されたい。
【００２１】状態機械はまた、線（５０、５３、５４）
上に、状態機械の現状態を示す３つの内部入力（Ｑ０、
Ｑ'１、Ｑ'２）を有する。各状態Ｓ１、Ｓ２、Ｓ０Ａ、
Ｓ０Ｂはそれぞれ、（Ｑ０、Ｑ'１、Ｑ'２）の値で表さ
れる。これらの値は、状態変数レジスタ（２）の出力と
追加ラッチ（１０、２０）の出力であり、Ｑ０はクロッ
クで選択されたラッチを表し、Ｑ'２はＡクロック・ゲ
ートを表し、Ｑ'１はＢクロック・ゲートを表す。Ｑ０
は、クロックＢが選択されたときアップ・レベルにあ
り、クロックＡが選択されたときダウン・レベルにあ
る。Ｑ'１は、選択されたクロックＢが活動化されると
きアップ・レベルにあり、選択されたクロックＢが非活
動化されるときダウン・レベルにある。Ｑ'２は、同様
にクロックＡが活動化されるときアップ・レベルにあ
り、クロックＡが非活動化されるときダウン・レベルに
ある。
上に、状態機械の現状態を示す３つの内部入力（Ｑ０、
Ｑ'１、Ｑ'２）を有する。各状態Ｓ１、Ｓ２、Ｓ０Ａ、
Ｓ０Ｂはそれぞれ、（Ｑ０、Ｑ'１、Ｑ'２）の値で表さ
れる。これらの値は、状態変数レジスタ（２）の出力と
追加ラッチ（１０、２０）の出力であり、Ｑ０はクロッ
クで選択されたラッチを表し、Ｑ'２はＡクロック・ゲ
ートを表し、Ｑ'１はＢクロック・ゲートを表す。Ｑ０
は、クロックＢが選択されたときアップ・レベルにあ
り、クロックＡが選択されたときダウン・レベルにあ
る。Ｑ'１は、選択されたクロックＢが活動化されると
きアップ・レベルにあり、選択されたクロックＢが非活
動化されるときダウン・レベルにある。Ｑ'２は、同様
にクロックＡが活動化されるときアップ・レベルにあ
り、クロックＡが非活動化されるときダウン・レベルに
ある。
【００２２】外部入力であるクロック選択（ＣＳ）信号
がダウン・レベルのとき（クロックＡが選ばれたと
き）、値（１、１、０）で表される状態Ｓ２から状態Ｓ
０Ａ（０、０、０）への移行は、中間状態Ｓ'２（０、
１、０）を経て行われる。内部的には、状態機械は状態
Ｓ２からＳ０Ａに進むが、追加ラッチＬ２があるため
に、正しい瞬間に、すなわちクロックＢ（４８Ｍｚ）と
ユーザ・クロック（２４Ｍｚ）がリセットされる瞬間に
クロックＢを停止するために、中間状態Ｓ'２が必要と
なる。その後、クロック選択信号がダウン・レベルにあ
る限り、状態Ｓ０Ａから状態Ｓ１に進む。
がダウン・レベルのとき（クロックＡが選ばれたと
き）、値（１、１、０）で表される状態Ｓ２から状態Ｓ
０Ａ（０、０、０）への移行は、中間状態Ｓ'２（０、
１、０）を経て行われる。内部的には、状態機械は状態
Ｓ２からＳ０Ａに進むが、追加ラッチＬ２があるため
に、正しい瞬間に、すなわちクロックＢ（４８Ｍｚ）と
ユーザ・クロック（２４Ｍｚ）がリセットされる瞬間に
クロックＢを停止するために、中間状態Ｓ'２が必要と
なる。その後、クロック選択信号がダウン・レベルにあ
る限り、状態Ｓ０Ａから状態Ｓ１に進む。
【００２３】状態Ｓ１についても同様であり、ＣＳ信号
がアップ・レベルのとき（クロックＢが選択されたと
き）、追加ラッチＬ１があるため、クロックＡ（４８Ｍ
ｚ）とユーザ・クロック（２４Ｍｚ）の同時リセットに
よって条件付けられる中間状態Ｓ'１に進んでから、状
態Ｓ０Ｂに向かう。その後、クロック選択信号がアップ
・レベルに留まる限り、Ｓ０Ｂから状態Ｓ２に進む。
がアップ・レベルのとき（クロックＢが選択されたと
き）、追加ラッチＬ１があるため、クロックＡ（４８Ｍ
ｚ）とユーザ・クロック（２４Ｍｚ）の同時リセットに
よって条件付けられる中間状態Ｓ'１に進んでから、状
態Ｓ０Ｂに向かう。その後、クロック選択信号がアップ
・レベルに留まる限り、Ｓ０Ｂから状態Ｓ２に進む。
【００２４】図９には、本発明の好ましい実施例の環境
を示す。４つの入力（３）、すなわちクロックＡ、クロ
ックＢ、クロック選択（ＣＳ）信号、及びユーザ・クロ
ックが、線（３）で表されている。状態機械は、自由に
走行するクロック信号（７）によって駆動される。状態
機械は、２つの非同期出力信号、＋選択Ａ（５３）と＋
選択Ｂ（５４）、ならびに１つの同期出力信号、すなわ
ち選択済みクロック−Ａ／＋Ｂ（５５）を発生する。こ
の選択済みクロック信号（５５）は、現状態機械がムー
ア型状態機械の諸機能をも実行する必要があるかのよう
に使用することができる。（現状態機械を非同期環境で
実施する必要がある限り、この出力は、この場合には使
用されない）。
を示す。４つの入力（３）、すなわちクロックＡ、クロ
ックＢ、クロック選択（ＣＳ）信号、及びユーザ・クロ
ックが、線（３）で表されている。状態機械は、自由に
走行するクロック信号（７）によって駆動される。状態
機械は、２つの非同期出力信号、＋選択Ａ（５３）と＋
選択Ｂ（５４）、ならびに１つの同期出力信号、すなわ
ち選択済みクロック−Ａ／＋Ｂ（５５）を発生する。こ
の選択済みクロック信号（５５）は、現状態機械がムー
ア型状態機械の諸機能をも実行する必要があるかのよう
に使用することができる。（現状態機械を非同期環境で
実施する必要がある限り、この出力は、この場合には使
用されない）。
【００２５】クロック信号のうちからユーザが使用すべ
きものを選択するために、選択回路が必要である。選択
回路（１１０）は、クロックＡとＢからの信号（８１、
８２）及び状態機械からの信号（５３、５４）を受け取
ってから、選択された信号を２分割したものをユーザと
状態機械に送る。
きものを選択するために、選択回路が必要である。選択
回路（１１０）は、クロックＡとＢからの信号（８１、
８２）及び状態機械からの信号（５３、５４）を受け取
ってから、選択された信号を２分割したものをユーザと
状態機械に送る。
【００２６】本発明を通信制御装置の異なる部分に使用
するときは、クロックＡとバックアップ・クロックＢの
間で選択を行うために、機械全体についてクロック選択
（ＣＳ）信号と称する独自の信号が発生される。このク
ロック選択信号は、状態機械の入力（３）の１つを構成
する。状態機械にとって難しいのは、（＋選択Ａ）信号
（５４）と（＋選択Ｂ）信号（５３）を、それぞれのダ
ウン・レベルからアップ・レベルへ及びその逆方向の遷
移が、両方のクロック（８１と８３または８２と８３）
がダウン・レベルの間に行われ、その間に選択されたク
ロックからユーザ・クロック（８３）が発行されるよう
な形で発生させることである。このようにして、選択さ
れたクロックは整数周期後に停止する。第１のクロック
が停止した後、第２のクロックが、ダウン・レベルに達
するとすぐ活動化される。したがって、両方のクロック
が停止している時間の量は最小である。
するときは、クロックＡとバックアップ・クロックＢの
間で選択を行うために、機械全体についてクロック選択
（ＣＳ）信号と称する独自の信号が発生される。このク
ロック選択信号は、状態機械の入力（３）の１つを構成
する。状態機械にとって難しいのは、（＋選択Ａ）信号
（５４）と（＋選択Ｂ）信号（５３）を、それぞれのダ
ウン・レベルからアップ・レベルへ及びその逆方向の遷
移が、両方のクロック（８１と８３または８２と８３）
がダウン・レベルの間に行われ、その間に選択されたク
ロックからユーザ・クロック（８３）が発行されるよう
な形で発生させることである。このようにして、選択さ
れたクロックは整数周期後に停止する。第１のクロック
が停止した後、第２のクロックが、ダウン・レベルに達
するとすぐ活動化される。したがって、両方のクロック
が停止している時間の量は最小である。
【００２７】説明のこの部分では、好ましい実施例の真
理値表を示す。この表の目的は、現状態（Ｑ０、Ｑ'
１、Ｑ'２）と１次入力（クロックＡ、Ｂ、ユーザ・ク
ロック）から、次状態（Ｄ０、Ｄ１、Ｄ２）と、追加ラ
ッチ（１０、２０）用の線（７１、７２）上のクロック
（ｃｌｋ１、ｃｌｋ２）とを発生することである。
理値表を示す。この表の目的は、現状態（Ｑ０、Ｑ'
１、Ｑ'２）と１次入力（クロックＡ、Ｂ、ユーザ・ク
ロック）から、次状態（Ｄ０、Ｄ１、Ｄ２）と、追加ラ
ッチ（１０、２０）用の線（７１、７２）上のクロック
（ｃｌｋ１、ｃｌｋ２）とを発生することである。
【表１】
【００２８】現状態から次状態を発生する方法は従来技
術と類似しているが、ユーザの要件に依存する特定の復
号に従ってクロックｃｌｋ１とｃｌｋ２が発生される。
この場合、両方のユーザ・クロックとクロックＡまたは
Ｂがダウン・レベルのとき、クロックＡまたはＢはオフ
に切り替えることができる。クロックＡまたはＢが、ユ
ーザ・クロックとは無関係にダウン・レベルにあると
き、それをオンに切り替えることができる。
術と類似しているが、ユーザの要件に依存する特定の復
号に従ってクロックｃｌｋ１とｃｌｋ２が発生される。
この場合、両方のユーザ・クロックとクロックＡまたは
Ｂがダウン・レベルのとき、クロックＡまたはＢはオフ
に切り替えることができる。クロックＡまたはＢが、ユ
ーザ・クロックとは無関係にダウン・レベルにあると
き、それをオンに切り替えることができる。
【００２９】したがって、本発明では、クロックｃｌｋ
１とｃｌｋ２は、クロックＡとＢ及びユーザ・クロック
だけに依存する従来技術の場合よりも多くの変数に依存
する。たとえば、真理値表の１行目と２行目を参照する
と、次状態（Ｄ０、Ｄ１、Ｄ２）は、クロックＡ、Ｂ及
びユーザ・クロックに依存しないので、（０、０、１）
に等しい。クロックｃｌｋ２は、現状態とクロックＡと
に依存するので、行１から行２への変更を復号する。
１とｃｌｋ２は、クロックＡとＢ及びユーザ・クロック
だけに依存する従来技術の場合よりも多くの変数に依存
する。たとえば、真理値表の１行目と２行目を参照する
と、次状態（Ｄ０、Ｄ１、Ｄ２）は、クロックＡ、Ｂ及
びユーザ・クロックに依存しないので、（０、０、１）
に等しい。クロックｃｌｋ２は、現状態とクロックＡと
に依存するので、行１から行２への変更を復号する。
【００３０】ユーザの要件と現状態から、上記に示した
ように真理値表を完全に定義することができる。
ように真理値表を完全に定義することができる。
【００３１】変数（Ｑ０、Ｑ'１、Ｑ'２、ＣｌｋＢ、Ｃ
Ｓ、ユーザ・クロック）に従ってクロック１の方程式を
与えるカルノー・マップを確立するために、この真理値
表を次表に要約して示す。
Ｓ、ユーザ・クロック）に従ってクロック１の方程式を
与えるカルノー・マップを確立するために、この真理値
表を次表に要約して示す。
【表２】
【００３２】クロック２のカルノー・マップも、クロッ
ク１のカルノー・マップと同様にして確立され、その方
程式は次の通りである。
ク１のカルノー・マップと同様にして確立され、その方
程式は次の通りである。
【数１】Ｃｌｋ２＝(Ｑ'１.Ｑ'２)＋(Ｑ'１.ＣＬＫＡ).
(ＣＳ.ＵｓｅｒＣｌｋ.Ｑ'２＋ＣＳ.Ｑ０.Ｑ'２＋Ｕｓ
ｅｒＣｌｋ.Ｑ０.Ｑ'２)
(ＣＳ.ＵｓｅｒＣｌｋ.Ｑ'２＋ＣＳ.Ｑ０.Ｑ'２＋Ｕｓ
ｅｒＣｌｋ.Ｑ０.Ｑ'２)
【００３３】図１０に、クロックＡからクロックＢの切
換えが必要なときの好ましい実施例のタイミング図を示
す。組合せ回路の入力信号は、ｃｌｋＡ、ｃｌｋＢ、Ｃ
Ｓ、ユーザ・クロック、及び状態変数出力信号（Ｄ０、
Ｄ１、Ｄ２）を発生するための状態変数入力信号（Ｑ
０、Ｑ'１、Ｑ'２）である。これらの状態変数出力信号
は状態変数レジスタ（２）に送られ、このレジスタは、
ｃｌｋ０によって刻時され、状態変数レジスタ出力（Ｑ
０、Ｑ１、Ｑ２）を発生させる。
換えが必要なときの好ましい実施例のタイミング図を示
す。組合せ回路の入力信号は、ｃｌｋＡ、ｃｌｋＢ、Ｃ
Ｓ、ユーザ・クロック、及び状態変数出力信号（Ｄ０、
Ｄ１、Ｄ２）を発生するための状態変数入力信号（Ｑ
０、Ｑ'１、Ｑ'２）である。これらの状態変数出力信号
は状態変数レジスタ（２）に送られ、このレジスタは、
ｃｌｋ０によって刻時され、状態変数レジスタ出力（Ｑ
０、Ｑ１、Ｑ２）を発生させる。
【００３４】クロックｃｌｋ１とｃｌｋ２は特殊コード
から来る。この特殊コードはその方程式が満たされるた
びに、すなわち非同期出力が切り替えられる正しい瞬間
ごとにパルスを発生する。
から来る。この特殊コードはその方程式が満たされるた
びに、すなわち非同期出力が切り替えられる正しい瞬間
ごとにパルスを発生する。
【００３５】図１１に、追加ラッチＬ１及びＬ２用のク
ロック復号回路を示す。この回路は、組合せ回路の入力
信号（ｃｌｋＡ、ｃｌｋＢ、ＣＳ、ユーザ・クロック）
と状態変数入力信号（Ｑ０、Ｑ'１、Ｑ'２）に依存し、
カルノー・マップによって得られるクロック１及びクロ
ック２の方程式に対応する。
ロック復号回路を示す。この回路は、組合せ回路の入力
信号（ｃｌｋＡ、ｃｌｋＢ、ＣＳ、ユーザ・クロック）
と状態変数入力信号（Ｑ０、Ｑ'１、Ｑ'２）に依存し、
カルノー・マップによって得られるクロック１及びクロ
ック２の方程式に対応する。
【００３６】上記に述べた本発明は、３つの入力と２個
の追加ラッチを必要とする環境で使用される。それは、
より多くの入力とラッチを必要とする環境で一般化する
こともできる。したがって、好ましい実施例の説明は、
本発明の範囲を限定するものと解釈すべきではなく、本
発明に些細な変更を加えて上記の環境に適合させること
は当業者の能力の範囲内に十分に含まれるものである。
の追加ラッチを必要とする環境で使用される。それは、
より多くの入力とラッチを必要とする環境で一般化する
こともできる。したがって、好ましい実施例の説明は、
本発明の範囲を限定するものと解釈すべきではなく、本
発明に些細な変更を加えて上記の環境に適合させること
は当業者の能力の範囲内に十分に含まれるものである。
【図１】従来技術のミーリー型状態機械の回路を示す図
である。
である。
【図２】従来技術のムーア型状態機械の回路を示す図で
ある。
ある。
【図３】従来技術のカスケード式状態機械の回路を示す
図である。
図である。
【図４】カスケード式状態機械の状態図である。
【図５】カスケード式状態機械の状態図である。
【図６】カスケード式状態機械の状態図である。
【図７】３個のラッチと２個の非同期出力を備える本発
明の好ましい実施例の回路を示す図である。
明の好ましい実施例の回路を示す図である。
【図８】本発明の好ましい実施例の状態図である。
【図９】本発明の好ましい実施例の環境を示す図であ
る。
る。
【図１０】本発明における動作のタイミング図である。
【図１１】好ましい実施例における追加ラッチＬ１、Ｌ
２用のクロック復号回路の回路図である。
２用のクロック復号回路の回路図である。
１ 組合せ回路 ２ 状態変数レジスタ ３ １次入力 ６ 状態変数出力信号 １０ 非同期出力レジスタ ２０ 非同期出力レジスタ
Claims (4)
- 【請求項１】複数のユニットに接続され、状態機械のク
ロック信号とは独立に、状態機械が受け取る１組の１次
入力信号のうちから１つの信号を選択するために、Ｍ個
の非同期信号の実行を管理するための有限状態機械であ
って、有限状態機械が、Ｎ個の非同期入力信号を含む前
記１組の１次入力信号を受け取り、状態変数出力信号を
状態変数レジスタに出力する、組合せ論理手段を含み、
前記態変数レジスタが、クロック信号で駆動され、Ｍ個
の状態変数レジスタ出力信号を提供するという、有限状
態機械において、 組合せ論理手段に接続され、Ｎ個の非同期入力信号に従
って、選択の瞬間を示すＭ個のタイミング・パルスを発
生する論理手段と、 前記Ｍ個の状態変数レジスタ出力を受け取り、前記Ｍ個
のタイミング・パルスで駆動されて、それぞれがその瞬
間の状態機械の入力信号の１つの選択を可能にし、組合
せ論理手段にループ・バックされて状態機械の現状態を
示す、Ｍ個の出力信号を発生する記憶手段とを含むこと
を特徴とする有限状態機械。 - 【請求項２】選択される信号が前記１組の１次入力信号
に含まれるクロック信号の１つであり、 さらに、それぞれ状態機械からの出力信号の１つ及び入
力クロック信号の１つを受け取り、選択のためユニーク
なＯＲゲートに信号を発行する、Ｍ個のＡＮＤゲートを
備える、１次入力のクロック信号のうちから、状態機械
に接続されたユニット用のユーザ・クロックとして使用
されるクロック信号を選択するための選択手段を含むこ
とを特徴とする、請求項１に記載の有限状態機械。 - 【請求項３】Ｎ個の非同期入力信号のうちの少くとも１
つが、アップ・レベルとダウン・レベルで５０％のデュ
ーティ・サイクル要件を満たすように、状態機械によっ
て選択されたクロック信号を２分割したものであること
を特徴とする、請求項２に記載の有限状態機械。 - 【請求項４】複数のユニットに接続され、状態機械のク
ロック信号とは独立に、状態機械が受け取る１組の１次
入力信号のうちから１つの信号を選択するために、Ｍ個
の非同期信号の実行を管理するための有限状態機械であ
って、有限状態機械が、Ｎ個の非同期入力信号を含む前
記１組の１次入力信号を受け取り、状態変数出力信号を
状態変数レジスタに出力する、組合せ論理手段を含み、
前記状態変数レジスタが、クロック信号で駆動され、Ｍ
個の状態変数レジスタ出力信号を提供し、それぞれ前記
Ｍ個の状態変数レジスタ出力信号の１つを受け取るＭ個
の記憶手段が設けられている、有限状態機械において実
施される方法であって、（ａ）組合せ論理手段におい
て、Ｎ個の非同期入力信号を含む前記１組の１次入力信
号を受け取るステップと、（ｂ）前記１次入力信号と、
状態機械の現状態信号、すなわち状態変数入力信号及び
前記Ｍ個の記憶手段の出力信号とに従って、組合せ論理
手段から、状態機械の状態変数出力信号を前記状態変数
レジスタに出力するステップと、（ｃ）状態変数レジス
タからＭ個の状態変数レジスタ出力を発生するステップ
と、（ｄ）前記Ｍ個の記憶手段のそれぞれに前記Ｍ個の
状態変数レジスタ出力を記憶するステップと、（ｅ）前
記１組の１次入力信号のうちの受け取ったＮ個の非同期
入力信号に従って、組合せ論理手段１から対応する記憶
手段宛にタイミング・パルスを発生し、前記対応する記
憶手段が前記タイミング・パルスから１次入力信号の１
つの選択を可能にする信号を発生するステップとを含む
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92480147A EP0591593A1 (en) | 1992-10-09 | 1992-10-09 | Device and method of managing asynchronous events in a finite state machine |
| FR92480147.5 | 1992-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324843A true JPH06324843A (ja) | 1994-11-25 |
| JP2688166B2 JP2688166B2 (ja) | 1997-12-08 |
Family
ID=8211806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252840A Expired - Lifetime JP2688166B2 (ja) | 1992-10-09 | 1993-10-08 | 有限状態機械において非同期事象を管理する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5389838A (ja) |
| EP (1) | EP0591593A1 (ja) |
| JP (1) | JP2688166B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06276193A (ja) * | 1993-03-01 | 1994-09-30 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェースを構成し且つその出力を分析するシステム及び方法 |
| JPH06291765A (ja) * | 1993-03-01 | 1994-10-18 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェース及び事象ベクトルの生成方法 |
| JPH07221754A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 負荷平衡および負荷分散のための通信システム |
| JPH07221753A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 動的経路指定装置 |
| JPH07312594A (ja) * | 1993-03-01 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 情報収集方法、情報収集アーキテクチャ、データ通信ネットワークの制御システム及びデータ通信ネットワークの制御方法 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074428A (en) * | 1994-10-19 | 2000-06-13 | Hewlett-Packard Company | Minimizing logic by resolving "don't care" output values in a finite state machine |
| US5640557A (en) * | 1994-11-18 | 1997-06-17 | International Business Machines Corporation | Method and system for processing logic blocks in a data processing system |
| JPH08147143A (ja) * | 1994-11-21 | 1996-06-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5758132A (en) * | 1995-03-29 | 1998-05-26 | Telefonaktiebolaget Lm Ericsson | Clock control system and method using circuitry operating at lower clock frequency for selecting and synchronizing the switching of higher frequency clock signals |
| US5706473A (en) * | 1995-03-31 | 1998-01-06 | Synopsys, Inc. | Computer model of a finite state machine having inputs, outputs, delayed inputs and delayed outputs |
| US5604452A (en) * | 1995-04-03 | 1997-02-18 | Exar Corporation | Clock generator using a state machine to switch between two offset clocks |
| US5534796A (en) * | 1995-04-21 | 1996-07-09 | Intergraph Corporation | Self-clocking pipeline register |
| US5606564A (en) * | 1995-05-19 | 1997-02-25 | Cirrus Logic Inc. | Test logic circuit and method for verifying internal logic of an integrated circuit |
| US5652536A (en) * | 1995-09-25 | 1997-07-29 | Cirrus Logic, Inc. | Non-glitch clock switching circuit |
| US5825644A (en) * | 1996-03-04 | 1998-10-20 | Motorola, Inc. | Method for encoding a state machine |
| US5761488A (en) * | 1996-06-13 | 1998-06-02 | International Business Machines Corporation | Logic translation method for increasing simulation emulation efficiency |
| US5828872A (en) * | 1996-07-01 | 1998-10-27 | Sun Microsystems, Inc. | Implementation of high speed synchronous state machines with short setup and hold time signals |
| US6041371A (en) * | 1996-12-19 | 2000-03-21 | Texas Instruments Incorporated | Asynchronous input/output for integrated circuits that latches external asynchronous signal in feedback path of state machine |
| US5834957A (en) * | 1996-12-20 | 1998-11-10 | Hewlett-Packard Company | Implementing asynchronous sequential circuits using synchronous design techniques and modules |
| US6381328B1 (en) * | 1997-08-29 | 2002-04-30 | Lucent Technologies Inc. | ETSI intelligent network capability set 1 intelligent network application protocol service switching point finite state machine |
| US6134690A (en) * | 1998-06-25 | 2000-10-17 | Cisco Technology, Inc. | Computerized automation system and method |
| US20040225865A1 (en) * | 1999-09-03 | 2004-11-11 | Cox Richard D. | Integrated database indexing system |
| US6829695B1 (en) * | 1999-09-03 | 2004-12-07 | Nexql, L.L.C. | Enhanced boolean processor with parallel input |
| US6816827B1 (en) * | 1999-10-01 | 2004-11-09 | Nec Corporation | Verification method for combinational loop systems |
| US6456146B1 (en) * | 2000-12-28 | 2002-09-24 | Intel Corp. | System and method for multiplexing clocking signals |
| DE10122481B4 (de) * | 2001-05-09 | 2012-02-16 | Nxp B.V. | Schaltung zur wahlweisen Erzeugung eines Ausgangssignals aus einem von mehreren Taktsignalen |
| DE10207603A1 (de) * | 2002-02-22 | 2003-09-04 | Thomson Brandt Gmbh | Schaltwerk |
| US20050083743A1 (en) * | 2003-09-09 | 2005-04-21 | Integrated Magnetoelectronics Corporation A California Corporation | Nonvolatile sequential machines |
| US7676791B2 (en) * | 2004-07-09 | 2010-03-09 | Microsoft Corporation | Implementation of concurrent programs in object-oriented languages |
| US7747985B2 (en) * | 2005-03-18 | 2010-06-29 | Microsoft Corporation | Conformance testing of multi-threaded and distributed software systems |
| EP1705815B1 (en) | 2005-03-22 | 2011-08-24 | Infineon Technologies AG | A digital clock switching means |
| US7500149B2 (en) * | 2005-03-31 | 2009-03-03 | Microsoft Corporation | Generating finite state machines for software systems with asynchronous callbacks |
| US7665072B2 (en) | 2005-04-21 | 2010-02-16 | Microsoft Corporation | Generating test cases for software with complex preconditions |
| US7605607B2 (en) | 2006-12-08 | 2009-10-20 | Ng Chan Wai | State machine and system and method of implementing a state machine |
| US7911830B2 (en) | 2007-05-17 | 2011-03-22 | Integrated Magnetoelectronics | Scalable nonvolatile memory |
| US9741923B2 (en) | 2015-09-25 | 2017-08-22 | Integrated Magnetoelectronics Corporation | SpinRAM |
| CN116126402B (zh) * | 2023-04-04 | 2023-06-20 | 核工业西南物理研究院 | 用单一指令控制多个异步并发系统运行状态的装置及方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5581837U (ja) * | 1978-11-28 | 1980-06-05 | ||
| JPS60144867A (ja) * | 1984-01-09 | 1985-07-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列デ−タ処理装置 |
| JPH01194714A (ja) * | 1988-01-29 | 1989-08-04 | Fujitsu Ltd | プログラマブル・ロジック・デバイス |
| JPH01260528A (ja) * | 1988-04-12 | 1989-10-17 | Matsushita Electric Ind Co Ltd | 状態遷移装置 |
| JPH03271929A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 壱個数検出回路 |
| JPH03282821A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 非同期式演算回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261723A (ja) * | 1988-08-29 | 1990-03-01 | Matsushita Electric Ind Co Ltd | ステートマシン |
| US5015871A (en) * | 1989-11-03 | 1991-05-14 | Harris Corporation | Multiple external asynchronous triggers circuit |
| NL9000380A (nl) * | 1990-02-16 | 1991-09-16 | Philips Nv | Sequentiele finite state machine schakeling, alsmede geintegreerde schakeling voorzien van de schakeling. |
| US5204555A (en) * | 1990-04-05 | 1993-04-20 | Gazelle Microcircuits, Inc. | Logic array having high frequency internal clocking |
| GB2243008A (en) * | 1990-04-05 | 1991-10-16 | Gazelle Microcircuits Inc | Logic array or state machine |
| US5159278A (en) * | 1991-04-02 | 1992-10-27 | Vlsi Technology, Inc. | State machine architecture providing increased resolution of output timing |
| US5155380A (en) * | 1991-04-12 | 1992-10-13 | Acer Incorporated | Clock switching circuit and method for preventing glitch during switching |
| GB9109445D0 (en) * | 1991-05-01 | 1991-06-26 | Ncr Co | A circuit for glitch-free switching of asynchronous clock sources |
| US5274281A (en) * | 1992-04-29 | 1993-12-28 | Intel Corporation | Static PLA with state machine controlled by model of both minterm and an output line |
-
1992
- 1992-10-09 EP EP92480147A patent/EP0591593A1/en not_active Withdrawn
-
1993
- 1993-09-21 US US08/124,739 patent/US5389838A/en not_active Expired - Fee Related
- 1993-10-08 JP JP5252840A patent/JP2688166B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5581837U (ja) * | 1978-11-28 | 1980-06-05 | ||
| JPS60144867A (ja) * | 1984-01-09 | 1985-07-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列デ−タ処理装置 |
| JPH01194714A (ja) * | 1988-01-29 | 1989-08-04 | Fujitsu Ltd | プログラマブル・ロジック・デバイス |
| JPH01260528A (ja) * | 1988-04-12 | 1989-10-17 | Matsushita Electric Ind Co Ltd | 状態遷移装置 |
| JPH03271929A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 壱個数検出回路 |
| JPH03282821A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 非同期式演算回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06276193A (ja) * | 1993-03-01 | 1994-09-30 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェースを構成し且つその出力を分析するシステム及び方法 |
| JPH06291765A (ja) * | 1993-03-01 | 1994-10-18 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェース及び事象ベクトルの生成方法 |
| JPH07312594A (ja) * | 1993-03-01 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 情報収集方法、情報収集アーキテクチャ、データ通信ネットワークの制御システム及びデータ通信ネットワークの制御方法 |
| JPH07221754A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 負荷平衡および負荷分散のための通信システム |
| JPH07221753A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 動的経路指定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5389838A (en) | 1995-02-14 |
| EP0591593A1 (en) | 1994-04-13 |
| JP2688166B2 (ja) | 1997-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2688166B2 (ja) | 有限状態機械において非同期事象を管理する装置及び方法 | |
| Yun et al. | High-performance asynchronous pipeline circuits | |
| US5459855A (en) | Frequency ratio detector for determining fixed frequency ratios in a computer system | |
| KR100304036B1 (ko) | 데이타동기시스템및방법 | |
| US6064247A (en) | Multiple frequency clock generation and synchronization | |
| JP3488224B2 (ja) | 遷移信号制御装置とそれを用いたｄｍａコントローラ及び遷移信号制御プロセッサ | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| EP1116087B1 (en) | Synchronous polyphase clock distribution system | |
| US8363766B2 (en) | Device and method of synchronizing signals | |
| WO2000014875A1 (en) | Circuit for distribution of clock signals using muller elements | |
| US6185720B1 (en) | Slaveless synchronous system design | |
| US6092129A (en) | Method and apparatus for communicating signals between circuits operating at different frequencies | |
| US20100315886A1 (en) | Data transfer apparatus, and method, and semiconductor circuit | |
| KR101106836B1 (ko) | 전자 회로 및 데이터 요소 프로세싱 방법 | |
| US6175257B1 (en) | Integrated circuit comprising a master circuit working at a first frequency to control slave circuits working at a second frequency | |
| JP4193284B2 (ja) | エラスティック回路および集積回路 | |
| JP2690516B2 (ja) | リングカウンタ | |
| JP2778527B2 (ja) | 計数回路 | |
| KR200155054Y1 (ko) | 카운터 회로 | |
| US6552590B2 (en) | Clocking scheme for ASIC | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| IL118203A (en) | Precision time of day counting system | |
| JPH10303874A (ja) | 異クロック間同期エッジ検出方式 | |
| US6856172B1 (en) | Sequential logic circuit for frequency division | |
| JPH08204524A (ja) | クロック位相制御回路とこれを用いたデジタル信号処理回路 |