JPH0261723A - ステートマシン - Google Patents
ステートマシンInfo
- Publication number
- JPH0261723A JPH0261723A JP63213980A JP21398088A JPH0261723A JP H0261723 A JPH0261723 A JP H0261723A JP 63213980 A JP63213980 A JP 63213980A JP 21398088 A JP21398088 A JP 21398088A JP H0261723 A JPH0261723 A JP H0261723A
- Authority
- JP
- Japan
- Prior art keywords
- state
- signal
- output
- output signal
- state variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computing Systems (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Numerical Control (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、制御装置あるいは制御回路において使用され
ているステートマシン、特に、高速に次の状態への遷移
を行なうことが必要なステートマシンに関するものであ
る。
ているステートマシン、特に、高速に次の状態への遷移
を行なうことが必要なステートマシンに関するものであ
る。
従来の技術
従来の技術によるステートマシンは、例えば、ｒｃｏｍ
ｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｏｒ
ｇａｎｅｚａｔｉｏｎ」、Ｉｔ ａ ｙ ｅ ｓ著、マ
グロウヒル社、１９７８． ｐ、７９に示されている。
ｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｏｒ
ｇａｎｅｚａｔｉｏｎ」、Ｉｔ ａ ｙ ｅ ｓ著、マ
グロウヒル社、１９７８． ｐ、７９に示されている。
第５図および第６図は従来の技術によるステートマシン
の構成図およびその動作タイミングをそれぞれ示すもの
であり、１は、組み合わせ回路、２は状態変数レジスタ
、３は入力信号、４は出力信号、５は状態変数入力信号
、６は状態変数出力信号、７はクロック、１７は出力レ
ジスタ出力信号、１８は出力レジスタである。
の構成図およびその動作タイミングをそれぞれ示すもの
であり、１は、組み合わせ回路、２は状態変数レジスタ
、３は入力信号、４は出力信号、５は状態変数入力信号
、６は状態変数出力信号、７はクロック、１７は出力レ
ジスタ出力信号、１８は出力レジスタである。
第５図および第６図を使用し、従来の技術によるステー
トマシンの構成および動作を説明する。
トマシンの構成および動作を説明する。
ここで、外部からの入力信号３はクロック７の立ち上が
りに同期して入力されるものとする。また、第６図にお
いて、ハツチングを施した部分は、その期間の信号が不
薙定であることを示している。なお、第６図および第９
図におけるハツチングも同様の意味を持つものとする。
りに同期して入力されるものとする。また、第６図にお
いて、ハツチングを施した部分は、その期間の信号が不
薙定であることを示している。なお、第６図および第９
図におけるハツチングも同様の意味を持つものとする。
第ｎサイクル１１の最初において、組み合わせ回路１に
外部からの入力信号３と内部の状態変数入力信号５とが
入力される。組み合わせ回路１は、その回路遅延４２だ
け遅れて、外部への出力信号４と状態変数出力信号６を
生成する。このうち、状態変数出力信号６は、クロック
７の立ち上がりに同期して状態変数レジスタ２に保持さ
れ、同様に出力信号４は、クロック７の立ち上がりに同
期して出力レジスタ１８に保持される。この結果、第（
ｎ＋１）サイクルの最初から前記の入力信号８と状態変
数入力信号５に対応した結果が使用可能となる。
外部からの入力信号３と内部の状態変数入力信号５とが
入力される。組み合わせ回路１は、その回路遅延４２だ
け遅れて、外部への出力信号４と状態変数出力信号６を
生成する。このうち、状態変数出力信号６は、クロック
７の立ち上がりに同期して状態変数レジスタ２に保持さ
れ、同様に出力信号４は、クロック７の立ち上がりに同
期して出力レジスタ１８に保持される。この結果、第（
ｎ＋１）サイクルの最初から前記の入力信号８と状態変
数入力信号５に対応した結果が使用可能となる。
このように、従来の技術によるステートマシンの構成に
おいては、第（ｎ＋１）サイクル１２の最初から出力レ
ジスタ出力信号１７を得るためには、第ｎサイクル１１
が始まる以前に、入力信号３および状態変数入力信号５
を確定しておかなければならず、第（ｎ−１）サイクル
の途中に入力される信号に対してステートマシンの状態
遷移を変更しようとすると、それに対応した状態変数出
力信号６は第（ｎ＋１）サイクルの始めとなる。
おいては、第（ｎ＋１）サイクル１２の最初から出力レ
ジスタ出力信号１７を得るためには、第ｎサイクル１１
が始まる以前に、入力信号３および状態変数入力信号５
を確定しておかなければならず、第（ｎ−１）サイクル
の途中に入力される信号に対してステートマシンの状態
遷移を変更しようとすると、それに対応した状態変数出
力信号６は第（ｎ＋１）サイクルの始めとなる。
このため、この場合においては、第ｎサイクルは無駄な
サイクルとなる。
サイクルとなる。
たとえば、第（ｎ−１）サイクルにおいて出力レジスタ
出力信号１７により制御される演算器などの結果により
、第ｎサイクルの状態変数入力信号５あるいは出力レジ
スタ出力信号１７を決定することは不可能である。
出力信号１７により制御される演算器などの結果により
、第ｎサイクルの状態変数入力信号５あるいは出力レジ
スタ出力信号１７を決定することは不可能である。
このことを第４図に示す状態遷移図で示す。第４図にお
いて、（ａ）が従来のステートマシンを使用した場合の
状態遷移図示す。第４図（ａ）において、状態Ｂ２１が
第（ｎ−１）サイクルに対応するとし、そのサイクルに
おける出力レジスタ出力信号１７により演算器が制御さ
れており、その結果、前記の演算器から出力される信号
により次のサイクルの状態を決定しようとする。しかし
ながら、第ｎサイクル１１の状態、すなわち状態Ｃ２２
は既に第（ｎ−１）サイクルにおいて決定されており、
上記の演算器の出力値に対応する状態はさらにその次の
第（ｎ＋１）サイクル１２において初めて得られる。こ
の場合、第ｎサイクル１１の状ＢＣは無駄なサイクルと
なり、そのサイクルで行なわれる動作を無視するように
しなければならない。このようにして、無駄な状態Ｃ２
２に対応するサイクルが状態Ｂ２１から状態Ｄ２３への
遷移の間に挿入されることになる。
いて、（ａ）が従来のステートマシンを使用した場合の
状態遷移図示す。第４図（ａ）において、状態Ｂ２１が
第（ｎ−１）サイクルに対応するとし、そのサイクルに
おける出力レジスタ出力信号１７により演算器が制御さ
れており、その結果、前記の演算器から出力される信号
により次のサイクルの状態を決定しようとする。しかし
ながら、第ｎサイクル１１の状態、すなわち状態Ｃ２２
は既に第（ｎ−１）サイクルにおいて決定されており、
上記の演算器の出力値に対応する状態はさらにその次の
第（ｎ＋１）サイクル１２において初めて得られる。こ
の場合、第ｎサイクル１１の状ＢＣは無駄なサイクルと
なり、そのサイクルで行なわれる動作を無視するように
しなければならない。このようにして、無駄な状態Ｃ２
２に対応するサイクルが状態Ｂ２１から状態Ｄ２３への
遷移の間に挿入されることになる。
発明が解決しようとする課題
しかしながら、上記のような構成では、状態Ｂ２１にあ
る第（ｎ−１）サイクルの途中において入力される信号
を組合わせ回路１の入力信号３として使用し、それに続
（第ｎサイクルにおいて直ちに状態Ｄ２３に遷移するこ
とは不可能であるため、無駄な状態Ｃ２２を第ｎサイク
ルに挿入し、第（ｎ＋１）サイクルにおいてはじめて状
態Ｄ２３に遷移するため、状態遷移のために余分な時間
を必要とするという問題点を有していた。
る第（ｎ−１）サイクルの途中において入力される信号
を組合わせ回路１の入力信号３として使用し、それに続
（第ｎサイクルにおいて直ちに状態Ｄ２３に遷移するこ
とは不可能であるため、無駄な状態Ｃ２２を第ｎサイク
ルに挿入し、第（ｎ＋１）サイクルにおいてはじめて状
態Ｄ２３に遷移するため、状態遷移のために余分な時間
を必要とするという問題点を有していた。
本発明はかかる問題点に鑑み、状１’１Ｂ２１にある第
（ｎ−１）サイクルの途中において入力される信号を次
の状態を決定するために使用しながらも、それに続く第
ｎサイクルにおいて直ちに状態Ｄ２３に遷移することを
可能とし、状態遷移を高速に行なうことのできるステー
トマシンを提供することを目的とする。
（ｎ−１）サイクルの途中において入力される信号を次
の状態を決定するために使用しながらも、それに続く第
ｎサイクルにおいて直ちに状態Ｄ２３に遷移することを
可能とし、状態遷移を高速に行なうことのできるステー
トマシンを提供することを目的とする。
課題を解決するための手段
本発明は第１の入力信号および状態変数入力信号を人力
とし、第１の出力信号および第１の状態変数出力信号と
を出力する組み合わせ論理生成手段と、第２の出力信号
と第２の状態変数出力信号を出力する定数発生手段と、
前記の第１の出力信号と第２の出力信号を選択する第１
の選択手段と、前記の第１の状態変数出力信号と第２の
状態変数出力信号を選択する第２の選択手段を持ち、前
記の定数発生手段が、前記の第１の出力信号の内の少な
くとも１つの信号により制御され、前記の第１および第
２の選択手段が前記の第１の出力信号の内の少なくとも
１つの信号および第２の入力信号のいずれかあるいは両
者により制御され、前記の第２の選択手段の出力が前記
の状態変数入力となることを特徴とするステートマシン
である。
とし、第１の出力信号および第１の状態変数出力信号と
を出力する組み合わせ論理生成手段と、第２の出力信号
と第２の状態変数出力信号を出力する定数発生手段と、
前記の第１の出力信号と第２の出力信号を選択する第１
の選択手段と、前記の第１の状態変数出力信号と第２の
状態変数出力信号を選択する第２の選択手段を持ち、前
記の定数発生手段が、前記の第１の出力信号の内の少な
くとも１つの信号により制御され、前記の第１および第
２の選択手段が前記の第１の出力信号の内の少なくとも
１つの信号および第２の入力信号のいずれかあるいは両
者により制御され、前記の第２の選択手段の出力が前記
の状態変数入力となることを特徴とするステートマシン
である。
作 用
本発明は前記した構成により、組み合わせ回路の出力信
号の内の少なくとも１つの信号により定数発生手段を制
御し、組み合わせ回路の出力信号の内の少なくとも１つ
の信号および外部からの第２の入力信号のいずれかある
いは両者により選択手段を制御することにより、最終的
な出力信号および状態変数出力信号を決定することによ
り、第２の入力信号が入力されるサイクルの次のサイク
ルにおいて直ちに前記の第２の入力信号を使用１て決定
された状態への遷移が可能となり、この結果、無駄なサ
イクルを挿入することなく、高速な状態遷移が実現でき
る。
号の内の少なくとも１つの信号により定数発生手段を制
御し、組み合わせ回路の出力信号の内の少なくとも１つ
の信号および外部からの第２の入力信号のいずれかある
いは両者により選択手段を制御することにより、最終的
な出力信号および状態変数出力信号を決定することによ
り、第２の入力信号が入力されるサイクルの次のサイク
ルにおいて直ちに前記の第２の入力信号を使用１て決定
された状態への遷移が可能となり、この結果、無駄なサ
イクルを挿入することなく、高速な状態遷移が実現でき
る。
実施例
第１図および第２図は、それぞれ本発明の第１の実施例
のステートマシンの構成図およびタイミング図を示すも
のである。第１図において１３ａおよび１３ｂはそれぞ
れ出力信号および状態変数出力信号に対応した定数発生
回路、選択器１４ａおよび１４ｂはそれぞれ定数発生回
路１３ａからの定数出力信号２６と蒸出力信号１５の選
択、あるいは、定数発生回路１３ｂからの定数出力信号
２７と原状態変数出力信号１６の選択を行ない、それぞ
れ、出力信号４および状態変数出力信号６を出力するも
のである。また、第４図（ｂ）は、本実施例に対応した
状態遷移図である。
のステートマシンの構成図およびタイミング図を示すも
のである。第１図において１３ａおよび１３ｂはそれぞ
れ出力信号および状態変数出力信号に対応した定数発生
回路、選択器１４ａおよび１４ｂはそれぞれ定数発生回
路１３ａからの定数出力信号２６と蒸出力信号１５の選
択、あるいは、定数発生回路１３ｂからの定数出力信号
２７と原状態変数出力信号１６の選択を行ない、それぞ
れ、出力信号４および状態変数出力信号６を出力するも
のである。また、第４図（ｂ）は、本実施例に対応した
状態遷移図である。
以上のように構成された本実施例のステートマシンにつ
いて、第１図、第２図および第４図（ｂ）を使用して以
下にその動作の説明をする。
いて、第１図、第２図および第４図（ｂ）を使用して以
下にその動作の説明をする。
遅い入力信号８は、第（ｎ−１）サイクル１０において
、他の入力信号３より遅れて入力されるものとする。ま
た、状態変数レジスタ２および出力レジスタ１８はいず
れもクロック７で駆動されており、その立ち上がりエツ
ジでそれぞれの入力が取り込まれるとする。第２図に示
すタイミング図において、第（ｎ−１）サイクルＩＯの
時刻ｔにおいて、遅い入力信号８が確定するとする。こ
の時刻から次のクロック７の立ち上がりまでの時間は組
み合わせ回路遅延４２よりも短（、この時刻ｔから新た
に組み合わせ回路１で蒸出力信号１５を決定することは
不可能であるとする。
、他の入力信号３より遅れて入力されるものとする。ま
た、状態変数レジスタ２および出力レジスタ１８はいず
れもクロック７で駆動されており、その立ち上がりエツ
ジでそれぞれの入力が取り込まれるとする。第２図に示
すタイミング図において、第（ｎ−１）サイクルＩＯの
時刻ｔにおいて、遅い入力信号８が確定するとする。こ
の時刻から次のクロック７の立ち上がりまでの時間は組
み合わせ回路遅延４２よりも短（、この時刻ｔから新た
に組み合わせ回路１で蒸出力信号１５を決定することは
不可能であるとする。
本実施例においては、定数発生回路１３ａおよび１３ｂ
が定数を発生している。それぞれの定数出力信号２６．
２７は、第４図（ｂ）において、状態Ｄ２３に対応する
ものである。組み合わせ回路１は入力信号３と状態変数
入力信号５を入力とし、組み合わせ回路遅延４２の後に
、蒸出力信号１５、原状態変数出力信号１６および選択
器出力信号４２を出力する。この層状態変数出力変数信
号１６は、第４図（ｂ）において状態Ｃ２２に対応する
ものであり、通常の場合には次のサイクルに移る時点で
状態Ｃ２２への遷移２２８Ｃが起こる。
が定数を発生している。それぞれの定数出力信号２６．
２７は、第４図（ｂ）において、状態Ｄ２３に対応する
ものである。組み合わせ回路１は入力信号３と状態変数
入力信号５を入力とし、組み合わせ回路遅延４２の後に
、蒸出力信号１５、原状態変数出力信号１６および選択
器出力信号４２を出力する。この層状態変数出力変数信
号１６は、第４図（ｂ）において状態Ｃ２２に対応する
ものであり、通常の場合には次のサイクルに移る時点で
状態Ｃ２２への遷移２２８Ｃが起こる。
ここで、選択器出力信号４１が２ビツトの信号Ｓｌ、Ｓ
ｏで構成されているとする。簡単のためこれを（ＳＬ、
Ｓｏ）と表す。また、遅い入力８が２ビツトの信号Ｌｌ
、ＬＯで構成されているものとし、これを（Ｌｌ、ＬＯ
）と表す。論理回路４０は出力Ｗを次の論理式により生
成する。
ｏで構成されているとする。簡単のためこれを（ＳＬ、
Ｓｏ）と表す。また、遅い入力８が２ビツトの信号Ｌｌ
、ＬＯで構成されているものとし、これを（Ｌｌ、ＬＯ
）と表す。論理回路４０は出力Ｗを次の論理式により生
成する。
Ｗ＝Ｓ１＊Ｌ１＋ＳＯ＊ＬＯ・・・・（１）なお、（１
）式において、＊は論理積を、＋は論理和をそれぞれ表
現する。論理式（１）は簡単であるため、組み合わせ回
路１の組み合わせ回路遅延４２にくらべて十分小さい時
間で評価することができる。また、選択器１４ａ、１４
ｂはそれぞれ論理回路４０からの出力が１の時に定数発
生回路１３ａ、１３ｂからの信号を選択し、０の場合に
組み合わせ回路１からの信号を選択するものとする。
）式において、＊は論理積を、＋は論理和をそれぞれ表
現する。論理式（１）は簡単であるため、組み合わせ回
路１の組み合わせ回路遅延４２にくらべて十分小さい時
間で評価することができる。また、選択器１４ａ、１４
ｂはそれぞれ論理回路４０からの出力が１の時に定数発
生回路１３ａ、１３ｂからの信号を選択し、０の場合に
組み合わせ回路１からの信号を選択するものとする。
ここで、選択器制御信号４１として（ＳＬ、５Ｏ）＝（
１，０）が出力されたとする。遅い入力８は時刻ｔにお
いて確定し、（ＬＬ、ＬＯ）＝（１，１）となるとする
。遅い入力８が入力された時刻ｔあるいは選択器制御信
号４１が確定する時刻のうち遅い時刻から直ちに論理式
（１）が評価され、この結果、論理回路４０の出力Ｗが
１となり選択器１４ａ、１４ｂはともに、定数発生回路
１３ａあるいは１３ｂの出力を選択し、それぞれ出力信
号４あるいは状態変数出力信号６として出力される。こ
の結果、次の第ｎサイクルにおいてクロック７の立ち上
がりエツジにおいて、出力レジスタ１８および状態変数
レジスタ２には定数発生回路から出力がラッチされる。
１，０）が出力されたとする。遅い入力８は時刻ｔにお
いて確定し、（ＬＬ、ＬＯ）＝（１，１）となるとする
。遅い入力８が入力された時刻ｔあるいは選択器制御信
号４１が確定する時刻のうち遅い時刻から直ちに論理式
（１）が評価され、この結果、論理回路４０の出力Ｗが
１となり選択器１４ａ、１４ｂはともに、定数発生回路
１３ａあるいは１３ｂの出力を選択し、それぞれ出力信
号４あるいは状態変数出力信号６として出力される。こ
の結果、次の第ｎサイクルにおいてクロック７の立ち上
がりエツジにおいて、出力レジスタ１８および状態変数
レジスタ２には定数発生回路から出力がラッチされる。
これは、第４図（ｂ）において、状態Ｄ２３への遷移Ｂ
Ｄ３３に対応する。このとき状ＢＣ２２への遷移ＢＣ３
１は実施されない。以上に示した場合において、遅い入
力８が（Ｌｌ、ＬＯ）＝ （１，０）である場合におい
ても同様に遷移ＢＤ３３が実施される。
Ｄ３３に対応する。このとき状ＢＣ２２への遷移ＢＣ３
１は実施されない。以上に示した場合において、遅い入
力８が（Ｌｌ、ＬＯ）＝ （１，０）である場合におい
ても同様に遷移ＢＤ３３が実施される。
このようにして、第ｎサイクルの最初から出力レジスタ
１８および状態変数レジスタ２の内容は遅い入力信号８
を反映した値となり、遅い入力８が入力された次のサイ
クルにおいてそれに対応した状態遷移が行なわれた。
１８および状態変数レジスタ２の内容は遅い入力信号８
を反映した値となり、遅い入力８が入力された次のサイ
クルにおいてそれに対応した状態遷移が行なわれた。
また１以上の実施例において、選択器出力信号４１の出
力として（Ｓｌ、５ｏ）−（１，１）を出力することに
より、遅い入力８が（ＬＬ、ＬＯ）＝（１，１）の時の
みに定数発生回路１３ａ ＋ １３ ｂの出力を次のサ
イクルの値として使用することができる。このように、
選択器出力信号４１の値により、遅い入力８の値に対す
る対応を変化させることが可能である。また、本実施例
においては組み合わせ回路１の出力として選択器制御信
号４１を設けているが、選択器制御信号４１を設けず、
遅い入力８により直接あるいは論理回路４０を介して選
択器１４ａあるいは１４ｂを制御することによっても上
記と同様に、次のサイクルにおいての状態遷移を可能と
することが可能であることは言うまでもない。また本実
施例においては、選択器１４ａと１４ｂが論理回路４０
の同一の出力により制御されているが、選択器１４ａと
１４ｂのそれぞれに対し独立の出力を設けて制御するこ
とが可能であることは言うまでもない。
力として（Ｓｌ、５ｏ）−（１，１）を出力することに
より、遅い入力８が（ＬＬ、ＬＯ）＝（１，１）の時の
みに定数発生回路１３ａ ＋ １３ ｂの出力を次のサ
イクルの値として使用することができる。このように、
選択器出力信号４１の値により、遅い入力８の値に対す
る対応を変化させることが可能である。また、本実施例
においては組み合わせ回路１の出力として選択器制御信
号４１を設けているが、選択器制御信号４１を設けず、
遅い入力８により直接あるいは論理回路４０を介して選
択器１４ａあるいは１４ｂを制御することによっても上
記と同様に、次のサイクルにおいての状態遷移を可能と
することが可能であることは言うまでもない。また本実
施例においては、選択器１４ａと１４ｂが論理回路４０
の同一の出力により制御されているが、選択器１４ａと
１４ｂのそれぞれに対し独立の出力を設けて制御するこ
とが可能であることは言うまでもない。
第３図は、本発明の第２の実施例のステートマシンの構
成図をしめすものである。第３図において、１３ａおよ
び１３ｂはそれぞれ出力信号および状態変数出力信号に
対応した定数発生回路であり、それぞれ複数の出力信号
２６ａ−ｃおよび複数の状態変数出力信号２７ａ−ｃを
発生する。選択器１４ａおよび１４ｂはそれぞれ定数発
生回路１３ａからの定数出力信号２６ａ−ｃと厚比力信
号１５との選択、あるいは、定数発生回路１３ｂからの
定数出力信号２７ａ−ｃと原状煎出カ信号１６との選択
を行ない、それぞれ、出力信号４および状態変数出力信
号６を出力するものである。
成図をしめすものである。第３図において、１３ａおよ
び１３ｂはそれぞれ出力信号および状態変数出力信号に
対応した定数発生回路であり、それぞれ複数の出力信号
２６ａ−ｃおよび複数の状態変数出力信号２７ａ−ｃを
発生する。選択器１４ａおよび１４ｂはそれぞれ定数発
生回路１３ａからの定数出力信号２６ａ−ｃと厚比力信
号１５との選択、あるいは、定数発生回路１３ｂからの
定数出力信号２７ａ−ｃと原状煎出カ信号１６との選択
を行ない、それぞれ、出力信号４および状態変数出力信
号６を出力するものである。
本実施例においては論理回路４ｏの出方（Ｗ３、Ｗ２．
Ｗｌ、ＷＯ）は、遅い入力８（ＬＬ。
Ｗｌ、ＷＯ）は、遅い入力８（ＬＬ。
ＬＯ）と選択器制御信号４１ （Ｓｌ、Ｓｏ）を用いて
、それぞれ次の論理式で決定されるものとする。
、それぞれ次の論理式で決定されるものとする。
Ｗ３ ＝ Ｌ１＊Ｓ１ −−−・ｃ
２）Ｗ２ ＝ Ｌｌ＊ＳＯ・・・・ （３）Ｗｌ
＝ ＬＯ＊Ｓ１ ・・・・ （４
）ＷＯ＝ （Ｗ３＋Ｗ２＋ＷＩ ） −−−−（
５）ここで、選択器１４ａおよび１４ｂは、ｗｏのとき
組み合わせ回路ｌがらの出方を、また、Ｗｌ、Ｗ２．Ｗ
３の場合には、定数発生回路１３ａ、１３ｂの出力２６
ａ、２６ｂ、２６ｃあるいは２７ａ、２７ｂ、２７ｃの
それぞれが選択されるものとする。
２）Ｗ２ ＝ Ｌｌ＊ＳＯ・・・・ （３）Ｗｌ
＝ ＬＯ＊Ｓ１ ・・・・ （４
）ＷＯ＝ （Ｗ３＋Ｗ２＋ＷＩ ） −−−−（
５）ここで、選択器１４ａおよび１４ｂは、ｗｏのとき
組み合わせ回路ｌがらの出方を、また、Ｗｌ、Ｗ２．Ｗ
３の場合には、定数発生回路１３ａ、１３ｂの出力２６
ａ、２６ｂ、２６ｃあるいは２７ａ、２７ｂ、２７ｃの
それぞれが選択されるものとする。
このようにして、定数として複数の出力信号２６ａ−ｃ
あるいは、状態出力信号２７ａ−ｃを選択することが可
能である。なお、本実施例においては、定数発生回路１
３ａ、１３ｂの両方が複数の定数出力を発生しているが
、いずれか一方のみの定数発生回路が複数の定数出力し
ている構成も可能でありまた同様な効果が期待できるこ
とは言うまでもない。
あるいは、状態出力信号２７ａ−ｃを選択することが可
能である。なお、本実施例においては、定数発生回路１
３ａ、１３ｂの両方が複数の定数出力を発生しているが
、いずれか一方のみの定数発生回路が複数の定数出力し
ている構成も可能でありまた同様な効果が期待できるこ
とは言うまでもない。
第７図は本発明の第３の実施例のステートマシンの構成
図である。第７図において定数発生回路１３ａおよび１
３ｂはそれぞれ組み合わせ回路１の厚比力信号の一部で
ある定数発生回路制御信号４４ａおよび４４ｂにより制
御されており複数の種類の定数出力信号２６あるいは２
７を発生することが可能である。
図である。第７図において定数発生回路１３ａおよび１
３ｂはそれぞれ組み合わせ回路１の厚比力信号の一部で
ある定数発生回路制御信号４４ａおよび４４ｂにより制
御されており複数の種類の定数出力信号２６あるいは２
７を発生することが可能である。
この実施例において選択器１４ａおよび１４ｂはそれぞ
れ遅い入力信号８と組み合わせ回路１の厚比力１５の一
部である選択器制御信号４１を入力とする論理回路４０
の出力で制御されており、選択器１４ａは定数出力信号
２６と厚比力信号１５を選択し、選択器１４ｂは定数出
力信号２７と原状態変数出力信号１６を選択する。この
ようにして、定数として複数の種類の出力信号２６ある
いは、状態出力信号２７を選択することが可能である。
れ遅い入力信号８と組み合わせ回路１の厚比力１５の一
部である選択器制御信号４１を入力とする論理回路４０
の出力で制御されており、選択器１４ａは定数出力信号
２６と厚比力信号１５を選択し、選択器１４ｂは定数出
力信号２７と原状態変数出力信号１６を選択する。この
ようにして、定数として複数の種類の出力信号２６ある
いは、状態出力信号２７を選択することが可能である。
なお、本実施例においては、定数発生回路１３ａ、１３
ｂの両方がそれぞれ独立した定数発生回路制御信号４４
ａ、４４ｂにより制御されているが、１つの定数発生回
路制御信号のみで２つの定数発生回路を制御することも
可能であり、またいずれか一方のみが制御されている構
成も可能でありまた同様な効果が期待できることは言う
までもない。
ｂの両方がそれぞれ独立した定数発生回路制御信号４４
ａ、４４ｂにより制御されているが、１つの定数発生回
路制御信号のみで２つの定数発生回路を制御することも
可能であり、またいずれか一方のみが制御されている構
成も可能でありまた同様な効果が期待できることは言う
までもない。
第８図および第９図は本発明の第４の実施例のステート
マシンの構成図である。第８図において定数発生回路１
３ａおよび１３ｂはそれぞれ出力レジスタ出力信号の一
部である定数発生回路制御信号４４ａおよび４４ｂによ
り制御されており複数の種類の定数出力信号２６あるい
は２７を発生することが可能である。また、論理回路４
０の出力は遅い入力信号８および出力レジスタ出力信号
の一部である選択制御信号４１により決定される。
マシンの構成図である。第８図において定数発生回路１
３ａおよび１３ｂはそれぞれ出力レジスタ出力信号の一
部である定数発生回路制御信号４４ａおよび４４ｂによ
り制御されており複数の種類の定数出力信号２６あるい
は２７を発生することが可能である。また、論理回路４
０の出力は遅い入力信号８および出力レジスタ出力信号
の一部である選択制御信号４１により決定される。
本実施例においては、定数発生回路制御信号４４ａおよ
び４４ｂは各サイクルの最初から確定しているため、定
数発生回路１３ａおよび１３ｂの出力信号２６および２
７は定数発生回路遅延４３の後に確定する。
び４４ｂは各サイクルの最初から確定しているため、定
数発生回路１３ａおよび１３ｂの出力信号２６および２
７は定数発生回路遅延４３の後に確定する。
このため、組み合わせ回路１の出力信号４が確定する時
点が遅い入力信号８が入力される時点よりも遅い場合で
も選択器１３ａ、１３ｂの出力を即座に確定することが
できる。
点が遅い入力信号８が入力される時点よりも遅い場合で
も選択器１３ａ、１３ｂの出力を即座に確定することが
できる。
以上の述べたいずれの実施例においても、このような選
択手段を、組み合わせ回路１の厚比力１５あるいは原状
態変数出力１６のうちの一部のビットに対してのみ設け
ることも可能である。
択手段を、組み合わせ回路１の厚比力１５あるいは原状
態変数出力１６のうちの一部のビットに対してのみ設け
ることも可能である。
発明の効果
以上のように、本発明の構成によるステートマシンにお
いては、現在の動作サイクルの途中に確定する遅い入力
信号により、それに続（動作サイクルにおけるステート
マシンの状態を決定することが可能となり、この結果、
無駄な状態を介するための拳作サイクルを挿入すること
な（、現在の動作サイクルの次の動作サイクルにおいて
直ちに目的とする状態に遷移することが可能となり、高
速な状態遷移が可能なステートマシンを実現することが
できる。
いては、現在の動作サイクルの途中に確定する遅い入力
信号により、それに続（動作サイクルにおけるステート
マシンの状態を決定することが可能となり、この結果、
無駄な状態を介するための拳作サイクルを挿入すること
な（、現在の動作サイクルの次の動作サイクルにおいて
直ちに目的とする状態に遷移することが可能となり、高
速な状態遷移が可能なステートマシンを実現することが
できる。
第１図および第２図は本発明の第１の実施例であるステ
ートマシンの構成図および動作タイミング図、第３図は
本発明の第２の実施例であるステートマシンの構成図、
第４図（ａ）、 （ｂ）はそれぞれ従来の構成によるス
テートマシンおよび本発明によるステートマシンの状態
遷移図、第５図および実施例であるステートマシンの構
成図、第８図および第９図は本発明の第４の実施例であ
るステートマシンの構成図および動作タイミング図であ
る。 １・・・・・・組み合わせ回路、２・・・・・・状態変
数レジスタ、３・・・・・・入力、４・・・・・・出力
、５・・・・・・状態変数入力、６・・・・・・状態変
数入力、７・・・・・・クロック、８・・・・・・遅い
入力、１３ａ、１３ｂ・・・・・・定数発生回路、１４
ａ、１４ｂ・・・・・・選択器、１５・・・・・・厚比
力、１６・・・・・・原状前変数出力、１７・・・・・
・出力レジスタ出力、１８・・・・・・出力レジスタ、
２０−２３・・・・・・状態、２６．２６ａ−ｃ、２７
ａ −ｃ ・＝・一定数出力、３０−３３・・・・・
・状態遷移、４０・・・・・・論理回路、４１・・・・
・・選択器制御信号、４２・・・・・・組み合わせ回路
遅延、４３・・・・・・定数発生回路遅延。 代理人の氏名 弁理士 粟野重孝 ばか１基筒 図 ｔ３（１、Ｉ３ｂ 定数外生図球 第 図 第６図 第 図 第 図 ／３（１，／３ｂ −一一定数感呈回臥第 図
ートマシンの構成図および動作タイミング図、第３図は
本発明の第２の実施例であるステートマシンの構成図、
第４図（ａ）、 （ｂ）はそれぞれ従来の構成によるス
テートマシンおよび本発明によるステートマシンの状態
遷移図、第５図および実施例であるステートマシンの構
成図、第８図および第９図は本発明の第４の実施例であ
るステートマシンの構成図および動作タイミング図であ
る。 １・・・・・・組み合わせ回路、２・・・・・・状態変
数レジスタ、３・・・・・・入力、４・・・・・・出力
、５・・・・・・状態変数入力、６・・・・・・状態変
数入力、７・・・・・・クロック、８・・・・・・遅い
入力、１３ａ、１３ｂ・・・・・・定数発生回路、１４
ａ、１４ｂ・・・・・・選択器、１５・・・・・・厚比
力、１６・・・・・・原状前変数出力、１７・・・・・
・出力レジスタ出力、１８・・・・・・出力レジスタ、
２０−２３・・・・・・状態、２６．２６ａ−ｃ、２７
ａ −ｃ ・＝・一定数出力、３０−３３・・・・・
・状態遷移、４０・・・・・・論理回路、４１・・・・
・・選択器制御信号、４２・・・・・・組み合わせ回路
遅延、４３・・・・・・定数発生回路遅延。 代理人の氏名 弁理士 粟野重孝 ばか１基筒 図 ｔ３（１、Ｉ３ｂ 定数外生図球 第 図 第６図 第 図 第 図 ／３（１，／３ｂ −一一定数感呈回臥第 図
Claims (5)
- （１）第１の入力信号および状態変数入力信号を入力と
し、第１の出力信号および第１の状態変数出力信号とを
出力する組み合わせ論理生成手段と、第２の出力信号と
第２の状態変数出力信号を出力する定数発生手段と、前
記の第１の出力信号と第２の出力信号を選択する第１の
選択手段と、前記の第１の状態変数出力信号と第２の状
態変数出力信号を選択する第２の選択手段を持ち、前記
第１および第２の選択手段が前記の第１の出力信号の内
の少なくとも１つの信号および第２の入力信号のいずれ
かあるいは両者により制御され、前記の第２の選択手段
の出力が前記の状態変数入力となることを特徴とするス
テートマシン。 - （２）定数発生手段が、組み合わせ論理生成手段からの
第１の出力信号の内の少なくとも１つの信号により制御
されていることを特徴とする特許請求の範囲第１項に記
載のステートマシン。 - （３）出力信号あるいは状態変数出力信号のうちの一つ
のみが選択手段を介して選択されていることを特徴とす
る特許請求の範囲第１項に記載のステートマシン。 - （４）定数発生手段が複数の組の出力信号を発生し、前
記の複数の組の出力信号および組み合わせ論理生成手段
の出力信号のうちの１つが第１の選択手段により選択さ
れることを特徴とする特許請求の範囲第１項に記載のス
テートマシン。 - （５）定数発生手段が複数の組の状態変数出力信号を発
生し、前記の複数の組の状態変数出力信号および組み合
わせ論理生成手段の状態変数出力信号のうちの１つが第
２の選択手段により選択されることを特徴とする特許請
求の範囲第１項に記載のステートマシン。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213980A JPH0261723A (ja) | 1988-08-29 | 1988-08-29 | ステートマシン |
| DE68921120T DE68921120T2 (de) | 1988-08-29 | 1989-08-25 | Endlicher Automat. |
| EP89115727A EP0356940B1 (en) | 1988-08-29 | 1989-08-25 | Finite state machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213980A JPH0261723A (ja) | 1988-08-29 | 1988-08-29 | ステートマシン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261723A true JPH0261723A (ja) | 1990-03-01 |
Family
ID=16648253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213980A Pending JPH0261723A (ja) | 1988-08-29 | 1988-08-29 | ステートマシン |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0356940B1 (ja) |
| JP (1) | JPH0261723A (ja) |
| DE (1) | DE68921120T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591593A1 (en) * | 1992-10-09 | 1994-04-13 | International Business Machines Corporation | Device and method of managing asynchronous events in a finite state machine |
| FR2775142B1 (fr) * | 1998-02-19 | 2002-11-29 | Sgs Thomson Microelectronics | Machines d'etats pour circuit integre fonctionnant a frequence elevee |
| CA2573914A1 (en) * | 2007-01-12 | 2008-07-12 | Daniel D. Karmazyn | Controlling the operating states of a software application with a single keyboard button |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
| US4488230A (en) * | 1982-12-08 | 1984-12-11 | At&T Bell Laboratories | Programmed logic array with external signals introduced between its AND plane and its OR plane |
| US4825363A (en) * | 1984-12-05 | 1989-04-25 | Honeywell Inc. | Apparatus for modifying microinstructions of a microprogrammed processor |
-
1988
- 1988-08-29 JP JP63213980A patent/JPH0261723A/ja active Pending
-
1989
- 1989-08-25 EP EP89115727A patent/EP0356940B1/en not_active Expired - Lifetime
- 1989-08-25 DE DE68921120T patent/DE68921120T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68921120T2 (de) | 1995-06-22 |
| EP0356940B1 (en) | 1995-02-15 |
| DE68921120D1 (de) | 1995-03-23 |
| EP0356940A2 (en) | 1990-03-07 |
| EP0356940A3 (en) | 1991-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5261081A (en) | Sequence control apparatus for producing output signals in synchronous with a consistent delay from rising or falling edge of clock input signal | |
| JPS6029402B2 (ja) | クロツク制御信号発生装置 | |
| KR900005282B1 (ko) | 직접 회로 구조 | |
| JP2632731B2 (ja) | 集積回路装置 | |
| JPS6156903B2 (ja) | ||
| JPS6030973B2 (ja) | 高速パタ−ン発生器 | |
| JPH0261723A (ja) | ステートマシン | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| US4965511A (en) | Test circuit for logic ICS | |
| JP2820462B2 (ja) | データ列発生装置 | |
| JPH0715800B2 (ja) | 記憶回路 | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| US7123679B2 (en) | Counter having improved counting speed | |
| JPH05276019A (ja) | プログラマブル・ロジックアレイ回路 | |
| SU949719A1 (ru) | Сдвигающее устройство | |
| US4858179A (en) | Apparatus for determining the minimum number of storage elements required to store the states of a circuit | |
| JPS60217722A (ja) | パルス信号発生回路 | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JPH0815392A (ja) | テストモード設定回路 | |
| KR0123068B1 (ko) | 랜덤발생기 | |
| JPH0756651A (ja) | クロック発生回路 | |
| JPS61109316A (ja) | パタ−ン発生回路 | |
| JPS63254823A (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH10170604A (ja) | 入出力バッファテスト回路及び半導体集積回路 | |
| JP2008219728A (ja) | 再構成可能な演算処理回路 |