JPH06324945A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、不揮発性メモリに対する書込み／
消去時間の短縮を実現する記憶制御装置を提供すること
を目的とする。 【構成】 制御用ＣＰＵ２２は、図外のホストから入力
される指定アドレスデータ及びＳＣＳＩインターフェー
スコントローラ２１を介して入力されるデータを一時的
に一次メモリ２３に格納し、入力された指定アドレスデ
ータのフラッシュＲＯＭ２５〜２７内の消去動作が終了
しているか否かを一次メモリ２３に格納されているブロ
ック管理テーブルに基づいて確認し、消去動作が完了し
ていないときは、消去が完了しているデータブロックの
指定アドレスを当該指定アドレスに変換してデータ書込
み動作を制御するとともに、当該変換指定アドレスのデ
ータブロックに対する消去動作を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶制御装置に係り、
詳細には、フラッシュＲＡＭ等のメモリに対するデータ
の書込み／消去動作を制御するのに好適な記憶制御装置
に関する。

【０００２】

【従来の技術】従来、主記憶装置の補助記憶装置として
ハードディスク装置等のディスクシステムが一般に使用
されているが、アクセスする際の動作時間がかかるた
め、より高速に動作する補助記憶装置に対する要求が高
まっている。この要求に対応するため、このＤＲＡＭ
（Dynamic Random Accesss Memory ）やＳＲＡＭ（Stat
icRandom Accesss Memory ）等の半導体メモリを利用し
た半導体ディスク装置が実用化されている。

【０００３】このような従来の半導体ディスク装置とし
ては、例えば、図７に示すような構成のものがある。

【０００４】図７において、１は半導体ディスク装置を
制御するＣＰＵ（Central Process-ing Unit）、２はコ
ンピュータ本体との間のデータ授受を制御するＳＣＳＩ
（S-mall Computer System Interface）インターフェー
スコントローラ、３はＤＲＡＭにより構成される半導体
メモリ、４は半導体メモリ３の記憶内容のバックアップ
を行う磁気ディスク装置、５はシステムの電源断を検出
すると、ＣＰＵ１にバックアップ命令を発行し、半導体
メモリ３に記憶されているデータを磁気ディスク装置４
に書込むように指示する電源断監視装置、６は電源断か
らバックアップが完了するまで動作を保証するバッテリ
である。

【０００５】また、その他の半導体ディスク装置の構成
を図８に示す。

【０００６】図８において、７は半導体ディスク装置を
制御するＣＰＵ、８はコンピュータ本体との間のデータ
授受を制御するＳＣＳＩインターフェースコントロー
ラ、９はＤＲＡＭにより構成される半導体メモリ、１０
はシステムの電源とは別に常にＡＣ１００Ｖから半導体
ディスク装置に電源を供給して半導体メモリ９に書込ま
れたデータを保持する専用電源、１１は停電等の一時的
な電源断から半導体メモリ９を保護するためのバッテリ
である。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体ディスク装置にあっては、上記図７に
示した半導体ディスク装置の場合は、半導体メモリ３に
書込まれたデータを保護するために磁気ディスク装置４
を使用しているため、コスト高になるという問題点があ
った。

【０００８】また、上記図８に示した半導体ディスク装
置の場合は、半導体メモリ９に書込まれたデータを保護
するために必ず専用電源１０を投入していなければなら
ないし、万一の長時間の停電等によりバックアップのバ
ッテリ１１が切れて、半導体メモリ９のデータを消去し
てしまう危険性がある。

【０００９】また、ＤＲＡＭやＳＲＡＭ等の電源バック
アップが必要な半導体メモリとは異なり、電源を切って
もデータが消えない不揮発性メモリとして、Ｆｌａｓｈ
型ＥＥＰＲＯＭ（Electrically Erasable Programmable
Read Only Memory 、以下、単にフラッシュＲＯＭとい
う）等に代表される半導体メモリが開発されているが、
書込み／消去時間が長いため、半導体ディスク装置とし
て実用化するには至っていない。

【００１０】このフラッシュＲＯＭの書込み／消去時間
が長くなる理由を図９に示すフラッシュＲＯＭを利用し
た半導体ディスク装置の構成及び図１０に示すフラッシ
ュＲＯＭの構成を参照して説明する。

【００１１】図９において、半導体ディスク装置は、上
記図７、８に示したものと同様のＣＰＵ１１及びＳＣＳ
Ｉインターフェースコントローラ１２と、フラッシュＲ
ＯＭにより構成される半導体メモリ１３、半導体メモリ
１３に書込むべきデータを一時的に記憶する一次メモリ
１４から構成されている。

【００１２】この半導体ディスク装置において、半導体
メモリ１３は、そのフラッシュＲＯＭ内のデータ書込領
域が、図１０に示すように、複数のデータブロック（
〜）に分割されている場合、例えば、データブロック
にデータを書込もうとしたとき、このデータブロック
に対して消去コマンドを発行する。次いで、消去動作
のリカバリタイムを待った後、そのデータブロック内
のデータが消去されたか否かを確認し、消去されていな
ければ、再度消去コマンドを発行するという、一連の動
作が必要である。

【００１３】このようにフラッシュＲＯＭを利用した場
合は、消去確認動作が必要になる。通常、この消去動作
は制御用ＣＰＵのソフト処理により行われるが、この処
理時間が長いため、スループットを大幅に低下させる要
因になっている。

【００１４】また、消去確認後、このデータブロック
にデータを書込むが、１ワードのライト動作毎に消去確
認のためのリカバリタイムが必要であり、このリカバリ
タイムによって、さらにスループットを低下させてい
る。

【００１５】本発明の課題は、不揮発性メモリに対する
書込み／消去時間の短縮を実現する記憶制御装置を提供
するようにすることである。

【００１６】

【課題を解決するための手段】本発明の手段は次の通り
である。

【００１７】請求項１記載の発明は、指定アドレスによ
り複数の記憶領域を形成し、データが書込まれた記憶領
域に対して随時消去動作が必要な記憶手段と、この記憶
手段において消去動作が行われたか否かを各記憶領域の
指定アドレスに基づいて管理する管理手段と、上記記憶
手段の指定アドレス毎にデータ書込み要求を受付ける
と、上記管理手段の記憶する指定アドレスデータに基づ
いて該書込み要求を受付けた当該指定アドレスの記憶領
域が消去済みか否かを確認し、消去済みでないとき、当
該他の消去済み記憶領域の指定アドレスを当該指定アド
レスに変換するアドレス変換手段と、このアドレス変換
手段により変換される指定アドレスに基づいて上記記憶
手段に形成される記憶領域に対するデータ書込み動作を
制御するとともに、当該変換指定アドレスに対する消去
動作を制御する制御手段と、を具備したことを特徴とし
ている。

【００１８】請求項２記載の発明は、指定アドレスによ
り複数の記憶領域を形成し、データが書込まれた記憶領
域に対して随時消去動作が必要な記憶手段と、入力され
る指定アドレスに基づいて記憶手段の各記憶領域に対す
るデータの書込み動作及び消去動作を制御する制御手段
と、を備えた記憶制御装置において、上記制御手段から
出力される消去命令に応じて上記記憶手段の各記憶領域
に対する消去動作を実行するとともに、この消去動作の
完了を確認し、消去確認信号を上記制御手段に出力する
消去手段を設け、上記制御手段は、この消去確認手段か
ら入力される消去確認信号により上記記憶手段の各記憶
領域におけるデータ消去を確認することを特徴としてい
る。

【００１９】

【作用】本発明の手段の作用は次の通りである。

【００２０】請求項１記載の発明によれば、指定アドレ
スにより複数の記憶領域を形成し、データが書込まれた
記憶領域に対して随時消去動作が必要な記憶手段におい
て管理手段により消去動作が行われたか否かが各記憶領
域の指定アドレスに基づいて管理され、上記記憶手段の
指定アドレス毎にデータ書込み要求を受付けると、アド
レス変換手段により上記管理手段の記憶する指定アドレ
スデータに基づいて該書込み要求を受付けた当該指定ア
ドレスの記憶領域が消去済みか否かが確認され、消去済
みでないとき、当該他の消去済み記憶領域の指定アドレ
スが当該指定アドレスに変換され、制御手段により、こ
のアドレス変換手段により変換される指定アドレスに基
づいて上記記憶手段に形成される記憶領域に対するデー
タ書込み動作が制御されるとともに、当該変換指定アド
レスに対する消去動作が制御される。

【００２１】したがって、ホストは消去動作を待たずに
データ書込みを行うことができ、ホストから記憶手段に
対してデータ書込み行う際の処理速度を高速にすること
ができる。

【００２２】請求項２記載の発明によれば、指定アドレ
スにより複数の記憶領域を形成し、データが書込まれた
記憶領域に対して随時消去動作が必要な記憶手段と、こ
の記憶手段に対する指定アドレスによるデータの書込み
動作及び消去動作を制御する制御手段と、を備えた記憶
制御装置において、消去手段により上記制御手段から出
力される消去命令に応じて上記記憶手段の各記憶領域に
対する消去動作が実行されるとともに、この消去動作の
完了が確認されると、消去確認信号が上記制御手段に出
力され、上記制御手段では、この消去確認手段から入力
される消去確認信号により上記記憶手段の各記憶領域に
おけるデータ消去が確認される。

【００２３】したがって、制御手段は記憶手段における
消去動作及び消去確認動作を制御する必要がなくなり、
制御手段を記憶手段のその他の指定アドレスへのデータ
書込み処理に専有して使用することができ、データ書込
処理効率をさらに向上して、データ書込みスピードをさ
らに高速にすることができる。

【００２４】その結果、記憶データ保持のための電源バ
ックアップが不要な不揮発性半導体を利用し、書込み／
消去動作時間が高速な記憶制御装置を提供することがで
きる。

【００２５】

【実施例】以下、図１〜図６を参照して実施例を説明す
る。

【００２６】図１〜図６は、本発明の記憶制御装置を適
用した半導体ディスク装置の一実施例を示す図である。

【００２７】まず、構成を説明する。図１は、半導体デ
ィスク装置のブロック構成図である。この図において、
半導体ディスク装置２０は、ＳＣＳＩインターフェース
コントローラ２１、制御用ＣＰＵ２２、一次メモリ２
３、ＳＲＡＭ２４及びフラッシュＲＯＭ（Ｆ−ＲＯＭ）
２５〜２７により構成される。

【００２８】ＳＣＳＩインターフェースコントローラ２
１は、図外のホスト（コンピュータ本体）と半導体ディ
スク装置２０との間でＳＣＳＩインターフェースを介し
て行うデータ授受を制御する。

【００２９】制御用ＣＰＵ２２は、ＲＯＭ内に格納され
る書込／消去制御プログラムに基づいて半導体ディスク
装置２０内の各部を制御して、フラッシュＲＯＭ２５〜
２７に対する書込／消去制御処理を実行する。すなわ
ち、制御用ＣＰＵ２２は、図外のホストから入力される
指定アドレスデータ及びＳＣＳＩインターフェースコン
トローラ２１を介して入力されるデータを一時的に一次
メモリ２３に格納し、入力された指定アドレスデータの
フラッシュＲＯＭ２５〜２７内の消去動作が終了してい
るか否かを一次メモリ２３に格納されている後述するブ
ロック管理テーブルに基づいて確認し、消去動作が完了
していないときは、消去が完了しているデータブロック
の指定アドレスを当該指定アドレスに変換してデータ書
込み動作を制御するとともに、当該変換指定アドレスの
データブロックに対する消去動作を制御する。

【００３０】一次メモリ２３は、制御用ＣＰＵ２２によ
り転送される指定アドレスデータ及び書込みデータを一
時的に記憶する記憶領域を形成するとともに、図２に示
すように、フラッシュＲＯＭ２５〜２７内に指定アドレ
スによって形成される複数のデータブロック（１〜ｎ）
毎に消去動作が完了しているか否かを示すビットデータ
を格納するブロック管理テーブルを形成する。このブロ
ック管理テーブルにおいては、制御用ＣＰＵ２２が、指
定アドレスにおける消去動作の完了を確認するために、
“データ有（未消去）”か、“データ無（消去完了）”
かを示すビットデータを格納するものとする。

【００３１】ＳＲＡＭ２４は、フラッシュＲＯＭ２５〜
２７内に形成される各データブロックに該当する指定ア
ドレスデータを格納する記憶領域を形成し、本実施例で
は、その指定アドレスデータを昇順に格納するものとす
る。

【００３２】フラッシュＲＯＭ２５〜２７は、それぞれ
図３に示すように、アドレスバッファ３１、データバッ
ファ３２、アドレスカウンタ３３、レングスカウンタ３
４、リカバリタイマ３５、一致回路３６及びフラッシュ
ＲＯＭ部３７により構成される。

【００３３】アドレスバッファ３１は、アドレスバス４
１に接続し、図外の制御用ＣＰＵ２２からアドレスバス
４１を介して入力される指定アドレスデータを一時的に
格納してフラッシュＲＯＭ部３７に出力する。

【００３４】データバッファ３２は、データバス４２に
接続し、図外の制御用ＣＰＵ２２からデータバス４２を
介して入力される書込みデータを一時的に格納してフラ
ッシュＲＯＭ部３７に出力する。

【００３５】また、アドレスバッファ３１とデータバッ
ファ３２は、制御用ＣＰＵ２２から消去コマンドが発行
された時、それぞれアドレスバス４１とデータバス４２
との接続が閉じられ、制御用ＣＰＵ２２から切り離され
る。

【００３６】アドレスカウンタ３３は、レングスカウン
タ３４から入力されるレングスカウントデータ（パルス
信号）に基づいてアドレス値をカウントアップしてフラ
ッシュＲＯＭ部３７に出力する。

【００３７】レングスカウンタ３４は、リカバリタイマ
３５から入力されるタイムアップ信号に基づいて消去す
べきブロック分のデータ長をカウントするレングスカウ
ントを開始し、そのレングスカウントデータ（パルス信
号）をアドレスカウンタ３３に出力するとともに、デー
タの確定時期を示すストローブパルスを一致回路３６に
出力する。また、レングスカウンタ３４は、規定のレン
グス分カウントアップすると、終了信号を図外の制御用
ＣＰＵ２２に出力し、消去動作が終了したことを通知す
る。

【００３８】リカバリタイマ３５は、消去動作に必要な
リカバリタイムを設定するタイマであり、図外の制御用
ＣＰＵ２２から消去コマンドが発行されると、このリカ
バリタイムのカウントを開始し、そのリカバリタイムの
カウントアップ信号をレングスカウンタ３４に出力し、
レングスカウントを開始させる。

【００３９】一致回路３６は、レングスカウンタ３４か
ら入力されるストローブパルスのタイミングで消去確認
動作を実行し、アドレスカウンタ３３のアドレスカウン
ト毎にフラッシュＲＯＭ部３７から出力されるデータ
が、データの消去を示すデータ“ＦＦ（ｈｅｘ）”と比
較することによりデータ消去を確認し、このデータ“Ｆ
Ｆ”と一致しないときは、消去動作が完了していないと
判断して、エラー信号を図外の制御用ＣＰＵ２２に出力
し、制御用ＣＰＵ２２から消去コマンドの再発行を促
す。

【００４０】フラッシュＲＯＭ部３７は、消去回路３８
を内蔵しており、この消去回路３８によってフラッシュ
ＲＯＭ部３７内のデータの消去が行われる。消去回路３
８は、データバス４２を介して制御用ＣＰＵ２２からデ
ータバッファ３２に入力される消去コマンドに応じて消
去動作を開始し、アドレスバス４１を介して制御用ＣＰ
Ｕ２２からアドレスバッファ３１に入力される指定アド
レスデータに応じて、その指定アドレスのデータを消去
し、その結果を一致回路３６に出力する。

【００４１】次に、本実施例の動作を説明する。

【００４２】まず、上記半導体ディスク装置２０に対す
る外部ホストからのアクセスにより半導体ディスク装置
２０内の制御用ＣＰＵ２２で実行されるデータ書込み処
理について図４に示すフローチャートに基づいて説明す
る。

【００４３】図４において、制御用ＣＰＵ２２は、外部
ホストからデータ書込みコマンド及び書込みデータが発
行され、ＳＣＳＩインターフェースコントローラ２１を
介して入力されるとともに、その書込み指定アドレスデ
ータが入力されると、受信データを一次メモリ２３に格
納した後（ステップＳ１）、受信完了を示す完了応答信
号をホストへ送信する（ステップＳ２）。

【００４４】次いで、指定アドレスに対応する一次メモ
リ２３内のブロック管理テーブルのビットをチェックし
（ステップＳ３）、指定アドレスにおける消去動作の完
了を確認するビットが“データ有（未消去）”か、“デ
ータ無（消去完了）”かを確認する（ステップＳ４）。
“データ無（消去完了）”のときは、ホストからの指定
アドレスのデータを、この指定アドレスに対応するＳＲ
ＡＭ２４の格納位置にセットし（ステップＳ５）、ホス
トからの指定アドレスに対応するＳＲＡＭ２４内の格納
位置にセットされたアドレスデータによりフラッシュＲ
ＯＭ２５〜２７内のアドレスを指定し（ステップＳ
６）、一次メモリ２３に先に格納したデータを書込んで
本処理を終了する（ステップＳ７）。

【００４５】一方、上記ステップＳ４で一次メモリ２３
内のブロック管理テーブルに格納する指定アドレスのビ
ットが“データ有（未消去）”のときは、指定アドレス
のブロックを含むフラッシュＲＯＭ２５〜２７に消去コ
マンドを発行し（ステップＳ８）、指定アドレスに対応
するブロック管理テーブル内の当該指定アドレス以外の
ブロック管理テーブル内で“データ無（消去完了）”の
ビットを検索する（ステップＳ９）。

【００４６】次いで、検索した“データ無（消去完
了）”のビットのアドレスデータをホストから指定アド
レスに対応するＳＲＡＭ２４のアドレス位置にセットし
（ステップＳ１０）、ホストからの指定アドレスに対応
するＳＲＡＭ２４内の格納位置にセットされたアドレス
データによりフラッシュＲＯＭ２５〜２７内のアドレス
を指定し（ステップＳ６）、一次メモリ２３に先に格納
したデータを書込んで本処理を終了する（ステップＳ
７）。

【００４７】以上のデータ書込み処理に基づくフラッシ
ュＲＯＭ２５〜２７の指定アドレスへのデータ書込み動
作について図５、図６に示すＳＲＡＭ２４とフラッシュ
ＲＯＭ２５〜２７へのアドレスデータ及び書込みデータ
の格納状態を参照して説明する。

【００４８】まず、図５において、ホストからの指定ア
ドレスによりフラッシュＲＯＭ２５〜２７のブロック２
に対するデータ書込み要求が入力されたとすると、ＳＲ
ＡＭ２４内の対応するアドレスブロック２にそのフラッ
シュＲＯＭ２５〜２７の指定アドレスデータ２が格納さ
れ、このアドレスブロック２に格納されたアドレスデー
タ２に従って一次メモリ２３に格納されている書込みデ
ータが、その対応するフラッシュＲＯＭ２５〜２７内の
指定アドレスブロックに書込まれる。

【００４９】一方、図５において、ホストからの指定ア
ドレス２に対応するフラッシュＲＯＭ２５〜２７内の指
定アドレスブロックのデータ消去が完了していないとき
は、フラッシュＲＯＭ２５〜２７内の指定アドレス以外
のデータ消去が完了しているアドレスブロックが、一次
メモリ２３内に格納されているブロック管理テーブル内
のビットを参照して検索され、例えば、図６に示すよう
に、ブロックｎのデータ消去が完了しているとすると、
そのアドレスデータｎがＳＲＡＭ２４内の対応する指定
アドレスブロック２に格納され、一次メモリ２３に格納
された書込みデータ２′が、そのアドレスブロックｎに
書込まれる。

【００５０】したがって、本実施例の半導体ディスク装
置２０では、ホストからの書込み指定アドレスに対応す
るフラッシュＲＯＭ２５〜２７内のアドレスブロックの
データ消去が完了していない時、他のデータ消去が完了
しているアドレスブロックに指定アドレスが変換されて
データ書込みが行われるため、ホストは、消去動作を待
たずにデータ書込みを行うことができ、ホストからフラ
ッシュＲＯＭに対してデータ書込み行う際の処理速度を
高速にすることができる。

【００５１】また、上記制御用ＣＰＵ２２からフラッシ
ュＲＯＭ２５〜２７に対して消去コマンドが出力される
と、上記図３に示したフラッシュＲＯＭ２５〜２７内で
は、リカバリタイマ３５のリカバリタイムのカウントを
開始し、アドレスバッファ３１とデータバッファ３２の
アドレスバス４１及びデータバス４２に対する接続を閉
じて、各フラッシュＲＯＭ２５〜２７は、制御用ＣＰＵ
２２から切り離される。リカバリタイマ３５では、リカ
バリタイムの設定時間経過後に、タイムアップ信号をレ
ングスカウンタ３４に出力すると、レングスカウンタ３
４のレングスカウントを開始させる。また、レングスカ
ウンタ３４では、アドレスカウンタ３３に対してパルス
信号を出力するとともに、一致回路３６に対してデータ
の確定時期を示すストローブパルスを出力する。

【００５２】アドレスカウンタ３３では、レングスカウ
ンタ３４から入力されるパルス信号のパルスタイミング
に同期してアドレスカウントをカウントアップし、その
アドレスデータをフラッシュＲＯＭ部３７に出力する。
フラッシュＲＯＭ部３７内の消去回路３８では、アドレ
スカウンタ３３から入力されるアドレスデータに応じ
て、そのアドレスブロックのデータを読み出して一致回
路３６に出力する。一致回路３６では、フラッシュＲＯ
Ｍ部３７から入力されるデータが、“ＦＦ（ｈｅｘ）”
と一致するか否かを比較することによりデータ消去が完
了したか否かが判別し、一致しない場合は、消去動作が
完了していないと判断して、エラー信号を図外の制御用
ＣＰＵ２２に出力し、制御用ＣＰＵ２２に対して消去コ
マンドの再発行を促す。

【００５３】また、レングスカウンタ３４では、規定の
レングス分カウントアップすると、終了信号を図外の制
御用ＣＰＵ２２に出力し、消去動作が終了したことを通
知する。

【００５４】したがって、本実施例のフラッシュＲＯＭ
２５〜２７内では、制御用ＣＰＵ２２からの消去コマン
ドの発行に応じて、指定アドレスブロックに対する消去
動作と消去確認動作が自動的に実行されるため、制御用
ＣＰＵでは、フラッシュＲＯＭ２５〜２７から出力され
るエラー信号及び消去終了信号に応じて消去コマンドの
発行するだけでよくなり、フラッシュＲＯＭ２５〜２７
における消去動作及び消去確認動作を制御する必要がな
くなり、フラッシュＲＯＭ２５〜２７に対するその他の
指定アドレスのデータ書込み処理に専有して使用するこ
とができ、データ書込処理効率をさらに向上して、フラ
ッシュＲＯＭに対するデータ書込みスピードをさらに高
速にすることができる。

【００５５】

【発明の効果】本発明によれば、ホストは消去動作を待
たずにデータ書込みを行うことができ、ホストから記憶
手段に対してデータ書込み行う際の処理速度を高速にす
ることができる。

【００５６】また、制御手段は記憶手段における消去動
作及び消去確認動作を制御する必要がなくなり、制御手
段を記憶手段のその他の指定アドレスへのデータ書込み
処理に専有して使用することができ、データ書込処理効
率をさらに向上して、データ書込みスピードをさらに高
速にすることができる。

【００５７】その結果、記憶データ保持のための電源バ
ックアップが不要な不揮発性半導体を利用し、書込み／
消去動作時間が高速な記憶制御装置を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の記憶制御装置を適用した半導体ディス
ク装置のブロック構成図。

【図２】図１の一次メモリに格納されるブロック管理テ
ーブルの構成図。

【図３】図１のフラッシュＲＯＭ内の回路構成を示すブ
ロック図。

【図４】図１の制御用ＣＰＵにより実行されるデータ書
込処理のフローチャート。

【図５】図１のＳＲＡＭ及びフラッシュＲＯＭにおける
アドレスデータの格納状態を示す図。

【図６】図１のＳＲＡＭ及びフラッシュＲＯＭにおける
アドレスデータの格納状態を示す図。

【図７】従来の半導体ディスク装置のブロック構成図。

【図８】従来のその他の半導体ディスク装置のブロック
構成図。

【図９】従来のフラッシュＲＯＭを利用して半導体ディ
スク装置のブロック構成図。

【図１０】図９のフラッシュＲＯＭ内の構成を示す図。

【符号の説明】

２０ 半導体ディスク装置 ２１ ＳＣＳＩインターフェースコントローラ ２２ 制御用ＣＰＵ ２３ 一次メモリ ２４ ＳＲＡＭ ２５〜２７ フラッシュＲＯＭ ３１ アドレスバッファ ３２ データバッファ ３３ アドレスカウンタ ３４ レングスカウンタ ３５ リカバリカウンタ ３６ 一致回路 ３７ フラッシュＲＯＭ部 ３８ 消去回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 指定アドレスにより複数の記憶領域を形
   成し、データが書込まれた記憶領域に対して随時消去動
   作が必要な記憶手段と、 この記憶手段において消去動作が行われたか否かを各記
   憶領域の指定アドレスに基づいて管理する管理手段と、 上記記憶手段の指定アドレス毎にデータ書込み要求を受
   付けると、上記管理手段の記憶する指定アドレスデータ
   に基づいて該書込み要求を受付けた当該指定アドレスの
   記憶領域が消去済みか否かを確認し、消去済みでないと
   き、当該他の消去済み記憶領域の指定アドレスを当該指
   定アドレスに変換するアドレス変換手段と、 このアドレス変換手段により変換される指定アドレスに
   基づいて上記記憶手段に形成される記憶領域に対するデ
   ータ書込み動作を制御するとともに、当該変換指定アド
   レスに対する消去動作を制御する制御手段と、 を具備したことを特徴とする記憶制御装置。
2. 【請求項２】 指定アドレスにより複数の記憶領域を形
   成し、データが書込まれた記憶領域に対して随時消去動
   作が必要な記憶手段と、 入力される指定アドレスに基づいて記憶手段の各記憶領
   域に対するデータの書込み動作及び消去動作を制御する
   制御手段と、 を備えた記憶制御装置において、 上記制御手段から出力される消去命令に応じて上記記憶
   手段の各記憶領域に対する消去動作を実行するととも
   に、この消去動作の完了を確認し、消去確認信号を上記
   制御手段に出力する消去手段を設け、 上記制御手段は、この消去確認手段から入力される消去
   確認信号により上記記憶手段の各記憶領域におけるデー
   タ消去を確認することを特徴とする記憶制御装置。