JPH06325502A - デジタル信号記録再生装置 - Google Patents
デジタル信号記録再生装置Info
- Publication number
- JPH06325502A JPH06325502A JP5115728A JP11572893A JPH06325502A JP H06325502 A JPH06325502 A JP H06325502A JP 5115728 A JP5115728 A JP 5115728A JP 11572893 A JP11572893 A JP 11572893A JP H06325502 A JPH06325502 A JP H06325502A
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- JP
- Japan
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- circuit
- bit
- error
- signal
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- Pending
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 ｍ−ｎ変調を利用したデジタル信号記録再生
のエラー訂正能力を高める一手段として、複数個のヘッ
ドを用意しそれらのヘッドから得られる複数系列の再生
信号とそれらをｎ−ｍ復調する際に発生するブロック誤
り信号を利用し、ブロック誤りの少ない系統の再生信号
を優先的に選択することによりランダムエラーを低減さ
せる。 【構成】 デジタル信号記録再生装置において複数のエ
ラーフラグから判断し、マルチプレクス手段においてエ
ラーフラグのない系列を優先させ選択することによりラ
ンダムエラーの量を低減させる構成を有している。
のエラー訂正能力を高める一手段として、複数個のヘッ
ドを用意しそれらのヘッドから得られる複数系列の再生
信号とそれらをｎ−ｍ復調する際に発生するブロック誤
り信号を利用し、ブロック誤りの少ない系統の再生信号
を優先的に選択することによりランダムエラーを低減さ
せる。 【構成】 デジタル信号記録再生装置において複数のエ
ラーフラグから判断し、マルチプレクス手段においてエ
ラーフラグのない系列を優先させ選択することによりラ
ンダムエラーの量を低減させる構成を有している。
Description
【０００１】
【産業上の利用分野】本発明はＶＴＲ等の映像・音声信
号のデジタル信号記録再生装置に関連するものである。
号のデジタル信号記録再生装置に関連するものである。
【０００２】
【従来の技術】デジタル信号記録にはアナログ信号記録
にないいくつかの基本的特徴がある。それは、ＲＦチャ
ンネルでのある一定量以下の劣化が、誤り訂正によって
完全に回復することである。この機能によって、デジタ
ル信号記録の信頼性が大幅に向上する。つまり記録時に
信号をいくつかのブロックに分割しそれぞれのブロック
にチェック用の冗長信号を算出し付加する。再生時にこ
の冗長信号をもとにエラーを検出し信号を訂正する。従
って本来の信号に対して冗長信号を加える比率が高い程
誤り訂正能力を増すことが可能になる。
にないいくつかの基本的特徴がある。それは、ＲＦチャ
ンネルでのある一定量以下の劣化が、誤り訂正によって
完全に回復することである。この機能によって、デジタ
ル信号記録の信頼性が大幅に向上する。つまり記録時に
信号をいくつかのブロックに分割しそれぞれのブロック
にチェック用の冗長信号を算出し付加する。再生時にこ
の冗長信号をもとにエラーを検出し信号を訂正する。従
って本来の信号に対して冗長信号を加える比率が高い程
誤り訂正能力を増すことが可能になる。
【０００３】図３に、リードソロモン積符号ブロックを
用いたエラー訂正機能を持つデジタルＶＴＲの一例を示
す。
用いたエラー訂正機能を持つデジタルＶＴＲの一例を示
す。
【０００４】１はデジタル信号入力端子、２はシャフリ
ング用メモリー回路、３はアウターエンコーダ回路、４
はＩＤ付加回路、５はインナーエンコーダ回路、６はチ
ャンネルコーディング回路、７はシンク付加回路、８は
パラレル／シリアル変換回路、９は記録アンプ、１０は
記録ヘッド、１１は再生ヘッド、１２は再生アンプ・等
価回路、１３はシリアル／パラレル変換回路、１４はシ
ンク／ＩＤ検出回路、１５はチャンネルデコーディング
回路、１６はインナーＥＣＣデコーディング回路、１７
はアウターＥＣＣデコーディング回路、１８はデシャフ
リング用メモリー回路、１９は修正回路、２０はデジタ
ル信号出力端子である。
ング用メモリー回路、３はアウターエンコーダ回路、４
はＩＤ付加回路、５はインナーエンコーダ回路、６はチ
ャンネルコーディング回路、７はシンク付加回路、８は
パラレル／シリアル変換回路、９は記録アンプ、１０は
記録ヘッド、１１は再生ヘッド、１２は再生アンプ・等
価回路、１３はシリアル／パラレル変換回路、１４はシ
ンク／ＩＤ検出回路、１５はチャンネルデコーディング
回路、１６はインナーＥＣＣデコーディング回路、１７
はアウターＥＣＣデコーディング回路、１８はデシャフ
リング用メモリー回路、１９は修正回路、２０はデジタ
ル信号出力端子である。
【０００５】図４は前記一例のシリンダ上における記録
ヘッドと再生ヘッドの詳細図であり、２５−１，２５−
２は記録ヘッド、２６−１，２６−２は再生ヘッドであ
る。
ヘッドと再生ヘッドの詳細図であり、２５−１，２５−
２は記録ヘッド、２６−１，２６−２は再生ヘッドであ
る。
【０００６】記録時には、デジタル信号入力端子１より
入力されたデジタル信号のデータサンプルを、シャフリ
ング用メモリー回路２でフィールド毎にシャフリングす
る。これによりドロップアウトなどのバーストエラーに
対しての訂正能力を高めている。次にインナーエンコー
ダ回路５にてインナーチェックコードを算出し付加す
る。インナーコードのチェックバイトは８バイトで、４
重誤りまでの訂正が可能である。
入力されたデジタル信号のデータサンプルを、シャフリ
ング用メモリー回路２でフィールド毎にシャフリングす
る。これによりドロップアウトなどのバーストエラーに
対しての訂正能力を高めている。次にインナーエンコー
ダ回路５にてインナーチェックコードを算出し付加す
る。インナーコードのチェックバイトは８バイトで、４
重誤りまでの訂正が可能である。
【０００７】アウターエンコーダ回路３ではアウターチ
ェックコードを算出し付加する。アウターコードの構成
は符号長は１３６バイトに対しチェックバイトは８バイ
トであり、８重消失訂正まで可能にしている。さらにＩ
Ｄ付加回路４において各コードに対するＩＤ（識別信
号）を、シンク付加回路７においてシンク（同期信号）
を付加する。チャンネルコーディング回路６とはＲＦチ
ャンネルにおける伝送機能をより安定化させるための一
種の変調回路である。デジタル記録では、記録媒体に対
し高密度で記録しかつ安定した再生信号を取り出すため
従来から、いろいろな変調方式が検討されてきた。
ェックコードを算出し付加する。アウターコードの構成
は符号長は１３６バイトに対しチェックバイトは８バイ
トであり、８重消失訂正まで可能にしている。さらにＩ
Ｄ付加回路４において各コードに対するＩＤ（識別信
号）を、シンク付加回路７においてシンク（同期信号）
を付加する。チャンネルコーディング回路６とはＲＦチ
ャンネルにおける伝送機能をより安定化させるための一
種の変調回路である。デジタル記録では、記録媒体に対
し高密度で記録しかつ安定した再生信号を取り出すため
従来から、いろいろな変調方式が検討されてきた。
【０００８】しかしながら、最適な変調方式が何である
かについての定まった見解は出ていない。例えばランダ
マイズドＮＴＺには、所要高域特性が比較的低いという
利点があるが、直流成分をもつため、記録再生系で符号
間干渉が発生しやすく、また誤り率が入力信号の内容に
左右されやすいという欠点がある。
かについての定まった見解は出ていない。例えばランダ
マイズドＮＴＺには、所要高域特性が比較的低いという
利点があるが、直流成分をもつため、記録再生系で符号
間干渉が発生しやすく、また誤り率が入力信号の内容に
左右されやすいという欠点がある。
【０００９】また、ミラースクウェアはＤＣフリーであ
り、低域特性に優れるが所要高域特性が比較的高いとい
う欠点をもつ。ｍビットをｎビット（ｍ＜ｎ）に変換す
るｍ−ｎ変調方式は、対応マップをうまく組み合わせる
ことによりミラースクウェアと同じくＤＣフリーとし、
かつ、アジマス記録を用いることにより、隣接トラック
からのクロストークを最小限にできる。
り、低域特性に優れるが所要高域特性が比較的高いとい
う欠点をもつ。ｍビットをｎビット（ｍ＜ｎ）に変換す
るｍ−ｎ変調方式は、対応マップをうまく組み合わせる
ことによりミラースクウェアと同じくＤＣフリーとし、
かつ、アジマス記録を用いることにより、隣接トラック
からのクロストークを最小限にできる。
【００１０】また、記録再生系での符号間干渉の発生を
抑えることもできる。すなわち、ランダマイズドＮＲＺ
波の優れた高域特性を備え、かつランダマイズドＮＲＺ
の上記欠点を克服している。ここではｍ−ｎ変調の一例
として８−１４変調を使用し８ビットの信号コードを１
４ビットのチャンネルコードに変換する。パラレル／シ
リアル変換回路８にて１４ビットのパラレル信号をシリ
アル信号に変換し、記録アンプ９と記録ヘッド１０で磁
気テープに記録する。
抑えることもできる。すなわち、ランダマイズドＮＲＺ
波の優れた高域特性を備え、かつランダマイズドＮＲＺ
の上記欠点を克服している。ここではｍ−ｎ変調の一例
として８−１４変調を使用し８ビットの信号コードを１
４ビットのチャンネルコードに変換する。パラレル／シ
リアル変換回路８にて１４ビットのパラレル信号をシリ
アル信号に変換し、記録アンプ９と記録ヘッド１０で磁
気テープに記録する。
【００１１】再生時には再生ヘッド１１、再生アンプ・
等価回路１２にて磁気テープから再生信号を取り出す。
シンク／ＩＤ検出回路１４でシンクを検出しシリアル／
パラレル変換回路１３にて１４ビットのパラレル信号に
戻す。この際各コードのＩＤも検出される。次にチャン
ネルデコーディング回路１５で１４ビットのデータを８
ビットのデータにデコードする。インナーＥＣＣデコー
ディング回路１６では、インナーチェックコードからイ
ンナーコード内のエラー訂正が行われ、アウターＥＣＣ
デコーディング回路１７ではアウターチェックコードか
らアウターコード内のエラー訂正が行われる。デシャフ
リング用メモリー回路１８で、分散されていたサンプル
データを元どおりに復元する。エラー訂正回路で訂正し
きれなかったデータは修正回路１９にて補間修正を行い
デジタル信号出力端子２０からデジタルデータとして出
力される。
等価回路１２にて磁気テープから再生信号を取り出す。
シンク／ＩＤ検出回路１４でシンクを検出しシリアル／
パラレル変換回路１３にて１４ビットのパラレル信号に
戻す。この際各コードのＩＤも検出される。次にチャン
ネルデコーディング回路１５で１４ビットのデータを８
ビットのデータにデコードする。インナーＥＣＣデコー
ディング回路１６では、インナーチェックコードからイ
ンナーコード内のエラー訂正が行われ、アウターＥＣＣ
デコーディング回路１７ではアウターチェックコードか
らアウターコード内のエラー訂正が行われる。デシャフ
リング用メモリー回路１８で、分散されていたサンプル
データを元どおりに復元する。エラー訂正回路で訂正し
きれなかったデータは修正回路１９にて補間修正を行い
デジタル信号出力端子２０からデジタルデータとして出
力される。
【００１２】このような構成で、ランダム誤りから数１
０００バイトのバースト誤りまで訂正する能力を持って
いる。
０００バイトのバースト誤りまで訂正する能力を持って
いる。
【００１３】
【発明が解決しようとする課題】しかしながら上記方法
などでエラー訂正能力を高めると本来の信号以外の冗長
信号を増やすことになり、記録媒体に記録できる本来の
信号量が削減され、高密度記録に対しては実用的でな
い。
などでエラー訂正能力を高めると本来の信号以外の冗長
信号を増やすことになり、記録媒体に記録できる本来の
信号量が削減され、高密度記録に対しては実用的でな
い。
【００１４】本発明は、このような従来の課題を解消
し、冗長信号をある一定量に抑えたままでエラー訂正能
力を高める方法を提供することを目的とするものであ
る。
し、冗長信号をある一定量に抑えたままでエラー訂正能
力を高める方法を提供することを目的とするものであ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明はｍビットの映像や音声などのデジタル信号
コードをｎビット（ｍ，ｎはｍ＜ｎの関係を満たす整
数）の定められたチャンネルコードにコーディングする
手段と、前記チャンネルコードを磁気テープや磁気ディ
スクなどの記録媒体に記録する手段と、複数の再生ヘッ
ドにより前記記録媒体に記録されたチャンネルコードを
複数回再生し複数系列の再生信号を取り出す手段と、前
記の複数系列の再生信号をｎビットチャンネルコードか
らｍビットのコードにデコーディングする手段と、前記
チャンネルデコーディング手段の中で定められたｎビッ
トのチャンネルコードに該当しないコードが再生された
時にエラーフラグを発生させる手段と、前記複数のチャ
ンネルデコーディングされた信号及び前記複数のエラー
フラグの時間軸変動を補正するＴＢＣ手段と、前記時間
軸補正された信号をマルチプレクスする手段とを備え、
前記複数のエラーフラグから判断しマルチプレクス手段
においてエラーフラグのない系列を優先させ選択するこ
とによりランダムエラーの量を低減させる構成を有して
いる。
に、本発明はｍビットの映像や音声などのデジタル信号
コードをｎビット（ｍ，ｎはｍ＜ｎの関係を満たす整
数）の定められたチャンネルコードにコーディングする
手段と、前記チャンネルコードを磁気テープや磁気ディ
スクなどの記録媒体に記録する手段と、複数の再生ヘッ
ドにより前記記録媒体に記録されたチャンネルコードを
複数回再生し複数系列の再生信号を取り出す手段と、前
記の複数系列の再生信号をｎビットチャンネルコードか
らｍビットのコードにデコーディングする手段と、前記
チャンネルデコーディング手段の中で定められたｎビッ
トのチャンネルコードに該当しないコードが再生された
時にエラーフラグを発生させる手段と、前記複数のチャ
ンネルデコーディングされた信号及び前記複数のエラー
フラグの時間軸変動を補正するＴＢＣ手段と、前記時間
軸補正された信号をマルチプレクスする手段とを備え、
前記複数のエラーフラグから判断しマルチプレクス手段
においてエラーフラグのない系列を優先させ選択するこ
とによりランダムエラーの量を低減させる構成を有して
いる。
【００１６】
【作用】上記構成により冗長信号を増加させることなく
エラー訂正能力を高める方法を提供することができる。
エラー訂正能力を高める方法を提供することができる。
【００１７】
【実施例】図１に、本発明の一実施例のブロック図を示
し、本実施例の説明をする。
し、本実施例の説明をする。
【００１８】図１において、図３と同じ働きをするもの
は同じ番号を付している。また同機能であるが回路数の
増えたものは番号の後ろにハイフン（−）及び回路番号
をつけた。２１−１，２１−２はＴＢＣ回路、２２はＤ
ＥＬＡＹ回路、２３はマルチプレクス回路、２４は切り
換え信号コントロール回路、である。
は同じ番号を付している。また同機能であるが回路数の
増えたものは番号の後ろにハイフン（−）及び回路番号
をつけた。２１−１，２１−２はＴＢＣ回路、２２はＤ
ＥＬＡＹ回路、２３はマルチプレクス回路、２４は切り
換え信号コントロール回路、である。
【００１９】図２は前記一例のシリンダ上における記録
ヘッドと再生ヘッドの詳細図である。従来例の図４に比
べ再生ヘッドが２６−１，２６−２と２７−１，２７−
２の２系列のヘッド構成になっている。
ヘッドと再生ヘッドの詳細図である。従来例の図４に比
べ再生ヘッドが２６−１，２６−２と２７−１，２７−
２の２系列のヘッド構成になっている。
【００２０】記録時は、図３の従来例と同じ動作であ
る。再生時にＰＢ−ＨＥＡＤ１１−１とＰＢ−ＨＥＡＤ
１１−２から別々に再生信号を取り出す。それぞれの１
４ビット信号を１５−１と１５−２の１４−８チャンネ
ルデコード回路にて８ビットのコードにデコードする、
この際、８ビットへのデコードマップにない１４ビット
のチャンネルコードを検出した場合にはエラーフラグを
発生させる。次にこれらの２系列の信号及びエラーフラ
グは時間軸変動を持っているので２１−１，２１−２の
ＴＢＣ回路にて時間軸補正を行い、またＰＢ−ＨＥＡＤ
１１−２から先行して取りだした信号とＰＢ−ＨＥＡＤ
１１−１から取りだした信号との時間差をなくすためＰ
Ｂ−ＨＥＡＤ１１−２から取りだした信号をＤＥＬＡＹ
回路２２にて遅延させ同タイミングにしてマルチプレク
ス回路２３に入力する。
る。再生時にＰＢ−ＨＥＡＤ１１−１とＰＢ−ＨＥＡＤ
１１−２から別々に再生信号を取り出す。それぞれの１
４ビット信号を１５−１と１５−２の１４−８チャンネ
ルデコード回路にて８ビットのコードにデコードする、
この際、８ビットへのデコードマップにない１４ビット
のチャンネルコードを検出した場合にはエラーフラグを
発生させる。次にこれらの２系列の信号及びエラーフラ
グは時間軸変動を持っているので２１−１，２１−２の
ＴＢＣ回路にて時間軸補正を行い、またＰＢ−ＨＥＡＤ
１１−２から先行して取りだした信号とＰＢ−ＨＥＡＤ
１１−１から取りだした信号との時間差をなくすためＰ
Ｂ−ＨＥＡＤ１１−２から取りだした信号をＤＥＬＡＹ
回路２２にて遅延させ同タイミングにしてマルチプレク
ス回路２３に入力する。
【００２１】コントロール回路２４ではそれぞれのエラ
ーフラグを取り込みエラーフラグの立っていない方の系
列をマルチプレクス回路２３が優先するように切り換え
信号を制御してやる。バーストエラーの場合は両方の信
号が誤っている可能性は高いが、ランダムエラーの場合
は両方の信号が同時に誤る可能性は少なく上記制御によ
り後続のエラー訂正回路でのエラー訂正能力を高めるこ
とが可能となる。
ーフラグを取り込みエラーフラグの立っていない方の系
列をマルチプレクス回路２３が優先するように切り換え
信号を制御してやる。バーストエラーの場合は両方の信
号が誤っている可能性は高いが、ランダムエラーの場合
は両方の信号が同時に誤る可能性は少なく上記制御によ
り後続のエラー訂正回路でのエラー訂正能力を高めるこ
とが可能となる。
【００２２】マルチプレクスした後の信号の流れは従来
例図３と同じでインナーエラー訂正回路１６、アウター
エラー訂正回路１７にてエラー訂正を受け出力されてい
く。
例図３と同じでインナーエラー訂正回路１６、アウター
エラー訂正回路１７にてエラー訂正を受け出力されてい
く。
【００２３】
【発明の効果】本発明は、前記した構成により冗長信号
を増加させることなくエラー訂正能力を高める方法を提
供するものである。
を増加させることなくエラー訂正能力を高める方法を提
供するものである。
【図１】本発明の一実施例の構成を示すブロック図
【図２】同実施例のシリンダ・ヘッドの構成図
【図３】従来例の構成を示すブロック図
【図４】同従来例のシリンダ・ヘッドの構成図
【符号の説明】 ２１ ＴＢＣ回路 ２２ ＤＥＬＡＹ回路 ２３ マルチプレクス回路 ２４ 切り換え信号コントロール回路
Claims (1)
- 【請求項１】 ｍビットの映像や音声などのデジタル信
号コードをｎビット（ｍ，ｎはｍ＜ｎの関係を満たす整
数）の定められたチャンネルコードにコーディングする
手段と、前記チャンネルコードを磁気テープや磁気ディ
スクなどの記録媒体に記録する手段と、 複数の再生ヘッドにより前記記録媒体に記録されたチャ
ンネルコードを複数回再生し複数系列の再生信号を取り
出す手段と、 前記の複数系列の再生信号をｎビットチャンネルコード
からｍビットのコードにデコーディングする手段と、 前記チャンネルデコーディング手段の中で定められたｎ
ビットのチャンネルコードに該当しないコードが再生さ
れた時にエラーフラグを発生させる手段と、 前記複数のチャンネルデコーディングされた信号及び前
記複数のエラーフラグの時間軸変動を補正するＴＢＣ手
段と、 前記時間軸補正された信号をマルチプレクスする手段と
を備え、前記複数のエラーフラグから判断しマルチプレ
クス手段においてエラーフラグのない系列を優先させ選
択することによりランダムエラーの量を低減させること
を特徴とするデジタル信号記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115728A JPH06325502A (ja) | 1993-05-18 | 1993-05-18 | デジタル信号記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115728A JPH06325502A (ja) | 1993-05-18 | 1993-05-18 | デジタル信号記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06325502A true JPH06325502A (ja) | 1994-11-25 |
Family
ID=14669637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115728A Pending JPH06325502A (ja) | 1993-05-18 | 1993-05-18 | デジタル信号記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06325502A (ja) |
-
1993
- 1993-05-18 JP JP5115728A patent/JPH06325502A/ja active Pending
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