JPH06326055A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06326055A JPH06326055A JP11354993A JP11354993A JPH06326055A JP H06326055 A JPH06326055 A JP H06326055A JP 11354993 A JP11354993 A JP 11354993A JP 11354993 A JP11354993 A JP 11354993A JP H06326055 A JPH06326055 A JP H06326055A
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- opening
- etching
- film
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Abstract
(57)【要約】 （修正有）
【目的】 半導体装置の製造方法に関し、Ａｕ鍍金配線
層の開口部内へのガバレッジを良好にすることができ、
開口部内のＡｕ鍍金配線層にボイド等を生じ難くして配
線不良を生じ難くすることができる半導体装置の製造方
法を提供する。 【構成】 マスクを用い、等方性エッチングにより、導
電性膜２を露出させないように絶縁膜３，４を途中まで
エッチングして該絶縁膜３，４上部に溝９を形成し、次
いで、該マスクを用い、異方性エッチングにより該溝９
を介して該絶縁膜３，４をエッチングして該導電性膜２
が露出される開口部10を形成し、次いで、該開口部10内
の該導電性膜２とコンタクトするように鍍金電極12を形
成した後、次いで、該鍍金電極12を用い、該開口部10及
び該溝９を覆うように鍍金層13を形成するように構成す
る。
層の開口部内へのガバレッジを良好にすることができ、
開口部内のＡｕ鍍金配線層にボイド等を生じ難くして配
線不良を生じ難くすることができる半導体装置の製造方
法を提供する。 【構成】 マスクを用い、等方性エッチングにより、導
電性膜２を露出させないように絶縁膜３，４を途中まで
エッチングして該絶縁膜３，４上部に溝９を形成し、次
いで、該マスクを用い、異方性エッチングにより該溝９
を介して該絶縁膜３，４をエッチングして該導電性膜２
が露出される開口部10を形成し、次いで、該開口部10内
の該導電性膜２とコンタクトするように鍍金電極12を形
成した後、次いで、該鍍金電極12を用い、該開口部10及
び該溝９を覆うように鍍金層13を形成するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、層間絶縁膜に有機絶縁膜を使用した
半導体集積回路装置の配線構造に適用することができ、
特に、Ａｕ鍍金配線層の開口部内へのカバレッジを良好
にして信頼性の高い安定した配線構造を実現することが
できる半導体装置の製造方法に関する。
に係り、詳しくは、層間絶縁膜に有機絶縁膜を使用した
半導体集積回路装置の配線構造に適用することができ、
特に、Ａｕ鍍金配線層の開口部内へのカバレッジを良好
にして信頼性の高い安定した配線構造を実現することが
できる半導体装置の製造方法に関する。
【０００２】近年、コンピュータ、通信の高度化に伴な
い、これらに使用される半導体装置の高集積化、素子サ
イズ縮小化、高機能化及び定価格化が求められている。
最近では、平坦性向上・浮遊容量低減及び工程短縮のた
めに、層間絶縁膜への有機絶縁膜の適用が検討されてい
る。また、半導体集積回路装置は、配線の微細化に伴な
い、電極コンタクトホール及びビア・ホールの微細化も
進められており、微細化に対応した信頼性の高い金系配
線に於ける有機絶縁膜のコンタクトホール、ビア・ホー
ルの接続が要求されている。
い、これらに使用される半導体装置の高集積化、素子サ
イズ縮小化、高機能化及び定価格化が求められている。
最近では、平坦性向上・浮遊容量低減及び工程短縮のた
めに、層間絶縁膜への有機絶縁膜の適用が検討されてい
る。また、半導体集積回路装置は、配線の微細化に伴な
い、電極コンタクトホール及びビア・ホールの微細化も
進められており、微細化に対応した信頼性の高い金系配
線に於ける有機絶縁膜のコンタクトホール、ビア・ホー
ルの接続が要求されている。
【０００３】
【従来の技術】図４は従来の半導体装置の製造方法を示
す図である。まず、図４（ａ）に示すように、蒸着法等
によりＧａＡｓ等の基板31上にＡｕＧｅＮｉ等の配線層
32を形成し、ＣＶＤ法等によりＡｕＧｅＮｉ配線層32上
にＳｉＯ2 等の絶縁膜33を形成した後、異方性エッチン
グによりＳｉＯ2 絶縁膜33をエッチングして配線層32が
露出された開口部34を形成する。この時、開口部34内の
絶縁膜33側壁（エッチング面）は垂直形状となる。
す図である。まず、図４（ａ）に示すように、蒸着法等
によりＧａＡｓ等の基板31上にＡｕＧｅＮｉ等の配線層
32を形成し、ＣＶＤ法等によりＡｕＧｅＮｉ配線層32上
にＳｉＯ2 等の絶縁膜33を形成した後、異方性エッチン
グによりＳｉＯ2 絶縁膜33をエッチングして配線層32が
露出された開口部34を形成する。この時、開口部34内の
絶縁膜33側壁（エッチング面）は垂直形状となる。
【０００４】そして、スパッタリング法等により開口部
34内の配線層32とコンタクトを取るようにＷＳｉ（下
層）／Ｔｉ（中間層）／Ａｕ（上層）等の金属層35を形
成した後、この金属層35を鍍金電極とし、電界鍍金によ
り開口部34内を埋め込むように金属層35上にＡｕ等のＡ
ｕ鍍金配線層36を形成することにより、図４（ｂ）に示
すような配線構造を得ることができる。
34内の配線層32とコンタクトを取るようにＷＳｉ（下
層）／Ｔｉ（中間層）／Ａｕ（上層）等の金属層35を形
成した後、この金属層35を鍍金電極とし、電界鍍金によ
り開口部34内を埋め込むように金属層35上にＡｕ等のＡ
ｕ鍍金配線層36を形成することにより、図４（ｂ）に示
すような配線構造を得ることができる。
【０００５】
【発明が解決しようとする課題】上記した従来の半導体
装置の製造方法では、異方性エッチングにより絶縁膜33
側壁が垂直形状となる開口部34を形成しており、開口部
34の直径が大きく集積度がそれ程要求されない場合に
は、図４（ｂ）に示す如く、開口部34内のＡｕ鍍金配線
層36を良好なカバレッジで形成することができる。電界
鍍金膜は、等方的に成長するため、開口部のアスペクト
比（絶縁膜の厚さ／開口部の幅）がある程度大きくなっ
てもボイドが出来ないと信じられていた。ところが実際
には、アスペクト比0.6という比較的に小さいアスペク
ト比からボイドが発生することがわかった。これは、通
常鍍金液は、攪拌されており、開口部以外の表面では、
メッキの流れが速いためＡｕ鍍金膜の成長速度が速い
が、開口部内部では鍍金液の流れが遅く、Ａｕ鍍金の成
長速度も遅いため、開口部中に鍍金液が閉じ込められる
ため、ボイドが発生するものと考えられる。集積度が要
求されて開口部34の直径が小さく厳しくなりアスペクト
比が0.6以上になると、図５に示す如く、Ａｕ鍍金配線
層36の開口部34内へのカバレッジが悪くなり、開口部34
内のＡｕ鍍金配線層36にボイド41等が生じたりして断線
不良が生じ易くなるという問題があった。
装置の製造方法では、異方性エッチングにより絶縁膜33
側壁が垂直形状となる開口部34を形成しており、開口部
34の直径が大きく集積度がそれ程要求されない場合に
は、図４（ｂ）に示す如く、開口部34内のＡｕ鍍金配線
層36を良好なカバレッジで形成することができる。電界
鍍金膜は、等方的に成長するため、開口部のアスペクト
比（絶縁膜の厚さ／開口部の幅）がある程度大きくなっ
てもボイドが出来ないと信じられていた。ところが実際
には、アスペクト比0.6という比較的に小さいアスペク
ト比からボイドが発生することがわかった。これは、通
常鍍金液は、攪拌されており、開口部以外の表面では、
メッキの流れが速いためＡｕ鍍金膜の成長速度が速い
が、開口部内部では鍍金液の流れが遅く、Ａｕ鍍金の成
長速度も遅いため、開口部中に鍍金液が閉じ込められる
ため、ボイドが発生するものと考えられる。集積度が要
求されて開口部34の直径が小さく厳しくなりアスペクト
比が0.6以上になると、図５に示す如く、Ａｕ鍍金配線
層36の開口部34内へのカバレッジが悪くなり、開口部34
内のＡｕ鍍金配線層36にボイド41等が生じたりして断線
不良が生じ易くなるという問題があった。
【０００６】そこで、本発明は、Ａｕ鍍金配線層の開口
部内へのカバレッジを良好にすることができ、開口部内
のＡｕ鍍金配線層にボイド等を生じ難くして配線不良を
生じ難くすることができ、信頼性の高い安定した配線構
造を実現することができる半導体装置の製造方法を提供
することを目的としている。
部内へのカバレッジを良好にすることができ、開口部内
のＡｕ鍍金配線層にボイド等を生じ難くして配線不良を
生じ難くすることができ、信頼性の高い安定した配線構
造を実現することができる半導体装置の製造方法を提供
することを目的としている。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、下地の膜上に導電性
膜を形成する工程と、次いで、該導電性膜上に厚さＴの
絶縁膜を形成する工程と、次いで、該絶縁膜上に開口幅
ＷがＴ／0.6以下の窓を有するマスクを形成する工程
と、次いで、該マスクを用い、該窓内に等方性エッチン
グにより、該導電性膜を露出させないように該絶縁膜を
途中までエッチングして該絶縁膜上部に開口幅Ｗより広
い幅の溝を形成する工程と、次いで、該マスクを用い、
該窓内に異方性エッチングにより該溝を介して該絶縁膜
をエッチングして該導電性膜が露出される開口幅Ｗと同
等の開口部を形成する工程と、次いで、該導電性膜に電
流を流して、該開口部及び該溝を露うように鍍金層を形
成する工程とを含むものである。
の製造方法は上記目的達成のため、下地の膜上に導電性
膜を形成する工程と、次いで、該導電性膜上に厚さＴの
絶縁膜を形成する工程と、次いで、該絶縁膜上に開口幅
ＷがＴ／0.6以下の窓を有するマスクを形成する工程
と、次いで、該マスクを用い、該窓内に等方性エッチン
グにより、該導電性膜を露出させないように該絶縁膜を
途中までエッチングして該絶縁膜上部に開口幅Ｗより広
い幅の溝を形成する工程と、次いで、該マスクを用い、
該窓内に異方性エッチングにより該溝を介して該絶縁膜
をエッチングして該導電性膜が露出される開口幅Ｗと同
等の開口部を形成する工程と、次いで、該導電性膜に電
流を流して、該開口部及び該溝を露うように鍍金層を形
成する工程とを含むものである。
【０００８】本発明に係る、下地の膜には、Ｓｉ含有ポ
リイミド樹脂等のポリイミド樹脂膜、ＳｉＮ等の無機絶
縁膜等絶縁膜やＧａＡｓ、Ｓｉ等の基板等が挙げられ、
また、絶縁膜には、Ｓｉ含有ポリイミド樹脂等のポリイ
ミド樹脂膜、シリコ−ン樹脂膜等が挙げられる。また、
マスクには、ＳｉＮ，ＳｉＯ2 等の無機絶縁膜やＳｉ含
有レジスト等のプラズマ耐性レジスト等が挙げられる。
リイミド樹脂等のポリイミド樹脂膜、ＳｉＮ等の無機絶
縁膜等絶縁膜やＧａＡｓ、Ｓｉ等の基板等が挙げられ、
また、絶縁膜には、Ｓｉ含有ポリイミド樹脂等のポリイ
ミド樹脂膜、シリコ−ン樹脂膜等が挙げられる。また、
マスクには、ＳｉＮ，ＳｉＯ2 等の無機絶縁膜やＳｉ含
有レジスト等のプラズマ耐性レジスト等が挙げられる。
【０００９】本発明においては、前記絶縁膜を、下層が
無機絶縁膜で上層が有機絶縁膜からなる２層の絶縁膜で
構成し、等方性ドライエッチングにより有機絶縁膜の膜
厚の途中までエッチングを行った後に、異方性ドライエ
ッチングにより残りの有機絶縁膜と下層の無機絶縁膜を
エッチングするようにしてもよく、この場合、無機絶縁
膜にＳｉＮ膜等を用いれば、このＳｉＮ無機絶縁膜を介
してポリイミド樹脂等の有機絶縁膜とＡｕＧｅＮｉ等の
導電性膜との密着度を向上させることができる。
無機絶縁膜で上層が有機絶縁膜からなる２層の絶縁膜で
構成し、等方性ドライエッチングにより有機絶縁膜の膜
厚の途中までエッチングを行った後に、異方性ドライエ
ッチングにより残りの有機絶縁膜と下層の無機絶縁膜を
エッチングするようにしてもよく、この場合、無機絶縁
膜にＳｉＮ膜等を用いれば、このＳｉＮ無機絶縁膜を介
してポリイミド樹脂等の有機絶縁膜とＡｕＧｅＮｉ等の
導電性膜との密着度を向上させることができる。
【００１０】本発明においては、鍍金後の前記鍍金層及
び該鍍金電極を全面エッチングして該開口部及び該溝内
のみに埋め込むビアホール配線構造の場合に好ましく適
用させることができる。本発明において、前記マスク
は、前記異方性エッチングと同時に除去するか、又は前
記異方性エッチング後に除去するようにしてもよく、前
者によれば工程数を減らすことができる。
び該鍍金電極を全面エッチングして該開口部及び該溝内
のみに埋め込むビアホール配線構造の場合に好ましく適
用させることができる。本発明において、前記マスク
は、前記異方性エッチングと同時に除去するか、又は前
記異方性エッチング後に除去するようにしてもよく、前
者によれば工程数を減らすことができる。
【００１１】
【作用】本発明では、後述する実施例の図１，２に示す
如く、層間絶縁膜としては、平坦性向上、浮遊容量低減
及び工数短縮のため無機絶縁膜ではなく、ポリイミド有
機絶縁膜４を用い、層間絶縁膜４，３に対してまず、等
方性エッチングを行った後、異方性エッチングを行って
絶縁膜４上部にテーパの付いたコンタクトホール11を形
成している。このため、等方性エッチングと異方性エッ
チングを行うことにより、絶縁膜４側壁上部にテーパ形
状を有するコンタクトホール11を形成するので、従来の
異方性エッチングのみを行ってテーパを有さないエッチ
ング面がストレートのコンタクトホールを形成する場合
よりもテーパ部分の絶縁膜４側壁上部でＡｕ鍍金配線層
13を厚く形成することができる。従って、従来の異方性
エッチングのみでコンタクトホールを形成する場合より
もＡｕ鍍金配線層13のコンタクトホール11内へのカバレ
ッジを良好にすることができ、コンタクトホール11内の
Ａｕ鍍金配線層13にボイド等を生じ難くして断線不良を
生じ難くすることができ、信頼性の高い安定した配線構
造を実現することができる。
如く、層間絶縁膜としては、平坦性向上、浮遊容量低減
及び工数短縮のため無機絶縁膜ではなく、ポリイミド有
機絶縁膜４を用い、層間絶縁膜４，３に対してまず、等
方性エッチングを行った後、異方性エッチングを行って
絶縁膜４上部にテーパの付いたコンタクトホール11を形
成している。このため、等方性エッチングと異方性エッ
チングを行うことにより、絶縁膜４側壁上部にテーパ形
状を有するコンタクトホール11を形成するので、従来の
異方性エッチングのみを行ってテーパを有さないエッチ
ング面がストレートのコンタクトホールを形成する場合
よりもテーパ部分の絶縁膜４側壁上部でＡｕ鍍金配線層
13を厚く形成することができる。従って、従来の異方性
エッチングのみでコンタクトホールを形成する場合より
もＡｕ鍍金配線層13のコンタクトホール11内へのカバレ
ッジを良好にすることができ、コンタクトホール11内の
Ａｕ鍍金配線層13にボイド等を生じ難くして断線不良を
生じ難くすることができ、信頼性の高い安定した配線構
造を実現することができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１，２は本発明の一実施例に則した半導体装置
の製造方法を示す図である。本実施例では、まず、図１
（ａ）に示すように、蒸着法等によりＧａＡｓ等の基板
１上に膜厚2000Å程度のＡｕＧｅＮｉ等の配線層２を形
成し、プラズマＣＶＤ（Ｐ−ＣＶＤ）法等によりＡｕＧ
ｅＮｉ配線層２上に膜厚 1000 オングストローム程度の
ＳｉＮ等の絶縁膜３を形成した後、絶縁膜３上にポリイ
ミドを塗布しキュアして膜厚１μｍ程度のポリイミド等
の絶縁膜４を形成する。次いで、ＰＣＶＤ法等によりポ
リイミド絶縁膜４上に膜厚 1000 オングストローム程度
のＳｉＮ膜５を形成した後、ＳｉＮ膜５上に膜厚１μｍ
程度のフォトレジスト６を塗布する。
する。図１，２は本発明の一実施例に則した半導体装置
の製造方法を示す図である。本実施例では、まず、図１
（ａ）に示すように、蒸着法等によりＧａＡｓ等の基板
１上に膜厚2000Å程度のＡｕＧｅＮｉ等の配線層２を形
成し、プラズマＣＶＤ（Ｐ−ＣＶＤ）法等によりＡｕＧ
ｅＮｉ配線層２上に膜厚 1000 オングストローム程度の
ＳｉＮ等の絶縁膜３を形成した後、絶縁膜３上にポリイ
ミドを塗布しキュアして膜厚１μｍ程度のポリイミド等
の絶縁膜４を形成する。次いで、ＰＣＶＤ法等によりポ
リイミド絶縁膜４上に膜厚 1000 オングストローム程度
のＳｉＮ膜５を形成した後、ＳｉＮ膜５上に膜厚１μｍ
程度のフォトレジスト６を塗布する。
【００１３】次に、図１（ｂ）に示すように、塗布後の
フォトレジスト６を露光・現像によりパターニングして
開口部７を形成し、このフォトレジスト６をマスクにし
てＳｉＮ膜５をドライエッチングして開口部８を形成し
た後、ダウンフロー型アッシング装置を用い、フォトレ
ジスト６及びＳｉＮ膜５をマスクにし、開口部７，８内
の絶縁膜４を0.6 μｍの深さまで等方性エッチングして
絶縁膜４上部に溝９を形成する。この時、等方性エッチ
ングの横方向のエッチング量（サイドエッチング量）
は、深さ方向の約半分の0.3 μｍとなる。また、ＳｉＮ
膜５エッチングにマスクとして用いたフォトレジスト６
は、この等方性エッチングと同時に除去される。
フォトレジスト６を露光・現像によりパターニングして
開口部７を形成し、このフォトレジスト６をマスクにし
てＳｉＮ膜５をドライエッチングして開口部８を形成し
た後、ダウンフロー型アッシング装置を用い、フォトレ
ジスト６及びＳｉＮ膜５をマスクにし、開口部７，８内
の絶縁膜４を0.6 μｍの深さまで等方性エッチングして
絶縁膜４上部に溝９を形成する。この時、等方性エッチ
ングの横方向のエッチング量（サイドエッチング量）
は、深さ方向の約半分の0.3 μｍとなる。また、ＳｉＮ
膜５エッチングにマスクとして用いたフォトレジスト６
は、この等方性エッチングと同時に除去される。
【００１４】次に、図１（ｃ）に示すように、Ｍ−ＲＩ
Ｅ（マグネトロンリアクティブイオンエッチング）装置
を用い、ＳｉＮ膜５をマスクにし、溝９を介して残りの
ポリイミド絶縁膜４を異方性エッチングし、更に、図２
（ａ）に示すように、異方性エッチングによってホール
底のＳｉＮ絶縁膜３部分とポリイミド絶縁膜４上のＳｉ
Ｎ膜５とを同時に除去して溝９から配線層２まで貫通す
る配線層２が露出される開口部10を形成する。この時、
溝９及び開口部10からなる上部エッチング面がテーパ形
状で下部エッチング面が垂直形状のコンタクトホール11
が形成される。
Ｅ（マグネトロンリアクティブイオンエッチング）装置
を用い、ＳｉＮ膜５をマスクにし、溝９を介して残りの
ポリイミド絶縁膜４を異方性エッチングし、更に、図２
（ａ）に示すように、異方性エッチングによってホール
底のＳｉＮ絶縁膜３部分とポリイミド絶縁膜４上のＳｉ
Ｎ膜５とを同時に除去して溝９から配線層２まで貫通す
る配線層２が露出される開口部10を形成する。この時、
溝９及び開口部10からなる上部エッチング面がテーパ形
状で下部エッチング面が垂直形状のコンタクトホール11
が形成される。
【００１５】次に、図２（ｂ）に示すように、メッキ下
地メタルとしてＷＳｉ膜（膜厚1000Å）／Ｔｉ膜（膜厚
100Å）／Ａｕ（膜厚1000Å）等の鍍金電極12をコンタ
クトホール11内の配線層２とコンタクトするようにスパ
ッタリング等により形成する。そして、ＷＳｉ／Ｔｉ／
Ａｕ鍍金電極12を用い、電界鍍金法によりコンタクトホ
ール11を覆うようにＷＳｉ／Ｔｉ／Ａｕ鍍金電極12上に
膜厚１μｍ程度のＡｕ鍍金配線層13を形成することによ
り、図２（ｃ）に示すような配線構造を得ることができ
る。
地メタルとしてＷＳｉ膜（膜厚1000Å）／Ｔｉ膜（膜厚
100Å）／Ａｕ（膜厚1000Å）等の鍍金電極12をコンタ
クトホール11内の配線層２とコンタクトするようにスパ
ッタリング等により形成する。そして、ＷＳｉ／Ｔｉ／
Ａｕ鍍金電極12を用い、電界鍍金法によりコンタクトホ
ール11を覆うようにＷＳｉ／Ｔｉ／Ａｕ鍍金電極12上に
膜厚１μｍ程度のＡｕ鍍金配線層13を形成することによ
り、図２（ｃ）に示すような配線構造を得ることができ
る。
【００１６】このように、本実施例では、層間絶縁膜と
しては、平坦性向上、浮遊容量低減及び工数短縮のた
め、無機絶縁膜ではなくポリイミド有機絶縁膜４を用
い、層間絶縁膜４，３に対してまず、等方性エッチング
を行った後、異方性エッチングを行って絶縁膜４上部に
テーパの付いたコンタクトホール11を形成している。こ
のため、等方性エッチングと異方性エッチングを行うこ
とにより、絶縁膜４側壁上部にテーパ形状を有するコン
タクトホール11を形成するので、従来の異方性エッチン
グのみを行ってテーパを有さないエッチング面がストレ
ートのコンタクトホールを形成する場合よりもテーパ部
分の絶縁膜４側壁上部でＡｕ鍍金配線層13を厚く形成す
ることができる。従って、従来の異方性エッチングのみ
でコンタクトホールを形成する場合よりもＡｕ鍍金配線
層13のコンタクトホール11内へのカバレッジを良好にす
ることができ、コンタクトホール11内のＡｕ鍍金配線層
13にボイド等を生じ難くして断線不良を生じ難くするこ
とができ、信頼性の高い安定した配線構造を実現するこ
とができる。
しては、平坦性向上、浮遊容量低減及び工数短縮のた
め、無機絶縁膜ではなくポリイミド有機絶縁膜４を用
い、層間絶縁膜４，３に対してまず、等方性エッチング
を行った後、異方性エッチングを行って絶縁膜４上部に
テーパの付いたコンタクトホール11を形成している。こ
のため、等方性エッチングと異方性エッチングを行うこ
とにより、絶縁膜４側壁上部にテーパ形状を有するコン
タクトホール11を形成するので、従来の異方性エッチン
グのみを行ってテーパを有さないエッチング面がストレ
ートのコンタクトホールを形成する場合よりもテーパ部
分の絶縁膜４側壁上部でＡｕ鍍金配線層13を厚く形成す
ることができる。従って、従来の異方性エッチングのみ
でコンタクトホールを形成する場合よりもＡｕ鍍金配線
層13のコンタクトホール11内へのカバレッジを良好にす
ることができ、コンタクトホール11内のＡｕ鍍金配線層
13にボイド等を生じ難くして断線不良を生じ難くするこ
とができ、信頼性の高い安定した配線構造を実現するこ
とができる。
【００１７】また、本実施例では、有機絶縁膜４として
Ｓｉ含有ポリイミド樹脂等のポリイミド樹脂を用いたた
め、工程を容易にすることができる他、等方性ドライエ
ッチングとしてダウンフロー・アッシング装置を用いた
ため、等方性エッチングのウェーハ面内均一性を向上さ
せることができる。また、有機絶縁膜４のマスクとして
ＳｉＮ膜５（ＳｉＯ2 等の無機絶縁膜でもよい）を用い
たため、有機絶縁膜４のエッチングの選択性を良好にす
ることができる他、マスクとしてＳｉ含有レジスト等の
プラズマ耐性レジスト６を用いた場合にはＳｉＮ膜５が
不用となり、工程を容易にすることができる。更には、
絶縁膜４と配線層２間に絶縁膜３を用いたため、密着性
を向上させることができる。
Ｓｉ含有ポリイミド樹脂等のポリイミド樹脂を用いたた
め、工程を容易にすることができる他、等方性ドライエ
ッチングとしてダウンフロー・アッシング装置を用いた
ため、等方性エッチングのウェーハ面内均一性を向上さ
せることができる。また、有機絶縁膜４のマスクとして
ＳｉＮ膜５（ＳｉＯ2 等の無機絶縁膜でもよい）を用い
たため、有機絶縁膜４のエッチングの選択性を良好にす
ることができる他、マスクとしてＳｉ含有レジスト等の
プラズマ耐性レジスト６を用いた場合にはＳｉＮ膜５が
不用となり、工程を容易にすることができる。更には、
絶縁膜４と配線層２間に絶縁膜３を用いたため、密着性
を向上させることができる。
【００１８】なお、上記実施例では、Ａｕ鍍金配線層13
上絶縁膜４上にまで覆うように形成する場合について説
明したが、図３に示すように、鍍金後のＡｕ鍍金配線層
13を全面ミリングによりＡｕをミリングし、更にＷＳｉ
／Ｔｉ鍍金電極12をドライエッチングすることにより、
コンタクトホール11内のみにメタルを残すようにしても
よい。
上絶縁膜４上にまで覆うように形成する場合について説
明したが、図３に示すように、鍍金後のＡｕ鍍金配線層
13を全面ミリングによりＡｕをミリングし、更にＷＳｉ
／Ｔｉ鍍金電極12をドライエッチングすることにより、
コンタクトホール11内のみにメタルを残すようにしても
よい。
【００１９】
【発明の効果】本発明によれば、Ａｕ鍍金配線層の開口
部内へのカバレッジを良好にすることができ、開口部内
のＡｕ鍍金配線層にボイド等を生じ難くして断線不良を
生じ難くすることができ、信頼性の高い安定した配線構
造を実現することができるという効果がある。
部内へのカバレッジを良好にすることができ、開口部内
のＡｕ鍍金配線層にボイド等を生じ難くして断線不良を
生じ難くすることができ、信頼性の高い安定した配線構
造を実現することができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の製造方
法を示す図である。
法を示す図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を示す図である。
法を示す図である。
【図３】本発明に適用できる半導体装置の製造方法を示
す図である。
す図である。
【図４】従来例の半導体装置の製造方法を示す図であ
る。
る。
【図５】従来例の課題を説明する図である。
１ 基板 ２ 配線層 ３，４ 絶縁膜 ５ ＳｉＮ膜 ６ フォトレジスト ７，８，10 開口部 ９ 溝 11 コンタクトホール 12 鍍金電極 13 Ａｕ鍍金配線層
Claims (3)
- 【請求項１】 下地の膜（１）上に導電性膜（２）を形
成する工程と、 次いで、該導電性膜（２）上に厚さＴの絶縁膜（３，
４）を形成する工程と、次いで、該絶縁膜（３，４）上
に開口幅ＷがＴ／0.6以下の窓を有するマスク（５，
６）を形成する工程と、 次いで、該マスク（５，６）を用い、該窓内に等方性エ
ッチングにより該導電性膜（２）を露出させないように
該絶縁膜（３，４）を途中までエッチングして該絶縁膜
（３，４）上部に開口幅Ｗより広い幅の溝（９）を形成
する工程と、 次いで、該マスク（５，６）を用い、該窓内に異方性エ
ッチングにより該溝（９）を介して該絶縁膜（３，４）
をエッチングして該導電性膜（２）が露出される開口幅
Ｗと同等の開口部（10）を形成する工程と、 次いで、該導電性膜（２）に電流を流して、該開口部
（10）及び該溝（９）を覆うように鍍金層（13）を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 鍍金後の前記鍍金層（13）及び該鍍金電
極（12）を全面エッチングして該開口部（10）及び該溝
（９）内のみに埋め込むことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記マスク（５，６）は、前記異方性エ
ッチングと同時に除去するか、又は前記異方性エッチン
グ後に除去することを特徴とする請求項１，２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11354993A JPH06326055A (ja) | 1993-05-17 | 1993-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11354993A JPH06326055A (ja) | 1993-05-17 | 1993-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326055A true JPH06326055A (ja) | 1994-11-25 |
Family
ID=14615126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11354993A Withdrawn JPH06326055A (ja) | 1993-05-17 | 1993-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326055A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917231A (en) * | 1997-02-17 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an insulative layer having a gap |
| US6268619B1 (en) | 1997-04-24 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high aspect ratio via hole including solder repelling coating |
| JP2002296760A (ja) * | 2001-04-02 | 2002-10-09 | Nec Corp | フォトマスク及びそれを用いた半導体装置の製造方法 |
| JP2007150367A (ja) * | 1994-12-29 | 2007-06-14 | Stmicroelectronics Inc | 包囲条件を除去するためのプラグの拡大頭部を形成する構成体及び方法 |
| JP2009006453A (ja) * | 2007-06-29 | 2009-01-15 | Fujitsu Ltd | マイクロ構造体製造方法およびマイクロ構造体 |
-
1993
- 1993-05-17 JP JP11354993A patent/JPH06326055A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150367A (ja) * | 1994-12-29 | 2007-06-14 | Stmicroelectronics Inc | 包囲条件を除去するためのプラグの拡大頭部を形成する構成体及び方法 |
| US5917231A (en) * | 1997-02-17 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an insulative layer having a gap |
| US6268619B1 (en) | 1997-04-24 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high aspect ratio via hole including solder repelling coating |
| US6391770B2 (en) | 1997-04-24 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2002296760A (ja) * | 2001-04-02 | 2002-10-09 | Nec Corp | フォトマスク及びそれを用いた半導体装置の製造方法 |
| JP2009006453A (ja) * | 2007-06-29 | 2009-01-15 | Fujitsu Ltd | マイクロ構造体製造方法およびマイクロ構造体 |
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Legal Events
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|---|---|---|---|
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