JPH06326261A

JPH06326261A - 半導体装置の製造方法

Info

Publication number: JPH06326261A
Application number: JP5111571A
Authority: JP
Inventors: Akira Nagami; 旭永見
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1993-05-13
Filing date: 1993-05-13
Publication date: 1994-11-25

Abstract

(57)【要約】【構成】半導体基板１０の所定領域にイオン注入を行
って埋込み層１３を形成する工程と、埋込み層１３の上
に基板材料をエピタキシャル成長させてエピタキシャル
層１４を形成する工程と、窒素雰囲気中１１００〜１２
００℃で３〜５時間熱処理を施し、イオン注入された埋
込み層１３中の不純物をエピタキシャル層１４に拡散さ
せてウエル１５を形成する工程とを含んでいる半導体装
置の製造方法。【効果】イオン注入エネルギが小さくでき、極めて良
好な結晶性を有し、所望の不純物濃度プロファイルを有
するウエル１５を形成することができ、また少ない工程
数で、安価にウエル１５を形成することができる。この
方法を用い、接合リーク電流の発生がなく、パンチスル
ーやラッチアップ等の現象が発生せず、α線によるソフ
トエラー等の生じにくい半導体装置を製造することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＣＭＯＳトランジスタ構造等におい
て必要とされるウエルの形成工程に特徴を有する半導体
装置の製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの高集積化に伴い、該ＬＳＩを構
成する素子の微細化、高性能化が進められている。

【０００３】ＣＭＯＳトランジスタ等において必要とさ
れ、半導体基板内に島状に形成される該半導体基板の本
来の導電型と逆の導電型の領域を通常ウエルと呼ぶが、
該ウエルにより理想的な不純物濃度プロファイルを形成
するための方法が種々提案されている。

【０００４】前記ウエルを形成する方法の一つとして、
レトログレードウエル形成法が挙げられる。

【０００５】図３（ａ）〜（ｃ）は、従来から行われて
いるレトログレードウエル形成法の各工程を模式的に示
す断面図であり、図中、１０は半導体基板を示してい
る。

【０００６】まず、ＬＯＣＯＳ（選択酸化）法による酸
化を行い、素子間分離領域に６００ｎｍ程度の厚みの酸
化膜３３を形成し、素子形成領域にゲート酸化膜３４を
形成する（図３（ａ））。

【０００７】次に、素子形成領域を除く酸化膜３３上に
フォトレジスト３５のパターンを形成する。そして、こ
のフォトレジスト３５をマスクとして高エネルギでイオ
ンの注入を行う。半導体基板１０がｐ型半導体基板の場
合は、ｎ型ウエルの形成のために例えばＰ（リン）イオ
ンを注入するが、その時の注入エネルギは１．５ＭｅＶ
程度であり、注入ドーズ量は５×１０¹³ｃｍ^-2程度であ
る（図３（ｂ））。

【０００８】前記したＰイオンの注入後にフォトレジス
ト３５を除去し、窒素雰囲気中、１１００℃で４時間程
度アニール処理を行って、注入されたＰを拡散させ、ウ
エル３６を形成する（図３（ｃ））。

【０００９】図４は上記方法によりウエル３６が形成さ
れた半導体基板１０のウエル３６形成領域における基板
表面からの深さと不純物濃度との関係を示すグラフであ
る。

【００１０】図４に示したように、前記した高エネルギ
による半導体基板１０へのＰイオンの注入により、ウエ
ル３６における不純物濃度のプロファイルは半導体基板
１０表面から深い所にそのピークが存在し、いわゆるレ
トログレードウエルとなっている。

【００１１】また図５は特開昭６４−６５８６５号公報
に開示された別のレトログレードウエルの形成法の各工
程を模式的に示す断面図であり、図中、５１はシリコン
基板を示している。

【００１２】まず、ｐ型のシリコン基板５１上の一部領
域をフォトレジスト５２で被覆し、ｎ型の不純物である
Ｐ（リン）等を約１８０ｋｅＶの加速エネルギをもって
イオン注入する。この工程により、シリコン基板５１の
表面から０．２μｍの深さに、ｎ型の不純物であるＰ等
５３を注入する（図５（ａ））。

【００１３】次に、フォトレジスト５２を除去した後、
ｐ型のシリコン層５４を１μｍエピタキシャル成長させ
る。このとき、エピタキシャル成長させるｐ型のシリコ
ン層５４の不純物濃度はシリコン基板５１の不純物濃度
と同程度の濃度になるようにする（図５（ｂ））。

【００１４】再び、図５（ａ）の場合と同様の領域をフ
ォトレジスト５５で被覆し、ｎ型の不純物であるＰ等を
約１８０ｋｅＶの加速エネルギをもってイオン注入する
（図５（ｃ））。この工程により、ｐ型シリコン層５４
の表面から０．２μｍの深さに、ｎ型の不純物であるＰ
等５３が注入される。この工程におけるドーズ量は、前
回のイオン注入工程におけるドーズ量よりも小さくして
おき、ｎ型の不純物濃度プロファイルを基板表面におい
て低く、ウエルの終端領域（ウエルと基板との境界）に
おいて高く保つ。

【００１５】次に、１１００℃で５０分間熱処理を行
い、この後フォトレジスト５５を除去する。その結果、
深さが約２μｍで、最大濃度領域の深さが約１．２μｍ
のｎ型のレトログレードウエル５６が形成される（図５
（ｄ））。

【００１６】図６は前記方法により得られたレトログレ
ードウエルの不純物濃度のプロファイルを示したグラフ
である。

【００１７】以上のような方法によりレトログレードウ
エルを形成することができ、図４や図６に示したような
不純物濃度のプロファイルを有するレトログレードウエ
ルが形成されたＭＯＳトランジスタにおいては、ラッチ
アップ現象（相補型半導体装置において、予期されずに
形成される寄生サイリスタによって引き起こされるサイ
リスタ現象）等、ウエルの機能が完全でないために発生
する種々の不都合の発生を防止することができる。

【００１８】

【発明が解決しようとする課題】しかし図３に示したよ
うなレトログレードウエルの形成方法では、半導体基板
１０にＰイオン等を打ち込む際、通常のイオン注入エネ
ルギよりも１桁以上高い１．５ＭｅＶ程度で打ち込みを
行っているため、半導体基板１０に大きなダメージを与
える。その結果、イオン注入を受けた領域の結晶性が大
きく劣化し、その後にアニール処理を行っても結晶性が
回復せず、前記方法によりウエル３６が形成された基板
を用いてＭＯＳトランジスタ等を形成した際、接合リー
ク電流等が発生し易いという課題があった。

【００１９】また半導体基板１０に大きなダメージを与
えないように注入エネルギーを低くすると、イオン注入
の深さを余り深くすることができず、またドーズ注入量
も余り大きくすることができず、良好な不純物濃度プロ
ファイルを有するウエル３６を形成することが難しいと
いう課題があった。

【００２０】さらに、装置に関しても、従来の通常のイ
オン注入装置では前記したような高エネルギでイオン注
入を行うことは難しく、高価な高エネルギイオン注入専
用の装置を新たに購入しなければならず、半導体装置を
製造するためのコストが高くなるという課題があった。

【００２１】また図５に示したような方法によりレトロ
グレードウエルを形成した場合、イオン注入を２度にわ
たって行うため工程が複雑になり、また不純物プロファ
イルにおいてもレトログレードウエルとして不完全とな
り、パンチスルー現象が生じる可能性があるという課題
があった。

【００２２】本発明はこのような課題に鑑みなされたも
のであり、安価な装置を用い、結晶性が極めて良好で、
要求される機能を充分発揮できる不純物濃度のプロファ
イルを有するレトログレードウエルを形成することがで
きる半導体装置の製造方法を提供することを目的として
いる。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法は、半導体基板の
所定領域にイオン注入を行って埋込み層を形成する工程
と、該埋込み層の上に基板材料をエピタキシャル成長さ
せてエピタキシャル層を形成する工程と、窒素雰囲気中
１１００〜１２００℃で３〜５時間熱処理を施し、イオ
ン注入された前記埋込み層中の不純物を前記エピタキシ
ャル層に拡散させてウエルを形成する工程とを含んでい
ることを特徴としている。

【００２４】

【作用】上記方法によれば、イオン注入を行うことによ
り形成する埋込み層は、前記半導体基板の浅い位置でよ
いため、イオン注入エネルギは小さくてよく、また不純
物濃度も高くすることができる。このようにイオン注入
エネルギが小さくてすむため、半導体基板に与えるダメ
ージが少なく、イオン注入の後の熱処理等によりその結
晶性は良好に回復し、極めて良好な結晶性を有するウエ
ルが形成される。

【００２５】また、前記埋込み層を形成した後に該埋込
み層の上に基板と同様の結晶をエピタキシャル成長さ
せ、その後に熱拡散処理を行うため、エピタキシャル層
の厚みによりウエル中における不純物濃度プロファイル
のピーク深さを調節することができ、所望の不純物濃度
プロファイルを有するウエルが形成される。

【００２６】

【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。なお、従来例と同一
機能を有する構成部品には同一の符号を付すこととす
る。

【００２７】図１（ａ）〜（ｆ）は実施例に係る半導体
装置の製造工程を模式的に示した断面図であり、図中、
１０は半導体基板を示している。まず、ｐ型半導体基板
１０の表面に約２５ｎｍの厚みのパッド酸化膜１１を形
成する（図１（ａ））。

【００２８】次に、ウエルを形成する領域を除いてフォ
トリソグラフィによりフォトレジスト１２のパターンを
形成し、このフォトレジスト１２のパターンをイオン注
入用のマスクとして例えばｎ型の不純物であるＰ（リ
ン）イオンの注入を行い、埋込み層１３を形成する。こ
の時のイオン注入エネルギは約５０ｋｅＶ、注入ドーズ
量は約２×１０¹⁴ｃｍ^-2に設定する（図１（ｂ））。

【００２９】上記したイオン注入工程の後、フォトレジ
スト１２を除去し、パッド酸化膜１１も除去する（図１
（ｃ））。

【００３０】パッド酸化膜１１を除去した半導体基板１
０上に基板と同じ材料からなるエピタキシャル層１４を
形成する。このエピタキシャル層１４を形成する場合、
通常は製造しようとするデバイスの種類に応じて、エピ
タキシャル層１４の厚みや不純物濃度を調整する。例え
ば、一般的なロジックＭＯＳトランジスタやリニアＭＯ
Ｓトランジスタを製造する場合には、エピタキシャル層
１４の厚みを５μｍ、エピタキシャル層１４のｐ型不純
物濃度を１×１０¹⁶ｃｍ^-3に設定してエピタキシャル成
長を行う。その際の具体的な条件としては、原料ガスと
してＳｉＣｌ₂Ｈ₂ （ジクロールシラン）、Ｂ₂ Ｈ₆
（ジボラン）を用い、成長温度１２００℃、成長時間３
０分で厚み５μｍのｐ型エピタキシャル層を形成する。
この時埋込み層１３中の不純物Ｐが熱拡散し、埋込み層
１３’も周囲に拡がる（図１（ｄ））。

【００３１】その後、窒素雰囲気中、１１５０℃で４時
間熱処理を行うことにより、埋込み層１３中の不純物Ｐ
をエピタキシャル層１３の表面や半導体基板１０の深い
位置まで拡散させ、ｎ型ウエル１５を形成する（図１
（ｅ））。

【００３２】さらにその後、通常のＣＭＯＳプロセス
（ＬＯＣＯＳ酸化、ゲート電極形成、ソース・ドレイン
拡散層形成等）を施すことにより最終的にＣＭＯＳ構造
が得られる。図１（ｆ）は前記方法により得られたＣＭ
ＯＳを示した断面図であり、図中、１６はゲート電極、
１７はｐ型ウエル、１８はソース・ドレイン拡散層、１
９は酸化膜、２０はゲート酸化膜、２１は絶縁層、２２
はソース又はドレインである。

【００３３】図２は前記工程により形成されたウエル１
５を含む領域でのエピタキシャル層表面からの深さと不
純物濃度との関係を示したグラフである。

【００３４】図２より明らかなように、表面から５μｍ
とかなり深い位置で不純物濃度のピークを有するウエル
１５を形成することができる。

【００３５】本実施例によれば、Ｐイオン注入を行うこ
とにより形成する埋込み層１３は、半導体基板１０の浅
い位置でよいため、イオン注入を行う際の注入エネルギ
は小さくてよく、半導体基板１０に与えるダメージを少
なくすることができ、イオン注入の後の熱処理等により
その結晶性を良好に回復させることができ、極めて良好
な結晶性を有するウエル１５を形成することができる。

【００３６】また、埋込み層１３を形成した後に埋込み
層１３の上に基板と同様の結晶をエピタキシャル成長さ
せ、その後に不純物の熱拡散処理を行うため、半導体基
板１０の表面から深い位置に高い不純物濃度を有するウ
エルを形成することができる。

【００３７】前記した方法を用いて形成されたウエル１
５を有する半導体基板１０を用い、通常の方法によりロ
ジックＭＯＳトランジスタやリニアＭＯＳトランジスタ
等の半導体装置を製造すれば、少ない工程数で安価な装
置を用い、性能に優れた前記半導体装置を製造すること
ができる。

【００３８】

【発明の効果】以上詳述したように本発明に係る半導体
装置の製造方法にあっては、半導体基板の所定領域にイ
オン注入を行って埋込み層を形成する工程と、該埋込み
層の上に基板材料をエピタキシャル成長させてエピタキ
シャル層を形成する工程と、窒素雰囲気中１１００〜１
２００℃で３〜５時間熱処理を施し、イオン注入された
前記埋込み層中の不純物を前記エピタキシャル層に拡散
させてウエルを形成する工程とを含んでいるので、イオ
ン注入エネルギを小さくすることができ、また不純物濃
度も高くすることができる。このようにイオン注入エネ
ルギが小さくてすむため、半導体基板に発生するダメー
ジを少なくすることができ、イオン注入の後の熱処理等
によりその結晶性を良好に回復させ、極めて良好な結晶
性を有するウエルを形成することができる。

【００３９】またエピタキシャル層の厚さによりウエル
中における不純物濃度プロファイルのピーク深さを調節
することができ、所望の不純物濃度プロファイルを有す
るウエルを形成することができる。

【００４０】さらに、少ない工程数でレトログレードウ
エルを形成でき、また高価な高エネルギーイオン注入専
用の装置を必要としないので、安価に半導体装置を製造
することができる。

【００４１】従って、本発明に係る半導体装置の製造方
法により、接合リーク電流の発生がなく、パンチスルー
やラッチアップ等の現象が発生せず、α線によるソフト
エラー等の生じにくい半導体装置を製造することができ
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｆ）は、実施例に係る半導体装置の
製造工程を模式的に示す断面図である。

【図２】実施例に係る半導体装置の製造方法により得ら
れたウエルの半導体基板表面からの深さと不純物濃度と
の関係を示すグラフである。

【図３】（ａ）〜（ｃ）は、従来のレトログレードウエ
ルの形成法の各工程を模式的に示す断面図である。

【図４】従来の方法により得られたレトログレードウエ
ルの半導体基板表面からの深さと不純物濃度との関係を
示すグラフである。

【図５】（ａ）〜（ｄ）は、従来の別のレトログレード
ウエルの形成法の各工程を模式的に示す断面図である。

【図６】従来の別の方法により得られたレトログレード
ウエルの半導体基板表面からの深さと不純物濃度との関
係を示すグラフである。

【符号の説明】

１０半導体基板１３埋込み層１４エピタキシャル層１５ｎ型ウエル１６ゲート電極１７ｐ型ウエル

Claims

【特許請求の範囲】

【請求項１】半導体基板の所定領域にイオン注入を行
って埋込み層を形成する工程と、該埋込み層の上に基板
材料をエピタキシャル成長させてエピタキシャル層を形
成する工程と、窒素雰囲気中１１００〜１２００℃で３
〜５時間熱処理を施し、イオン注入された前記埋込み層
中の不純物を前記エピタキシャル層に拡散させてウエル
を形成する工程とを含んでいることを特徴とする半導体
装置の製造方法。