JPS63144567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63144567A JPS63144567A JP61292772A JP29277286A JPS63144567A JP S63144567 A JPS63144567 A JP S63144567A JP 61292772 A JP61292772 A JP 61292772A JP 29277286 A JP29277286 A JP 29277286A JP S63144567 A JPS63144567 A JP S63144567A
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- Japan
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- buried layer
- semiconductor device
- oxide film
- ion implantation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特にバ
イポーラ型半導体装置の接続方法に使用されるものであ
る。
イポーラ型半導体装置の接続方法に使用されるものであ
る。
（従来の技術） ′
従来のＮＰＮ型バイポーラ・トランジスタの製造方法を
第２図により説明する。まずＰ型（１００）基板１に高
濃度Ｎ型埋め込み層３をアンチモンなどの拡散により形
成し、約２μｍの厚さのＰ型エピタキシャル層２を形成
し１０通常の方法でＮ型ウェル層４を形成する。（第２
図（ａ））次に選択酸化法等を用いて、非素子領域に酸
化膜１２を５０００人形成し、素子領域に酸化膜５を形
成し、イオン注入法で、選択的にＰ型ベース層６を形成
する。（第２図（ｂ））更に前記酸化膜５の一部を開孔
し、多結晶シリコン層７を全面に形成し、砒素などのＮ
型不純物をイオン注入法等により導入し、熱処理を行な
いＮ型エミツタ層８を形成する。（第２図（Ｃ））写真
食刻法等により、前記多結晶シリコン層７をフォトレジ
スト９をマスクとし部分的にエツチングし、前記フォト
レジスト９、前記酸化膜１２をマスクにして、イオン注
入法等で高濃度Ｐ型外部ベース層１０を形成する。第２
図（ｄ）更に拡散、イオン注入法等によりＮ型高濃度外
部コレクタ層１１を形成する。（第２図（ｅ）更に、通
常の方法により、配線層を形成するものである。
第２図により説明する。まずＰ型（１００）基板１に高
濃度Ｎ型埋め込み層３をアンチモンなどの拡散により形
成し、約２μｍの厚さのＰ型エピタキシャル層２を形成
し１０通常の方法でＮ型ウェル層４を形成する。（第２
図（ａ））次に選択酸化法等を用いて、非素子領域に酸
化膜１２を５０００人形成し、素子領域に酸化膜５を形
成し、イオン注入法で、選択的にＰ型ベース層６を形成
する。（第２図（ｂ））更に前記酸化膜５の一部を開孔
し、多結晶シリコン層７を全面に形成し、砒素などのＮ
型不純物をイオン注入法等により導入し、熱処理を行な
いＮ型エミツタ層８を形成する。（第２図（Ｃ））写真
食刻法等により、前記多結晶シリコン層７をフォトレジ
スト９をマスクとし部分的にエツチングし、前記フォト
レジスト９、前記酸化膜１２をマスクにして、イオン注
入法等で高濃度Ｐ型外部ベース層１０を形成する。第２
図（ｄ）更に拡散、イオン注入法等によりＮ型高濃度外
部コレクタ層１１を形成する。（第２図（ｅ）更に、通
常の方法により、配線層を形成するものである。
（発明が解決しようとする問題点）
しかしながら、従来方法によると以下のような欠点を持
つ。
つ。
（１） エピタキシャル成長技術を用いる為、埋め込
み層に用いるＮ型不純物として、通常オートドーピング
効果を抑制する為にアンチモンを使用する。しかしなが
らアンチモンはシリコンに対する固溶度が小さい為に、
低抵抗埋込み層を実現する為には、深いアンチモン層を
形成する必要がある。
み層に用いるＮ型不純物として、通常オートドーピング
効果を抑制する為にアンチモンを使用する。しかしなが
らアンチモンはシリコンに対する固溶度が小さい為に、
低抵抗埋込み層を実現する為には、深いアンチモン層を
形成する必要がある。
（シリコン表面から埋め込み層表面までの距離）を制御
性良く形成出来ないという欠点を持つ。
性良く形成出来ないという欠点を持つ。
（２） エピタキシャル層形成に高温（通常１１００
℃以上）が必要な為にアンチモン層がエピタキシャル層
に拡散し、実効的なエピタキシャル脱灰が薄くなるので
、薄エピタキシャル層を制御性良く形成することが難し
い為、バイポーラトランジスタ特性の制御性が悪い。
℃以上）が必要な為にアンチモン層がエピタキシャル層
に拡散し、実効的なエピタキシャル脱灰が薄くなるので
、薄エピタキシャル層を制御性良く形成することが難し
い為、バイポーラトランジスタ特性の制御性が悪い。
（３） エピタキシャル層は通常のシリコン基板に比
較して、欠陥密度が大きいので、エピタキシャル技術を
用いて製造した半導体は不良品が多く、高価である。
較して、欠陥密度が大きいので、エピタキシャル技術を
用いて製造した半導体は不良品が多く、高価である。
本発明は、これらの事情に鑑みなされたもので、エピタ
キシャル技術を用いない簡易な製造技術が実現出来かつ
、優れた特性を持つ半導体装置の製造方法を提供するも
のである。゛ ［発明の構成］ （問題点を解決するための手段） 本発明はバイポーラ形トランジスタを含む半導体装置を
製造するに当り、第１導電型半導体基体に素子分離用絶
縁膜を形成した後に、イオン注入法を用いて選択的に第
２導電型埋め込み層を形成する工程を具備したことを特
徴とする半導体装置の製造方法である。即ち高濃度埋め
込み層を形成するに際して、従来の拡散による埋め込み
層形成とその後のエピタキシャル技術によるシリコン基
板形成と異なり、通常の単結晶シリコン基板に高加速イ
オン注入を行うことにより埋め込み層を形成し、従来の
埋め込み層／エピタキシャル成長と同等以上の作用をも
たせることをその特徴とする。
キシャル技術を用いない簡易な製造技術が実現出来かつ
、優れた特性を持つ半導体装置の製造方法を提供するも
のである。゛ ［発明の構成］ （問題点を解決するための手段） 本発明はバイポーラ形トランジスタを含む半導体装置を
製造するに当り、第１導電型半導体基体に素子分離用絶
縁膜を形成した後に、イオン注入法を用いて選択的に第
２導電型埋め込み層を形成する工程を具備したことを特
徴とする半導体装置の製造方法である。即ち高濃度埋め
込み層を形成するに際して、従来の拡散による埋め込み
層形成とその後のエピタキシャル技術によるシリコン基
板形成と異なり、通常の単結晶シリコン基板に高加速イ
オン注入を行うことにより埋め込み層を形成し、従来の
埋め込み層／エピタキシャル成長と同等以上の作用をも
たせることをその特徴とする。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の工程を示す断面図である。まず、Ｐ型（
１００）シリコン基板２１に、通常用いられる方法で素
子分離用酸化膜２２を５００ＯＡ形成する。（第１図（
ａ））次に２００人の酸化膜を素子領域に形成し、１．
０−２ＭｅＶの加速電圧、ドーズＥｔｌｘｌＯ” 〜１
ｘｌＯ” ｃｍ−２でリンを写真食刻法を用い選択的に
イオン注入し、埋め込み層２３を形成する。（第１図（
ｂ））他の製造条件での埋め込み層２３形成のイオン注
入条件は異なるが本実施例での最適条件は１．５ ＭＶ
、ｌＸｌ０α−２の条件でイオン注入しコレクタ２４を
形成する。更に、同様に写真食刻法を用い、ボロンを２
０ＫｅＶ、 Ｉ Ｘ １０” ａｘ−２の条件でベー
ス２５、リンを１００ＫｅＶ、５Ｘ１０” ｃｒｙ°２
の条件で外部コレクタ２６をイオン注入で形成する。（
第１図（Ｃ））次に従来の実施例と同様の方法でエミッ
タ、外部ベースを形成し、その後配線を行うものである
。
図は同実施例の工程を示す断面図である。まず、Ｐ型（
１００）シリコン基板２１に、通常用いられる方法で素
子分離用酸化膜２２を５００ＯＡ形成する。（第１図（
ａ））次に２００人の酸化膜を素子領域に形成し、１．
０−２ＭｅＶの加速電圧、ドーズＥｔｌｘｌＯ” 〜１
ｘｌＯ” ｃｍ−２でリンを写真食刻法を用い選択的に
イオン注入し、埋め込み層２３を形成する。（第１図（
ｂ））他の製造条件での埋め込み層２３形成のイオン注
入条件は異なるが本実施例での最適条件は１．５ ＭＶ
、ｌＸｌ０α−２の条件でイオン注入しコレクタ２４を
形成する。更に、同様に写真食刻法を用い、ボロンを２
０ＫｅＶ、 Ｉ Ｘ １０” ａｘ−２の条件でベー
ス２５、リンを１００ＫｅＶ、５Ｘ１０” ｃｒｙ°２
の条件で外部コレクタ２６をイオン注入で形成する。（
第１図（Ｃ））次に従来の実施例と同様の方法でエミッ
タ、外部ベースを形成し、その後配線を行うものである
。
本実施例では埋め込み層をリンで形成したが、ヒ素を用
いても、イオン注入加速電圧がリンと同じ投影飛程とな
る様調整すれば作用効果は変わらない。
いても、イオン注入加速電圧がリンと同じ投影飛程とな
る様調整すれば作用効果は変わらない。
又本実施例ではバイポーラ素子のみの製造方法をのべた
が、バイポーラＣＭＯ３ＩＵ合素子いわゆるＢ １−Ｃ
ＭＯＳ素子の製造等にも同様の方法で応用出来る。
が、バイポーラＣＭＯ３ＩＵ合素子いわゆるＢ １−Ｃ
ＭＯＳ素子の製造等にも同様の方法で応用出来る。
上記実施例によれば、
（１） エピタキシャル技術を用いないので、安価で
不良品の少ない半導体装置を提供出来る。
不良品の少ない半導体装置を提供出来る。
（２）埋め込み層形成時、形成後の熱工程を、従来の如
くエピタキシャル層及びアンチモンを使わない為に、最
小に出来、制御性が上がるので高性能特性が得られる。
くエピタキシャル層及びアンチモンを使わない為に、最
小に出来、制御性が上がるので高性能特性が得られる。
（３） （２）と同じ理由で、埋め込み層の横方向拡
散が少なく、高集積化が可能である。
散が少なく、高集積化が可能である。
埋め込み層２３里は他と比べ浅くなり、外部コレクタを
深く形成する必要がないので熱工程を少なく出来、ひい
ては高性能特性が得られる。
深く形成する必要がないので熱工程を少なく出来、ひい
ては高性能特性が得られる。
［発明の効果］
以上説明した如く本発明によれば、従来の如きエピタキ
シャル技術を用いない簡易な製造技術が実現でき、かつ
優れた特性をもつ半導体装置が提供できるものである。
シャル技術を用いない簡易な製造技術が実現でき、かつ
優れた特性をもつ半導体装置が提供できるものである。
第１図は本発明の一実施例の工程説明図、第２図は従来
装置の工程説明図である。 ２１・・・Ｐ型シリコン基板、２２・・・酸化膜、２３
・・・Ｎ型埋め込み層、２４・・・コレクタ、２５・・
・ベース、２６・・・外部コレクタ。
装置の工程説明図である。 ２１・・・Ｐ型シリコン基板、２２・・・酸化膜、２３
・・・Ｎ型埋め込み層、２４・・・コレクタ、２５・・
・ベース、２６・・・外部コレクタ。
Claims (3)
- （１）バイポーラ型トランジスタを含む半導体装置を製
造するに当り、第１導電型半導体基体に素子分離用絶縁
膜を形成した後に、イオン注入法を用いて選択的に第２
導電型埋め込み層を形成する工程を具備したことを特徴
とする半導体装置の製造方法。 - （２）前記埋め込み層がリンまたはヒ素で形成されるこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。 - （３）前記リンが加速電圧１〜２ＭｅＶ、ドーズ量１×
１０＾１＾５〜１×１０＾１＾６ｃｍ＾−＾２の条件で
イオン注入されることを特徴とする特許請求の範囲第２
項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292772A JPS63144567A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292772A JPS63144567A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144567A true JPS63144567A (ja) | 1988-06-16 |
Family
ID=17786140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61292772A Pending JPS63144567A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174523A (ja) * | 1990-03-09 | 1992-06-22 | Mitsubishi Electric Corp | バイポーラトランジスタ |
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-12-09 JP JP61292772A patent/JPS63144567A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174523A (ja) * | 1990-03-09 | 1992-06-22 | Mitsubishi Electric Corp | バイポーラトランジスタ |
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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