JPH06326323A - 不揮発性トンネルトランジスタおよびメモリ回路 - Google Patents
不揮発性トンネルトランジスタおよびメモリ回路Info
- Publication number
- JPH06326323A JPH06326323A JP5112558A JP11255893A JPH06326323A JP H06326323 A JPH06326323 A JP H06326323A JP 5112558 A JP5112558 A JP 5112558A JP 11255893 A JP11255893 A JP 11255893A JP H06326323 A JPH06326323 A JP H06326323A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- charge storage
- storage layer
- drain
- nonvolatile
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 微細化に適し、データの書き込みや消去が簡
単に行える不揮発性のトンネルトランジスタを提供す
る。 【構成】 ゲート７・ドレイン９間に電圧を印加するこ
とにより、第２の半導体３から電荷蓄積層６に電荷をト
ンネル効果により注入することができる。電荷蓄積層６
にある電荷の有無で第２の半導体と第３の半導体の間の
トンネル接合形成の有無が決定され、ソース８・ドレイ
ン９間の電流が制御される。この注入された電荷は電荷
蓄積層６中に長時間蓄積するため、不揮発性メモリとし
て振る舞う。また、注入時と反対の電圧を印加すること
により電荷蓄積層６から消去させることができる。
単に行える不揮発性のトンネルトランジスタを提供す
る。 【構成】 ゲート７・ドレイン９間に電圧を印加するこ
とにより、第２の半導体３から電荷蓄積層６に電荷をト
ンネル効果により注入することができる。電荷蓄積層６
にある電荷の有無で第２の半導体と第３の半導体の間の
トンネル接合形成の有無が決定され、ソース８・ドレイ
ン９間の電流が制御される。この注入された電荷は電荷
蓄積層６中に長時間蓄積するため、不揮発性メモリとし
て振る舞う。また、注入時と反対の電圧を印加すること
により電荷蓄積層６から消去させることができる。
Description
【０００１】
【産業上の利用分野】本発明は高集積化，高速動作，低
消費電力化が可能な不揮発性のトンネルトランジスタお
よびこのトランジスタを使用したメモリ回路に関するも
のである。
消費電力化が可能な不揮発性のトンネルトランジスタお
よびこのトランジスタを使用したメモリ回路に関するも
のである。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性メモリ
に利用されるトランジスタの１つとして、フローティン
グゲートＭＯＳＦＥＴがある。このデバイスについては
例えば、Ｓ．Ｍ．Ｓｚｅによる「半導体デバイスの物
理」（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｄｅｖｉｃｅｓ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓ
ｏｎｓ）に記載されている。この不揮発性トランジスタ
は構造が簡単で、１素子で１ビットのメモリ機能を実現
できるため、高集積化を可能にする。
に利用されるトランジスタの１つとして、フローティン
グゲートＭＯＳＦＥＴがある。このデバイスについては
例えば、Ｓ．Ｍ．Ｓｚｅによる「半導体デバイスの物
理」（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｄｅｖｉｃｅｓ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓ
ｏｎｓ）に記載されている。この不揮発性トランジスタ
は構造が簡単で、１素子で１ビットのメモリ機能を実現
できるため、高集積化を可能にする。
【０００３】図３は従来の不揮発性トランジスタの模式
断面図である。１は低不純物濃度の基板、１０は基板１
と反対の導電型を有するソース領域、１１はソース領域
１０と同一導電型を有するドレイン領域、５は基板上に
設けられた絶縁層、６は絶縁層５中に埋め込まれ導電性
を有する電荷蓄積層、７は絶縁膜上のゲート電極、８は
ソース領域１０とオーミック接合を形成するソース電
極、９はドレイン領域１１とオーミック接合を形成する
ドレイン電極である。
断面図である。１は低不純物濃度の基板、１０は基板１
と反対の導電型を有するソース領域、１１はソース領域
１０と同一導電型を有するドレイン領域、５は基板上に
設けられた絶縁層、６は絶縁層５中に埋め込まれ導電性
を有する電荷蓄積層、７は絶縁膜上のゲート電極、８は
ソース領域１０とオーミック接合を形成するソース電
極、９はドレイン領域１１とオーミック接合を形成する
ドレイン電極である。
【０００４】この従来の不揮発性トランジスタの動作に
ついて、基板１にｎ−Ｓｉ、ソース領域１０およびドレ
イン領域１１にｐ+ −Ｓｉ、絶縁層５にＳｉＯ2 、電荷
蓄積層６に多結晶シリコン、ゲート電極７に多結晶シリ
コン、ソース電極８およびドレイン電極９にＡｌを用い
たものを例に説明する。
ついて、基板１にｎ−Ｓｉ、ソース領域１０およびドレ
イン領域１１にｐ+ −Ｓｉ、絶縁層５にＳｉＯ2 、電荷
蓄積層６に多結晶シリコン、ゲート電極７に多結晶シリ
コン、ソース電極８およびドレイン電極９にＡｌを用い
たものを例に説明する。
【０００５】電荷蓄積層６に電荷が蓄積していない場合
には、ゲート下にチャネルが形成されていないため、基
板１，ソース電極８およびゲート電極７をアース電位と
し、ドレイン電極９に正の電圧を印加しても、ドレイン
電流は流れない。すなわちソース・ドレイン間は非導通
状態となっている。
には、ゲート下にチャネルが形成されていないため、基
板１，ソース電極８およびゲート電極７をアース電位と
し、ドレイン電極９に正の電圧を印加しても、ドレイン
電流は流れない。すなわちソース・ドレイン間は非導通
状態となっている。
【０００６】さて、基板１に対してドレイン電極９に大
きな負の電圧を加えると、基板１とドレイン領域１１間
は逆方向バイアスとなり、アバランシー降伏が起こる。
アバランシーにより発生する電子・正孔対の電子の一部
は絶縁層５を通過して電荷蓄積層６に入る。その結果、
電荷蓄積層６は負に帯電し、ソース・ドレイン間の基板
表面には正孔が誘起されチャネルが形成される。したが
って、ソース・ドレイン間は導通状態となる。電荷蓄積
層６に蓄積された電荷は、周りが絶縁層であるためほと
んど逃げ出すことができず、電源電圧を切った状態でも
この導通状態を保持する。
きな負の電圧を加えると、基板１とドレイン領域１１間
は逆方向バイアスとなり、アバランシー降伏が起こる。
アバランシーにより発生する電子・正孔対の電子の一部
は絶縁層５を通過して電荷蓄積層６に入る。その結果、
電荷蓄積層６は負に帯電し、ソース・ドレイン間の基板
表面には正孔が誘起されチャネルが形成される。したが
って、ソース・ドレイン間は導通状態となる。電荷蓄積
層６に蓄積された電荷は、周りが絶縁層であるためほと
んど逃げ出すことができず、電源電圧を切った状態でも
この導通状態を保持する。
【０００７】電荷蓄積層６に蓄積された電荷を消去し、
再びソース・ドレイン間を非導通状態に戻す場合には、
ゲート電極７に高い正電圧を印加する。電荷蓄積層内の
電子が高電界によってゲート電極へと引き出されるた
め、電荷蓄積層内の電荷が無くなり、その結果チャネル
も消失する。
再びソース・ドレイン間を非導通状態に戻す場合には、
ゲート電極７に高い正電圧を印加する。電荷蓄積層内の
電子が高電界によってゲート電極へと引き出されるた
め、電荷蓄積層内の電荷が無くなり、その結果チャネル
も消失する。
【０００８】このように、このトランジスタは不揮発性
のメモリ動作をすることができる。
のメモリ動作をすることができる。
【０００９】
【発明が解決しようとする課題】このデバイスはソース
・ドレイン間のアバランシー降伏によって電荷蓄積層へ
の電荷の注入を行っているため、比較的高い電圧を必要
としている。また、このとき電流が多く流れることや長
い時間を要するという問題があった。さらに、このデバ
イス１個を単位メモリセルとするメモリ回路において
は、個別の消去動作が不可能であった。高速，低消費電
力，高集積化を進めるためには、これらの問題の解決が
望まれる。
・ドレイン間のアバランシー降伏によって電荷蓄積層へ
の電荷の注入を行っているため、比較的高い電圧を必要
としている。また、このとき電流が多く流れることや長
い時間を要するという問題があった。さらに、このデバ
イス１個を単位メモリセルとするメモリ回路において
は、個別の消去動作が不可能であった。高速，低消費電
力，高集積化を進めるためには、これらの問題の解決が
望まれる。
【００１０】本発明の目的は、高速，低消費電力，高集
積化に適する不揮発性のトンネルトランジスタおよびこ
のトランジスタを使用したメモリ回路を提供することに
ある。
積化に適する不揮発性のトンネルトランジスタおよびこ
のトランジスタを使用したメモリ回路を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の不揮発性トンネ
ルトランジスタは、少なくとも半導体基板表面の一部
に、一導電型を有する縮退した第１の半導体と、前記第
１の半導体と反対の導電型を有し縮退した第２の半導体
と、前記第１の半導体と第２の半導体との間の第３の半
導体とからなる構造を有し、少なくとも前記第３の半導
体の露出表面に、前記第３の半導体よりも禁止帯幅が広
い絶縁膜と、この絶縁膜中の電荷蓄積層と、前記絶縁膜
上の電極を有し、前記第１の半導体と前記第２の半導体
にそれぞれオーミック電極を設けたことを特徴とする。
ルトランジスタは、少なくとも半導体基板表面の一部
に、一導電型を有する縮退した第１の半導体と、前記第
１の半導体と反対の導電型を有し縮退した第２の半導体
と、前記第１の半導体と第２の半導体との間の第３の半
導体とからなる構造を有し、少なくとも前記第３の半導
体の露出表面に、前記第３の半導体よりも禁止帯幅が広
い絶縁膜と、この絶縁膜中の電荷蓄積層と、前記絶縁膜
上の電極を有し、前記第１の半導体と前記第２の半導体
にそれぞれオーミック電極を設けたことを特徴とする。
【００１２】本発明のメモリ回路は、上記の不揮発性ト
ランジスタ１個だけにより単位メモリセルを構成するこ
とを特徴とする。
ランジスタ１個だけにより単位メモリセルを構成するこ
とを特徴とする。
【００１３】
【実施例】以下、本発明について実施例を図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１４】（第１の実施例）図１は本発明の第１の実
施例の模式断面図である。図１において、図３と同じ記
号は図３と同等物で同一機能を果たすものである。ま
た、２は一導電型を有する縮退した第１の半導体、３は
第１の半導体２と反対の導電型を有する縮退した第２の
半導体、４は第３の半導体である。すなわち、この不揮
発性トンネルトランジスタは、半導体基板１の表面の一
部に、一導電型を有する縮退した第１の半導体２と、こ
の第１の半導体２と反対の導電型を有し縮退した第２の
半導体３と、第１の半導体２と第２の半導体３との間の
第３の半導体４とからなる構造を有し、少なくとも第３
の半導体４の露出表面に第３の半導体よりも禁止帯幅が
広い絶縁層５と、この絶縁層中の電荷蓄積層６と、この
絶縁層上のゲート電極７を有し、第１の半導体２と第２
の半導体３にそれぞれオーミック電極であるソース電極
８とドレイン電極９が設けられている。
施例の模式断面図である。図１において、図３と同じ記
号は図３と同等物で同一機能を果たすものである。ま
た、２は一導電型を有する縮退した第１の半導体、３は
第１の半導体２と反対の導電型を有する縮退した第２の
半導体、４は第３の半導体である。すなわち、この不揮
発性トンネルトランジスタは、半導体基板１の表面の一
部に、一導電型を有する縮退した第１の半導体２と、こ
の第１の半導体２と反対の導電型を有し縮退した第２の
半導体３と、第１の半導体２と第２の半導体３との間の
第３の半導体４とからなる構造を有し、少なくとも第３
の半導体４の露出表面に第３の半導体よりも禁止帯幅が
広い絶縁層５と、この絶縁層中の電荷蓄積層６と、この
絶縁層上のゲート電極７を有し、第１の半導体２と第２
の半導体３にそれぞれオーミック電極であるソース電極
８とドレイン電極９が設けられている。
【００１５】この本発明の不揮発性トンネルトランジス
タの動作について、基板１にｐ- −Ｓｉ、第１の半導体
２にｐ+ −Ｓｉ、第２の半導体３にｎ+ −Ｓｉ、第３の
半導体４にｐ−Ｓｉ、絶縁層５にＳｉＯ2 、電荷蓄積層
６に多結晶シリコン、ゲート電極７に多結晶シリコン、
ソース電極８およびドレイン電極９にＡｌを用いたもの
を例に説明する。
タの動作について、基板１にｐ- −Ｓｉ、第１の半導体
２にｐ+ −Ｓｉ、第２の半導体３にｎ+ −Ｓｉ、第３の
半導体４にｐ−Ｓｉ、絶縁層５にＳｉＯ2 、電荷蓄積層
６に多結晶シリコン、ゲート電極７に多結晶シリコン、
ソース電極８およびドレイン電極９にＡｌを用いたもの
を例に説明する。
【００１６】電荷蓄積層６に電荷が蓄積していない場合
には、ゲート下の第３の半導体４であるｐ−Ｓｉと第２
の半導体３であるｎ+ −Ｓｉ間にｐｎ接合が形成されて
いるため、ソース電極８およびゲート電極７をアース電
位とし、ドレイン電極９に正の電圧を印加しても、ドレ
イン電流は流れない。もちろんｐ- Ｓｉ基板１と第２の
半導体３であるｎ+ −Ｓｉ間にもｐｎ接合が形成されて
いるため、基板１を通る電流も流れない。すなわちソー
ス・ドレイン間は非導通状態となっている。
には、ゲート下の第３の半導体４であるｐ−Ｓｉと第２
の半導体３であるｎ+ −Ｓｉ間にｐｎ接合が形成されて
いるため、ソース電極８およびゲート電極７をアース電
位とし、ドレイン電極９に正の電圧を印加しても、ドレ
イン電流は流れない。もちろんｐ- Ｓｉ基板１と第２の
半導体３であるｎ+ −Ｓｉ間にもｐｎ接合が形成されて
いるため、基板１を通る電流も流れない。すなわちソー
ス・ドレイン間は非導通状態となっている。
【００１７】さて、ドレイン電極９に対してゲート電極
７に大きな正の電圧を加えると、第２の半導体３である
ｎ+ −Ｓｉから絶縁層５および電荷蓄積層６を通りゲー
ト電極７へと電子のトンネリングが起こる。このとき電
子の一部は電荷蓄積層６内に残り、電荷蓄積層６は負に
帯電する。その結果、第３の半導体４には正孔が誘起さ
れ、等価的にｐ+ −Ｓｉとなる。したがって、この第３
の半導体４と第２の半導体３であるｎ+ −Ｓｉとの間に
はｐ+ ｎ+ トンネル接合が形成され、この接合を通して
トンネル電流が流れるようになる。つまり、ソース・ド
レイン間は導通状態となる。電荷蓄積層６に蓄積された
電荷は、周りが絶縁層であるためほとんど逃げ出すこと
ができず、電源電圧を切った状態でもこの導通状態を保
持する。
７に大きな正の電圧を加えると、第２の半導体３である
ｎ+ −Ｓｉから絶縁層５および電荷蓄積層６を通りゲー
ト電極７へと電子のトンネリングが起こる。このとき電
子の一部は電荷蓄積層６内に残り、電荷蓄積層６は負に
帯電する。その結果、第３の半導体４には正孔が誘起さ
れ、等価的にｐ+ −Ｓｉとなる。したがって、この第３
の半導体４と第２の半導体３であるｎ+ −Ｓｉとの間に
はｐ+ ｎ+ トンネル接合が形成され、この接合を通して
トンネル電流が流れるようになる。つまり、ソース・ド
レイン間は導通状態となる。電荷蓄積層６に蓄積された
電荷は、周りが絶縁層であるためほとんど逃げ出すこと
ができず、電源電圧を切った状態でもこの導通状態を保
持する。
【００１８】電荷蓄積層６に蓄積された電荷を消去し、
再びソース・ドレイン間を非導通状態に戻す場合には、
ドレイン電極９に対してゲート電極７に大きな負電圧を
印加する。電荷蓄積層６内の電子はトンネリングにより
再び第２の半導体３へ戻り、電荷蓄積層内の電荷および
第３の半導体４に誘起されていた正孔は消滅する。その
結果、ｐ+ ｎ+ トンネル接合は通常のｐｎ接合になり、
ソース・ドレイン間は非導通状態となる。このように、
このトランジスタは不揮発性のメモリ動作をすることが
できる。
再びソース・ドレイン間を非導通状態に戻す場合には、
ドレイン電極９に対してゲート電極７に大きな負電圧を
印加する。電荷蓄積層６内の電子はトンネリングにより
再び第２の半導体３へ戻り、電荷蓄積層内の電荷および
第３の半導体４に誘起されていた正孔は消滅する。その
結果、ｐ+ ｎ+ トンネル接合は通常のｐｎ接合になり、
ソース・ドレイン間は非導通状態となる。このように、
このトランジスタは不揮発性のメモリ動作をすることが
できる。
【００１９】次に本発明の実施例の製造方法について、
動作の説明で用いた材料と同一の材料を用いて説明す
る。
動作の説明で用いた材料と同一の材料を用いて説明す
る。
【００２０】まず、ｐ- −Ｓｉ（ｐ＝１×１０16ｃ
ｍ-3）基板表面に低加速電圧で低濃度Ｂ，高濃度Ｂおよ
び高濃度Ａｓをイオン注入し、不純物の活性化のための
熱処理によりｐ−Ｓｉ（ｐ−５×１０18ｃｍ-3）、縮退
したｐ+ −Ｓｉ（ｐ＝５×１０19ｃｍ-3）およびｎ+ −
Ｓｉ（ｎ＝５×１０19ｃｍ-3）領域を形成した。酸化雰
囲気中での基板の酸化によりＳｉＯ2 絶縁膜（４ｎｍ）
を形成した後、燐ドープ多結晶シリコンを堆積させた。
この多結晶シリコン層を電荷蓄積層の形状に加工した
後、ＳｉＯ2 （６ｎｍ）および燐ドープ多結晶シリコン
を堆積させ、ゲート電極形状に加工した。最後に、Ａｌ
をｐ+ −Ｓｉおよびｎ+ −Ｓｉ上に堆積させて素子を完
成させた。
ｍ-3）基板表面に低加速電圧で低濃度Ｂ，高濃度Ｂおよ
び高濃度Ａｓをイオン注入し、不純物の活性化のための
熱処理によりｐ−Ｓｉ（ｐ−５×１０18ｃｍ-3）、縮退
したｐ+ −Ｓｉ（ｐ＝５×１０19ｃｍ-3）およびｎ+ −
Ｓｉ（ｎ＝５×１０19ｃｍ-3）領域を形成した。酸化雰
囲気中での基板の酸化によりＳｉＯ2 絶縁膜（４ｎｍ）
を形成した後、燐ドープ多結晶シリコンを堆積させた。
この多結晶シリコン層を電荷蓄積層の形状に加工した
後、ＳｉＯ2 （６ｎｍ）および燐ドープ多結晶シリコン
を堆積させ、ゲート電極形状に加工した。最後に、Ａｌ
をｐ+ −Ｓｉおよびｎ+ −Ｓｉ上に堆積させて素子を完
成させた。
【００２１】完成した素子では、電荷蓄積層に電子が蓄
積されていないので、ソース電極に対してドレイン電極
に正の電圧を印加してもドレイン電流は流れなかった。
しかし、ドレイン電極に対してゲート電極に＋８Ｖの電
圧を印加してトンネル電流を流し、ドレイン側から充分
な電子を電荷蓄積層に蓄積した結果、ドレイン電流が流
れ、ソース・ドレイン間が導通状態となった。さらに、
ドレイン電極に対してゲート電極に−６Ｖの電圧を印加
し、電荷蓄積層の電子を排除すると、もとの非導通状態
に戻った。
積されていないので、ソース電極に対してドレイン電極
に正の電圧を印加してもドレイン電流は流れなかった。
しかし、ドレイン電極に対してゲート電極に＋８Ｖの電
圧を印加してトンネル電流を流し、ドレイン側から充分
な電子を電荷蓄積層に蓄積した結果、ドレイン電流が流
れ、ソース・ドレイン間が導通状態となった。さらに、
ドレイン電極に対してゲート電極に−６Ｖの電圧を印加
し、電荷蓄積層の電子を排除すると、もとの非導通状態
に戻った。
【００２２】（第２の実施例）本発明の第２の実施例を
図１を用いて説明する。ここで、第１の半導体２，第２
の半導体３および第３の半導体４は、基板１よりも禁止
帯幅の狭い半導体である。以下、基板１に半絶縁性のＧ
ａＡｓ、第１の半導体２にｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａ
ｓ、第２の半導体３にｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ、絶縁
層５にｉ−Ａｌ0.4 Ｇａ0.6 Ａｓ、電荷蓄積層６にｎ+
−Ｉｎ0.2 Ｇａ0.8 Ａｓ、ゲート電極７にＡｌ、ソース
電極８およびドレイン電極９にＡｕを用いたものを例に
する。
図１を用いて説明する。ここで、第１の半導体２，第２
の半導体３および第３の半導体４は、基板１よりも禁止
帯幅の狭い半導体である。以下、基板１に半絶縁性のＧ
ａＡｓ、第１の半導体２にｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａ
ｓ、第２の半導体３にｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ、絶縁
層５にｉ−Ａｌ0.4 Ｇａ0.6 Ａｓ、電荷蓄積層６にｎ+
−Ｉｎ0.2 Ｇａ0.8 Ａｓ、ゲート電極７にＡｌ、ソース
電極８およびドレイン電極９にＡｕを用いたものを例に
する。
【００２３】動作原理は第１の実施例とほとんど同じで
あり、不揮発性のメモリ動作ができる。第１の実施例の
場合には、素子間の絶縁をするために、付加的なｐｎ接
合を形成する必要がある。しかし、この第２の実施例の
場合には素子の動作部が、禁止帯幅の広い材料で囲まれ
ているため、素子間を流れる電流はほとんど無く絶縁分
離が実現されている。したがって、第１の実施例よりも
高密度に素子を作り込むことができる。
あり、不揮発性のメモリ動作ができる。第１の実施例の
場合には、素子間の絶縁をするために、付加的なｐｎ接
合を形成する必要がある。しかし、この第２の実施例の
場合には素子の動作部が、禁止帯幅の広い材料で囲まれ
ているため、素子間を流れる電流はほとんど無く絶縁分
離が実現されている。したがって、第１の実施例よりも
高密度に素子を作り込むことができる。
【００２４】本発明の第２の実施例の製造方法について
説明する。まず、半絶縁性ＧａＡｓ基板上にｉ−Ｉｎ
0.2 Ｇａ0.8 Ａｓ（１０ｎｍ）を結晶成長させた。次に
低加速電圧で高濃度Ｂｅおよび高濃度Ｓｉをこの表面に
イオン注入し、不純物の活性化のための熱処理により縮
退したｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓ（ｐ＝５×１０19ｃ
ｍ-3）およびｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓ（ｎ＝２×１
０19ｃｍ-3）領域を形成した。これらの上にｉ−Ａｌ
0.4 Ｇａ0.6 Ａｓ（１０ｎｍ）およびｎ+ −Ｉｎ0.2 Ｇ
ａ0.8 Ａｓ（１０ｎｍ，ｎ＝２×１０19ｃｍ-3）を結晶
成長させた。このｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓを電荷蓄
積層の形状に加工した後、再びｉ−Ａｌ0.4Ｇａ0.6 Ａ
ｓ（２０ｎｍ）を成長させた。Ａｌを堆積させゲート電
極形状に加工した後、Ａｕをｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａ
ｓソース領域およびｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓドレイ
ン領域上に堆積させて素子を完成させた。
説明する。まず、半絶縁性ＧａＡｓ基板上にｉ−Ｉｎ
0.2 Ｇａ0.8 Ａｓ（１０ｎｍ）を結晶成長させた。次に
低加速電圧で高濃度Ｂｅおよび高濃度Ｓｉをこの表面に
イオン注入し、不純物の活性化のための熱処理により縮
退したｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓ（ｐ＝５×１０19ｃ
ｍ-3）およびｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓ（ｎ＝２×１
０19ｃｍ-3）領域を形成した。これらの上にｉ−Ａｌ
0.4 Ｇａ0.6 Ａｓ（１０ｎｍ）およびｎ+ −Ｉｎ0.2 Ｇ
ａ0.8 Ａｓ（１０ｎｍ，ｎ＝２×１０19ｃｍ-3）を結晶
成長させた。このｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓを電荷蓄
積層の形状に加工した後、再びｉ−Ａｌ0.4Ｇａ0.6 Ａ
ｓ（２０ｎｍ）を成長させた。Ａｌを堆積させゲート電
極形状に加工した後、Ａｕをｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａ
ｓソース領域およびｎ+ −Ｉｎ0.2 Ｇａ0.8 Ａｓドレイ
ン領域上に堆積させて素子を完成させた。
【００２５】第１の実施例と同様な不揮発性のメモリ動
作が得られ、隣合う素子間のリーク電流もほとんど無か
った。
作が得られ、隣合う素子間のリーク電流もほとんど無か
った。
【００２６】（第３の実施例）本発明の不揮発性トンネ
ルトランジスタを用いたメモリ回路の実施例を図２に示
す。このメモリ回路においては、１つの不揮発性トンネ
ルトランジスタが１つのメモリセルを構成しており、書
き込み・読み出し・消去の各動作がメモリセル単位で行
える。
ルトランジスタを用いたメモリ回路の実施例を図２に示
す。このメモリ回路においては、１つの不揮発性トンネ
ルトランジスタが１つのメモリセルを構成しており、書
き込み・読み出し・消去の各動作がメモリセル単位で行
える。
【００２７】図２はメモリ回路の１つのメモリセルを示
したものであり、図において１２は本発明の不揮発性ト
ンネルトランジスタ、１３は複数のメモリセルに共通に
接続した共通ライン、１４はマトリックス状に配置され
た素子の１つの並びを選択するための選択ライン、１５
は素子の選択を行い情報の書き込み，読み出しをするた
めの書き込み・読み出しラインである。
したものであり、図において１２は本発明の不揮発性ト
ンネルトランジスタ、１３は複数のメモリセルに共通に
接続した共通ライン、１４はマトリックス状に配置され
た素子の１つの並びを選択するための選択ライン、１５
は素子の選択を行い情報の書き込み，読み出しをするた
めの書き込み・読み出しラインである。
【００２８】以下、図２の回路の動作を説明する。電荷
蓄積層に電子がある程度蓄積されているときと蓄積され
ていないときの不揮発性トンネルトランジスタが導通状
態となるゲート電圧をそれぞれＶg1，Ｖg2とする。ここ
ではＶg1はＶg2より０Ｖに近いが、共に負の電圧であ
る。したがって、ゲート電圧が０Ｖの時にはどちらの場
合にも非導通状態にあるとする。このような条件下で、
選択ライン１４にＶg1とＶg2の間の電圧を印加し、書き
込み・読み出しライン１５の電位や共通ライン１３との
抵抗を見ることにより、電荷蓄積層に電子が蓄積されて
いるかどうかわかる。電荷が蓄積されている場合にはト
ランジスタ１２は導通状態となっており、低抵抗状態と
なっている。電荷が蓄積されていないときはトランジス
タ１２は非導通状態のままであり、高抵抗状態となって
いる。
蓄積層に電子がある程度蓄積されているときと蓄積され
ていないときの不揮発性トンネルトランジスタが導通状
態となるゲート電圧をそれぞれＶg1，Ｖg2とする。ここ
ではＶg1はＶg2より０Ｖに近いが、共に負の電圧であ
る。したがって、ゲート電圧が０Ｖの時にはどちらの場
合にも非導通状態にあるとする。このような条件下で、
選択ライン１４にＶg1とＶg2の間の電圧を印加し、書き
込み・読み出しライン１５の電位や共通ライン１３との
抵抗を見ることにより、電荷蓄積層に電子が蓄積されて
いるかどうかわかる。電荷が蓄積されている場合にはト
ランジスタ１２は導通状態となっており、低抵抗状態と
なっている。電荷が蓄積されていないときはトランジス
タ１２は非導通状態のままであり、高抵抗状態となって
いる。
【００２９】書き込み時には、選択ライン１４に大きな
正の電圧（この電圧だけでは絶縁層への電子のトンネリ
ングは起こらない）を印加する。書き込み・読み出しラ
イン１５に負の電圧を印加すると絶縁膜にドレインから
トンネル電流が流れ、電荷蓄積層に電荷が蓄積される。
また、消去時には選択ライン１４に大きな負の電圧（こ
の電圧だけでは電荷蓄積層から電子のトンネリングは起
こらない）を印加する。書き込み・読み出しライン１５
に正の電圧を印加すると電荷蓄積層からドレインへと電
子がトンネリングし、電荷蓄積層の電荷は消去される。
正の電圧（この電圧だけでは絶縁層への電子のトンネリ
ングは起こらない）を印加する。書き込み・読み出しラ
イン１５に負の電圧を印加すると絶縁膜にドレインから
トンネル電流が流れ、電荷蓄積層に電荷が蓄積される。
また、消去時には選択ライン１４に大きな負の電圧（こ
の電圧だけでは電荷蓄積層から電子のトンネリングは起
こらない）を印加する。書き込み・読み出しライン１５
に正の電圧を印加すると電荷蓄積層からドレインへと電
子がトンネリングし、電荷蓄積層の電荷は消去される。
【００３０】以上述べたように本発明の不揮発性トンネ
ルトランジスタを用いたメモリ回路においては、不揮発
性トンネルトランジスタ１個でメモリセルを構成でき、
メモリセル単位で書き込み・消去が可能である。
ルトランジスタを用いたメモリ回路においては、不揮発
性トンネルトランジスタ１個でメモリセルを構成でき、
メモリセル単位で書き込み・消去が可能である。
【００３１】以上の本発明の実施例では第１の半導体の
導電型としてｐ型、第２の半導体としてｎ型のものしか
示さなかったが、ＩｎＡｓとＡｓＳｂ絶縁層の組み合わ
せのように絶縁層中への電子のトンネリングよりも正孔
のトンネリングの方が起こり易い場合には、これらの導
電型を逆にした構造で同様の動作が得られる。このとき
は電荷蓄積層における正孔の蓄積を制御することにな
る。さらに、用いる材料としては実施例で示したＳｉ／
ＳｉＯ2 ，ＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ以外
にも、半導体としてＧｅ，ＳｉＧｅ，ＩｎＡｌＧａＡ
ｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，ＧａＰ，ＧａＳｂ，
ＡｌＧａＳｂ，ＩｎＧａＰ，ＣｄＴｅ，ＨｇＣｄＴｅ，
ＺｎＴｅなど、絶縁層としてＳｉ3 Ｎ4 ，ＳｉＯＮ，Ａ
ｌ2 Ｏ3 ，ＴｉＯ2 ，ＳｒＴｉＯ，ＰｂＺｒＴｉＯ3 ，
ＣａＦなどの絶縁物や禁止帯幅の広い半導体、電荷蓄積
層として金属や禁止帯幅の狭い半導体など、これらの組
み合わせでも本発明が適用できることは明らかである。
導電型としてｐ型、第２の半導体としてｎ型のものしか
示さなかったが、ＩｎＡｓとＡｓＳｂ絶縁層の組み合わ
せのように絶縁層中への電子のトンネリングよりも正孔
のトンネリングの方が起こり易い場合には、これらの導
電型を逆にした構造で同様の動作が得られる。このとき
は電荷蓄積層における正孔の蓄積を制御することにな
る。さらに、用いる材料としては実施例で示したＳｉ／
ＳｉＯ2 ，ＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ以外
にも、半導体としてＧｅ，ＳｉＧｅ，ＩｎＡｌＧａＡ
ｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，ＧａＰ，ＧａＳｂ，
ＡｌＧａＳｂ，ＩｎＧａＰ，ＣｄＴｅ，ＨｇＣｄＴｅ，
ＺｎＴｅなど、絶縁層としてＳｉ3 Ｎ4 ，ＳｉＯＮ，Ａ
ｌ2 Ｏ3 ，ＴｉＯ2 ，ＳｒＴｉＯ，ＰｂＺｒＴｉＯ3 ，
ＣａＦなどの絶縁物や禁止帯幅の広い半導体、電荷蓄積
層として金属や禁止帯幅の狭い半導体など、これらの組
み合わせでも本発明が適用できることは明らかである。
【００３２】
【発明の効果】本発明の不揮発性トンネルトランジスタ
においては、電荷蓄積層への電荷の注入や消去はドレイ
ン・ゲート間のトンネル電流により行われるため、低電
圧で高速な書き込み，消去ができ、高集積化も可能にな
る。
においては、電荷蓄積層への電荷の注入や消去はドレイ
ン・ゲート間のトンネル電流により行われるため、低電
圧で高速な書き込み，消去ができ、高集積化も可能にな
る。
【００３３】また本発明のメモリ回路においては、不揮
発性トンネルトランジスタ１個でメモリセルを構成で
き、メモリセル単位で書き込み・消去が可能となる。
発性トンネルトランジスタ１個でメモリセルを構成で
き、メモリセル単位で書き込み・消去が可能となる。
【図１】本発明の第１および第２の実施例を示す構造図
である。
である。
【図２】本発明の第３の実施例を示すメモリ回路図であ
る。
る。
【図３】従来の不揮発性トランジスタの構造図である。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 絶縁層 ６ 電荷蓄積層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ ソース領域 １１ ドレイン領域 １２ 不揮発性トンネルトランジスタ １３ 共通ライン １４ 選択ライン １５ 書き込み・読み出しライン
Claims (3)
- 【請求項１】少なくとも半導体基板表面の一部に、一導
電型を有する縮退した第１の半導体と、前記第１の半導
体と反対の導電型を有し縮退した第２の半導体と、前記
第１の半導体と第２の半導体との間の第３の半導体とか
らなる構造を有し、少なくとも前記第３の半導体の露出
表面に、前記第３の半導体よりも禁止帯幅が広い絶縁膜
と、この絶縁膜中の電荷蓄積層と、前記絶縁膜上の電極
を有し、前記第１の半導体と前記第２の半導体にそれぞ
れオーミック電極を設けたことを特徴とする不揮発性ト
ンネルトランジスタ。 - 【請求項２】前記第１，第２および第３の半導体が前記
基板よりも狭い禁止帯幅を有していることを特徴とする
請求項１記載の不揮発性トンネルトランジスタ。 - 【請求項３】請求項１または請求項２記載の不揮発性ト
ンネルトランジスタ１個だけにより単位メモリセルを構
成するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112558A JPH06326323A (ja) | 1993-05-14 | 1993-05-14 | 不揮発性トンネルトランジスタおよびメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112558A JPH06326323A (ja) | 1993-05-14 | 1993-05-14 | 不揮発性トンネルトランジスタおよびメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326323A true JPH06326323A (ja) | 1994-11-25 |
Family
ID=14589682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112558A Pending JPH06326323A (ja) | 1993-05-14 | 1993-05-14 | 不揮発性トンネルトランジスタおよびメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054435A (ja) * | 2004-08-13 | 2006-02-23 | Infineon Technologies Ag | 集積メモリデバイスおよびその製造方法 |
| WO2013026249A1 (zh) * | 2011-08-25 | 2013-02-28 | 复旦大学 | 一种自对准的垂直式非挥发性半导体存储器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854876A (ja) * | 1971-11-09 | 1973-08-01 | ||
| JPS4866944A (ja) * | 1971-12-17 | 1973-09-13 | ||
| JPS48103278A (ja) * | 1972-04-13 | 1973-12-25 | ||
| JPH0425077A (ja) * | 1990-05-16 | 1992-01-28 | Seiko Instr Inc | 半導体不揮発性メモリ |
-
1993
- 1993-05-14 JP JP5112558A patent/JPH06326323A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854876A (ja) * | 1971-11-09 | 1973-08-01 | ||
| JPS4866944A (ja) * | 1971-12-17 | 1973-09-13 | ||
| JPS48103278A (ja) * | 1972-04-13 | 1973-12-25 | ||
| JPH0425077A (ja) * | 1990-05-16 | 1992-01-28 | Seiko Instr Inc | 半導体不揮発性メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054435A (ja) * | 2004-08-13 | 2006-02-23 | Infineon Technologies Ag | 集積メモリデバイスおよびその製造方法 |
| US8288813B2 (en) | 2004-08-13 | 2012-10-16 | Infineon Technologies Ag | Integrated memory device having columns having multiple bit lines |
| US8389357B2 (en) | 2004-08-13 | 2013-03-05 | Infineon Technologies Ag | Method of fabricating a memory device having a memory array including a plurality of memory cell transistors arranged in rows and columns |
| DE102005029493B4 (de) * | 2004-08-13 | 2014-10-16 | Infineon Technologies Ag | Integrierte Speicherschaltungsanordnung mit Tunnel-Feldeffekttransistoren und zugehöriges Verfahren |
| WO2013026249A1 (zh) * | 2011-08-25 | 2013-02-28 | 复旦大学 | 一种自对准的垂直式非挥发性半导体存储器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7485513B2 (en) | One-device non-volatile random access memory cell | |
| US4274012A (en) | Substrate coupled floating gate memory cell | |
| US7015540B2 (en) | Semiconductor memory device | |
| US4173791A (en) | Insulated gate field-effect transistor read-only memory array | |
| US5319229A (en) | Semiconductor nonvolatile memory with wide memory window and long data retention time | |
| US4233526A (en) | Semiconductor memory device having multi-gate transistors | |
| JP4463334B2 (ja) | 単一層ゲート不揮発性メモリ素子 | |
| US4419744A (en) | Non-volatile static ram element | |
| US20110280076A1 (en) | Junctionless tft nand flash memory | |
| US6534816B1 (en) | Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell | |
| US4471471A (en) | Non-volatile RAM device | |
| US20030209752A1 (en) | EEPROM device with substrate hot-electron injector for low-power | |
| US5640346A (en) | Electrically programmable memory cell | |
| JPS627714B2 (ja) | ||
| US3882469A (en) | Non-volatile variable threshold memory cell | |
| US5589700A (en) | Semiconductor nonvolatile memory | |
| US6025612A (en) | NAND or NOR compound semiconductor memory | |
| US4010482A (en) | Non-volatile schottky barrier diode memory cell | |
| JPH06326323A (ja) | 不揮発性トンネルトランジスタおよびメモリ回路 | |
| JP2734435B2 (ja) | トンネルトランジスタ及び記憶回路 | |
| JP2970556B2 (ja) | 不揮発性トランジスタ | |
| JP3290779B2 (ja) | 半導体記憶装置及びその情報記憶方法 | |
| EP0420182B1 (en) | Nonvolatile memory cell and its manufacturing method | |
| JP3420165B2 (ja) | 不揮発性半導体記憶装置及びその製造方法並びにデータ記憶方法 | |
| JP2611493B2 (ja) | 化合物半導体集積回路装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960813 |