JPH0425077A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH0425077A JPH0425077A JP2125792A JP12579290A JPH0425077A JP H0425077 A JPH0425077 A JP H0425077A JP 2125792 A JP2125792 A JP 2125792A JP 12579290 A JP12579290 A JP 12579290A JP H0425077 A JPH0425077 A JP H0425077A
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- JP
- Japan
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- substrate
- region
- semiconductor
- film
- memory cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的−括消去を特徴とする、電気的書き込
め、消去が可能な半導体不揮発性メモリすなわちフラッ
シュ型Ｅ Ｅ Ｐ ＲＯＭ （ｌＮｅｃｔｒｉｃａｌＥ
ｒａｓａｂｌｅ ｌ’ｒｏｇｒａｍｍａｌ）ｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に閏する。
め、消去が可能な半導体不揮発性メモリすなわちフラッ
シュ型Ｅ Ｅ Ｐ ＲＯＭ （ｌＮｅｃｔｒｉｃａｌＥ
ｒａｓａｂｌｅ ｌ’ｒｏｇｒａｍｍａｌ）ｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に閏する。
〔発明の１既要〕
本発明は、半導体基板上のソースあるいはトレイン領域
を消去領域として用いた、電気的−括消去を特徴とする
、電気的書き込み 消去が可能な半導体不揮発性メモリ
であるフラッシュ型Ｅ Ｅ ＰＲＯＭにおいて、高集積
のメモリセルアレイを、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）７Ｊ板」二に形成すること
により、電気的消去時に流れる大量の基板電流を防止し
て、該高集積フラ・ノシエ型Ｅ Ｅ Ｐ ＲＯＭの低電
圧化を実現することを目的とする。
を消去領域として用いた、電気的−括消去を特徴とする
、電気的書き込み 消去が可能な半導体不揮発性メモリ
であるフラッシュ型Ｅ Ｅ ＰＲＯＭにおいて、高集積
のメモリセルアレイを、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）７Ｊ板」二に形成すること
により、電気的消去時に流れる大量の基板電流を防止し
て、該高集積フラ・ノシエ型Ｅ Ｅ Ｐ ＲＯＭの低電
圧化を実現することを目的とする。
第３図は従来の方法を用いて作製された、ワラ／シス型
ＥＥＰＲＯＭのメモリセルの断面構造図である。このメ
モリセルでは、例えば■）型ノリニ１ンからなる半導体
基板１の表面部分の能動領域−１−に、Ｎ゛型のソース
領域４．トレイン領域５が設けられており、このソース
［・レイン領域に挟まれたチャネル領域上に薄いソリ
コン酸化膜のグー）・Ｋ角縁Ｉ模６が形成されている。
ＥＥＰＲＯＭのメモリセルの断面構造図である。このメ
モリセルでは、例えば■）型ノリニ１ンからなる半導体
基板１の表面部分の能動領域−１−に、Ｎ゛型のソース
領域４．トレイン領域５が設けられており、このソース
［・レイン領域に挟まれたチャネル領域上に薄いソリ
コン酸化膜のグー）・Ｋ角縁Ｉ模６が形成されている。
そして、ごのゲＩ・絶縁膜６を介してポリシリコンから
なるフロティンググーＩ−電極７が設ｉノられている。
なるフロティンググーＩ−電極７が設ｉノられている。
さらにこのフ１−１−ティングゲーＩ・電極７上に、容
量絶縁膜８を介してポリシリコンからなるコントロール
ゲ−１・′１Ｌ極９が設けられている。
量絶縁膜８を介してポリシリコンからなるコントロール
ゲ−１・′１Ｌ極９が設けられている。
〔発明力＜ｔｌ’＋ｉ決しようとする課題］Ｌ記に述べ
たようなメモリセル構造を持つフラノンユ型Ｅ Ｅ Ｐ
ＲＯＭでは、ソース領域あるいはＩ−レイン領域を消
去領域として用いている。しかし、半導体基板上の不純
物領域が、薄いゲート絶縁膜の下に設けられているため
に、高電圧が印加されると表面ブレークダウンが起こり
、大量の基板電流が流れてしまう。そのため、高集積化
されたメモリセルを一括消去しようとすると、大量のり
置板電流が発生ずるために電圧が降下してしまい、低電
圧化することが＠ｌｔ Ｌ、いという問題点があった。
たようなメモリセル構造を持つフラノンユ型Ｅ Ｅ Ｐ
ＲＯＭでは、ソース領域あるいはＩ−レイン領域を消
去領域として用いている。しかし、半導体基板上の不純
物領域が、薄いゲート絶縁膜の下に設けられているため
に、高電圧が印加されると表面ブレークダウンが起こり
、大量の基板電流が流れてしまう。そのため、高集積化
されたメモリセルを一括消去しようとすると、大量のり
置板電流が発生ずるために電圧が降下してしまい、低電
圧化することが＠ｌｔ Ｌ、いという問題点があった。
また、電圧降下を補うために昇圧回路を非常に大きく作
らなくてはならなく、メモリの集積化の妨げにもなる。
らなくてはならなく、メモリの集積化の妨げにもなる。
さらに、基板電流が大量に流れるために、低消費電力化
することもテ１（シいという問題点があった。
することもテ１（シいという問題点があった。
以」−に述べた課題を解決するために、本発明では、フ
ラッシュ型Ｆ、 Ｅ Ｉ） ＲＯＭの高集積のメモリセ
ルアレイを形成する半導体基板にＳＯ＋基板を用いた。
ラッシュ型Ｆ、 Ｅ Ｉ） ＲＯＭの高集積のメモリセ
ルアレイを形成する半導体基板にＳＯ＋基板を用いた。
上記のごとく、高集積フラッシュ型ＥＥＰＲＯＭのメモ
リセルアレイを形成する半導体基板にＳＯ１括板を用い
た場合、メモリセルごとに半導体素子形成領域が電気的
に独立してフローティング状態になっているので、基板
電流の発生が防止される。そのため、高集積化されたメ
モリセルを一括消去しても、電圧降下がほとんど起こら
ず、メモリを低電圧化することができる。また、昇圧回
路も必要最小限のものでよいため、メモリに占める面積
の割合も小さなものでよく、高集積化もしやすい。さら
に、基板電流が流れないために低消費電力化も図れる。
リセルアレイを形成する半導体基板にＳＯ１括板を用い
た場合、メモリセルごとに半導体素子形成領域が電気的
に独立してフローティング状態になっているので、基板
電流の発生が防止される。そのため、高集積化されたメ
モリセルを一括消去しても、電圧降下がほとんど起こら
ず、メモリを低電圧化することができる。また、昇圧回
路も必要最小限のものでよいため、メモリに占める面積
の割合も小さなものでよく、高集積化もしやすい。さら
に、基板電流が流れないために低消費電力化も図れる。
以下に、本発明の実施例を図面に基づいて詳細に説明す
る。第１図は、本発明に係るフラッシュ型Ｔ”： Ｉ”
： ｆ） ＲＯＭのメモリセルの断面構造図である。
る。第１図は、本発明に係るフラッシュ型Ｔ”： Ｉ”
： ｆ） ＲＯＭのメモリセルの断面構造図である。
ごのメモリセルでは、半導体基板１−にに厚い絶縁膜２
か形成されており、その絶縁膜２を介して、Ｐ型の２１
テＦ体素子領域３が形成されている。その崖導体素了蟹
（域３を挟め込むようにして、Ｎ゛型のソース領域４，
１−レイン領域５が、前記絶縁膜２を介して設けられて
いる。さらに、ｉｉｉ記半導体素子１１工１域３−、、
ｌに、薄いシリコン酸化■々のゲート絶Ｎイ膜６か形成
されている。そして、このゲート絶縁１漠〔；を介して
ポリシリ−７ンからなるフローティ゛、′グツ）−ト電
極７か設りられている。さらに、フローう一インググー
１・電極７＋に、容量絶縁）模８を、〒ｊ−ごポリパ／
１１コンからなるコント［１−ルグート電極９が設けら
れている。
か形成されており、その絶縁膜２を介して、Ｐ型の２１
テＦ体素子領域３が形成されている。その崖導体素了蟹
（域３を挟め込むようにして、Ｎ゛型のソース領域４，
１−レイン領域５が、前記絶縁膜２を介して設けられて
いる。さらに、ｉｉｉ記半導体素子１１工１域３−、、
ｌに、薄いシリコン酸化■々のゲート絶Ｎイ膜６か形成
されている。そして、このゲート絶縁１漠〔；を介して
ポリシリ−７ンからなるフローティ゛、′グツ）−ト電
極７か設りられている。さらに、フローう一インググー
１・電極７＋に、容量絶縁）模８を、〒ｊ−ごポリパ／
１１コンからなるコント［１−ルグート電極９が設けら
れている。
第２図は、本発明に係るフラノシブ−型ＥＥＰＲＯＭの
メモリセルの平面構造図を示したものである。本発明の
特徴として、半導体基板として、ＳＯＩ基板を用いてい
るため、基板に当たる部分が電気的にフローティングに
なっており、メモリ動作を行う」二で不都合な場合があ
る。そのため、通常のトランジスクのソース領域に当た
る部分が、ソース領域と基板の二つに分かれている。実
施例に挙げたフラッシュ型Ｅ Ｅ Ｐ ＲＯＭでは、ソ
ース領域を消去領域として用いており・、フローティン
グゲーＩ−に電子を注入するときにしＪ、基板をグラン
ドに落とし、）じ７−チインググー１−からソース領域
に電子を引き抜くときには、基板をオーブンにすること
により、メモリ動作を実現している。
メモリセルの平面構造図を示したものである。本発明の
特徴として、半導体基板として、ＳＯＩ基板を用いてい
るため、基板に当たる部分が電気的にフローティングに
なっており、メモリ動作を行う」二で不都合な場合があ
る。そのため、通常のトランジスクのソース領域に当た
る部分が、ソース領域と基板の二つに分かれている。実
施例に挙げたフラッシュ型Ｅ Ｅ Ｐ ＲＯＭでは、ソ
ース領域を消去領域として用いており・、フローティン
グゲーＩ−に電子を注入するときにしＪ、基板をグラン
ドに落とし、）じ７−チインググー１−からソース領域
に電子を引き抜くときには、基板をオーブンにすること
により、メモリ動作を実現している。
本発明の半導体不揮発性メモリーζは、以上説明し１こ
ように高集積フラノシコ、型ＥＥＰＲＯＭのメモリセル
アレイを形成する半導体基板にＳｏｌ基板を用いること
により、メモリセルごとに半導体素−を形成領域が電気
的に独立してフローティング状態心こなっているので、
基板電流の発生が防止される。そのため、高集積化され
たメモリセルを一括消去しても、電圧降下がほとんど起
こらず、メモリを低電圧化することができた。また、界
圧回銘も必要最小限のものでよいため、メモリに占める
面積の割合も小さなものでよく、高集積化もしやすい。
ように高集積フラノシコ、型ＥＥＰＲＯＭのメモリセル
アレイを形成する半導体基板にＳｏｌ基板を用いること
により、メモリセルごとに半導体素−を形成領域が電気
的に独立してフローティング状態心こなっているので、
基板電流の発生が防止される。そのため、高集積化され
たメモリセルを一括消去しても、電圧降下がほとんど起
こらず、メモリを低電圧化することができた。また、界
圧回銘も必要最小限のものでよいため、メモリに占める
面積の割合も小さなものでよく、高集積化もしやすい。
さらに、基板電流が流れないために低消費電力化も実現
できた。
できた。
第１図は本発明に係るフラッシュ型ＥＥＰＲＯＭのメモ
リセルの断面構造図、第２図は本発明に係るフラッシュ
型ＩＦ、 Ｅ Ｆ ＲＯＭのメモリセルの平面構造図、
第３図は従来のフラノンユ型Ｅ Ｅ Ｐ ＲＯＭのメモ
リセルの断面構造図である。 ］ ・・半導体基板 ２ ・ｊｌい絶縁膜 ・半導体素子領域 ４ ・ ・ ５ ・ ６ ・ ７ ・ ８ ・ ・ ９ ・ ・ソース領域 トレイン領域 ・ゲート絶縁ｌ膜 ・フローティングゲ−１・電極 容量絶縁膜 ・コントロールゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 ト
リセルの断面構造図、第２図は本発明に係るフラッシュ
型ＩＦ、 Ｅ Ｆ ＲＯＭのメモリセルの平面構造図、
第３図は従来のフラノンユ型Ｅ Ｅ Ｐ ＲＯＭのメモ
リセルの断面構造図である。 ］ ・・半導体基板 ２ ・ｊｌい絶縁膜 ・半導体素子領域 ４ ・ ・ ５ ・ ６ ・ ７ ・ ８ ・ ・ ９ ・ ・ソース領域 トレイン領域 ・ゲート絶縁ｌ膜 ・フローティングゲ−１・電極 容量絶縁膜 ・コントロールゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 ト
Claims (1)
- 【特許請求の範囲】 半導体基板表面近傍に第１の導電型の不純物領域が、ソ
ース・ドレイン領域として、ある間隔をおいて設けられ
ており、 前記間隔、すなわちチャネル領域上に第１の絶縁膜を介
して設けられたフローティングゲート電極と、 上記フローティングゲート電極上に第２の絶縁膜を介し
て設けられたコントロールゲート電極を持つ半導体不揮
発性メモリにおいて、 前記半導体基板の半導体素子形成領域が、絶縁膜を介し
て設けられた半導体基板、いわゆるＳＯＩ（Ｓｉｌｉｃ
ｏｎＯｎＩｎｓｕｌａｔｏｒ）基板であることを特徴と
する半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125792A JP3018085B2 (ja) | 1990-05-16 | 1990-05-16 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125792A JP3018085B2 (ja) | 1990-05-16 | 1990-05-16 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425077A true JPH0425077A (ja) | 1992-01-28 |
| JP3018085B2 JP3018085B2 (ja) | 2000-03-13 |
Family
ID=14918986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2125792A Expired - Lifetime JP3018085B2 (ja) | 1990-05-16 | 1990-05-16 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018085B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326323A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 不揮発性トンネルトランジスタおよびメモリ回路 |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
| EP0712163A1 (fr) * | 1994-11-10 | 1996-05-15 | Commissariat A L'energie Atomique | Dispositif à mémoire non-volatile électriquement effaçable et procédé de réalisation d'un tel dispositif |
| JP2007294928A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-05-16 JP JP2125792A patent/JP3018085B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326323A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 不揮発性トンネルトランジスタおよびメモリ回路 |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| DE19511846A1 (de) * | 1994-04-29 | 1995-11-02 | Ibm | Eine zweikanalige TRENCH-EEPROM-Struktur auf SOI und Verfahren zur Herstellung derselben |
| US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
| EP0712163A1 (fr) * | 1994-11-10 | 1996-05-15 | Commissariat A L'energie Atomique | Dispositif à mémoire non-volatile électriquement effaçable et procédé de réalisation d'un tel dispositif |
| FR2726935A1 (fr) * | 1994-11-10 | 1996-05-15 | Commissariat Energie Atomique | Dispositif a memoire non-volatile electriquement effacable et procede de realisation d'un tel dispositif |
| US5696718A (en) * | 1994-11-10 | 1997-12-09 | Commissariat A L'energie Atomique | Device having an electrically erasable non-volatile memory and process for producing such a device |
| JP2007294928A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3018085B2 (ja) | 2000-03-13 |
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