JPH06326580A - 駆動回路 - Google Patents
駆動回路Info
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- JPH06326580A JPH06326580A JP5110573A JP11057393A JPH06326580A JP H06326580 A JPH06326580 A JP H06326580A JP 5110573 A JP5110573 A JP 5110573A JP 11057393 A JP11057393 A JP 11057393A JP H06326580 A JPH06326580 A JP H06326580A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】消費電力が少なく、高速に動作する駆動回路を
実現する。 【構成】トランジスタＱ1 ，Ｑ2 ，Ｑ3 , Ｐ1 , Ｐ
2 と、抵抗素子Ｒ1, Ｒ2 とダイオードＤ1 ，Ｄ2 とが
出力端レベルをハイレベルにするハイレベル供給回路を
構成しており、定電流源Ｉbsと、カレントミラー回路Ｍ
Ｒ12と、トランジスタＱ11, Ｑ13, Ｑ14と、抵抗素子Ｒ
11と、ショットキーダイオードＤＳ11とが出力端レベル
をローレベルにするローレベル供給回路を構成してい
る。出力端（ＴOU T ) レベルをハイレベル又はローレベ
ルに変化させるときには、Ｑ3 又はＱ13のベースに大き
な電流が流れ込んで出力端レベルを急速に変化させる。
出力端レベルが規定の電圧になると、Ｑ3 又はＱ13のベ
ースに流れ込む電流が無くなる、又は非常に小さくなる
ので、出力端レベルが安定する定常状態における消費電
力は小さい。
実現する。 【構成】トランジスタＱ1 ，Ｑ2 ，Ｑ3 , Ｐ1 , Ｐ
2 と、抵抗素子Ｒ1, Ｒ2 とダイオードＤ1 ，Ｄ2 とが
出力端レベルをハイレベルにするハイレベル供給回路を
構成しており、定電流源Ｉbsと、カレントミラー回路Ｍ
Ｒ12と、トランジスタＱ11, Ｑ13, Ｑ14と、抵抗素子Ｒ
11と、ショットキーダイオードＤＳ11とが出力端レベル
をローレベルにするローレベル供給回路を構成してい
る。出力端（ＴOU T ) レベルをハイレベル又はローレベ
ルに変化させるときには、Ｑ3 又はＱ13のベースに大き
な電流が流れ込んで出力端レベルを急速に変化させる。
出力端レベルが規定の電圧になると、Ｑ3 又はＱ13のベ
ースに流れ込む電流が無くなる、又は非常に小さくなる
ので、出力端レベルが安定する定常状態における消費電
力は小さい。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチングレギュレ
ータのスイッチング素子などを駆動する駆動回路に関す
るものである。
ータのスイッチング素子などを駆動する駆動回路に関す
るものである。
【０００２】
【従来の技術】スイッチングレギュレータのスイッチン
グ素子としては、一般に、ＮチャネルＭＯＳ(Metal Oxi
de Semiconductor) トランジスタ（以下、ＮＭＯＳトラ
ンジスタという）が用いられている。このＮＭＯＳトラ
ンジスタは、そのゲートに、ハイレベルおよびローレベ
ルをとる駆動信号が供給されることにより、オン・オフ
してスイッチング素子として機能する。ＮＭＯＳトラン
ジスタのゲートに、上述した駆動信号を供給する駆動回
路としては、大電流を流すことができるなどの利点か
ら、バイポーラトランジスタを用いた回路を用いること
が多い。
グ素子としては、一般に、ＮチャネルＭＯＳ(Metal Oxi
de Semiconductor) トランジスタ（以下、ＮＭＯＳトラ
ンジスタという）が用いられている。このＮＭＯＳトラ
ンジスタは、そのゲートに、ハイレベルおよびローレベ
ルをとる駆動信号が供給されることにより、オン・オフ
してスイッチング素子として機能する。ＮＭＯＳトラン
ジスタのゲートに、上述した駆動信号を供給する駆動回
路としては、大電流を流すことができるなどの利点か
ら、バイポーラトランジスタを用いた回路を用いること
が多い。
【０００３】図８は、従来の駆動回路の一構成例を示す
回路図である。図８において、１はコントロール回路、
ＶCCは電源電圧、ｑ1 ，ｑ2 は出力トランジスタとして
のｎｐｎ型トランジスタ、Ｄは複数のダイオードで構成
されるクランプ回路、ＮＴはスイッチング素子としての
ＮＭＯＳトランジスタをそれぞれ示しており、コントロ
ール回路１、クランプ回路Ｄおよびトランジスタｑ1 ，
ｑ2 により駆動回路が構成されている。
回路図である。図８において、１はコントロール回路、
ＶCCは電源電圧、ｑ1 ，ｑ2 は出力トランジスタとして
のｎｐｎ型トランジスタ、Ｄは複数のダイオードで構成
されるクランプ回路、ＮＴはスイッチング素子としての
ＮＭＯＳトランジスタをそれぞれ示しており、コントロ
ール回路１、クランプ回路Ｄおよびトランジスタｑ1 ，
ｑ2 により駆動回路が構成されている。
【０００４】トランジスタｑ1 のベースはコントロール
回路１の出力端１ａに接続され、コレクタは電源電圧Ｖ
CCに接続され、エミッタはトランジスタｑ2 のコレクタ
に接続されている。トランジスタｑ2 のベースはコント
ロール回路１の出力端１ｂに接続され、エミッタは接地
されている。そして、トランジスタｑ1 のエミッタとト
ランジスタｑ2 のコレクタとの接続中点が図８の回路の
出力端ＴOUT となり、ＮＭＯＳトランジスタＮＴのゲー
トに接続されている。また、トランジスタｑ1 のベース
と接地との間には、当該ベースから接地に向かって順方
向となるダイオードが複数個接続されたクランプ回路Ｄ
が接続されている。このクランプ回路Ｄは駆動回路を高
速に動作させるために設けられており、出力端ＴOUT に
おけるハイレベル出力が一定電位よりも上昇しないよう
にハイレベル出力をクランプする。
回路１の出力端１ａに接続され、コレクタは電源電圧Ｖ
CCに接続され、エミッタはトランジスタｑ2 のコレクタ
に接続されている。トランジスタｑ2 のベースはコント
ロール回路１の出力端１ｂに接続され、エミッタは接地
されている。そして、トランジスタｑ1 のエミッタとト
ランジスタｑ2 のコレクタとの接続中点が図８の回路の
出力端ＴOUT となり、ＮＭＯＳトランジスタＮＴのゲー
トに接続されている。また、トランジスタｑ1 のベース
と接地との間には、当該ベースから接地に向かって順方
向となるダイオードが複数個接続されたクランプ回路Ｄ
が接続されている。このクランプ回路Ｄは駆動回路を高
速に動作させるために設けられており、出力端ＴOUT に
おけるハイレベル出力が一定電位よりも上昇しないよう
にハイレベル出力をクランプする。
【０００５】このような構成において、出力端ＴOUT に
ハイレベルを出力するときにはコントロール回路１の出
力端１ａから電流ｉ1 がトランジスタｑ1 のベースおよ
びクランプ回路Ｄに供給され、出力端ＴOUT にローレベ
ルを出力するときには出力端１ｂから電流ｉ2 がトラン
ジスタｑ2 のベースに供給される。コントロール回路１
から出力される電流ｉ1 およびｉ2 は、図９に示すよう
に、互いに逆位相の関係をもってトランジスタｑ1 とク
ランプ回路Ｄおよびｑ2 のベースに供給される。その結
果、トランジスタｑ1 およびｑ2 は、相補的にオン・オ
フし、出力端Ｔ OUT からは、図９に示すように、矩形状
の出力ＶOUT が得られる。この出力ＶOUT が、ＮＭＯＳ
トランジスタＮＴのゲートに供給され、ＮＭＯＳトラン
ジスタＮＴはオン・オフされる。
ハイレベルを出力するときにはコントロール回路１の出
力端１ａから電流ｉ1 がトランジスタｑ1 のベースおよ
びクランプ回路Ｄに供給され、出力端ＴOUT にローレベ
ルを出力するときには出力端１ｂから電流ｉ2 がトラン
ジスタｑ2 のベースに供給される。コントロール回路１
から出力される電流ｉ1 およびｉ2 は、図９に示すよう
に、互いに逆位相の関係をもってトランジスタｑ1 とク
ランプ回路Ｄおよびｑ2 のベースに供給される。その結
果、トランジスタｑ1 およびｑ2 は、相補的にオン・オ
フし、出力端Ｔ OUT からは、図９に示すように、矩形状
の出力ＶOUT が得られる。この出力ＶOUT が、ＮＭＯＳ
トランジスタＮＴのゲートに供給され、ＮＭＯＳトラン
ジスタＮＴはオン・オフされる。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の回路において、出力側の図８中に示すＡ点から見た
ＮＭＯＳトランジスタＮＴのゲートは直流的にはハイイ
ンピーダンスとなるため、トランジスタｑ1 のエミッタ
電流ｉ1Eおよびトランジスタｑ2 のコレクタ電流ｉ
2Cは、ＮＭＯＳトランジスタのゲートがオフ状態からオ
ン状態に切り替わるとき、並びに、オン状態からオフ状
態に切り替わるときの過渡状態時にのみ流れ、これ以外
の定常状態時には流れない。
来の回路において、出力側の図８中に示すＡ点から見た
ＮＭＯＳトランジスタＮＴのゲートは直流的にはハイイ
ンピーダンスとなるため、トランジスタｑ1 のエミッタ
電流ｉ1Eおよびトランジスタｑ2 のコレクタ電流ｉ
2Cは、ＮＭＯＳトランジスタのゲートがオフ状態からオ
ン状態に切り替わるとき、並びに、オン状態からオフ状
態に切り替わるときの過渡状態時にのみ流れ、これ以外
の定常状態時には流れない。
【０００７】しかしながら、上述した従来の回路では、
過度状態であると定常状態であるとを問わず、トランジ
スタｑ1 のベースとクランプ回路Ｄまたはトランジスタ
ｑ2のベースには、コントロール回路１から電流ｉ1 ま
たはｉ2 が常時供給されているため、消費電力が多いと
いう問題がある。すなわち、従来の回路では、定常状態
であっても全く無駄な電流を要し、また動作速度を早く
する場合、供給電流ｉ1 ，ｉ2 はより多く流さなければ
ならず、高速スイッチングと低消費電力は相反する特性
となっている。
過度状態であると定常状態であるとを問わず、トランジ
スタｑ1 のベースとクランプ回路Ｄまたはトランジスタ
ｑ2のベースには、コントロール回路１から電流ｉ1 ま
たはｉ2 が常時供給されているため、消費電力が多いと
いう問題がある。すなわち、従来の回路では、定常状態
であっても全く無駄な電流を要し、また動作速度を早く
する場合、供給電流ｉ1 ，ｉ2 はより多く流さなければ
ならず、高速スイッチングと低消費電力は相反する特性
となっている。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低消費電力化並びに高速化を図
れる駆動回路を提供することにある。
のであり、その目的は、低消費電力化並びに高速化を図
れる駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の駆動回路は、第１の電流と、上記第
１の電流に比例した第２の電流を出力する電流源と、制
御信号に応じて上記電流源を起動し、入力する上記第１
の電流と上記第２の電流の加算値が一定となるように上
記第１の電流と上記第２の電流とを制御する制御回路
と、出力端と電源との間に接続され、上記出力端の電位
が所定の電位より低い時に上記第２の電流を制御端子に
入力して導通するスイッチング素子とを有する。
め、本発明の第１の駆動回路は、第１の電流と、上記第
１の電流に比例した第２の電流を出力する電流源と、制
御信号に応じて上記電流源を起動し、入力する上記第１
の電流と上記第２の電流の加算値が一定となるように上
記第１の電流と上記第２の電流とを制御する制御回路
と、出力端と電源との間に接続され、上記出力端の電位
が所定の電位より低い時に上記第２の電流を制御端子に
入力して導通するスイッチング素子とを有する。
【００１０】また、本発明の第２の駆動回路は、基準電
流に比例した電流を出力する電流源と、上記電流源から
出力される電流よりも小さな電流を出力する電流供給手
段と制御信号に応じて上記電流源及び上記電流供給手段
を起動し、出力端の電位が所定の電位より低い時には上
記電流源の電流出力を停止させる制御手段と、上記出力
端と接地との間に接続され、制御端子に入力する上記電
流源及び上記電流供給手段から出力される電流に応じて
導通するスイッチング素子とを有する。
流に比例した電流を出力する電流源と、上記電流源から
出力される電流よりも小さな電流を出力する電流供給手
段と制御信号に応じて上記電流源及び上記電流供給手段
を起動し、出力端の電位が所定の電位より低い時には上
記電流源の電流出力を停止させる制御手段と、上記出力
端と接地との間に接続され、制御端子に入力する上記電
流源及び上記電流供給手段から出力される電流に応じて
導通するスイッチング素子とを有する。
【００１１】さらに、本発明の第３の駆動回路は、第１
の電流と、上記第１の電流に比例した第２の電流を出力
する第１の電流源と、制御信号に応じて上記第１の電流
源を起動し、入力する上記第１の電流と上記第２の電流
の加算値が一定となるように上記第１の電流と上記第２
の電流とを制御する第１の制御回路と、出力端と電源と
の間に接続され、上記出力端の電位が第１の電位より低
い時に上記第２の電流を制御端子に入力して導通する第
１のスイッチング素子と、基準電流に比例した電流を出
力する第２の電流源と、上記第２の電流源から出力され
る電流よりも小さな電流を出力する電流供給手段と、上
記制御信号に応じて上記第２の電流源及び上記電流供給
手段を起動し、上記出力端の電位が第２の電位より低い
時に上記第２の電流源の電流出力を停止させる第２の制
御手段と、上記出力端と接地との間に接続され、制御端
子に入力する上記第２の電流源及び上記電流供給手段か
ら出力される電流に応じて導通する第２のスイッチング
素子とを有し、上記制御信号に応じて上記出力端の電圧
レベルをハイレベル又はローレベルとする。
の電流と、上記第１の電流に比例した第２の電流を出力
する第１の電流源と、制御信号に応じて上記第１の電流
源を起動し、入力する上記第１の電流と上記第２の電流
の加算値が一定となるように上記第１の電流と上記第２
の電流とを制御する第１の制御回路と、出力端と電源と
の間に接続され、上記出力端の電位が第１の電位より低
い時に上記第２の電流を制御端子に入力して導通する第
１のスイッチング素子と、基準電流に比例した電流を出
力する第２の電流源と、上記第２の電流源から出力され
る電流よりも小さな電流を出力する電流供給手段と、上
記制御信号に応じて上記第２の電流源及び上記電流供給
手段を起動し、上記出力端の電位が第２の電位より低い
時に上記第２の電流源の電流出力を停止させる第２の制
御手段と、上記出力端と接地との間に接続され、制御端
子に入力する上記第２の電流源及び上記電流供給手段か
ら出力される電流に応じて導通する第２のスイッチング
素子とを有し、上記制御信号に応じて上記出力端の電圧
レベルをハイレベル又はローレベルとする。
【００１２】
【作用】本発明の第１の駆動回路は出力端の電圧レベル
をハイレベルとする回路であり本発明の第２の駆動回路
は出力端の電圧レべルをローレベルとする回路であり、
本発明の第３の駆動回路は第１の駆動回路と第２の駆動
回路とを組合せた回路であり、出力端の電圧レベルをハ
イレベル又はローレベルとする。制御信号が出力端の電
圧レベルのハイレベルを要求する場合、第１の制御回路
が第１の電流源を起動し、出力端の電位が第１の電位よ
りも低い時には、第１のスイッチング素子の制御端子に
第２の電流が入力し、第１の制御回路には第１の電流の
みが入力する。この時、出力端は第１のスイチッング素
子を介して電源に接続されるので、出力端の電位は急速
に上昇する。出力端の電位が第１の電位を超えると第１
のスイッチング素子は非導通状態となり、第２の電流は
第１のスイッチング素子の制御端子に流れ込まず、第１
の制御回路に流れ込むことになる。 第１の制御回路は
入力する第１の電流と第２の電流の加算値を一定に保つ
ので第１の電流のみが入力する時には、第１及び第２の
電流は比較的大きな値であるが、第１の電流と第２の電
流が入力する時には、その加算値が第１の電流のみが入
力している時の第１の電流と等しくなるので、第１及び
第２の電流は相対的に小さくなる。一方、制御信号が出
力端の電圧レベルのローレベルを要求する場合、第２の
制御回路が第２の電流源及び電流供給手段を起動し、第
２の電流源及び電流供給手段が第２のスイッチング素子
の制御端子に電流を供給する。この時、出力端は第２の
スイッチング素子を介して接地に接続されるので、出力
端の電位は急速に低下する。出力端の電位が第２の電位
より低くなると第２の制御回路が第２の電流源の電流出
力を停止させるが、電流供給手段が引き続き第２のスイ
ッチング素子に電流を供給するので、第２のスイッチン
グ素子は導通状態を保持する。なお、電流供給手段が出
力する電流は小さいので、第２の電流源が非動作となっ
た後の第２のスイッチング素子の消費電流は小さい。即
ち、本発明の駆動回路においては、出力端の電圧レベル
をハイレベル又はローレベルに変化させる過渡期にのみ
大きな電流が流れ、出力端の電圧レベルが安定するとほ
とんど電流が流れないので、高速動作と低消費電力が両
立される。
をハイレベルとする回路であり本発明の第２の駆動回路
は出力端の電圧レべルをローレベルとする回路であり、
本発明の第３の駆動回路は第１の駆動回路と第２の駆動
回路とを組合せた回路であり、出力端の電圧レベルをハ
イレベル又はローレベルとする。制御信号が出力端の電
圧レベルのハイレベルを要求する場合、第１の制御回路
が第１の電流源を起動し、出力端の電位が第１の電位よ
りも低い時には、第１のスイッチング素子の制御端子に
第２の電流が入力し、第１の制御回路には第１の電流の
みが入力する。この時、出力端は第１のスイチッング素
子を介して電源に接続されるので、出力端の電位は急速
に上昇する。出力端の電位が第１の電位を超えると第１
のスイッチング素子は非導通状態となり、第２の電流は
第１のスイッチング素子の制御端子に流れ込まず、第１
の制御回路に流れ込むことになる。 第１の制御回路は
入力する第１の電流と第２の電流の加算値を一定に保つ
ので第１の電流のみが入力する時には、第１及び第２の
電流は比較的大きな値であるが、第１の電流と第２の電
流が入力する時には、その加算値が第１の電流のみが入
力している時の第１の電流と等しくなるので、第１及び
第２の電流は相対的に小さくなる。一方、制御信号が出
力端の電圧レベルのローレベルを要求する場合、第２の
制御回路が第２の電流源及び電流供給手段を起動し、第
２の電流源及び電流供給手段が第２のスイッチング素子
の制御端子に電流を供給する。この時、出力端は第２の
スイッチング素子を介して接地に接続されるので、出力
端の電位は急速に低下する。出力端の電位が第２の電位
より低くなると第２の制御回路が第２の電流源の電流出
力を停止させるが、電流供給手段が引き続き第２のスイ
ッチング素子に電流を供給するので、第２のスイッチン
グ素子は導通状態を保持する。なお、電流供給手段が出
力する電流は小さいので、第２の電流源が非動作となっ
た後の第２のスイッチング素子の消費電流は小さい。即
ち、本発明の駆動回路においては、出力端の電圧レベル
をハイレベル又はローレベルに変化させる過渡期にのみ
大きな電流が流れ、出力端の電圧レベルが安定するとほ
とんど電流が流れないので、高速動作と低消費電力が両
立される。
【００１３】
【実施例１】図１は、本発明に係る駆動回路の第１の実
施例を示す回路図で、本回路はハイレベルの出力を供給
する回路を示している。図１において、１０はコントロ
ール回路、Ｑ1 〜Ｑ3 はｎｐｎ型トランジスタ、Ｐ1 ，
Ｐ2 はｐｎｐ型トランジスタ、Ｄ1 ，Ｄ2 はダイオー
ド、Ｒ1 ，Ｒ2 は抵抗素子、ＶCCは電源電圧、ＶREF は
基準電圧、ＮＴはスイッチング素子としてのＮＭＯＳト
ランジスタをそれぞれ示している。本回路においては、
電源電圧ＶCCは２．５Ｖ以上に、基準電圧は１．５Ｖに
設定される。
施例を示す回路図で、本回路はハイレベルの出力を供給
する回路を示している。図１において、１０はコントロ
ール回路、Ｑ1 〜Ｑ3 はｎｐｎ型トランジスタ、Ｐ1 ，
Ｐ2 はｐｎｐ型トランジスタ、Ｄ1 ，Ｄ2 はダイオー
ド、Ｒ1 ，Ｒ2 は抵抗素子、ＶCCは電源電圧、ＶREF は
基準電圧、ＮＴはスイッチング素子としてのＮＭＯＳト
ランジスタをそれぞれ示している。本回路においては、
電源電圧ＶCCは２．５Ｖ以上に、基準電圧は１．５Ｖに
設定される。
【００１４】トランジスタＱ1 のベースはコントロール
回路１０の出力端に接続され、エミッタは接地され、コ
レクタは抵抗素子Ｒ1 の一端に接続されている。抵抗素
子Ｒ1 の他端はトランジスタＱ2 のエミッタおよびトラ
ンジスタＰ2 のコレクタに接続されている。トランジス
タＱ2 のベースおよびトランジスタＰ2 のベースは基準
電圧ＶREFに接続され、トランジスタＱ2 のコレクタは
抵抗素子Ｒ2 を介して電源電圧ＶCCに接続されていると
ともに、トランジスタＰ1 のベースに接続されている。
回路１０の出力端に接続され、エミッタは接地され、コ
レクタは抵抗素子Ｒ1 の一端に接続されている。抵抗素
子Ｒ1 の他端はトランジスタＱ2 のエミッタおよびトラ
ンジスタＰ2 のコレクタに接続されている。トランジス
タＱ2 のベースおよびトランジスタＰ2 のベースは基準
電圧ＶREFに接続され、トランジスタＱ2 のコレクタは
抵抗素子Ｒ2 を介して電源電圧ＶCCに接続されていると
ともに、トランジスタＰ1 のベースに接続されている。
【００１５】トランジスタＰ1 のエミッタは電源電圧Ｖ
CCに接続され、コレクタはダイオードＤ1 のアノードお
よびトランジスタＱ3 のベースに接続されている。ダイ
オードＤ1 のカソードはダイオードＤ2 のアノードに接
続され、ダイオードＤ2 のカソードはトランジスタＰ2
のエミッタに接続されている。トランジスタＱ3 のコレ
クタは電源電圧ＶCCに接続され、エミッタは本回路の出
力端としてＮＭＯＳトランジスタＮＴのゲートに接続さ
れている。
CCに接続され、コレクタはダイオードＤ1 のアノードお
よびトランジスタＱ3 のベースに接続されている。ダイ
オードＤ1 のカソードはダイオードＤ2 のアノードに接
続され、ダイオードＤ2 のカソードはトランジスタＰ2
のエミッタに接続されている。トランジスタＱ3 のコレ
クタは電源電圧ＶCCに接続され、エミッタは本回路の出
力端としてＮＭＯＳトランジスタＮＴのゲートに接続さ
れている。
【００１６】このような接続関係にある各素子のうち、
トランジスタＱ1 および抵抗素子Ｒ 1 により定電流源が
構成され、直列に接続されたダイオードＤ1 ，Ｄ2 によ
り出力レベル調整回路が構成され、さらにトランジスタ
Ｐ2 およびそのコレクタ接続により帰還回路が構成さ
れ、トランジスタＱ3 により出力回路が構成されてい
る。出力レベル調整回路を構成するダイオードの数を変
えることにより、出力レベルを変えることができる。
トランジスタＱ1 および抵抗素子Ｒ 1 により定電流源が
構成され、直列に接続されたダイオードＤ1 ，Ｄ2 によ
り出力レベル調整回路が構成され、さらにトランジスタ
Ｐ2 およびそのコレクタ接続により帰還回路が構成さ
れ、トランジスタＱ3 により出力回路が構成されてい
る。出力レベル調整回路を構成するダイオードの数を変
えることにより、出力レベルを変えることができる。
【００１７】次に、上記構成による動作を、図２の波形
図を用いて説明する。出力をハイレベルに設定する場合
には、コントロール回路１０からハイレベル信号が出力
され、トランジスタＱ1 のベースに電流Ｉが供給されて
トランジスタＱ1 がオン状態となる。トランジスタＱ1
がオン状態となると、トランジスタＱ2 のベースが、基
準電圧（＝１．５Ｖ）ＶREF に接続されているため、抵
抗素子Ｒ1 にかかる電圧は一定となり、抵抗素子Ｒ1 に
は定電流Ｉ1 が流れるようになる。
図を用いて説明する。出力をハイレベルに設定する場合
には、コントロール回路１０からハイレベル信号が出力
され、トランジスタＱ1 のベースに電流Ｉが供給されて
トランジスタＱ1 がオン状態となる。トランジスタＱ1
がオン状態となると、トランジスタＱ2 のベースが、基
準電圧（＝１．５Ｖ）ＶREF に接続されているため、抵
抗素子Ｒ1 にかかる電圧は一定となり、抵抗素子Ｒ1 に
は定電流Ｉ1 が流れるようになる。
【００１８】このとき、本回路の出力端レベルＶＧ1 が
あらかじめ設定された第１のレベルＶ1 より低いとき
（Ｖ1 ＞ＶＧ1 ）、トランジスタＱ2 のコレクタ電流Ｉ
2 はＩ 2 ＝Ｉ1 となる。ここで、抵抗素子Ｒ2 の抵抗値
が十分大きく、抵抗素子Ｒ2 に流れる電流を無視して、
トランジスタＰ1 のＨＦＥがβ1 とすると、図２に示す
ように、電流（β1 ×Ｉ2 ）がトランジスタＱ3 のベー
スに供給される。その結果、出力端レベルＶＧ1 は高速
に上昇する。
あらかじめ設定された第１のレベルＶ1 より低いとき
（Ｖ1 ＞ＶＧ1 ）、トランジスタＱ2 のコレクタ電流Ｉ
2 はＩ 2 ＝Ｉ1 となる。ここで、抵抗素子Ｒ2 の抵抗値
が十分大きく、抵抗素子Ｒ2 に流れる電流を無視して、
トランジスタＰ1 のＨＦＥがβ1 とすると、図２に示す
ように、電流（β1 ×Ｉ2 ）がトランジスタＱ3 のベー
スに供給される。その結果、出力端レベルＶＧ1 は高速
に上昇する。
【００１９】ここで、出力端レベルＶＧ1 が一定電圧、
具体的には第１のレベルＶ1 （またはそれ以上）になる
と、トランジスタＱ3 へのベース電流の供給は停止し、
ダイオードＤ1 ，Ｄ2 およびトランジスタＰ2 に電流
（β1 ×Ｉ2 ）が流れだす。この電流（β1 ×Ｉ2 ）
は、トランジスタＰ2 のコレクタを経て、フィードバッ
ク電流ＩFBとしてトランジスタＱ1 および抵抗素子Ｒ1
からなる定電流源に流れ込む。
具体的には第１のレベルＶ1 （またはそれ以上）になる
と、トランジスタＱ3 へのベース電流の供給は停止し、
ダイオードＤ1 ，Ｄ2 およびトランジスタＰ2 に電流
（β1 ×Ｉ2 ）が流れだす。この電流（β1 ×Ｉ2 ）
は、トランジスタＰ2 のコレクタを経て、フィードバッ
ク電流ＩFBとしてトランジスタＱ1 および抵抗素子Ｒ1
からなる定電流源に流れ込む。
【００２０】トランジスタＱ1 および抵抗素子Ｒ1 は定
電圧源となっているため、トランジスタＱ2 , Ｐ2 のＨ
ＦＥが十分に大きく、トランジスタＱ2 , Ｐ2 のベース
電流を無視できるとすると、フィードバック電流ＩFBに
よりトランジスタＱ2 のエミッタ電流は、Ｉ1 →｛Ｉ1
／（β1 ＋１）｝となる。また、図２に示すように、ト
ランジスタＰ1 のコレクタ電源電流は、（β1 ×Ｉ1 ）
→｛（β1 ×Ｉ1 ）／（β1 ＋１）｝となる。したがっ
て、下記(1) 式に示すように、本回路においては、高速
性を確保しながら定常状態では過渡状態に比べ（β1 ×
Ｉ1 ）の電源電流を削減することができる。 Ｉ1 ＋（β1 ×Ｉ1 ）−Ｉ1 ＝β1 ×Ｉ1 …(1)
電圧源となっているため、トランジスタＱ2 , Ｐ2 のＨ
ＦＥが十分に大きく、トランジスタＱ2 , Ｐ2 のベース
電流を無視できるとすると、フィードバック電流ＩFBに
よりトランジスタＱ2 のエミッタ電流は、Ｉ1 →｛Ｉ1
／（β1 ＋１）｝となる。また、図２に示すように、ト
ランジスタＰ1 のコレクタ電源電流は、（β1 ×Ｉ1 ）
→｛（β1 ×Ｉ1 ）／（β1 ＋１）｝となる。したがっ
て、下記(1) 式に示すように、本回路においては、高速
性を確保しながら定常状態では過渡状態に比べ（β1 ×
Ｉ1 ）の電源電流を削減することができる。 Ｉ1 ＋（β1 ×Ｉ1 ）−Ｉ1 ＝β1 ×Ｉ1 …(1)
【００２１】以上説明したように、本実施例によれば、
ハイレベルをＮＭＯＳトランジスタＮＴのゲートに供給
する回路において、トランジスタＱ1 および抵抗素子Ｒ
1 からなる定電流源と、定電流源による電流を増幅して
出力トランジスタＱ3 のベースに供給するトランジスタ
Ｐ1 と、出力トランジスタＱ3 の出力側レベルが第１の
レベルＶ1 以上に上昇した後は、出力トランジスタＱ3
のベースへの供給電流を定電流源にフィードバックさ
せ、トランジスタＰ1 のコレクタ電流を減少させるよう
にしたので、低消費電力化を図れ、ひいては高速化を図
れる利点がある。
ハイレベルをＮＭＯＳトランジスタＮＴのゲートに供給
する回路において、トランジスタＱ1 および抵抗素子Ｒ
1 からなる定電流源と、定電流源による電流を増幅して
出力トランジスタＱ3 のベースに供給するトランジスタ
Ｐ1 と、出力トランジスタＱ3 の出力側レベルが第１の
レベルＶ1 以上に上昇した後は、出力トランジスタＱ3
のベースへの供給電流を定電流源にフィードバックさ
せ、トランジスタＰ1 のコレクタ電流を減少させるよう
にしたので、低消費電力化を図れ、ひいては高速化を図
れる利点がある。
【００２２】
【実施例２】図３は、本発明に係る駆動回路の第２の実
施例を示す回路図であり、本回路もハイレベルの出力を
供給する回路を示している。本実施例が上記実施例１と
異なる点は、出力トランジスタＱ3 のベース電流供給回
路を、複数のｐｎｐ型トランジスタを用いたカレントミ
ラー回路ＭＲ1 により構成したことにある。
施例を示す回路図であり、本回路もハイレベルの出力を
供給する回路を示している。本実施例が上記実施例１と
異なる点は、出力トランジスタＱ3 のベース電流供給回
路を、複数のｐｎｐ型トランジスタを用いたカレントミ
ラー回路ＭＲ1 により構成したことにある。
【００２３】カレントミラー回路ＭＲ1 は、図３に示す
ように、ｐｎｐ型トランジスタＰ1A、Ｐ1Nおよび抵抗素
子Ｒ3 により構成されている。ｐｎｐ型トランジスタＰ
1NはＮ個のｐｎｐ型トランジスタＰ1Bの各ベース同士、
各エミッタ同士並びに各コレクタ同士が接続されて構成
されている。トランジスタＰ1Aのエミッタは電源電圧Ｖ
CCに接続され、コレクタはトランジスタＱ2 のコレクタ
に接続され、ベースは抵抗素子Ｒ3 を介してコレクタ並
びにＮ個のトランジスタＰ1Bのベースに接続されてい
る。Ｎ個のトランジスタＰ1Bは、エミッタ同士の接続中
点が電源電圧ＶCCに接続され、コレクタ同士の接続中点
がダイオードＤ1 のアノードおよび出力トランジスタＱ
3 のベースに接続されている。
ように、ｐｎｐ型トランジスタＰ1A、Ｐ1Nおよび抵抗素
子Ｒ3 により構成されている。ｐｎｐ型トランジスタＰ
1NはＮ個のｐｎｐ型トランジスタＰ1Bの各ベース同士、
各エミッタ同士並びに各コレクタ同士が接続されて構成
されている。トランジスタＰ1Aのエミッタは電源電圧Ｖ
CCに接続され、コレクタはトランジスタＱ2 のコレクタ
に接続され、ベースは抵抗素子Ｒ3 を介してコレクタ並
びにＮ個のトランジスタＰ1Bのベースに接続されてい
る。Ｎ個のトランジスタＰ1Bは、エミッタ同士の接続中
点が電源電圧ＶCCに接続され、コレクタ同士の接続中点
がダイオードＤ1 のアノードおよび出力トランジスタＱ
3 のベースに接続されている。
【００２４】この回路において、トランジスタＱ1 がコ
ントロール回路１０によってオンにされたときの出力ト
ランジスタＱ3 のベースに供給される電流は、トランジ
スタＰ1A、Ｐ1NのＨＦＥが充分に大きく、両トランジス
タのベース電流を無視し、トランジスタＱ1 と抵抗素子
Ｒ1 で構成される定電流源に流れる電流をＩ1 とすると
（Ｎ×Ｉ1 ）となる。ここで、出力端レベルＶＧ1 が第
１のレベルＶ1 以上になると、電流（Ｎ×Ｉ 1 ）はダイ
オードＤ1 ，Ｄ2 並びにトランジスタＰ2 を介し、フィ
ードバック電流ＩFBとして定電流源に流れ込む。このと
き、フィードバック電流ＩFBによりトランジスタＱ2 の
エミッタ電流はＩ1 →Ｉ1 ／（Ｎ＋１）と変化する。ま
た、トランジスタＰ1Nのコレクタ電流は、（Ｎ×Ｉ1 ）
→（Ｎ×Ｉ1 ）／（Ｎ＋１）となる。したがって、本回
路においては、高速性を確保しながら定常状態では過渡
状態に比べ（Ｎ×Ｉ1 ）の電源電流を削減することがで
きる。
ントロール回路１０によってオンにされたときの出力ト
ランジスタＱ3 のベースに供給される電流は、トランジ
スタＰ1A、Ｐ1NのＨＦＥが充分に大きく、両トランジス
タのベース電流を無視し、トランジスタＱ1 と抵抗素子
Ｒ1 で構成される定電流源に流れる電流をＩ1 とすると
（Ｎ×Ｉ1 ）となる。ここで、出力端レベルＶＧ1 が第
１のレベルＶ1 以上になると、電流（Ｎ×Ｉ 1 ）はダイ
オードＤ1 ，Ｄ2 並びにトランジスタＰ2 を介し、フィ
ードバック電流ＩFBとして定電流源に流れ込む。このと
き、フィードバック電流ＩFBによりトランジスタＱ2 の
エミッタ電流はＩ1 →Ｉ1 ／（Ｎ＋１）と変化する。ま
た、トランジスタＰ1Nのコレクタ電流は、（Ｎ×Ｉ1 ）
→（Ｎ×Ｉ1 ）／（Ｎ＋１）となる。したがって、本回
路においては、高速性を確保しながら定常状態では過渡
状態に比べ（Ｎ×Ｉ1 ）の電源電流を削減することがで
きる。
【００２５】以上説明したように、本実施例において
も、回路面積が多少大きくなるが、上記第１の実施例と
同様の効果、すなわち、低消費電力化および高速化を図
れるという効果を得ることができる。
も、回路面積が多少大きくなるが、上記第１の実施例と
同様の効果、すなわち、低消費電力化および高速化を図
れるという効果を得ることができる。
【００２６】
【実施例３】図４は、本発明に係る駆動回路の第３の実
施例を示す回路図であり、本回路はローレベルの出力を
供給する回路を示している。図４において、１０はコン
トロール回路、Ｑ11，Ｑ12A ，Ｑ12B ，Ｑ13，Ｑ14はｎ
ｐｎ型トランジスタ、ＭＲ12はカレントミラー回路、Ｉ
BSは基準電流源、Ｒ 11は抵抗素子、ＤＳ11はショットキ
ーダイオード、ＮＴはＮＭＯＳトランジスタをそれぞれ
示している。
施例を示す回路図であり、本回路はローレベルの出力を
供給する回路を示している。図４において、１０はコン
トロール回路、Ｑ11，Ｑ12A ，Ｑ12B ，Ｑ13，Ｑ14はｎ
ｐｎ型トランジスタ、ＭＲ12はカレントミラー回路、Ｉ
BSは基準電流源、Ｒ 11は抵抗素子、ＤＳ11はショットキ
ーダイオード、ＮＴはＮＭＯＳトランジスタをそれぞれ
示している。
【００２７】カレントミラー回路ＭＲ12は、ｎｐｎ型ト
ランジスタＱ12A およびＱ12K により構成されている。
ｎｐｎ型トランジスタＱ12K はＫ個のｎｐｎ型トランジ
スタＱ12B の各ベース同士、各エミッタ同士並びに各コ
レクタ同士が接続されて構成され、トランジスタＱ12A
のベースとＫ個のトランジスタＱ12B のベースとが接続
されている。
ランジスタＱ12A およびＱ12K により構成されている。
ｎｐｎ型トランジスタＱ12K はＫ個のｎｐｎ型トランジ
スタＱ12B の各ベース同士、各エミッタ同士並びに各コ
レクタ同士が接続されて構成され、トランジスタＱ12A
のベースとＫ個のトランジスタＱ12B のベースとが接続
されている。
【００２８】以下に、本回路における各素子の接続関係
について説明する。トランジスタＱ11のベースはコント
ロール回路１０の出力端に接続され、エミッタは接地さ
れ、コレクタはカレントミラー回路ＭＲ12のトランジス
タＱ12A とＱ12K とのベース同士の接続中点に接続され
ている。
について説明する。トランジスタＱ11のベースはコント
ロール回路１０の出力端に接続され、エミッタは接地さ
れ、コレクタはカレントミラー回路ＭＲ12のトランジス
タＱ12A とＱ12K とのベース同士の接続中点に接続され
ている。
【００２９】カレントミラー回路ＭＲ12のトランジスタ
Ｑ12A のエミッタはＫ個のトランジスタＱ12B のエミッ
タ同士の接続中点に接続され、これらエミッタ同士の接
続中点はトランジスタＱ13のベースに接続されている。
トランジスタＱ12A のベースとコレクタとは接続され、
これらの接続中点は基準電流源ＩBSを介して電源電圧Ｖ
CCに接続されている。さらに、Ｋ個のトランジスタＱ
12B のコレクタ同士の接続中点は電源電圧ＶCCに接続さ
れている。各トランジスタＱ12B のベースはトランジス
タＱ14のベースおよびコレクタに接続されているととも
に、抵抗素子Ｒ11を介してトランジスタＱ13のベースに
接続されている。
Ｑ12A のエミッタはＫ個のトランジスタＱ12B のエミッ
タ同士の接続中点に接続され、これらエミッタ同士の接
続中点はトランジスタＱ13のベースに接続されている。
トランジスタＱ12A のベースとコレクタとは接続され、
これらの接続中点は基準電流源ＩBSを介して電源電圧Ｖ
CCに接続されている。さらに、Ｋ個のトランジスタＱ
12B のコレクタ同士の接続中点は電源電圧ＶCCに接続さ
れている。各トランジスタＱ12B のベースはトランジス
タＱ14のベースおよびコレクタに接続されているととも
に、抵抗素子Ｒ11を介してトランジスタＱ13のベースに
接続されている。
【００３０】トランジスタＱ13のエミッタは接地され、
コレクタは本回路の出力端ＴOUT に接続され、この出力
端ＴOUT がＮＭＯＳトランジスタＮＴのゲートに接続さ
れている。トランジスタＱ14のエミッタはショットキー
ダイオードＤＳ11のアノードに接続され、ショットキー
ダイオードＤＳ11のカソードは出力端ＴOUT に接続され
ている。
コレクタは本回路の出力端ＴOUT に接続され、この出力
端ＴOUT がＮＭＯＳトランジスタＮＴのゲートに接続さ
れている。トランジスタＱ14のエミッタはショットキー
ダイオードＤＳ11のアノードに接続され、ショットキー
ダイオードＤＳ11のカソードは出力端ＴOUT に接続され
ている。
【００３１】このような接続関係にある各素子のうち、
カレントミラー回路ＭＲ12および基準電流源ＩBSにより
第２の定電流源が構成され、トランジスタＱ13によりレ
ベル降下回路が構成され、トランジスタＱ14およびショ
ットキーダイオードＤＳ11により低レベル検出保持回路
が構成され、抵抗素子Ｒ11により微小電流供給回路が構
成されている。
カレントミラー回路ＭＲ12および基準電流源ＩBSにより
第２の定電流源が構成され、トランジスタＱ13によりレ
ベル降下回路が構成され、トランジスタＱ14およびショ
ットキーダイオードＤＳ11により低レベル検出保持回路
が構成され、抵抗素子Ｒ11により微小電流供給回路が構
成されている。
【００３２】次に、上記構成による動作を、図５の波形
図を用いて説明する。出力端ＴOUT をローレベルに設定
する場合には、コントロール回路１０の出力がローレベ
ルに設定され、トランジスタＱ11のベースに電流は供給
されない。その結果、トランジスタＱ11がオフ状態とな
る。このとき、出力端レベルＶＧ2 が第２のレベル
Ｖ2 、たとえば約０．２Ｖ以上のときは、常温における
トランジスタＱ14の順方向電圧ＶF ＝０．７Ｖおよびシ
ョットキーダイオードＤＳ11の順方向電圧ＶF ＝０．５
Ｖを加えた約１．２Ｖ以下の電圧が出力端ＴOUT とトラ
ンジスタＱ14のベースとの間にあることから、基準電流
源ＩBSによる基準電流ＩB はカレントミラー回路ＭＲ12
のトランジスタＱ 12B のベースからトランジスタＱ14の
ベースに向かって流れない。トランジスタＱ12A および
Ｑ12K のベース電流および高抵抗素子Ｒ11に流れる電流
を無視すると、トランジスタＱ12A とトランジスタＱ
12K のエミッタサイズの比が１：Ｋであるので、基準電
流源ＩBSによる基準電流ＩB が（１＋Ｋ）倍された電流
｛（１＋Ｋ）×ＩB ｝がトランジスタＱ13のベースに供
給される。その結果、トランジスタＱ13はオン状態とな
り、出力端ＴOUT は接地に接続されることになり、出力
端レベルＶＧ2 は急速に０．２Ｖ以下まで下降する。
図を用いて説明する。出力端ＴOUT をローレベルに設定
する場合には、コントロール回路１０の出力がローレベ
ルに設定され、トランジスタＱ11のベースに電流は供給
されない。その結果、トランジスタＱ11がオフ状態とな
る。このとき、出力端レベルＶＧ2 が第２のレベル
Ｖ2 、たとえば約０．２Ｖ以上のときは、常温における
トランジスタＱ14の順方向電圧ＶF ＝０．７Ｖおよびシ
ョットキーダイオードＤＳ11の順方向電圧ＶF ＝０．５
Ｖを加えた約１．２Ｖ以下の電圧が出力端ＴOUT とトラ
ンジスタＱ14のベースとの間にあることから、基準電流
源ＩBSによる基準電流ＩB はカレントミラー回路ＭＲ12
のトランジスタＱ 12B のベースからトランジスタＱ14の
ベースに向かって流れない。トランジスタＱ12A および
Ｑ12K のベース電流および高抵抗素子Ｒ11に流れる電流
を無視すると、トランジスタＱ12A とトランジスタＱ
12K のエミッタサイズの比が１：Ｋであるので、基準電
流源ＩBSによる基準電流ＩB が（１＋Ｋ）倍された電流
｛（１＋Ｋ）×ＩB ｝がトランジスタＱ13のベースに供
給される。その結果、トランジスタＱ13はオン状態とな
り、出力端ＴOUT は接地に接続されることになり、出力
端レベルＶＧ2 は急速に０．２Ｖ以下まで下降する。
【００３３】出力端レベルＶＧ2 が０．２Ｖより低いレ
ベルまで降下すると、トランジスタＱ14およびショット
キーダイオードＤＳ11を通して、基準電流源ＩBSから出
力端ＴOUT に基準電流ＩB が流れるようになり、カレン
トミラー回路ＭＲ11のトランジスタＱ12A およびＱ12K
はオフ状態になる。したがって、トランジスタＱ13のベ
ースへの電流｛（１＋Ｋ）×ＩB ｝の供給が停止され
る。しかし、このとき、高抵抗素子Ｒ11を通して微小電
流Ｉ11がトランジスタＱ13のベースに供給され、出力端
レベルＶＧ2 は安定したローレベルを保つ。
ベルまで降下すると、トランジスタＱ14およびショット
キーダイオードＤＳ11を通して、基準電流源ＩBSから出
力端ＴOUT に基準電流ＩB が流れるようになり、カレン
トミラー回路ＭＲ11のトランジスタＱ12A およびＱ12K
はオフ状態になる。したがって、トランジスタＱ13のベ
ースへの電流｛（１＋Ｋ）×ＩB ｝の供給が停止され
る。しかし、このとき、高抵抗素子Ｒ11を通して微小電
流Ｉ11がトランジスタＱ13のベースに供給され、出力端
レベルＶＧ2 は安定したローレベルを保つ。
【００３４】すなわち、本回路では、高抵抗素子Ｒ11に
流れる電流を無視すると出力が変化する過渡状態では
｛（１＋Ｋ）×ＩB ｝の電流が出力トランジスタＱ13の
ベースに供給されるが、出力端レベルＶＧ2 が約０．２
Ｖ以下になると電源電流は｛（１＋Ｋ）×ＩB ｝→ＩB
となる。したがって、本回路においては、高速性を確保
しながら定常状態では過渡状態に比べ（Ｋ×ＩB ）の電
源電流を削減することができる。
流れる電流を無視すると出力が変化する過渡状態では
｛（１＋Ｋ）×ＩB ｝の電流が出力トランジスタＱ13の
ベースに供給されるが、出力端レベルＶＧ2 が約０．２
Ｖ以下になると電源電流は｛（１＋Ｋ）×ＩB ｝→ＩB
となる。したがって、本回路においては、高速性を確保
しながら定常状態では過渡状態に比べ（Ｋ×ＩB ）の電
源電流を削減することができる。
【００３５】以上説明したように、本実施例において
も、上記第１および第２の実施例と同様に、低消費電力
化および高速化を図れるという効果を得ることができ
る。
も、上記第１および第２の実施例と同様に、低消費電力
化および高速化を図れるという効果を得ることができ
る。
【００３６】
【実施例４】図６は、本発明に係る駆動回路の第４の実
施例を示す回路図で、本回路もローレベルの出力を供給
する回路を示している。
施例を示す回路図で、本回路もローレベルの出力を供給
する回路を示している。
【００３７】本実施例が上記実施例３に以下の変更を加
えている。定電流源ＩBSをカレントミラー回路ＭＲ13と
トランジスタＱ15と抵抗素子Ｒ12とで構成し、回路の動
作を制御するトランジスタＱ11をトランジスタＱ21，Ｑ
22, Ｑ23と抵抗素子Ｒ21, Ｒ 22に変更し、トランジスタ
Ｑ14と抵抗素子Ｒ11を削除している。また、ショットキ
ーダイオードＤＳ11のアノードをトランジスタＱ22のベ
ースに接続し、トランジスタＱ13のベースをトランジス
タＱ23のコレクタに接続している。
えている。定電流源ＩBSをカレントミラー回路ＭＲ13と
トランジスタＱ15と抵抗素子Ｒ12とで構成し、回路の動
作を制御するトランジスタＱ11をトランジスタＱ21，Ｑ
22, Ｑ23と抵抗素子Ｒ21, Ｒ 22に変更し、トランジスタ
Ｑ14と抵抗素子Ｒ11を削除している。また、ショットキ
ーダイオードＤＳ11のアノードをトランジスタＱ22のベ
ースに接続し、トランジスタＱ13のベースをトランジス
タＱ23のコレクタに接続している。
【００３８】本回路においては、コントロール回路１０
の出力がハイレベルの時、トランジスタＱ21, Ｑ23はオ
ン状態となり、トランジスタＱ22, Ｑ13はオフ状態とな
る。この時、トランジスタＱ22がオフ状態なのでトラン
ジスタＱ15に電流が流れず、カレントミラー回路Ｍ
Ｒ13，ＭＲ12は動作しない。ここで、コントロール回路
１０の出力がローレベルに変化すると、トランジスタＱ
21, Ｑ23がオフ状態となり、トランジスタＱ22, Ｑ13が
オン状態となる。これにより、カレントミラー回路ＭＲ
13, ＭＲ12が動作し、トランジスタＱ13のベースに電流
が供給されるので、トランジスタＱ13は出力端ＴOUT か
ら接地に急速に電流を流すことができ、出力端レベルＶ
Ｇ2 はハイレベルからローレベルに急速に変化する。
の出力がハイレベルの時、トランジスタＱ21, Ｑ23はオ
ン状態となり、トランジスタＱ22, Ｑ13はオフ状態とな
る。この時、トランジスタＱ22がオフ状態なのでトラン
ジスタＱ15に電流が流れず、カレントミラー回路Ｍ
Ｒ13，ＭＲ12は動作しない。ここで、コントロール回路
１０の出力がローレベルに変化すると、トランジスタＱ
21, Ｑ23がオフ状態となり、トランジスタＱ22, Ｑ13が
オン状態となる。これにより、カレントミラー回路ＭＲ
13, ＭＲ12が動作し、トランジスタＱ13のベースに電流
が供給されるので、トランジスタＱ13は出力端ＴOUT か
ら接地に急速に電流を流すことができ、出力端レベルＶ
Ｇ2 はハイレベルからローレベルに急速に変化する。
【００３９】トランジスタＱ22のベースと出力端ＴOUT
との間にはダイオードＤＳ11が接続されているので、出
力端レベルＶＧ2 の下降に伴ってトランジスタＱ22のベ
ース電位も下がる。出力端レベルＶＧ2 が０．２Ｖ以下
になるとトランジスタＱ22はオフ状態となり、カレント
ミラー回路ＭＲ13, ＭＲ12に電流が流れなくなる。この
時、トランジスタＱ13のベースには、高抵抗の抵抗素子
Ｒ22による微小電流が供給され続けるのでトランジスタ
Ｑ13はオン状態を保持し、出力端ＴOUT はローレベルの
定常状態に保たれる。
との間にはダイオードＤＳ11が接続されているので、出
力端レベルＶＧ2 の下降に伴ってトランジスタＱ22のベ
ース電位も下がる。出力端レベルＶＧ2 が０．２Ｖ以下
になるとトランジスタＱ22はオフ状態となり、カレント
ミラー回路ＭＲ13, ＭＲ12に電流が流れなくなる。この
時、トランジスタＱ13のベースには、高抵抗の抵抗素子
Ｒ22による微小電流が供給され続けるのでトランジスタ
Ｑ13はオン状態を保持し、出力端ＴOUT はローレベルの
定常状態に保たれる。
【００４０】以上説明したように、本第４の実施例にお
いても、上述した実施例３と同様の効果を得ることがで
きる。
いても、上述した実施例３と同様の効果を得ることがで
きる。
【００４１】
【実施例５】図７は、本発明に係る駆動回路の第５の実
施例を示す回路図で、本回路は図１のハイレベル供給回
路と図４のローレベル供給回路とを合成したハイレベル
およびローレベルの出力を供給する回路を示している。
施例を示す回路図で、本回路は図１のハイレベル供給回
路と図４のローレベル供給回路とを合成したハイレベル
およびローレベルの出力を供給する回路を示している。
【００４２】本回路は、コントロール回路１０の出力を
ハイレベル供給回路のトランジスタＱ1 のベースおよび
ローレベル供給回路のトランジスタＱ11のベースに接続
し、かつ、ハイレベル供給回路のトランジスタＱ3 のエ
ミッタと、ローレベル供給回路のトランジスタＱ13のコ
レクタとショットキーダイオードＤＳ11のカソードの接
続中点とを出力端ＴOUT としてＮＭＯＳトランジスタＮ
Ｔのゲートに接続して構成されている。
ハイレベル供給回路のトランジスタＱ1 のベースおよび
ローレベル供給回路のトランジスタＱ11のベースに接続
し、かつ、ハイレベル供給回路のトランジスタＱ3 のエ
ミッタと、ローレベル供給回路のトランジスタＱ13のコ
レクタとショットキーダイオードＤＳ11のカソードの接
続中点とを出力端ＴOUT としてＮＭＯＳトランジスタＮ
Ｔのゲートに接続して構成されている。
【００４３】本回路においては、コントロール回路１０
の出力レベルに応じて、ハイレベル供給回路の電流源と
ローレベル供給回路の電流源とが相補的に作動し、ハイ
レベル出力およびローレベル出力を得られるようになっ
ている。各々の回路における動作は上述した動作と同様
であり、特にスイッチングレギュレータなどにおいて、
低消費電力、高速スイッチングは極めて有効である。す
なわち、スイッチングレギュレータコントローラ自体の
消費電力の多くは出力段で消費されるため、出力段の電
流を下げることは、スイッチングレギュレータの効率の
改善に大きく寄与する。
の出力レベルに応じて、ハイレベル供給回路の電流源と
ローレベル供給回路の電流源とが相補的に作動し、ハイ
レベル出力およびローレベル出力を得られるようになっ
ている。各々の回路における動作は上述した動作と同様
であり、特にスイッチングレギュレータなどにおいて、
低消費電力、高速スイッチングは極めて有効である。す
なわち、スイッチングレギュレータコントローラ自体の
消費電力の多くは出力段で消費されるため、出力段の電
流を下げることは、スイッチングレギュレータの効率の
改善に大きく寄与する。
【００４４】なお、上述した各実施例においては、スイ
ッチング素子として，ｎチャネルのＭＯＳトランジスタ
を例に説明したが、これに限定されるものではなく、ｐ
チャネルのＭＯＳトランジスタ、バイポーラトランジス
タ等に対しても本発明が適用できることはいうまでもな
い。
ッチング素子として，ｎチャネルのＭＯＳトランジスタ
を例に説明したが、これに限定されるものではなく、ｐ
チャネルのＭＯＳトランジスタ、バイポーラトランジス
タ等に対しても本発明が適用できることはいうまでもな
い。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
比較的、簡単な回路にて、低消費電力化を図れ、ひいて
は高速化を図れる。特に、スイッチングレギュレータコ
ントローラ自体の消費電力の多くは出力段で消費される
ため、出力段の電流を下げることはスイッチングレギュ
レータの効率の改善に大きく寄与する。
比較的、簡単な回路にて、低消費電力化を図れ、ひいて
は高速化を図れる。特に、スイッチングレギュレータコ
ントローラ自体の消費電力の多くは出力段で消費される
ため、出力段の電流を下げることはスイッチングレギュ
レータの効率の改善に大きく寄与する。
【図１】本発明に係る駆動回路（ハイレベル供給回路）
の第１の実施例を示す回路図である。
の第１の実施例を示す回路図である。
【図２】図１の回路の要部の動作波形を示す図である。
【図３】本発明に係る駆動回路（ハイレベル供給回路）
の第２の実施例を示す回路図である。
の第２の実施例を示す回路図である。
【図４】本発明に係る駆動回路（ローレベル供給回路）
の第３の実施例を示す回路図である。
の第３の実施例を示す回路図である。
【図５】図４の回路の要部の動作波形を示す図である。
【図６】本発明に係る駆動回路（ローレベル供給回路）
の第４の実施例を示す回路図である。
の第４の実施例を示す回路図である。
【図７】本発明に係る駆動回路（ハイ／ローレベル供給
回路）の第５の実施例を示す回路図である。
回路）の第５の実施例を示す回路図である。
【図８】従来の駆動回路の一構成例を示す回路図であ
る。
る。
【図９】図８の回路の駆動波形および出力波形を示す図
である。
である。
１０…コントロール回路 Ｑ1 〜Ｑ3 ，Ｑ11，Ｑ12A ，Ｑ12B ，Ｑ13〜Ｑ15…ｎｐ
ｎ型トランジスタ Ｐ1 ，Ｐ2 はｐｎｐ型トランジスタ Ｄ1 ，Ｄ2 …ダイオード Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ11，Ｒ12…抵抗素子 ＶCC…電源電圧 ＶREF …基準電圧 ＮＴ…スイッチング素子としてのＮＭＯＳトランジスタ ＩBS…基準電流源 ＤＳ11…ショットキーダイオード
ｎ型トランジスタ Ｐ1 ，Ｐ2 はｐｎｐ型トランジスタ Ｄ1 ，Ｄ2 …ダイオード Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ11，Ｒ12…抵抗素子 ＶCC…電源電圧 ＶREF …基準電圧 ＮＴ…スイッチング素子としてのＮＭＯＳトランジスタ ＩBS…基準電流源 ＤＳ11…ショットキーダイオード
Claims (3)
- 【請求項１】 第１の電流と、上記第１の電流に比例し
た第２の電流を出力する電流源と、 制御信号に応じて上記電流源を起動し、入力する上記第
１の電流と上記第２の電流の加算値が一定となるように
上記第１の電流と上記第２の電流とを制御する制御回路
と、 出力端と電源との間に接続され、上記出力端の電位が所
定の電位より低い時に上記第２の電流を制御端子に入力
して導通するスイッチング素子と、 を有する駆動回路。 - 【請求項２】 基準電流に比例した電流を出力する電流
源と、 上記電流源から出力される電流よりも小さな電流を出力
する電流供給手段と、 制御信号に応じて上記電流源及び上記電流供給手段を起
動し、出力端の電位が所定の電位より低い時には上記電
流源の電流出力を停止させる制御手段と、 上記出力端と接地との間に接続され、制御端子に入力す
る上記電流源及び上記電流供給手段から出力される電流
に応じて導通するスイッチング素子と、 を有する駆動回路。 - 【請求項３】 第１の電流と、上記第１の電流に比例し
た第２の電流を出力する第１の電流源と、 制御信号に応じて上記第１の電流源を起動し、入力する
上記第１の電流と上記第２の電流の加算値が一定となる
ように上記第１の電流と上記第２の電流とを制御する第
１の制御回路と、 出力端と電源との間に接続され、上記出力端の電位が第
１の電位より低い時に上記第２の電流を制御端子に入力
して導通する第１のスイッチング素子と、 基準電流に比例した電流を出力する第２の電流源と、 上記第２の電流源から出力される電流よりも小さな電流
を出力する電流供給手段と、 上記制御信号に応じて上記第２の電流源及び上記電流供
給手段を起動し、上記出力端の電位が第２の電位より低
い時に上記第２の電流源の電流出力を停止させる第２の
制御手段と、 上記出力端と接地との間に接続され、制御端子に入力す
る上記第２の電流源及び上記電流供給手段から出力され
る電流に応じて導通する第２のスイッチング素子とを有
し、 上記制御信号に応じて上記出力端の電圧レベルをハイレ
ベル又はローレベルとする駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057393A JP3332991B2 (ja) | 1993-05-12 | 1993-05-12 | 駆動回路 |
| US08/241,875 US5939907A (en) | 1993-05-12 | 1994-05-12 | Low power, high speed driving circuit for driving switching elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057393A JP3332991B2 (ja) | 1993-05-12 | 1993-05-12 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326580A true JPH06326580A (ja) | 1994-11-25 |
| JP3332991B2 JP3332991B2 (ja) | 2002-10-07 |
Family
ID=14539266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11057393A Expired - Fee Related JP3332991B2 (ja) | 1993-05-12 | 1993-05-12 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5939907A (ja) |
| JP (1) | JP3332991B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19704089C2 (de) * | 1997-02-04 | 1999-02-11 | Deutsch Zentr Luft & Raumfahrt | Verfahren zur Steuerung eines Zerhacker(Chopper)-Treibers und Schaltungsanordnung zur Durchführung des Verfahrens |
| DE19855054A1 (de) * | 1998-11-28 | 2000-05-31 | E G O Control Systems Gmbh & C | Schaltungseinrichtung für einen elektronischen Leistungsschalter |
| EP1157389B1 (en) * | 1999-12-24 | 2008-10-22 | Nxp B.V. | Double input buffer for track-and-hold amplifier |
| US7123060B1 (en) * | 2005-03-31 | 2006-10-17 | Aimtron Technology Corp. | Drive circuit for a switching element |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02117211A (ja) * | 1988-10-27 | 1990-05-01 | Fujitsu Ltd | 半導体装置 |
-
1993
- 1993-05-12 JP JP11057393A patent/JP3332991B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-12 US US08/241,875 patent/US5939907A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5939907A (en) | 1999-08-17 |
| JP3332991B2 (ja) | 2002-10-07 |
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