JPH06326615A - 可変長コードのコードストリームをデコードする方法及び装置 - Google Patents
可変長コードのコードストリームをデコードする方法及び装置Info
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Abstract
(57)【要約】
【目的】 ビデオ信号のリアルタイムの復元をおこな
い、かつ現在の計算機または集積回路技術を用いた経済
的な実施を可能にするべく設計さた復元プロセッサを提
供することを目的とする。 【構成】 命令を受け取り、かつ命令を特定し、そし
て特定された命令に基づいて、アドレスの第１フィール
ドを提供する手段と、コードストリームの始まりのトラ
ックを保持するポインタを提供する手段と、アドレスの
第２フィールドとして用いるために、コードストリーム
の始まりから、予め決められた個数のビットを抽出する
手段と、制御情報を記憶するための複数のワードと、各
可変長コードのためのデコードされた値とを提供するメ
モリシステムと、第３フィールドとコードストリームか
らの予め決められたビットの個数とを用いて、次のアド
レスを形成し、メモリシステムへの次のアクセスを起こ
すための手段とを有する。
い、かつ現在の計算機または集積回路技術を用いた経済
的な実施を可能にするべく設計さた復元プロセッサを提
供することを目的とする。 【構成】 命令を受け取り、かつ命令を特定し、そし
て特定された命令に基づいて、アドレスの第１フィール
ドを提供する手段と、コードストリームの始まりのトラ
ックを保持するポインタを提供する手段と、アドレスの
第２フィールドとして用いるために、コードストリーム
の始まりから、予め決められた個数のビットを抽出する
手段と、制御情報を記憶するための複数のワードと、各
可変長コードのためのデコードされた値とを提供するメ
モリシステムと、第３フィールドとコードストリームか
らの予め決められたビットの個数とを用いて、次のアド
レスを形成し、メモリシステムへの次のアクセスを起こ
すための手段とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理に関
し、特にビデオ信号の復元（decompression）に関す
る。
し、特にビデオ信号の復元（decompression）に関す
る。
【０００２】
【従来の技術】連続的な動きの錯覚を生み出すために、
映画では、１秒当たり３０コマが提供される。各画像
は、数千の画素から作られているので、短いシーンを記
憶するために必要なメモリの数でさえも、莫大なものに
なる。より高い鮮明度の映像が要求されるとき、各画像
の画素数もまた増加することが期待される。幸いにも、
人間の視覚系の特性を利用することによって、損失のあ
る圧縮技術が、知覚された画質を損なうことなしに、非
常に高濃度のデータ圧縮を獲得するべく発達してきた。
（損失のある圧縮技術は、目標の画質を得るためには重
要でない情報を捨てることを伴う。）それにもかかわら
ず、復元プロセッサは、リアルタイムで、記憶されたシ
ーンの各画素を再構成することが要求される。
映画では、１秒当たり３０コマが提供される。各画像
は、数千の画素から作られているので、短いシーンを記
憶するために必要なメモリの数でさえも、莫大なものに
なる。より高い鮮明度の映像が要求されるとき、各画像
の画素数もまた増加することが期待される。幸いにも、
人間の視覚系の特性を利用することによって、損失のあ
る圧縮技術が、知覚された画質を損なうことなしに、非
常に高濃度のデータ圧縮を獲得するべく発達してきた。
（損失のある圧縮技術は、目標の画質を得るためには重
要でない情報を捨てることを伴う。）それにもかかわら
ず、復元プロセッサは、リアルタイムで、記憶されたシ
ーンの各画素を再構成することが要求される。
【０００３】モーションピクチャーエクスパートグルー
プ（ＭＰＥＧ）は、圧縮装置と復元装置との間の適合性
を得るための規格（以下では、“ＭＰＥＧ規格”と呼
ぶ）を提供した。この規格は、記憶媒体のためのビデオ
信号のデコードされたデジタル表現とデコードの方法と
の両方を明記している。その表現は、カラー映画のその
他の上映方法やスチール写真の複写と同様に、正規の速
度の再生を支持する。その規格は、一般的な５２５本及
び６２５本のラインのテレビ、パーソナルコンピュータ
及びワークステーションのディスプレイのフォーマット
を包含する。ＭＰＥＧ規格は、コンパクトディスク、デ
ジタルオーディオテープ、及び磁気ハードディスクのよ
うな、１秒当たり１．５メガビットの連続的な転送速度
を支持する装置を目的としている。ＭＰＥＧ規格は、２
４Ｈｚから３０Ｈｚの間の周波数での略２８８×３５２
画素の映像フレームを支持することを目的としている。
国際標準化機構（ＩＳＯ）による刊行物“Coding for M
oving Pictures and Associated Audio--for digital s
torage media at up to about 1.5Mbit/s,”は、草案の
形で提案されたＭＰＥＧ規格を提供している。ＭＰＥＧ
規格に関する詳細な情報を提供するために、この刊行物
は、ここで言及したことによって本出願の一部とされた
い。
プ（ＭＰＥＧ）は、圧縮装置と復元装置との間の適合性
を得るための規格（以下では、“ＭＰＥＧ規格”と呼
ぶ）を提供した。この規格は、記憶媒体のためのビデオ
信号のデコードされたデジタル表現とデコードの方法と
の両方を明記している。その表現は、カラー映画のその
他の上映方法やスチール写真の複写と同様に、正規の速
度の再生を支持する。その規格は、一般的な５２５本及
び６２５本のラインのテレビ、パーソナルコンピュータ
及びワークステーションのディスプレイのフォーマット
を包含する。ＭＰＥＧ規格は、コンパクトディスク、デ
ジタルオーディオテープ、及び磁気ハードディスクのよ
うな、１秒当たり１．５メガビットの連続的な転送速度
を支持する装置を目的としている。ＭＰＥＧ規格は、２
４Ｈｚから３０Ｈｚの間の周波数での略２８８×３５２
画素の映像フレームを支持することを目的としている。
国際標準化機構（ＩＳＯ）による刊行物“Coding for M
oving Pictures and Associated Audio--for digital s
torage media at up to about 1.5Mbit/s,”は、草案の
形で提案されたＭＰＥＧ規格を提供している。ＭＰＥＧ
規格に関する詳細な情報を提供するために、この刊行物
は、ここで言及したことによって本出願の一部とされた
い。
【０００４】ＭＰＥＧ規格では、映像フレームは、一連
の“マクロブロックスライス”（ＭＢＳ）に分割され、
各ＭＢＳは、各々が１６×１６画素の領域を包含する
（マクロブロックと呼ばれる）複数の画像領域を含んで
いる。これらの画像領域の各々は、その要素が空間的な
輝度の値及び色光度の値からなる１個または複数の８×
８マトリクスによって表現される。マクロブロックのあ
る表現（４：２：０）では、輝度の値（Ｙタイプ）は、
１６×１６画素の画像領域内（４個の８×８Ｙマトリク
ス内）の各画素のために提供され、各々が同一の１６×
１６画像領域を包含するＵ及びＶタイプの色光度（即
ち、青及び赤の色光度）が、８×８“Ｕ”マトリクス及
び８×８“Ｖ”マトリクスに提供される。即ち、各８×
８“Ｕ”マトリクスまたは８×８“Ｖ”マトリクスが、
１６×１６画素の領域を包含する。他の表現（４：２：
２）では、輝度の値は、１６×１６画素の画像領域内の
各画素に提供され、Ｕ及びＶタイプの各々に対する２個
の８×８マトリクスが、１６×１６画素の画像領域の色
光度を表現するべく提供される。
の“マクロブロックスライス”（ＭＢＳ）に分割され、
各ＭＢＳは、各々が１６×１６画素の領域を包含する
（マクロブロックと呼ばれる）複数の画像領域を含んで
いる。これらの画像領域の各々は、その要素が空間的な
輝度の値及び色光度の値からなる１個または複数の８×
８マトリクスによって表現される。マクロブロックのあ
る表現（４：２：０）では、輝度の値（Ｙタイプ）は、
１６×１６画素の画像領域内（４個の８×８Ｙマトリク
ス内）の各画素のために提供され、各々が同一の１６×
１６画像領域を包含するＵ及びＶタイプの色光度（即
ち、青及び赤の色光度）が、８×８“Ｕ”マトリクス及
び８×８“Ｖ”マトリクスに提供される。即ち、各８×
８“Ｕ”マトリクスまたは８×８“Ｖ”マトリクスが、
１６×１６画素の領域を包含する。他の表現（４：２：
２）では、輝度の値は、１６×１６画素の画像領域内の
各画素に提供され、Ｕ及びＶタイプの各々に対する２個
の８×８マトリクスが、１６×１６画素の画像領域の色
光度を表現するべく提供される。
【０００５】ＭＰＥＧ規格は、図１に示された圧縮及び
復元のモデルを採用している。図１に示すように、最初
に（ブロック１０１で表現された）フレーム間の冗長性
が、カラー映画のコマから除去される。フレーム間の冗
長性を除去するには、各フレームが、デコードのため
に、“内部の（intra）”、“予測された（predicte
d）、及び“内捜された（interpolated）”の内の何れ
かの名前を与えられる。内部のフレームは最も少なく提
供され、予測されたフレームは内部のフレームよりも多
く提供され、そして残りの全てのフレームが内捜された
フレームである。内部のフレーム（“Ｉピクチャー”）
内の圧縮されたビデオデータは、内部のフレーム内の画
素のみから計算される。予測されたフレーム（“Ｐピク
チャー”）内では、最新のＩピクチャーまたはＰピクチ
ャーからの画素の値の増加だけがデコードされる。内捜
されたフレーム（“Ｐピクチャー”）内では、最初のフ
レームとの最後のフレームの両方に関して、画素の値が
デコードされる。フレームを増加したときだけデコード
し、予測されたフレーム及び内捜されたフレームを用い
ることによって、多くのフレーム間の冗長性が除去さ
れ、メモリを大量に節約することができる。全体のマク
ロブロックの動作は、画素レベルではなく、動作ベクト
ルによってデコードされ、それによって更なるデータ圧
縮が提供される。
復元のモデルを採用している。図１に示すように、最初
に（ブロック１０１で表現された）フレーム間の冗長性
が、カラー映画のコマから除去される。フレーム間の冗
長性を除去するには、各フレームが、デコードのため
に、“内部の（intra）”、“予測された（predicte
d）、及び“内捜された（interpolated）”の内の何れ
かの名前を与えられる。内部のフレームは最も少なく提
供され、予測されたフレームは内部のフレームよりも多
く提供され、そして残りの全てのフレームが内捜された
フレームである。内部のフレーム（“Ｉピクチャー”）
内の圧縮されたビデオデータは、内部のフレーム内の画
素のみから計算される。予測されたフレーム（“Ｐピク
チャー”）内では、最新のＩピクチャーまたはＰピクチ
ャーからの画素の値の増加だけがデコードされる。内捜
されたフレーム（“Ｐピクチャー”）内では、最初のフ
レームとの最後のフレームの両方に関して、画素の値が
デコードされる。フレームを増加したときだけデコード
し、予測されたフレーム及び内捜されたフレームを用い
ることによって、多くのフレーム間の冗長性が除去さ
れ、メモリを大量に節約することができる。全体のマク
ロブロックの動作は、画素レベルではなく、動作ベクト
ルによってデコードされ、それによって更なるデータ圧
縮が提供される。
【０００６】ＭＰＥＧ規格のもとでの圧縮のステップ
は、内部フレームの冗長性を除去する。図１のブロック
１０２で表される第１ステップでは、二次元の離散コサ
イン変換が、空間的な輝度の値及び色光度の値を周波数
領域に写すために、８×８数値マトリクスの各々で実行
される。
は、内部フレームの冗長性を除去する。図１のブロック
１０２で表される第１ステップでは、二次元の離散コサ
イン変換が、空間的な輝度の値及び色光度の値を周波数
領域に写すために、８×８数値マトリクスの各々で実行
される。
【０００７】図１のブロック１０３で表される次のステ
ップでは、“量子化”と呼ばれる過程が、８×８マトリ
クスの各要素の輝度または色光度、及び周波数に基づい
て各要素に重み付けをする。量子化の重み付けは、人間
の目が感知できない高周波成分を０に減少させることを
目的としている。８×８行列内に多くの０要素を生み出
すことにより、各マトリクスは、情報の損失なしに、
“ＤＣ”値、及び０でない“ＡＣ”値と、それに続く０
の値の長さとの交互の一対の順序リストとして表現され
る。順序リストは、マトリクスがジクザク型に読まれる
（即ち、マトリクスＡの要素が、Ａ（０，０）、Ａ
（０，１）、Ａ（１，０）、Ａ（０，２）、Ａ（１，
１）、Ａ（２，０）、という順序で読まれる）べく、マ
トリクスの要素が存在するように順序づけられている。
この表現は、０の要素を個々に表現していないので、空
間を節約する。
ップでは、“量子化”と呼ばれる過程が、８×８マトリ
クスの各要素の輝度または色光度、及び周波数に基づい
て各要素に重み付けをする。量子化の重み付けは、人間
の目が感知できない高周波成分を０に減少させることを
目的としている。８×８行列内に多くの０要素を生み出
すことにより、各マトリクスは、情報の損失なしに、
“ＤＣ”値、及び０でない“ＡＣ”値と、それに続く０
の値の長さとの交互の一対の順序リストとして表現され
る。順序リストは、マトリクスがジクザク型に読まれる
（即ち、マトリクスＡの要素が、Ａ（０，０）、Ａ
（０，１）、Ａ（１，０）、Ａ（０，２）、Ａ（１，
１）、Ａ（２，０）、という順序で読まれる）べく、マ
トリクスの要素が存在するように順序づけられている。
この表現は、０の要素を個々に表現していないので、空
間を節約する。
【０００８】最後に、図１のブロック１０４で表された
エントロピーデコード方式が、可変長コードによって、
更に、ＤＣブロック係数と、非０のＡＣ値と０の要素の
長さとの交互の一対を圧縮するために用いられる。エン
トロピーデコードでは、より頻繁に発生するシンボルほ
ど、より短い符号によって表現される。従って、メモリ
空間が更に節約される。
エントロピーデコード方式が、可変長コードによって、
更に、ＤＣブロック係数と、非０のＡＣ値と０の要素の
長さとの交互の一対を圧縮するために用いられる。エン
トロピーデコードでは、より頻繁に発生するシンボルほ
ど、より短い符号によって表現される。従って、メモリ
空間が更に節約される。
【０００９】ＭＰＥＧでの復元が、図１のブロック１０
５〜１０８によって表されている。復元では、エントロ
ピーデコード、量子化及びＤＣＴの過程が、ブロック１
０５〜１０７に各々表されたように、入力と出力が逆に
される。“実際の画素の発生”と呼ばれる最後のステッ
プ（ブロック１０８）は、プレイモード（順方向、逆方
向、スローモーション等）、及び使用されているディス
プレイの寸法及び特質に基づいて、再生のための実際の
画素を提供する。
５〜１０８によって表されている。復元では、エントロ
ピーデコード、量子化及びＤＣＴの過程が、ブロック１
０５〜１０７に各々表されたように、入力と出力が逆に
される。“実際の画素の発生”と呼ばれる最後のステッ
プ（ブロック１０８）は、プレイモード（順方向、逆方
向、スローモーション等）、及び使用されているディス
プレイの寸法及び特質に基づいて、再生のための実際の
画素を提供する。
【００１０】更に、ＭＰＥＧ規格は、インターレースさ
れていないビデオ信号のためだけに提供されているの
で、従来のＮＴＳＣテレビまたはＰＡＬテレビに出力映
像を表示するために、復元器（decompressor）は、従来
のインターレースされたフィールド内の出力ビデオ信号
を提供しなければならない。インターレースされたビデ
オ信号の復元のためのガイドラインは、ＭＰＥＧ規格の
拡張部分として提案されている。この拡張された規格
は、国際ラジオ諮問委員会（ＣＣＩＲ）の勧告６０１
（ＣＣＩＲ／６０１）と両立する。
れていないビデオ信号のためだけに提供されているの
で、従来のＮＴＳＣテレビまたはＰＡＬテレビに出力映
像を表示するために、復元器（decompressor）は、従来
のインターレースされたフィールド内の出力ビデオ信号
を提供しなければならない。インターレースされたビデ
オ信号の復元のためのガイドラインは、ＭＰＥＧ規格の
拡張部分として提案されている。この拡張された規格
は、国際ラジオ諮問委員会（ＣＣＩＲ）の勧告６０１
（ＣＣＩＲ／６０１）と両立する。
【００１１】上述されたＭＰＥＧ規格に対して例示され
た圧縮及び復元に含まれるステップは、計算機にとって
非常に集約的なので、そのような圧縮方式が実際にかつ
広く受け入れられるためには、復元プロセッサは、リア
ルタイムの復元を提供し、かつ現在の計算機または集積
回路技術を用いた経済的な実施を可能にするべく設計さ
れなければならない。
た圧縮及び復元に含まれるステップは、計算機にとって
非常に集約的なので、そのような圧縮方式が実際にかつ
広く受け入れられるためには、復元プロセッサは、リア
ルタイムの復元を提供し、かつ現在の計算機または集積
回路技術を用いた経済的な実施を可能にするべく設計さ
れなければならない。
【００１２】
【発明が解決しようとする課題】本発明の目的は、ビデ
オ信号のリアルタイムの復元をおこない、かつ現在の計
算機または集積回路技術を用いた経済的な実施を可能に
するべく設計さた復元プロセッサを提供することであ
る。
オ信号のリアルタイムの復元をおこない、かつ現在の計
算機または集積回路技術を用いた経済的な実施を可能に
するべく設計さた復元プロセッサを提供することであ
る。
【００１３】
【課題を解決するための手段】上述した目的は、中央処
理装置からの命令に基づいて、可変長コードのコードス
トリームをデコードする装置であって、前記命令を受け
取り、かつ前記命令を特定し、そして前記特定された命
令に基づいて、アドレスの第１フィールドを提供する手
段と、前記コードストリームの始まりのトラックを保持
するポインタを提供する手段と、前記アドレスの第２フ
ィールドとして用いるために、前記コードストリームの
前記始まりから、予め決められた個数のビットを抽出す
る手段と、
理装置からの命令に基づいて、可変長コードのコードス
トリームをデコードする装置であって、前記命令を受け
取り、かつ前記命令を特定し、そして前記特定された命
令に基づいて、アドレスの第１フィールドを提供する手
段と、前記コードストリームの始まりのトラックを保持
するポインタを提供する手段と、前記アドレスの第２フ
ィールドとして用いるために、前記コードストリームの
前記始まりから、予め決められた個数のビットを抽出す
る手段と、
【００１４】制御情報を記憶するための複数のワード
と、前記各可変長コードのためのデコードされた値とを
提供するメモリシステムであって、前記メモリシステム
の各ワードが、（１）前記命令の実行を完了するため
に、前記メモリシステムへの次のアクセスが要求されて
いるかどうかということと、（２）前記ポインタを進め
るためのビットの個数とを表示し、前記ワードが、前記
次のアクセスが必要なことを表示するとき、前記ワード
は更に、次のアドレスを生み出すための用いられる第３
フィールドを提供し、前記ワードが、前記次のアクセス
が必要でないことを表示するとき、前記ワードは更に、
前記デコードされた値を提供する、メモリシステムと、
前記第３フィールドと前記コードストリームからの前記
予め決められたビットの個数とを用いて、前記次のアド
レスを形成し、そして前記メモリシステムへの前記次の
アクセスを起こすための手段とを有することを特徴とす
るデコードする装置と、中央処理方法からの命令に基づ
いて、可変長コードのコードストリームをデコードする
方法であって、前記命令を受け取り、かつ前記命令を特
定し、そして前記特定された命令に基づいて、アドレス
の第１フィールドを提供する過程と、前記コードストリ
ームの始まりのトラックを保持するポインタを提供する
過程と、前記アドレスの第２フィールドとして用いるた
めに、前記コードストリームの前記始まりから、予め決
められた個数のビットを抽出する過程と、制御情報を記
憶するための複数のワードと、前記各可変長コードのた
めのデコードされた値とを有するメモリシステムを提供
する過程であって、前記メモリシステムの各ワードが、
（１）前記命令の実行を完了するために、前記メモリシ
ステムへの次のアクセスが要求されているかどうかとい
うことと、（２）前記ポインタを進めるためのビットの
個数とを表示し、前記ワードが、前記次のアクセスが必
要なことを表示するとき、前記ワードは更に、次のアド
レスを生み出すための用いられる第３フィールドを提供
し、前記ワードが、前記次のアクセスが必要でないこと
を表示するとき、前記ワードは更に、前記デコードされ
た値を提供する、メモリシステムを提供する過程と、前
記第３フィールドと前記コードストリームからの前記予
め決められたビットの個数とを用いて、前記次のアドレ
スを形成し、そして前記アドレスの前記ワードが前記命
令の実行が完了したことを表示するまで、前記メモリシ
ステムへの前記次のアクセスを起こすための過程とを有
することを特徴とするデコードする方法とを提供するこ
とによって達成される。
と、前記各可変長コードのためのデコードされた値とを
提供するメモリシステムであって、前記メモリシステム
の各ワードが、（１）前記命令の実行を完了するため
に、前記メモリシステムへの次のアクセスが要求されて
いるかどうかということと、（２）前記ポインタを進め
るためのビットの個数とを表示し、前記ワードが、前記
次のアクセスが必要なことを表示するとき、前記ワード
は更に、次のアドレスを生み出すための用いられる第３
フィールドを提供し、前記ワードが、前記次のアクセス
が必要でないことを表示するとき、前記ワードは更に、
前記デコードされた値を提供する、メモリシステムと、
前記第３フィールドと前記コードストリームからの前記
予め決められたビットの個数とを用いて、前記次のアド
レスを形成し、そして前記メモリシステムへの前記次の
アクセスを起こすための手段とを有することを特徴とす
るデコードする装置と、中央処理方法からの命令に基づ
いて、可変長コードのコードストリームをデコードする
方法であって、前記命令を受け取り、かつ前記命令を特
定し、そして前記特定された命令に基づいて、アドレス
の第１フィールドを提供する過程と、前記コードストリ
ームの始まりのトラックを保持するポインタを提供する
過程と、前記アドレスの第２フィールドとして用いるた
めに、前記コードストリームの前記始まりから、予め決
められた個数のビットを抽出する過程と、制御情報を記
憶するための複数のワードと、前記各可変長コードのた
めのデコードされた値とを有するメモリシステムを提供
する過程であって、前記メモリシステムの各ワードが、
（１）前記命令の実行を完了するために、前記メモリシ
ステムへの次のアクセスが要求されているかどうかとい
うことと、（２）前記ポインタを進めるためのビットの
個数とを表示し、前記ワードが、前記次のアクセスが必
要なことを表示するとき、前記ワードは更に、次のアド
レスを生み出すための用いられる第３フィールドを提供
し、前記ワードが、前記次のアクセスが必要でないこと
を表示するとき、前記ワードは更に、前記デコードされ
た値を提供する、メモリシステムを提供する過程と、前
記第３フィールドと前記コードストリームからの前記予
め決められたビットの個数とを用いて、前記次のアドレ
スを形成し、そして前記アドレスの前記ワードが前記命
令の実行が完了したことを表示するまで、前記メモリシ
ステムへの前記次のアクセスを起こすための過程とを有
することを特徴とするデコードする方法とを提供するこ
とによって達成される。
【００１５】
【作用】本発明に基づけば、可変長コードとしてエンコ
ードされた、圧縮された離散コサイン変換（ＤＣＴ）係
数のデコーディングを提供する装置及び方法が提供され
る。
ードされた、圧縮された離散コサイン変換（ＤＣＴ）係
数のデコーディングを提供する装置及び方法が提供され
る。
【００１６】第１実施例では、前記装置は、グローバル
バスを通しての通信を行う複数のコプロセッサユニット
を制御するマイクロ中央処理装置を有する。コプロセッ
サユニットは、（１）可変長コードのストリームを受け
取るためのホストバスインタフェースと、（２）受け取
られた可変長コードのストリームを記憶し、検索するた
めの外部ランダムアクセスメモリを制御するためのメモ
リコントローラと、（３）圧縮された可変長コードをＤ
ＣＴ係数に変換するための復元器及び検出器と、（４）
ＤＣＴ係数を画素の数値に変換するための、逆離散コサ
イン変換プロセッサと、（５）画素の値を再サンプル
し、かつひと続きの画面の基準（内部）フレーム内の情
報に基づいた、デコードされたひと続きの画面を再構成
するための画素フィルタ及び動作補償装置とを有する。
バスを通しての通信を行う複数のコプロセッサユニット
を制御するマイクロ中央処理装置を有する。コプロセッ
サユニットは、（１）可変長コードのストリームを受け
取るためのホストバスインタフェースと、（２）受け取
られた可変長コードのストリームを記憶し、検索するた
めの外部ランダムアクセスメモリを制御するためのメモ
リコントローラと、（３）圧縮された可変長コードをＤ
ＣＴ係数に変換するための復元器及び検出器と、（４）
ＤＣＴ係数を画素の数値に変換するための、逆離散コサ
イン変換プロセッサと、（５）画素の値を再サンプル
し、かつひと続きの画面の基準（内部）フレーム内の情
報に基づいた、デコードされたひと続きの画面を再構成
するための画素フィルタ及び動作補償装置とを有する。
【００１７】本発明の他の技術的視点に基づけば、量子
化機能及び逆コサイン変換機能は、中央処理装置内の特
別な目的のハードウェアによって実行される。更に、逆
コサイン変換機能は、（１）第３データよりも小さい、
第１データと第２データの和に等しい結果を計算するた
めに、第１、第２、及び第３データをオペランドとして
受け取る第１ステージと、（２）第１ステージから結果
を受け取り、第４データと第１ステージからの結果との
和及び差の両方を計算する第２ステージとを有する構造
によって実行される。ある実施例では、第１、第２及び
第３データがレジスタファイルから得られ、中央処理装
置が、第１ステージからの結果がレジスタファイルへ戻
らないように（バイパスしないように）指図するとき以
外は、第１ステージ及び第２ステージの結果がレジスタ
ファイルに戻される。
化機能及び逆コサイン変換機能は、中央処理装置内の特
別な目的のハードウェアによって実行される。更に、逆
コサイン変換機能は、（１）第３データよりも小さい、
第１データと第２データの和に等しい結果を計算するた
めに、第１、第２、及び第３データをオペランドとして
受け取る第１ステージと、（２）第１ステージから結果
を受け取り、第４データと第１ステージからの結果との
和及び差の両方を計算する第２ステージとを有する構造
によって実行される。ある実施例では、第１、第２及び
第３データがレジスタファイルから得られ、中央処理装
置が、第１ステージからの結果がレジスタファイルへ戻
らないように（バイパスしないように）指図するとき以
外は、第１ステージ及び第２ステージの結果がレジスタ
ファイルに戻される。
【００１８】本発明の他の技術的視点に基づけば、メモ
リシステムを制御し、かつ複数のコプロセッサユニット
に役立つメモリコントローラは、各コプロセッサユニッ
トに対して、ファーストインファーストアウト（ＦＩＦ
Ｏ）メモリを配置し、関連するコプロセッサユニットへ
のメモリアクセスリクエストを別々の待ち行列に入れ
る。メモリコントローラ内の優先順位回路は、予め決め
られた優先順位方式のもとで、待ち行列内の最も高い優
先順位を有するメモリリクエストに対してメモリがアク
セスすることを許容する。メモリシステムへの複数のア
クセスを要求するメモリアクセスリクエストに対して
は、その複数のアクセスが完了する前に、メモリコント
ローラにより高い優先順位のメモリアクセスリクエスト
が到達した場合、その複数のメモリアクセスリクエスト
は、より高い優先順位のメモリアクセスリクエストに先
んじられる。
リシステムを制御し、かつ複数のコプロセッサユニット
に役立つメモリコントローラは、各コプロセッサユニッ
トに対して、ファーストインファーストアウト（ＦＩＦ
Ｏ）メモリを配置し、関連するコプロセッサユニットへ
のメモリアクセスリクエストを別々の待ち行列に入れ
る。メモリコントローラ内の優先順位回路は、予め決め
られた優先順位方式のもとで、待ち行列内の最も高い優
先順位を有するメモリリクエストに対してメモリがアク
セスすることを許容する。メモリシステムへの複数のア
クセスを要求するメモリアクセスリクエストに対して
は、その複数のアクセスが完了する前に、メモリコント
ローラにより高い優先順位のメモリアクセスリクエスト
が到達した場合、その複数のメモリアクセスリクエスト
は、より高い優先順位のメモリアクセスリクエストに先
んじられる。
【００１９】本発明の他の技術的視点に基づけば、復元
器及びデコーダによる可変長コードのデコーディング
は、可変長コードのデコードされた値をも記憶する、読
み出し専用メモリのような制御メモリシステム内のアク
セスされたメモリワードの内容によって制御される。最
初に、復元器及びデコーダは、コードストリームからの
予め決められたビット数及び中央処理装置から受け取ら
れた命令に基づく予め決められたビットパターンによっ
て形成されたアドレスを用いて、制御メモリシステムを
アクセスする。次に、制御メモリシステム内のアクセス
されたワードは、更なるメモリアクセスが要求されてい
るかどうかを決定するために用いられる。即ち、アクセ
スされたワードは、可変長コードのデコードされた値ま
たは制御情報、またはその両方を含む。もし、制御メモ
リシステムへの更なるアクセスが必要ならば、コードス
トリームから得られた予め決められたビット数と、制御
メモリシステム内の最後にアクセスされたワードの内容
の一部とを用いて、新しいアクセスが完成される。可変
長コード（“ラン長さ”）が０の値の数をデコードする
ある実施例では、このデコーディング方法による、制御
メモリシステムのアクセスされたワードは、これらの０
の値の出力を制御する。
器及びデコーダによる可変長コードのデコーディング
は、可変長コードのデコードされた値をも記憶する、読
み出し専用メモリのような制御メモリシステム内のアク
セスされたメモリワードの内容によって制御される。最
初に、復元器及びデコーダは、コードストリームからの
予め決められたビット数及び中央処理装置から受け取ら
れた命令に基づく予め決められたビットパターンによっ
て形成されたアドレスを用いて、制御メモリシステムを
アクセスする。次に、制御メモリシステム内のアクセス
されたワードは、更なるメモリアクセスが要求されてい
るかどうかを決定するために用いられる。即ち、アクセ
スされたワードは、可変長コードのデコードされた値ま
たは制御情報、またはその両方を含む。もし、制御メモ
リシステムへの更なるアクセスが必要ならば、コードス
トリームから得られた予め決められたビット数と、制御
メモリシステム内の最後にアクセスされたワードの内容
の一部とを用いて、新しいアクセスが完成される。可変
長コード（“ラン長さ”）が０の値の数をデコードする
ある実施例では、このデコーディング方法による、制御
メモリシステムのアクセスされたワードは、これらの０
の値の出力を制御する。
【００２０】
【実施例】本発明は、以下の詳細な説明と添付の図面と
によってよりよく理解される。
によってよりよく理解される。
【００２１】概説 本発明の実施例のブロック図が図２に示されている。図
２では、ビデオデコーダ２００は、中央処理装置（ＣＰ
Ｕ）２０１と、ホストバス２０３によるホスト計算機２
０２（図示されていない）とのインタフェースとを有す
る。ホスト計算機２０２は、ビデオデコーダ２００によ
ってＦＩＦＯメモリ２０４（“コードＦＩＦＯ”）内に
受け取られる圧縮されたビデオデータのストリームを提
供する。ホスト計算機２０２から受け取られた圧縮され
たデータは、ビデオデコーダ２００によって復元され、
そして復元されたビデオデータは、ビデオデコーダ２０
０の出力データとして、ビデオバス２０５に提供され
る。
２では、ビデオデコーダ２００は、中央処理装置（ＣＰ
Ｕ）２０１と、ホストバス２０３によるホスト計算機２
０２（図示されていない）とのインタフェースとを有す
る。ホスト計算機２０２は、ビデオデコーダ２００によ
ってＦＩＦＯメモリ２０４（“コードＦＩＦＯ”）内に
受け取られる圧縮されたビデオデータのストリームを提
供する。ホスト計算機２０２から受け取られた圧縮され
たデータは、ビデオデコーダ２００によって復元され、
そして復元されたビデオデータは、ビデオデコーダ２０
０の出力データとして、ビデオバス２０５に提供され
る。
【００２２】ビデオデコーダ２００のＣＰＵ２０１は、
制御記憶装置（“命令メモリ”）２１６を有するマイク
ロプロセッサである。ＣＰＵ２０１は、ＦＩＦＯメモリ
２０７（“命令ＦＩＦＯ”）を通して、メモリモジュー
ル２１７（“ＤＲＡＭ”）を制御するメモリコントロー
ラ２０６（“ＤＲＡＭコントローラ”）に命令を送る。
この実施例では、ＤＲＡＭ２１７は随時読み出し書き込
み可能なメモリ要素からなるが、しかし、記憶装置を実
施するための他の適切なメモリ技術が用いられてもよ
い。ＤＲＡＭ２１７は、ホスト計算機２０２から受け取
られた圧縮されたデータと、ビデオバス２０５への出力
のための復元されたデータとの両方を記憶する。ビデオ
バス２０５への出力のための復元されたデータは、出力
ＦＩＦＯメモリ２０８（“ビデオＦＩＦＯ”）内で待ち
行列に入れられる。
制御記憶装置（“命令メモリ”）２１６を有するマイク
ロプロセッサである。ＣＰＵ２０１は、ＦＩＦＯメモリ
２０７（“命令ＦＩＦＯ”）を通して、メモリモジュー
ル２１７（“ＤＲＡＭ”）を制御するメモリコントロー
ラ２０６（“ＤＲＡＭコントローラ”）に命令を送る。
この実施例では、ＤＲＡＭ２１７は随時読み出し書き込
み可能なメモリ要素からなるが、しかし、記憶装置を実
施するための他の適切なメモリ技術が用いられてもよ
い。ＤＲＡＭ２１７は、ホスト計算機２０２から受け取
られた圧縮されたデータと、ビデオバス２０５への出力
のための復元されたデータとの両方を記憶する。ビデオ
バス２０５への出力のための復元されたデータは、出力
ＦＩＦＯメモリ２０８（“ビデオＦＩＦＯ”）内で待ち
行列に入れられる。
【００２３】この実施例では、ビデオプロセッサ２００
の動作モジュールは、グローバルバス２０９を通して連
絡している。グローバルバス２０９の制御は、優先順位
方式のもとで、ＤＲＡＭコントローラ２０６、ホスト計
算機２０２、及びＣＰＵ２０１の何れかに対して行われ
る。動作の間、ホスト計算機２０２から受け取られた圧
縮されたビデオデータは、ＣＰＵ２０１の命令のもと
で、ＤＲＡＭコントローラ２０６によってＤＲＡＭ２１
７に記憶される。この圧縮されたデータは、復元のため
に、ＣＰＵ２０１の命令のもとでＤＲＡＭ２１７から検
索され、ＦＩＦＯメモリ２１０（“デコーダＦＩＦ
Ｏ”）を通して、可変長コード（ＶＬＣ）デコーダ２１
１に転送される。ＭＰＥＧ規格に基づけば、復元された
データは、最初にメモリ２１２内に“ジグザグ”順に記
憶されることによって、整理し直され、次にジグザグメ
モリ２１２から、列の大きい順に検索される。列の大き
い順の圧縮されたデータは次にＣＰＵ２０１に提供さ
れ、ＣＰＵ２０１では、その圧縮されたデータは、“逆
量子化”され、二次元の逆離散コサイン変換（ＩＤＣ
Ｔ）によって変換される。ＩＤＣＴは、圧縮されたＤＣ
Ｔ係数を、周波数領域の表現から空間領域（“画素空
間”）の表現へ変化する。逆量子化動作及びＩＤＣＴ動
作を実行するとき、ＣＰＵ２０１は、ローカルメモリ逆
量子化、コサイン、及び他の定数から検索を行う。二次
元ＩＤＣＴの中間の結果を記憶するための一時記憶装置
もまた、記憶装置２１５によって提供される。記憶装置
２１５は、量子化メモリ２１５ａ、一時記憶装置２１５
ｂ、及びコサインメモリ２１５ｃからなる。逆量子化動
作及びＩＤＣＴ動作は、以下に、より詳しく説明され
る。
の動作モジュールは、グローバルバス２０９を通して連
絡している。グローバルバス２０９の制御は、優先順位
方式のもとで、ＤＲＡＭコントローラ２０６、ホスト計
算機２０２、及びＣＰＵ２０１の何れかに対して行われ
る。動作の間、ホスト計算機２０２から受け取られた圧
縮されたビデオデータは、ＣＰＵ２０１の命令のもと
で、ＤＲＡＭコントローラ２０６によってＤＲＡＭ２１
７に記憶される。この圧縮されたデータは、復元のため
に、ＣＰＵ２０１の命令のもとでＤＲＡＭ２１７から検
索され、ＦＩＦＯメモリ２１０（“デコーダＦＩＦ
Ｏ”）を通して、可変長コード（ＶＬＣ）デコーダ２１
１に転送される。ＭＰＥＧ規格に基づけば、復元された
データは、最初にメモリ２１２内に“ジグザグ”順に記
憶されることによって、整理し直され、次にジグザグメ
モリ２１２から、列の大きい順に検索される。列の大き
い順の圧縮されたデータは次にＣＰＵ２０１に提供さ
れ、ＣＰＵ２０１では、その圧縮されたデータは、“逆
量子化”され、二次元の逆離散コサイン変換（ＩＤＣ
Ｔ）によって変換される。ＩＤＣＴは、圧縮されたＤＣ
Ｔ係数を、周波数領域の表現から空間領域（“画素空
間”）の表現へ変化する。逆量子化動作及びＩＤＣＴ動
作を実行するとき、ＣＰＵ２０１は、ローカルメモリ逆
量子化、コサイン、及び他の定数から検索を行う。二次
元ＩＤＣＴの中間の結果を記憶するための一時記憶装置
もまた、記憶装置２１５によって提供される。記憶装置
２１５は、量子化メモリ２１５ａ、一時記憶装置２１５
ｂ、及びコサインメモリ２１５ｃからなる。逆量子化動
作及びＩＤＣＴ動作は、以下に、より詳しく説明され
る。
【００２４】画素空間の圧縮されたデータは、ＦＩＦＯ
メモリ２１３（“画素メモリ”）内に記憶される。これ
らの画素空間のデータ（“画素”）は、画素フィルタ２
１４によってフィルタされ、かつ“動作補償”される。
フィルタリング及び動作補償の動作は、以下に更に詳し
く説明される。ＣＰＵ２０１の指令によって、ＤＲＡＭ
コントローラ２０６は、画素フィルタ２１４によって動
作補償された画素をＤＲＡＭ２１７内に記憶する。ＣＰ
Ｕ２０１の指令によって、次に、画素がＤＲＡＭ２１７
からＤＲＡＭコントローラ２０６によって検索され、ビ
デオデコーダ２００の出力データとして、グローバルバ
ス２０９を通してビデオＦＩＦＯ２０８に提供される。
ＣＣＩＲ６０１変換モジュールは、ユーザが選択できる
オプションとして、圧縮された出力ビデオデータのＣＣ
ＩＲ６０１フォーマットに適合したビデオデータへの変
換をおこなう。本実施例では、ユーザは、１秒当たり３
０フレーム速度での３５２×２４０の映像、または１秒
当たり６０フレームのフレーム速度での７０４×２４０
の映像（即ち、ＣＣＩＲ６０１フォーマット）を選択で
きる。ＣＣＩＲ６０１への変換は、水平内捜技術及びフ
レーム速度変換技術の両方によって達成される。
メモリ２１３（“画素メモリ”）内に記憶される。これ
らの画素空間のデータ（“画素”）は、画素フィルタ２
１４によってフィルタされ、かつ“動作補償”される。
フィルタリング及び動作補償の動作は、以下に更に詳し
く説明される。ＣＰＵ２０１の指令によって、ＤＲＡＭ
コントローラ２０６は、画素フィルタ２１４によって動
作補償された画素をＤＲＡＭ２１７内に記憶する。ＣＰ
Ｕ２０１の指令によって、次に、画素がＤＲＡＭ２１７
からＤＲＡＭコントローラ２０６によって検索され、ビ
デオデコーダ２００の出力データとして、グローバルバ
ス２０９を通してビデオＦＩＦＯ２０８に提供される。
ＣＣＩＲ６０１変換モジュールは、ユーザが選択できる
オプションとして、圧縮された出力ビデオデータのＣＣ
ＩＲ６０１フォーマットに適合したビデオデータへの変
換をおこなう。本実施例では、ユーザは、１秒当たり３
０フレーム速度での３５２×２４０の映像、または１秒
当たり６０フレームのフレーム速度での７０４×２４０
の映像（即ち、ＣＣＩＲ６０１フォーマット）を選択で
きる。ＣＣＩＲ６０１への変換は、水平内捜技術及びフ
レーム速度変換技術の両方によって達成される。
【００２５】内部グローバルパス グローバルパス２０９は、３個のソースである、ホスト
計算機２０２、ＣＰＵ２０１、及びＤＲＡＭコントロー
ラ２０６からドライブされている。内部グローバルパス
は、８ビットアドレスバスＧＳＥＬ２０９ａ及び１６ビ
ットデータバスＧＤＡＴＡ２０９ｂからなる。グローバ
ルバス２０９をアクセスする２クロック周期前に、アク
セスを要求する装置がリクエストビットをアクティブ状
態にする。予め決められた優先順位方式に基づいて、次
のクロック周期内で、最も高い優先順位を有する、アク
セスをリクエストしている装置が、データの送信または
受信を行おうとするモジュールのアドレスをアドレスバ
スＧＳＥＬ２０９ａ上にドライブする。別々のＧＳＥＬ
アドレスが、読み出し動作及び書き込み動作に対して提
供される。アドレスバスＧＳＥＬ２０９ａ上のアドレス
が提供された後の１クロック周期内で、データのソース
（即ち、書き込み動作中では、アクセスをリクエスト中
の装置、あるいは、読み出し動作中では、アクセスされ
たモジュール）によって、データがデータバスＧＤＡＴ
Ａ２０９ａ上にドライブされる。
計算機２０２、ＣＰＵ２０１、及びＤＲＡＭコントロー
ラ２０６からドライブされている。内部グローバルパス
は、８ビットアドレスバスＧＳＥＬ２０９ａ及び１６ビ
ットデータバスＧＤＡＴＡ２０９ｂからなる。グローバ
ルバス２０９をアクセスする２クロック周期前に、アク
セスを要求する装置がリクエストビットをアクティブ状
態にする。予め決められた優先順位方式に基づいて、次
のクロック周期内で、最も高い優先順位を有する、アク
セスをリクエストしている装置が、データの送信または
受信を行おうとするモジュールのアドレスをアドレスバ
スＧＳＥＬ２０９ａ上にドライブする。別々のＧＳＥＬ
アドレスが、読み出し動作及び書き込み動作に対して提
供される。アドレスバスＧＳＥＬ２０９ａ上のアドレス
が提供された後の１クロック周期内で、データのソース
（即ち、書き込み動作中では、アクセスをリクエスト中
の装置、あるいは、読み出し動作中では、アクセスされ
たモジュール）によって、データがデータバスＧＤＡＴ
Ａ２０９ａ上にドライブされる。
【００２６】この実施例では、ＤＲＡＭ２１７へのアク
セス毎に、２クロック周期が必要なので、データがＤＲ
ＡＭコントローラ２０６に書き込まれるかまたはＤＲＡ
Ｍコントローラ２０６からリクエストされる最高速度
は、他の１クロック周期である。
セス毎に、２クロック周期が必要なので、データがＤＲ
ＡＭコントローラ２０６に書き込まれるかまたはＤＲＡ
Ｍコントローラ２０６からリクエストされる最高速度
は、他の１クロック周期である。
【００２７】ホストバスインタフェース 本実施例では、コードＦＩＦＯ２０４は、２バイト幅で
あって、かつ３２バイトの圧縮されたコ−ドを保持す
る。ホストバスインタフェース２０３は、２０ビットア
ドレスバス２０３ａ、１６ビットデータバス２０３ｂ、
及びデータの転送を実行するか、信号を送るための制御
バスを有する。ホストバスインタフェース２０３は、ホ
ストプロセッサクロック、チップクロック、システムク
ロック、アドレス有効ストローブ（ＡＳ）信号、読み出
し／書き込み（Ｒ／Ｗ）信号、データレディ信号ＵＤＳ
とＬＤＳ、リセット信号、及びテスト信号を含む。ホス
ト計算機２０２は、ＤＭＡモードでのコードＦＩＦＯ２
０４内への書き込みによって、圧縮されたビデオデータ
を転送する。圧縮されたビデオデータは、ＤＭＡモード
で、バス書き込みサイクル当たり１６ビットの割合で、
１６ビットデータバス２０３ｂ上に転送される。非ＤＭ
Ａ転送は、制御機能を実行し、そしてコードＦＩＦＯ２
０４をアクセスするため、及びＤＲＡＭコントローラ２
０６を通してＤＲＡＭ２１７をアクセスするために、ホ
スト計算機２０２によって利用される。
あって、かつ３２バイトの圧縮されたコ−ドを保持す
る。ホストバスインタフェース２０３は、２０ビットア
ドレスバス２０３ａ、１６ビットデータバス２０３ｂ、
及びデータの転送を実行するか、信号を送るための制御
バスを有する。ホストバスインタフェース２０３は、ホ
ストプロセッサクロック、チップクロック、システムク
ロック、アドレス有効ストローブ（ＡＳ）信号、読み出
し／書き込み（Ｒ／Ｗ）信号、データレディ信号ＵＤＳ
とＬＤＳ、リセット信号、及びテスト信号を含む。ホス
ト計算機２０２は、ＤＭＡモードでのコードＦＩＦＯ２
０４内への書き込みによって、圧縮されたビデオデータ
を転送する。圧縮されたビデオデータは、ＤＭＡモード
で、バス書き込みサイクル当たり１６ビットの割合で、
１６ビットデータバス２０３ｂ上に転送される。非ＤＭ
Ａ転送は、制御機能を実行し、そしてコードＦＩＦＯ２
０４をアクセスするため、及びＤＲＡＭコントローラ２
０６を通してＤＲＡＭ２１７をアクセスするために、ホ
スト計算機２０２によって利用される。
【００２８】幾つかの制御レジスタが、制御機能を実行
するためにホストバス２０２によってアクセスされる。
これらのレジスタは、（１）ホスト計算機２０２が、Ｄ
ＭＡ制御レジスタをイネーブルまたはディスエーブルし
て、ＦＩＦＯ２０４をコーディングすること、かつＦＩ
ＦＯ２０４の状態を照会することを許可するＤＭＡ制御
レジスタと、（２）ビデオデコーダ２００が、ホスト計
算機上でベクトルインタラプトを実行することを許可す
るベクトルインタラプトレジスタと、（３）ホスト計算
機２０２が、圧縮されたビデオデータストリームを、音
声部分のような他のＭＰＥＧデータストリームと同期さ
せることを許可するシステムタイマレジスタとを含む。
するためにホストバス２０２によってアクセスされる。
これらのレジスタは、（１）ホスト計算機２０２が、Ｄ
ＭＡ制御レジスタをイネーブルまたはディスエーブルし
て、ＦＩＦＯ２０４をコーディングすること、かつＦＩ
ＦＯ２０４の状態を照会することを許可するＤＭＡ制御
レジスタと、（２）ビデオデコーダ２００が、ホスト計
算機上でベクトルインタラプトを実行することを許可す
るベクトルインタラプトレジスタと、（３）ホスト計算
機２０２が、圧縮されたビデオデータストリームを、音
声部分のような他のＭＰＥＧデータストリームと同期さ
せることを許可するシステムタイマレジスタとを含む。
【００２９】非ＤＭＡモードで、これらの制御レジスタ
の任意の１個、ＤＲＡＭ２１７、及びコードＦＩＦＯ２
０４の何れかをアクセスするために、ホスト計算機２０
２は、Ｒ／Ｗ信号を適切にセットする“ＡＳ”を発生さ
せ、かつ２０ビットアドレスバスにアドレスを配置す
る。２０ビットアドレスのビット（２０：１９）と、Ｒ
／Ｗ信号とは各々アクセスの行き先とアクセス形式を表
示している。書き込みアクセスのために、ホスト計算機
２０２は、転送されるべきデータを１６ビットデータバ
スに配置し、データレディ信号ＵＤＳ及びＬＤＳを立ち
上げる。それに対して、ビデオデコーダ２００は、１６
ビットデータをラッチ、そして応答し、それによってホ
ストバス書き込みサイクルが完了する。読み出しアクセ
スのために、ビデオデコーダ２００は、リクエストされ
たデータが１６ビットデータバス２０３ｂでレディ状態
になったとき、ＡＳ信号に応答する。
の任意の１個、ＤＲＡＭ２１７、及びコードＦＩＦＯ２
０４の何れかをアクセスするために、ホスト計算機２０
２は、Ｒ／Ｗ信号を適切にセットする“ＡＳ”を発生さ
せ、かつ２０ビットアドレスバスにアドレスを配置す
る。２０ビットアドレスのビット（２０：１９）と、Ｒ
／Ｗ信号とは各々アクセスの行き先とアクセス形式を表
示している。書き込みアクセスのために、ホスト計算機
２０２は、転送されるべきデータを１６ビットデータバ
スに配置し、データレディ信号ＵＤＳ及びＬＤＳを立ち
上げる。それに対して、ビデオデコーダ２００は、１６
ビットデータをラッチ、そして応答し、それによってホ
ストバス書き込みサイクルが完了する。読み出しアクセ
スのために、ビデオデコーダ２００は、リクエストされ
たデータが１６ビットデータバス２０３ｂでレディ状態
になったとき、ＡＳ信号に応答する。
【００３０】中央処理装置 ＣＰＵ２０１は、２４ビットデータバスと３２個の汎用
レジスタ（“レジスタファイル”）とを有するマイクロ
プロセッサである。ＣＰＵ２０１は、コプロセッサ例え
ばメモリコントローラ２０６を制御するだけでなく、動
作補償（後の節で説明される）のための最初のアドレス
を計算したり、量子化及びＩＤＣＴを実行する。以下に
説明されるように、汎用のハードウェアと特定の目的の
ハードウェアの両方がＣＰＵ２０１に備えられている。
ＩＤＣＴ及び非ＩＤＣＴの計算の両方によって用いられ
る汎用のハードウェアは、レジスタファイルと、乗数を
含む算術論理演算装置（ＡＬＵ）とを有する。逆量子化
及びＩＤＣＴの計算で用いられる特定の目的のハードウ
ェアは、５×８乗算減算装置６０１、“バタフライ”装
置６０２、コサイン読み出し専用メモリ（ＲＯＭ）２１
５ｃ及び量子化メモリ２１５ｄを有する。
レジスタ（“レジスタファイル”）とを有するマイクロ
プロセッサである。ＣＰＵ２０１は、コプロセッサ例え
ばメモリコントローラ２０６を制御するだけでなく、動
作補償（後の節で説明される）のための最初のアドレス
を計算したり、量子化及びＩＤＣＴを実行する。以下に
説明されるように、汎用のハードウェアと特定の目的の
ハードウェアの両方がＣＰＵ２０１に備えられている。
ＩＤＣＴ及び非ＩＤＣＴの計算の両方によって用いられ
る汎用のハードウェアは、レジスタファイルと、乗数を
含む算術論理演算装置（ＡＬＵ）とを有する。逆量子化
及びＩＤＣＴの計算で用いられる特定の目的のハードウ
ェアは、５×８乗算減算装置６０１、“バタフライ”装
置６０２、コサイン読み出し専用メモリ（ＲＯＭ）２１
５ｃ及び量子化メモリ２１５ｄを有する。
【００３１】ＣＰＵ２０１は、ＭＰＥＧ規格に明記され
た逆量子化動作及びＩＤＣＴ動作のための特別な表示を
提供する。特に、３つの乗算命令がこれらの動作のため
の設計されている。各乗算命令はまた、同時に“バタフ
ライ”計算をも実行する。当業者には公知のバタフライ
計算は、２つの数の和と差を同時に計算する。バタフラ
イ計算は、しばしばデジタルフィルタ内で用いられる。
た逆量子化動作及びＩＤＣＴ動作のための特別な表示を
提供する。特に、３つの乗算命令がこれらの動作のため
の設計されている。各乗算命令はまた、同時に“バタフ
ライ”計算をも実行する。当業者には公知のバタフライ
計算は、２つの数の和と差を同時に計算する。バタフラ
イ計算は、しばしばデジタルフィルタ内で用いられる。
【００３２】Alexandre Balkanskiらによって、１９９
０年３月１４日に出願された米国特許出願第０７／４９
４，２４２号明細書“A system for Compression and D
ecompression of Video Data Using Discrete Cosine T
ransform and Coding Techniques”に開示された８×８
画素２次元ＩＤＣＴアルゴリズムに基づいて、ＣＰＵ２
０１は、ＩＤＣＴ動作を実行するようにプログラムされ
ている。この明細書は、ここで言及したことによって本
出願の一部とされたい。ＩＤＣＴ動作は、ＤＣＴ係数の
８×８ブロックまたはマトリクスでの列と列または行と
行の何れかの２個の一次元ＩＤＣＴ動作の実行によって
行われる。図５は、８×８ブロックの１列または１行で
動作するために利用される８ポイントのＩＤＣＴアルゴ
リズムの流れ図である。図５から推論できるように、Ｄ
ＣＴ係数の各列または各行に対して、コサイン因子によ
る１３個の乗算及び１２個のバタフライ動作が実行され
る。図５では、表示法Ｃ３／１６は、コサイン因子ＣＯ
Ｓ（３π／１６）による乗算を表し、ここでπは円周率
３．１４１５９…を表している。
０年３月１４日に出願された米国特許出願第０７／４９
４，２４２号明細書“A system for Compression and D
ecompression of Video Data Using Discrete Cosine T
ransform and Coding Techniques”に開示された８×８
画素２次元ＩＤＣＴアルゴリズムに基づいて、ＣＰＵ２
０１は、ＩＤＣＴ動作を実行するようにプログラムされ
ている。この明細書は、ここで言及したことによって本
出願の一部とされたい。ＩＤＣＴ動作は、ＤＣＴ係数の
８×８ブロックまたはマトリクスでの列と列または行と
行の何れかの２個の一次元ＩＤＣＴ動作の実行によって
行われる。図５は、８×８ブロックの１列または１行で
動作するために利用される８ポイントのＩＤＣＴアルゴ
リズムの流れ図である。図５から推論できるように、Ｄ
ＣＴ係数の各列または各行に対して、コサイン因子によ
る１３個の乗算及び１２個のバタフライ動作が実行され
る。図５では、表示法Ｃ３／１６は、コサイン因子ＣＯ
Ｓ（３π／１６）による乗算を表し、ここでπは円周率
３．１４１５９…を表している。
【００３３】ＤＣＴ係数の逆量子化が、ＭＰＥＧ規格に
基づいて実行される。逆量子化係数は、量子化メモリ
（“ＱＭＥＭ”）２１５ａに記憶されている。逆量子化
は、８×８マトリクスの各ＤＣＴ係数に、対応する逆量
子化定数を乗算することによって達成される。
基づいて実行される。逆量子化係数は、量子化メモリ
（“ＱＭＥＭ”）２１５ａに記憶されている。逆量子化
は、８×８マトリクスの各ＤＣＴ係数に、対応する逆量
子化定数を乗算することによって達成される。
【００３４】逆量子化及びＩＤＣＴ動作のデータフロー
は、図６にまとめられている。図６に示すように、ＤＣ
Ｔ係数の８×８ブロックの列を構成する８個の９ビット
ＤＣＴ係数は、同時に、ステップ５０１でジグザグメモ
リ２１２から検索される。これらのＤＣＴ係数は、ステ
ップ５０２で逆量子化され、ステップ５０４でのＤＣＴ
係数上の最初の一次元ＩＤＣＴの実行の前に、ステップ
５０３で適切なコサイン因子によって乗算される。結果
として得られた８個のＤＣＴ係数は、次に一次元ＩＤＣ
Ｔが８×８ブロックの各列で完了するまで、ステップ５
０５で一時記憶装置２１５ｂに記憶される。次に、８×
８ブロックのＤＣＴ係数の行を形成する８個のＤＣＴ係
数は、同時に、２番目の一次元ＩＤＣＴ動作のために、
ステップ５０６で検索される。ステップ５０７では、２
番目の一次元ＩＤＣＴ動作からの結果として得られた画
素の値が、画素メモリ２１３に提供される。
は、図６にまとめられている。図６に示すように、ＤＣ
Ｔ係数の８×８ブロックの列を構成する８個の９ビット
ＤＣＴ係数は、同時に、ステップ５０１でジグザグメモ
リ２１２から検索される。これらのＤＣＴ係数は、ステ
ップ５０２で逆量子化され、ステップ５０４でのＤＣＴ
係数上の最初の一次元ＩＤＣＴの実行の前に、ステップ
５０３で適切なコサイン因子によって乗算される。結果
として得られた８個のＤＣＴ係数は、次に一次元ＩＤＣ
Ｔが８×８ブロックの各列で完了するまで、ステップ５
０５で一時記憶装置２１５ｂに記憶される。次に、８×
８ブロックのＤＣＴ係数の行を形成する８個のＤＣＴ係
数は、同時に、２番目の一次元ＩＤＣＴ動作のために、
ステップ５０６で検索される。ステップ５０７では、２
番目の一次元ＩＤＣＴ動作からの結果として得られた画
素の値が、画素メモリ２１３に提供される。
【００３５】一時記憶装置２１５ｂ内に記憶される必要
のある行を減少するために、ＣＰＵ２０１は、ステップ
５０４での一次元ＩＤＣＴを、１個の８×８画素ブロッ
クの列順と、次の８×８画素ブロックの行順との間で交
互に実行する。同様に、ステップ５０６での第２のパス
一次元ＩＤＣＴ動作も、行順と列順との間を交互に実行
される。更に、与えられた８×８画素ブロックに対し
て、ステップ５０４で一次元ＩＤＣＴが実行される順序
は、ステップ５０６で一次元ＩＤＣＴが実行される順序
とは逆になっている。
のある行を減少するために、ＣＰＵ２０１は、ステップ
５０４での一次元ＩＤＣＴを、１個の８×８画素ブロッ
クの列順と、次の８×８画素ブロックの行順との間で交
互に実行する。同様に、ステップ５０６での第２のパス
一次元ＩＤＣＴ動作も、行順と列順との間を交互に実行
される。更に、与えられた８×８画素ブロックに対し
て、ステップ５０４で一次元ＩＤＣＴが実行される順序
は、ステップ５０６で一次元ＩＤＣＴが実行される順序
とは逆になっている。
【００３６】本実施例では、逆量子化、コサイン乗算、
及びＩＤＣＴ動作は、ＣＰＵ２０１の同じ乗算減算装置
によって実行される。上述したように、本実施例の乗算
命令もまたバタフライ動作を実行する。本実施例は、図
８の回路６００を用いた乗算動作とバタフライ動作との
同時の動作を達成する。図７の回路６００は、乗算減算
装置６０１及びバタフライ装置６０２を有する。図７に
示すように逆量子化命令の間、逆量子化乗数は量子化メ
モリ２１５ａから検索され、各々は乗算器６０３の５ビ
ットスケーリング因子によってスケールされる。スケー
ルされた逆量子化乗数は、次に、ジグザグメモリ２１２
から検索されたＤＣＴ係数によって乗算されるべく、マ
ルチプレクサ６０４を通して、乗算減算装置６０１に提
供される。マルチプレクサ６０４は、逆量子化命令の間
は、逆量子化乗数を選択するべくセットされ、コサイン
乗算動作の間はコサイン因子を選択するべくセットされ
る。コサイン因子はコサインメモリ２１５ｃから検索さ
れる。この実施例では、コサインメモリ２１５ｃは、読
み出し専用メモリとして実施されている。
及びＩＤＣＴ動作は、ＣＰＵ２０１の同じ乗算減算装置
によって実行される。上述したように、本実施例の乗算
命令もまたバタフライ動作を実行する。本実施例は、図
８の回路６００を用いた乗算動作とバタフライ動作との
同時の動作を達成する。図７の回路６００は、乗算減算
装置６０１及びバタフライ装置６０２を有する。図７に
示すように逆量子化命令の間、逆量子化乗数は量子化メ
モリ２１５ａから検索され、各々は乗算器６０３の５ビ
ットスケーリング因子によってスケールされる。スケー
ルされた逆量子化乗数は、次に、ジグザグメモリ２１２
から検索されたＤＣＴ係数によって乗算されるべく、マ
ルチプレクサ６０４を通して、乗算減算装置６０１に提
供される。マルチプレクサ６０４は、逆量子化命令の間
は、逆量子化乗数を選択するべくセットされ、コサイン
乗算動作の間はコサイン因子を選択するべくセットされ
る。コサイン因子はコサインメモリ２１５ｃから検索さ
れる。この実施例では、コサインメモリ２１５ｃは、読
み出し専用メモリとして実施されている。
【００３７】乗算減算装置６０１に到達する前に、回路
６００の最初のステージ（図８）では、各ＤＣＴ係数
は、ＭＰＥＧ規格の最初の要求に基づいて、減数され
（ブロック６５４）、奇数にされるかまたは０に向かっ
て四捨五入されるか（ブロック６５６）、または予め決
められた範囲にクリップされる（ブロック６５８）。
“ゲート”６５１、マルチプレクサ６５２、デクリメン
タ６５３、ラウンダ６５６、及びクランプ６５８は、図
８に更に詳しく示されている。
６００の最初のステージ（図８）では、各ＤＣＴ係数
は、ＭＰＥＧ規格の最初の要求に基づいて、減数され
（ブロック６５４）、奇数にされるかまたは０に向かっ
て四捨五入されるか（ブロック６５６）、または予め決
められた範囲にクリップされる（ブロック６５８）。
“ゲート”６５１、マルチプレクサ６５２、デクリメン
タ６５３、ラウンダ６５６、及びクランプ６５８は、図
８に更に詳しく示されている。
【００３８】図８に示されているように、ジグザグメモ
リ２１２からの９ビットＤＣＴ係数は、制御信号“ｃｏ
ｄｅｄ”に応答して、“ゲート”６５１によって０にセ
ットされることが可能である。この９ビットデータは、
１４ビットデータを形成するために、右側に０のビット
をつけ加えた後に、１４ビットバス６８１上の逆量子化
命令を実行する間、マルチプレクサ６５２によって選択
される。代わりに、逆量子化命令以外の命令を実行する
ときには、マルチプレクサ６５２はバス６８２の１４ビ
ットデータを選択する。逆量子化命令以外の命令を実行
する間のこの１４ビットデータは、レジスタファイル内
のレジスタ（“ソースレジスタ”）から検索されたデー
タの下位１４ビットである。バス６８１上の１４ビット
データは、ＭＰＥＧ規格によって要求されたとき、デク
リメンタ６５３の出力端子に１４ビット出力を提供する
べく、デクリメンタ６５３によって減少させられる。も
し減少動作が要求されなかったならば、バス６８１上の
１４ビットデータは、変更なしに、デクリメンタ６５３
の出力端子に提供される。
リ２１２からの９ビットＤＣＴ係数は、制御信号“ｃｏ
ｄｅｄ”に応答して、“ゲート”６５１によって０にセ
ットされることが可能である。この９ビットデータは、
１４ビットデータを形成するために、右側に０のビット
をつけ加えた後に、１４ビットバス６８１上の逆量子化
命令を実行する間、マルチプレクサ６５２によって選択
される。代わりに、逆量子化命令以外の命令を実行する
ときには、マルチプレクサ６５２はバス６８２の１４ビ
ットデータを選択する。逆量子化命令以外の命令を実行
する間のこの１４ビットデータは、レジスタファイル内
のレジスタ（“ソースレジスタ”）から検索されたデー
タの下位１４ビットである。バス６８１上の１４ビット
データは、ＭＰＥＧ規格によって要求されたとき、デク
リメンタ６５３の出力端子に１４ビット出力を提供する
べく、デクリメンタ６５３によって減少させられる。も
し減少動作が要求されなかったならば、バス６８１上の
１４ビットデータは、変更なしに、デクリメンタ６５３
の出力端子に提供される。
【００３９】デクリメンタ６５３の出力データのビット
０（ＬＳＢ）とビット４の両方は、バス６８３上に１４
ビットデータを提供するべく、ＭＰＥＧ規格に基づいて
置換される。逆量子化命令の実行中に、もしジグザグメ
モリ２１２からのＤＣＴ係数が０ならば、若しくは、逆
量子化命令以外の命令（例えばコサイン乗算命令）の実
行中に、レジスタファイルからのデータが０ならば、バ
ス６８３上の１４ビットデータは“ゲート”６５６ｂに
よって０にされることになる。逆量子化命令の実行中に
は、ソースレジスタのビット２３：１９は、“ゲート”
６５６ｂの１４ビット出力データの前に置かれ、結果と
して得られた１９ビットデータは、クランプ６５８によ
って、−２０４７から２０４７までの値を有する１４ビ
ットデータにクランプされる。一方、逆量子化命令の間
には、“ゲート”６５６ｂの１４ビット出力データは、
クランプ６５８の出力データとして通過する。次にクラ
ンプ６５８の出力データは、バス６８４上の２３ビット
データを形成するべく、右側に０のビットを加えられ
る。実行されている命令が、“ｉｍａｃ”命令でない限
りは、マルチプレクサ６５９は、この２３ビットデータ
をレジスタ６６０の入力端子へ選択する（以下を参照の
こと）。“ｉｍａｃ”命令の実行中、レジスタ６６０
は、ソースレジスタからの２３ビットの最下位ビットを
ラッチする。レジスタ６６０の出力データは、乗算減算
装置６０１への“Ｘ”入力データとして提供される。
０（ＬＳＢ）とビット４の両方は、バス６８３上に１４
ビットデータを提供するべく、ＭＰＥＧ規格に基づいて
置換される。逆量子化命令の実行中に、もしジグザグメ
モリ２１２からのＤＣＴ係数が０ならば、若しくは、逆
量子化命令以外の命令（例えばコサイン乗算命令）の実
行中に、レジスタファイルからのデータが０ならば、バ
ス６８３上の１４ビットデータは“ゲート”６５６ｂに
よって０にされることになる。逆量子化命令の実行中に
は、ソースレジスタのビット２３：１９は、“ゲート”
６５６ｂの１４ビット出力データの前に置かれ、結果と
して得られた１９ビットデータは、クランプ６５８によ
って、−２０４７から２０４７までの値を有する１４ビ
ットデータにクランプされる。一方、逆量子化命令の間
には、“ゲート”６５６ｂの１４ビット出力データは、
クランプ６５８の出力データとして通過する。次にクラ
ンプ６５８の出力データは、バス６８４上の２３ビット
データを形成するべく、右側に０のビットを加えられ
る。実行されている命令が、“ｉｍａｃ”命令でない限
りは、マルチプレクサ６５９は、この２３ビットデータ
をレジスタ６６０の入力端子へ選択する（以下を参照の
こと）。“ｉｍａｃ”命令の実行中、レジスタ６６０
は、ソースレジスタからの２３ビットの最下位ビットを
ラッチする。レジスタ６６０の出力データは、乗算減算
装置６０１への“Ｘ”入力データとして提供される。
【００４０】図７を再び参照すると、乗算減算装置６０
１は、実行された命令によって（例えば、逆量子化、コ
サイン、及び整数乗算命令の何れかの場合）、２つの数
ＸとＹとを乗算し、（例えば、ＩＤＣＴ乗算減算命令の
場合）、Ｘ×Ｙ−Ｚの値を計算する。ＤＣＴ係数は、ジ
グザグメモリ２１２または一時記憶装置２１５ｂの何れ
かから、レジスタファイルへフェッチされる。更に、乗
算減算装置６０１での動作の結果として得られた数値
は、オペランドとして、レジスタファイルをバイパスし
てバタフライ装置６０２へ直接送られることができる。
１は、実行された命令によって（例えば、逆量子化、コ
サイン、及び整数乗算命令の何れかの場合）、２つの数
ＸとＹとを乗算し、（例えば、ＩＤＣＴ乗算減算命令の
場合）、Ｘ×Ｙ−Ｚの値を計算する。ＤＣＴ係数は、ジ
グザグメモリ２１２または一時記憶装置２１５ｂの何れ
かから、レジスタファイルへフェッチされる。更に、乗
算減算装置６０１での動作の結果として得られた数値
は、オペランドとして、レジスタファイルをバイパスし
てバタフライ装置６０２へ直接送られることができる。
【００４１】バタフライ装置６０２は、その２つの入力
オペランドの和と差とを同時に計算する。乗算命令の実
行中、乗算減算装置６０１及びバタフライ装置６０２
は、各々のオペランドに対して演算を行うので、乗算命
令は、乗算結果及びバタフライ結果の両方の結果を得
る。更に、“パイプライン”効果は、バイパス命令に続
く２番目の命令のバタフライ動作内のバイパス命令内
で、乗算減算装置６０１の出力値（“中間”の結果）を
用いることによって得られる（乗算減算装置６０１は、
２命令サイクルの待ち時間を有する）。この構造のもと
では、中間の結果が、レジスタファイルのレジスタ内に
ロードされず、従ってレジスタから読み出されないの
で、高いスループットが得られる。
オペランドの和と差とを同時に計算する。乗算命令の実
行中、乗算減算装置６０１及びバタフライ装置６０２
は、各々のオペランドに対して演算を行うので、乗算命
令は、乗算結果及びバタフライ結果の両方の結果を得
る。更に、“パイプライン”効果は、バイパス命令に続
く２番目の命令のバタフライ動作内のバイパス命令内
で、乗算減算装置６０１の出力値（“中間”の結果）を
用いることによって得られる（乗算減算装置６０１は、
２命令サイクルの待ち時間を有する）。この構造のもと
では、中間の結果が、レジスタファイルのレジスタ内に
ロードされず、従ってレジスタから読み出されないの
で、高いスループットが得られる。
【００４２】第１のパスＩＤＣＴのバタフライ動作の結
果は、一時記憶装置２１５ｂ内に送られ、一方、第２の
パスＩＤＣＴのバタフライ動作の結果は、クランプ６０
５によって“クリップ”され（clipped）、そして画素
メモリ２１３に送られる。
果は、一時記憶装置２１５ｂ内に送られ、一方、第２の
パスＩＤＣＴのバタフライ動作の結果は、クランプ６０
５によって“クリップ”され（clipped）、そして画素
メモリ２１３に送られる。
【００４３】図９は、図５に示されたＩＤＣＴを計算す
るためのマイクロプログラムを示している。図９では、
逆量子化、コサイン乗算、及びＩＤＣＴ動作は、図９で
ニーモニック“ｄｍａｃ”、“ｃｍａｃ”、及び“ｉｍ
ａｃ”で各々示された命令によって表現されている。更
に、命令“ｒｅｇ（ａ，ｂ）”は引数“ｂ”によって特
定されたレジスタを、引数“ａ”で特定された名前に割
り当てる。マイクロプログラムについてのコメントは、
各行のシンボル“／＊”と“＊／”との間に提供されて
いる。ＩＤＣＴ命令のコメントの部分では、バタフライ
装置６０２及び乗算減算装置６０１によって実行される
動作は、各々見出し“ＢＵＴＴＥＲＦＬＹＳ”及び“Ｍ
ＵＬＤＩＴＬＩＥＳ”の下に説明されている。図６で
は、マイクロプログラムのＩＤＣＴの部分（即ち、命令
ｉｍａｃ、ｄｍａｃ、及びｃｍａｃが呼び出される部
分）では、コメントの行には、１〜６の番号が付されて
おり、ＩＤＣＴによって実行されるループの命令サイク
ルを表示している。
るためのマイクロプログラムを示している。図９では、
逆量子化、コサイン乗算、及びＩＤＣＴ動作は、図９で
ニーモニック“ｄｍａｃ”、“ｃｍａｃ”、及び“ｉｍ
ａｃ”で各々示された命令によって表現されている。更
に、命令“ｒｅｇ（ａ，ｂ）”は引数“ｂ”によって特
定されたレジスタを、引数“ａ”で特定された名前に割
り当てる。マイクロプログラムについてのコメントは、
各行のシンボル“／＊”と“＊／”との間に提供されて
いる。ＩＤＣＴ命令のコメントの部分では、バタフライ
装置６０２及び乗算減算装置６０１によって実行される
動作は、各々見出し“ＢＵＴＴＥＲＦＬＹＳ”及び“Ｍ
ＵＬＤＩＴＬＩＥＳ”の下に説明されている。図６で
は、マイクロプログラムのＩＤＣＴの部分（即ち、命令
ｉｍａｃ、ｄｍａｃ、及びｃｍａｃが呼び出される部
分）では、コメントの行には、１〜６の番号が付されて
おり、ＩＤＣＴによって実行されるループの命令サイク
ルを表示している。
【００４４】図９は、各々ＣＰＵ２０１を通るデータの
流れと、レジスタファイル内のレジスタの内容のマップ
である図３及び図４と共に参照される。図３では、行１
〜２６は、図９に示されたＩＤＣＴ部分の対応する番号
を付された命令サイクルに対応する。見出し“ｚｍｅ
ｍ”と“ｔｍｅｍ”の下の最初の２行は、各々ジグザグ
メモリ２１２と一時記憶装置２１５ｂとからフェッチさ
れたオペランドを示している。見出し“ｐｍｅｍ”の下
には、画素メモリ２１３に書き込まれたＩＤＣＴの結果
の値が示されている。見出し“Ａ”、“Ｂ”、及び
“Ｃ”の下のオペランドは、バタフライ装置６０２の
Ｘ、Ｙ入力及び乗算減算装置６０１のＺ入力に備えられ
ているレジスタからフェッチされたオペランドに対応す
る。見出し“Ｅ”の下の値は、バタフライ装置６０２の
出力から得られた結果に対応する。乗算減算装置６０１
は、３ステージのパイプラインされた乗算減算装置から
なる。即ち、見出し“Ｅ１”、“Ｅ２”、及び“Ｅ３”
の下の値は、乗算減算装置６０１の第１、第２及び第３
ステージによって各々実行された動作のオペランドの内
の１つに対応する。見出し“Ｒ１”、“Ｒ２”、及び
“Ｒ３”の下には、レジスタファイルに書き込まれる、
バタフライ装置６０２及び乗算減算装置６０１からの結
果が示されている。Ｒ１及びＲ２は、バタフライ装置６
０２からの和及び差の結果に対応し、Ｒ３は、乗算減算
装置６０１の結果に対応する。
流れと、レジスタファイル内のレジスタの内容のマップ
である図３及び図４と共に参照される。図３では、行１
〜２６は、図９に示されたＩＤＣＴ部分の対応する番号
を付された命令サイクルに対応する。見出し“ｚｍｅ
ｍ”と“ｔｍｅｍ”の下の最初の２行は、各々ジグザグ
メモリ２１２と一時記憶装置２１５ｂとからフェッチさ
れたオペランドを示している。見出し“ｐｍｅｍ”の下
には、画素メモリ２１３に書き込まれたＩＤＣＴの結果
の値が示されている。見出し“Ａ”、“Ｂ”、及び
“Ｃ”の下のオペランドは、バタフライ装置６０２の
Ｘ、Ｙ入力及び乗算減算装置６０１のＺ入力に備えられ
ているレジスタからフェッチされたオペランドに対応す
る。見出し“Ｅ”の下の値は、バタフライ装置６０２の
出力から得られた結果に対応する。乗算減算装置６０１
は、３ステージのパイプラインされた乗算減算装置から
なる。即ち、見出し“Ｅ１”、“Ｅ２”、及び“Ｅ３”
の下の値は、乗算減算装置６０１の第１、第２及び第３
ステージによって各々実行された動作のオペランドの内
の１つに対応する。見出し“Ｒ１”、“Ｒ２”、及び
“Ｒ３”の下には、レジスタファイルに書き込まれる、
バタフライ装置６０２及び乗算減算装置６０１からの結
果が示されている。Ｒ１及びＲ２は、バタフライ装置６
０２からの和及び差の結果に対応し、Ｒ３は、乗算減算
装置６０１の結果に対応する。
【００４５】図４は、レジスタファイルのマップであっ
て、図９に示されたマイクロプログラムのＩＤＣＴ部分
の命令サイクルの間、１６個のレジスタＲ２〜Ｒ１７に
記憶された値を示している。図４に示された行１〜２６
の各々は、図９の対応する番号を付された命令の間のレ
ジスタＲ２〜Ｒ１７の内容を示している。
て、図９に示されたマイクロプログラムのＩＤＣＴ部分
の命令サイクルの間、１６個のレジスタＲ２〜Ｒ１７に
記憶された値を示している。図４に示された行１〜２６
の各々は、図９の対応する番号を付された命令の間のレ
ジスタＲ２〜Ｒ１７の内容を示している。
【００４６】図９では、逆量子化命令は、命令ニーモニ
ック“ｄｍａｃ（ＢＴＰ、ｒ１２、ｒ、ａ、ｂ）”によ
って表現され、
ック“ｄｍａｃ（ＢＴＰ、ｒ１２、ｒ、ａ、ｂ）”によ
って表現され、
【００４７】ここで、（１）ＢＴＰは、ｎＴ、ｒＴ、ｗ
Ｔ、ｗＰ、ＢｎＴ、ＢｒＴ、ＢｗＴ、及びＢｗＰの内の
１つであって、各々は、メモリからの読み出しをしな
い、一時記憶装置２１５ｂからの読み出しをする、一時
記憶装置２１５ｂへの書き込みをする、画素メモリ２３
１への書き込みをする、レジスタファイルのバイパスを
伴ったメモリからの読み出しをしない、レジスタファイ
ルのバイパスを伴った一時記憶装置２１５ｂからの読み
出しをする、レジスタファイルのバイパスを伴った一時
記憶装置２１５ｂへの書き込みをする、及びレジスタフ
ァイルのバイパスを伴った画素メモリ２１３への書き込
みをすることに対応する。
Ｔ、ｗＰ、ＢｎＴ、ＢｒＴ、ＢｗＴ、及びＢｗＰの内の
１つであって、各々は、メモリからの読み出しをしな
い、一時記憶装置２１５ｂからの読み出しをする、一時
記憶装置２１５ｂへの書き込みをする、画素メモリ２３
１への書き込みをする、レジスタファイルのバイパスを
伴ったメモリからの読み出しをしない、レジスタファイ
ルのバイパスを伴った一時記憶装置２１５ｂからの読み
出しをする、レジスタファイルのバイパスを伴った一時
記憶装置２１５ｂへの書き込みをする、及びレジスタフ
ァイルのバイパスを伴った画素メモリ２１３への書き込
みをすることに対応する。
【００４８】（２）“ｒ１２”は、バタフライ計算の結
果が記憶されている２個のレジスタの内の一方のアドレ
スを意味する。特に、アドレスｒ１２のレジスタは、バ
タフライ計算の和の部分を記憶し、アドレスｒ１２＋１
のレジスタは、バタフライ計算の差の部分を記憶してい
る。
果が記憶されている２個のレジスタの内の一方のアドレ
スを意味する。特に、アドレスｒ１２のレジスタは、バ
タフライ計算の和の部分を記憶し、アドレスｒ１２＋１
のレジスタは、バタフライ計算の差の部分を記憶してい
る。
【００４９】（３）“ｒ”は、ＱＭＥＭ２１５ａからの
逆量子化定数を、ジグザグメモリ２１２の出力ＦＩＦＯ
で、次のＤＣＴ係数に乗算する、逆量子化動作のあて先
レジスタのアドレスを意味する。
逆量子化定数を、ジグザグメモリ２１２の出力ＦＩＦＯ
で、次のＤＣＴ係数に乗算する、逆量子化動作のあて先
レジスタのアドレスを意味する。
【００５０】（４）“ａ”及び“ｂ”は、各々関連する
バタフライ計算のソースレジスタを意味する。
バタフライ計算のソースレジスタを意味する。
【００５１】図９では、コサイン乗算命令（“ｃｍａ
ｃ”）は、命令ニーモニック“ｃｍａｃ（ＢＴＰ、ｒ１
２、ｒ、ａ、ｂ、ｃ）”によって表現されている。“ｃ
ｍａｃ”命令の引数は、“ｄｍａｃ”命令に関して上述
された引数と概ね等しい。コサイン乗算命令を実行する
ときには、ＤＣＴ係数の８×８ブロック内の位置によっ
て決定されるコサイン因子は、レジスタファイルの特定
されたレジスタ“ｃ”の内容を乗算される。
ｃ”）は、命令ニーモニック“ｃｍａｃ（ＢＴＰ、ｒ１
２、ｒ、ａ、ｂ、ｃ）”によって表現されている。“ｃ
ｍａｃ”命令の引数は、“ｄｍａｃ”命令に関して上述
された引数と概ね等しい。コサイン乗算命令を実行する
ときには、ＤＣＴ係数の８×８ブロック内の位置によっ
て決定されるコサイン因子は、レジスタファイルの特定
されたレジスタ“ｃ”の内容を乗算される。
【００５２】図６では、ＩＤＣＴ命令は、命令ニーモニ
ック“ｉｍａｃ（ＢＴＰ、ｒ１２、ｒ、ａ、ｂ、ｃ）”
で表現されている。“ｉｍａｃ”命令の引数は、ｉｍａ
ｃ命令を実行するときに、コサイン因子が引数“ｃ”に
よって特定されるレジスタの内容を乗算されること以外
は、概ね“ｃｍａｃ”命令に関して説明された引数と等
しい。出力される前に、結果の積は、次の命令の引数
“ｂ”によって特定されるレジスタの内容を減算され
る。
ック“ｉｍａｃ（ＢＴＰ、ｒ１２、ｒ、ａ、ｂ、ｃ）”
で表現されている。“ｉｍａｃ”命令の引数は、ｉｍａ
ｃ命令を実行するときに、コサイン因子が引数“ｃ”に
よって特定されるレジスタの内容を乗算されること以外
は、概ね“ｃｍａｃ”命令に関して説明された引数と等
しい。出力される前に、結果の積は、次の命令の引数
“ｂ”によって特定されるレジスタの内容を減算され
る。
【００５３】特に、Ｘｉは、ジグザグメモリ２１２から
受け取られた量子化されたＤＣＴ係数を意味し、ｄＸｉ
は、量子化された後のＤＣＴ係数Ｘｉの値を意味し、Ｃ
Ｘｉは、逆量子化と、コサイン因子による乗算との両方
を行われた後のＤＣＴ係数Ｘｉの値を意味する。（コサ
イン因子による乗算は、図５のＩＤＣＴアルゴリズムの
最初のステップとして示されている。）
受け取られた量子化されたＤＣＴ係数を意味し、ｄＸｉ
は、量子化された後のＤＣＴ係数Ｘｉの値を意味し、Ｃ
Ｘｉは、逆量子化と、コサイン因子による乗算との両方
を行われた後のＤＣＴ係数Ｘｉの値を意味する。（コサ
イン因子による乗算は、図５のＩＤＣＴアルゴリズムの
最初のステップとして示されている。）
【００５４】図９では、添字“ｐ”を有する名前即ち、
同図に示されたマイクロコードのＩＤＣＴ部分の３行目
の“Ａｐ”は、二次元ＩＤＣＴアルゴリズムの第２パス
内の値を意味する。一方、添字“ｐ”を有さない名前
は、二次元ＩＤＣＴの第１パス内の値を意味する。ＩＤ
ＣＴの第１及び第２パスの結果は、各々一時記憶装置２
１５ｂ及び画素メモリ２１３を通過する。
同図に示されたマイクロコードのＩＤＣＴ部分の３行目
の“Ａｐ”は、二次元ＩＤＣＴアルゴリズムの第２パス
内の値を意味する。一方、添字“ｐ”を有さない名前
は、二次元ＩＤＣＴの第１パス内の値を意味する。ＩＤ
ＣＴの第１及び第２パスの結果は、各々一時記憶装置２
１５ｂ及び画素メモリ２１３を通過する。
【００５５】バタフライ動作の和及び差の結果に割り当
てられた変数名は、各々名称“０”及び“１”を付加さ
れている。例えば、図９に示されたアルゴリズムのＩＤ
ＣＴ部分の１行目では、コメントの表示“Ｂｐ＝Ｂ（Ｘ
３ｐ、Ｘ５ｐ）”は、“ｄｍａｃ”動作のバタフライ部
分が、オペランドＸ３ｐ及びＸ５ｐを取り上げ、これら
のオペランドの和と差とを各々Ｂ０ｐ及びＢ１ｐとして
計算することを表している。
てられた変数名は、各々名称“０”及び“１”を付加さ
れている。例えば、図９に示されたアルゴリズムのＩＤ
ＣＴ部分の１行目では、コメントの表示“Ｂｐ＝Ｂ（Ｘ
３ｐ、Ｘ５ｐ）”は、“ｄｍａｃ”動作のバタフライ部
分が、オペランドＸ３ｐ及びＸ５ｐを取り上げ、これら
のオペランドの和と差とを各々Ｂ０ｐ及びＢ１ｐとして
計算することを表している。
【００５６】乗算減算装置６０１の減算入力の入力デー
タとして、及びバタフライ装置６０２への入力として用
いられる値は、図９のマイクロフプログラムのＩＤＣＴ
動作のコメント部分内の“％”記号によって表示されて
いる。例えば、ＩＤＣＴ部分の１１行目では、表示“ｉ
Ｂ１ｐ＝ｉｍａｃ（Ｂ１ｐ、％Ｂ０ｐ）”は、ＩＭＡＣ
命令の乗算減算部分のオペランドＢ０ｐが次の命令内で
用いられることを表している。即ち、１２行目では、Ｂ
０ｐが、１２行目のＩＭＡＣ命令のバタフライ部分のオ
ペランドとして用いられていることを示す表示“ＡＡｐ
＝ｂ（Ａ０ｐ、％Ｂ０ｐ）”が示されている。最後に、
図９では、レジスタファイルをバイパスし、直接バタフ
ライ装置６０２に向かって通過する乗算減算装置６０１
の結果が、“＄”記号によって表示されている。例え
ば、４行目では、表示“＄ｃＸ４＝ｃｍａｃ（ｄＸ
４）”は、オペランドｄＸ４に対して実行されたコサイ
ン乗算の結果ｃＸ４が、レジスタファイルをバイパス
し、バタフライ装置６０２に向かって直接通過すること
を表示している。
タとして、及びバタフライ装置６０２への入力として用
いられる値は、図９のマイクロフプログラムのＩＤＣＴ
動作のコメント部分内の“％”記号によって表示されて
いる。例えば、ＩＤＣＴ部分の１１行目では、表示“ｉ
Ｂ１ｐ＝ｉｍａｃ（Ｂ１ｐ、％Ｂ０ｐ）”は、ＩＭＡＣ
命令の乗算減算部分のオペランドＢ０ｐが次の命令内で
用いられることを表している。即ち、１２行目では、Ｂ
０ｐが、１２行目のＩＭＡＣ命令のバタフライ部分のオ
ペランドとして用いられていることを示す表示“ＡＡｐ
＝ｂ（Ａ０ｐ、％Ｂ０ｐ）”が示されている。最後に、
図９では、レジスタファイルをバイパスし、直接バタフ
ライ装置６０２に向かって通過する乗算減算装置６０１
の結果が、“＄”記号によって表示されている。例え
ば、４行目では、表示“＄ｃＸ４＝ｃｍａｃ（ｄＸ
４）”は、オペランドｄＸ４に対して実行されたコサイ
ン乗算の結果ｃＸ４が、レジスタファイルをバイパス
し、バタフライ装置６０２に向かって直接通過すること
を表示している。
【００５７】命令メモリ ＣＰＵの命令を実行するために用いられるマイクロコー
ドを記憶する命令メモリ２１６は、スタティック・ラム
（ＳＲＡＭ）からなる。命令メモリ２１６の内容は、Ｃ
ＰＵ２０１の初期化時に、ホスト計算機２０２によって
ロードされる。必要に応じて、マイクロコードの変更を
実行するために、ＳＲＡＭ内のマイクロコードが、ＤＲ
ＡＭ２１７からのマイクロコードによってオーバレイさ
れる。
ドを記憶する命令メモリ２１６は、スタティック・ラム
（ＳＲＡＭ）からなる。命令メモリ２１６の内容は、Ｃ
ＰＵ２０１の初期化時に、ホスト計算機２０２によって
ロードされる。必要に応じて、マイクロコードの変更を
実行するために、ＳＲＡＭ内のマイクロコードが、ＤＲ
ＡＭ２１７からのマイクロコードによってオーバレイさ
れる。
【００５８】メモリコントローラ ＤＲＡＭコントローラ２０６は、ＤＲＡＭ２１７と直接
対話し、外部ＤＲＡＭ２１７への書き込み及び外部ＤＲ
ＡＭ２１７からの読み出しに必要な信号を発生する。Ｄ
ＲＡＭコントローラ２０６は、命令ＦＩＦＯ２０７を通
して、ＣＰＵから開始アドレス及びオフセット情報を受
け取る。ＤＲＡＭコントローラ２０６は、複数の転送が
リクエストされたとき、次のアドレスを計算する。この
ため、ＣＰＵ２０１は、各メモリアクセス毎に各アドレ
スを発生する必要がないので、ＣＰＵ２０１は、ＩＤＣ
Ｔ動作のためのより広い帯域幅を備えている。
対話し、外部ＤＲＡＭ２１７への書き込み及び外部ＤＲ
ＡＭ２１７からの読み出しに必要な信号を発生する。Ｄ
ＲＡＭコントローラ２０６は、命令ＦＩＦＯ２０７を通
して、ＣＰＵから開始アドレス及びオフセット情報を受
け取る。ＤＲＡＭコントローラ２０６は、複数の転送が
リクエストされたとき、次のアドレスを計算する。この
ため、ＣＰＵ２０１は、各メモリアクセス毎に各アドレ
スを発生する必要がないので、ＣＰＵ２０１は、ＩＤＣ
Ｔ動作のためのより広い帯域幅を備えている。
【００５９】図１０は、本実施例のメモリコントローラ
モジュールのブロック図である。図１０に示すように、
メモリコントローラモジュールは、ＤＲＡＭコントロー
ラ２０６及び転送リクエストＦＩＦＯ（ＴＲＦ）２０７
としても知られている命令ＦＩＦＯ２０７を有する。未
決定のＤＲＡＭアクセスは、（１）バイトＤＲＡＭアク
セスの開始アドレスと、（２）リクエストされたアクセ
スが読み出しアクセスか、書き込みアクセスかの何れか
であることと、（３）フェッチされるべきメモリワード
の数（“長さ”）と、（４）もし適切ならば、オフセッ
トとを表示しているエントリをＣＰＵ２０１がメモリバ
ッファ１０８へ書き込むことによって、初期化される。
本実施例では、メモリバッファ１０１は、データソース
またはあて先に対する優先順位の順番に配置された、
（１）輝度ビデオＦＩＦＯ２０８ａ用の１つのエントリ
と、（２）コードＦＩＦＯ２０４用の１つのエントリ
と、（３）デコーダＦＩＦＯ２１０用の１つのエントリ
と、（４）画素メモリＦＩＦＯ２１３用の５個のエント
リと、（５）ホストメモリリクエスト用またはＣＰＵメ
モリリクエスト用の１つのエントリと、（６）色光度ビ
デオＦＩＦＯ２０８ｂ用の１つのエントリとからなる、
１１個のＤＲＡＭアクセスリクエストエントリを保持し
ている。メモリコントローラ２０６の動作を理解するた
めに、各ソースまたはあて先に配置された１個または複
数のエントリを１個のＦＩＦＯであると考えることがで
きる。
モジュールのブロック図である。図１０に示すように、
メモリコントローラモジュールは、ＤＲＡＭコントロー
ラ２０６及び転送リクエストＦＩＦＯ（ＴＲＦ）２０７
としても知られている命令ＦＩＦＯ２０７を有する。未
決定のＤＲＡＭアクセスは、（１）バイトＤＲＡＭアク
セスの開始アドレスと、（２）リクエストされたアクセ
スが読み出しアクセスか、書き込みアクセスかの何れか
であることと、（３）フェッチされるべきメモリワード
の数（“長さ”）と、（４）もし適切ならば、オフセッ
トとを表示しているエントリをＣＰＵ２０１がメモリバ
ッファ１０８へ書き込むことによって、初期化される。
本実施例では、メモリバッファ１０１は、データソース
またはあて先に対する優先順位の順番に配置された、
（１）輝度ビデオＦＩＦＯ２０８ａ用の１つのエントリ
と、（２）コードＦＩＦＯ２０４用の１つのエントリ
と、（３）デコーダＦＩＦＯ２１０用の１つのエントリ
と、（４）画素メモリＦＩＦＯ２１３用の５個のエント
リと、（５）ホストメモリリクエスト用またはＣＰＵメ
モリリクエスト用の１つのエントリと、（６）色光度ビ
デオＦＩＦＯ２０８ｂ用の１つのエントリとからなる、
１１個のＤＲＡＭアクセスリクエストエントリを保持し
ている。メモリコントローラ２０６の動作を理解するた
めに、各ソースまたはあて先に配置された１個または複
数のエントリを１個のＦＩＦＯであると考えることがで
きる。
【００６０】ＤＲＡＭアクセスリクエストは、（１）Ｃ
ＰＵ２０１が、メモリバッファ８０１内にラッチされて
いたメモリアクセスリクエストエントリをレジスタ８０
４内に書き込んだ後と、（２）データソースまたはあて
先に対応するリクエストラインに信号が発生した後と
に、未決定となる。状態レジスタファイル８０３ａ〜８
０３ｆは、各リクエストラインに対して、メモリアクセ
スリクエストが未決定であるかどうかを表示するレジス
タを提供する。本実施例は、画素メモリ２１３に対して
５個のエントリを配置しているので、画素メモリ２１３
に関連する未決定のメモリアクセスリクエストの数を表
示するために、５個のビットが提供されている。もちろ
ん、残りのデータソースまたはあて先に対応する他の状
態レジスタの各々に、１ビットが提供される。読み出し
リクエスト信号を発生させることにより、メモリバッフ
ァ８０１内のエントリは、ＣＰＵ２０１によって読み出
すことができる。そのエントリは、ＣＰＵ２０１によっ
て、レジスタ８０５から読み出される。
ＰＵ２０１が、メモリバッファ８０１内にラッチされて
いたメモリアクセスリクエストエントリをレジスタ８０
４内に書き込んだ後と、（２）データソースまたはあて
先に対応するリクエストラインに信号が発生した後と
に、未決定となる。状態レジスタファイル８０３ａ〜８
０３ｆは、各リクエストラインに対して、メモリアクセ
スリクエストが未決定であるかどうかを表示するレジス
タを提供する。本実施例は、画素メモリ２１３に対して
５個のエントリを配置しているので、画素メモリ２１３
に関連する未決定のメモリアクセスリクエストの数を表
示するために、５個のビットが提供されている。もちろ
ん、残りのデータソースまたはあて先に対応する他の状
態レジスタの各々に、１ビットが提供される。読み出し
リクエスト信号を発生させることにより、メモリバッフ
ァ８０１内のエントリは、ＣＰＵ２０１によって読み出
すことができる。そのエントリは、ＣＰＵ２０１によっ
て、レジスタ８０５から読み出される。
【００６１】各ＤＲＡＭアクセスが終了したとき、ＴＲ
Ｆエントリの長さフィールドの下位３ビットが０の時以
外は、フェッチさせるべきメモリワードの長さが１だけ
減算される。ＴＲＦエントリの長さフィールドの値が０
であることは、各メモリアクセスの後に、特定のオフセ
ットが長さから減算されるべきであることを表示してい
る。ＴＲＦエントリ内の各エントリもまた、転送のタイ
プと、バイト書き込み（即ち、１６ビットのメモリワー
ドの内の８ビットだけが重ね書きされる）が実行される
かどうかとを表示する。
Ｆエントリの長さフィールドの下位３ビットが０の時以
外は、フェッチさせるべきメモリワードの長さが１だけ
減算される。ＴＲＦエントリの長さフィールドの値が０
であることは、各メモリアクセスの後に、特定のオフセ
ットが長さから減算されるべきであることを表示してい
る。ＴＲＦエントリ内の各エントリもまた、転送のタイ
プと、バイト書き込み（即ち、１６ビットのメモリワー
ドの内の８ビットだけが重ね書きされる）が実行される
かどうかとを表示する。
【００６２】本実施例では、ホスト計算機２０２が、Ｔ
ＲＦ２０７内への書き込みをするのみで、ＴＲＦ２０７
からの読み出しをしないにもかかわらず、ホスト計算機
２０２もまた、ＣＰＵ２０１のリクエストラインではな
く、ＣＰＵ２０１が用いるのと概ね等しい方法で、ホス
トリクエストラインを用いて、ＤＲＡＭアクセスをリク
エストする。
ＲＦ２０７内への書き込みをするのみで、ＴＲＦ２０７
からの読み出しをしないにもかかわらず、ホスト計算機
２０２もまた、ＣＰＵ２０１のリクエストラインではな
く、ＣＰＵ２０１が用いるのと概ね等しい方法で、ホス
トリクエストラインを用いて、ＤＲＡＭアクセスをリク
エストする。
【００６３】未決定のメモリアクセス間の優先順位の裁
定は、上述の優先順位方式に基づいて、優先順位裁定回
路８０２によって行われる。ＤＲＡＭコントローラ２０
６が使用されないでいるならば、ＴＲＦ２０７によっ
て、最も高い優先順位のリクエストが、ＤＲＡＭコント
ローラ２０６に送られて、レジスタ８０６内に書き込ま
れる。ＤＲＡＭ２０６が優先順位の低いリクエストを処
理しているときに、優先順位の高いリクエストが、ＴＲ
Ｆ２０７によって受け取られたならば、優先順位裁定回
路８０２は、ＤＲＡＭコントローラ２０６に、“より優
先順位の高いリクエストが未決定である”という信号を
送る。この実施例では、より優勢順位の高いリクエスト
が未決定中に、現在のメモリがページの境界にまたがっ
てアクセスしているならば、ＤＲＡＭコントローラ２０
６は、未完成の優先順位の低いリクエストをＴＲＦ２０
７に戻し、より優先順位の高いリクエストの処理を開始
する。
定は、上述の優先順位方式に基づいて、優先順位裁定回
路８０２によって行われる。ＤＲＡＭコントローラ２０
６が使用されないでいるならば、ＴＲＦ２０７によっ
て、最も高い優先順位のリクエストが、ＤＲＡＭコント
ローラ２０６に送られて、レジスタ８０６内に書き込ま
れる。ＤＲＡＭ２０６が優先順位の低いリクエストを処
理しているときに、優先順位の高いリクエストが、ＴＲ
Ｆ２０７によって受け取られたならば、優先順位裁定回
路８０２は、ＤＲＡＭコントローラ２０６に、“より優
先順位の高いリクエストが未決定である”という信号を
送る。この実施例では、より優勢順位の高いリクエスト
が未決定中に、現在のメモリがページの境界にまたがっ
てアクセスしているならば、ＤＲＡＭコントローラ２０
６は、未完成の優先順位の低いリクエストをＴＲＦ２０
７に戻し、より優先順位の高いリクエストの処理を開始
する。
【００６４】ＤＲＡＭコントローラ２０６が使用されな
いでいて、かつＤＲＡＭアクセスリクエストがＴＲＦ２
０７で未決定でないとき、ＴＲＦ２０７は、コードＦＩ
ＦＯ２０４の内容をＤＲＡＭ２１７に転送するための
“コードＦＩＦＯエンプティ”リクエストを発生させ
る。コードＦＩＦＯ２０８のメモリアクセスリクエスト
ラインに信号が発生していなくとも、コードＦＩＦＯ２
０４のリクエストに対応する有効なＴＲＦエントリが存
在し、かつコードＦＩＦＯ２０４が少なくとも１個また
は複数のワードを含んでいる間は、このコードＦＩＦＯ
エンプティリクエストは発生している。コードＦＩＦＯ
エンプティリクエストは、コードＦＩＦＯ２０４の最後
の数ワードがＤＲＡＭ２１７へ転送されることを確実に
する。
いでいて、かつＤＲＡＭアクセスリクエストがＴＲＦ２
０７で未決定でないとき、ＴＲＦ２０７は、コードＦＩ
ＦＯ２０４の内容をＤＲＡＭ２１７に転送するための
“コードＦＩＦＯエンプティ”リクエストを発生させ
る。コードＦＩＦＯ２０８のメモリアクセスリクエスト
ラインに信号が発生していなくとも、コードＦＩＦＯ２
０４のリクエストに対応する有効なＴＲＦエントリが存
在し、かつコードＦＩＦＯ２０４が少なくとも１個また
は複数のワードを含んでいる間は、このコードＦＩＦＯ
エンプティリクエストは発生している。コードＦＩＦＯ
エンプティリクエストは、コードＦＩＦＯ２０４の最後
の数ワードがＤＲＡＭ２１７へ転送されることを確実に
する。
【００６５】ＤＲＡＭコントローラ２０６は、ＴＲＦ２
０７によって書き込まれた、ＤＲＡＭアクセスリクエス
トをレジスタ８０６から受け取る。レジスタ８０６内の
ＤＲＡＭアクセスリクエストのフォーマットは、メモリ
バッファ８０１内のＴＲＦエントリのフォーマットと等
しい。アドレス発生ロジック８０７は、受け取ったＤＲ
ＡＭアクセスリクエストの開始アドレス、長さ、及びオ
フセット情報に基づいて一連のメモリアドレスを計算す
る。ＤＲＡＭコントローラ２０６は、ステートマシン８
１０によって制御され、そのステートマシンは、現在の
ＤＲＡＭがページの境界にまたがってアクセスしている
ときに、上述されたように、他の未決定のＤＲＡＭアク
セスリクエストと、未完成のＤＲＡＭアクセスリクエス
トの優先権を検討し、かつ処理する。
０７によって書き込まれた、ＤＲＡＭアクセスリクエス
トをレジスタ８０６から受け取る。レジスタ８０６内の
ＤＲＡＭアクセスリクエストのフォーマットは、メモリ
バッファ８０１内のＴＲＦエントリのフォーマットと等
しい。アドレス発生ロジック８０７は、受け取ったＤＲ
ＡＭアクセスリクエストの開始アドレス、長さ、及びオ
フセット情報に基づいて一連のメモリアドレスを計算す
る。ＤＲＡＭコントローラ２０６は、ステートマシン８
１０によって制御され、そのステートマシンは、現在の
ＤＲＡＭがページの境界にまたがってアクセスしている
ときに、上述されたように、他の未決定のＤＲＡＭアク
セスリクエストと、未完成のＤＲＡＭアクセスリクエス
トの優先権を検討し、かつ処理する。
【００６６】ＤＲＡＭコントローラ２０６がＤＲＡＭア
クセスを終了したとき、ＴＲＦ２０７が、終了したＤＲ
ＡＭアクセスと等しいソースまたはあて先からの新しい
リクエストに、メモリバッファ８０１内のＴＲＦエント
リを配置するように、“メモリリクエストダン”信号が
ＴＲＦ２０７に送られる。この実施例では、ＤＲＡＭコ
ントローラ２０６は、“オールモストダン”信号を次の
ときに送る。（１）現在のＤＲＡＭアクセスの終了の数
サイクル前。（２）現在のアクセスを打ち切る“キル”
信号がＴＲＦ２０７から受け取られた時。（３）現在の
ＤＲＡＭアクセス中にページクロスが予想され、かつよ
り優先順位の高いＤＲＡＭアクセスリクエストが未決定
の時。“オールモストダン”信号が発生したとき、バス
８１２をＴＲＦ２０７とＤＲＡＭコントローラ２０６と
の間のコミュニケーションのために開放するため、ＴＲ
Ｆ２０７へのＣＰＵ２０１のアクセスがディスエーブル
される。
クセスを終了したとき、ＴＲＦ２０７が、終了したＤＲ
ＡＭアクセスと等しいソースまたはあて先からの新しい
リクエストに、メモリバッファ８０１内のＴＲＦエント
リを配置するように、“メモリリクエストダン”信号が
ＴＲＦ２０７に送られる。この実施例では、ＤＲＡＭコ
ントローラ２０６は、“オールモストダン”信号を次の
ときに送る。（１）現在のＤＲＡＭアクセスの終了の数
サイクル前。（２）現在のアクセスを打ち切る“キル”
信号がＴＲＦ２０７から受け取られた時。（３）現在の
ＤＲＡＭアクセス中にページクロスが予想され、かつよ
り優先順位の高いＤＲＡＭアクセスリクエストが未決定
の時。“オールモストダン”信号が発生したとき、バス
８１２をＴＲＦ２０７とＤＲＡＭコントローラ２０６と
の間のコミュニケーションのために開放するため、ＴＲ
Ｆ２０７へのＣＰＵ２０１のアクセスがディスエーブル
される。
【００６７】ＤＲＡＭコントローラ２０６は、必要なイ
ンタフェース信号をＤＲＡＭ２１７へ提供し、かつＤＲ
ＡＭ２１７のリフレッシュアクティビティを制御する。
リフレッシュカウンタは、リフレッシュが実行される前
に、サイクル数のトラックを保存する。もし、リフレッ
シュカウンタのカウントが０になる前に、ＤＲＡＭコン
トローラ２０６が使用されていない状態になったなら
ば、ＤＲＡＭリフレッシュが実行される。一方、リフレ
ッシュカウンタのカウントが０になったならば、ＤＲＡ
Ｍリフレッシュは、現在のＤＲＡＭアクセスの終了後
に、またはページ境界がクロスされたときに実行され
る。
ンタフェース信号をＤＲＡＭ２１７へ提供し、かつＤＲ
ＡＭ２１７のリフレッシュアクティビティを制御する。
リフレッシュカウンタは、リフレッシュが実行される前
に、サイクル数のトラックを保存する。もし、リフレッ
シュカウンタのカウントが０になる前に、ＤＲＡＭコン
トローラ２０６が使用されていない状態になったなら
ば、ＤＲＡＭリフレッシュが実行される。一方、リフレ
ッシュカウンタのカウントが０になったならば、ＤＲＡ
Ｍリフレッシュは、現在のＤＲＡＭアクセスの終了後
に、またはページ境界がクロスされたときに実行され
る。
【００６８】可変長コード（ＶＬＣ）デコーダ ＤＲＡＭコントローラ２０６及び画素フィルタ２１４と
同じように、ＶＬＣデコーダ２１１は、ＣＰＵ２０１に
対するスレーブプロセッサとして働く。ＶＬＣレコーダ
２１１の命令は、次の機能を実行する。（１）ＤＲＡＭ
２１７から検索された可変長コードのストリームを、Ｃ
ＰＵ２０１の指図のもとにあるデコーダＦＩＦＯ２１０
内に受け取る。（２）ＭＰＥＧ規格に基づいて、可変長
コードをデコードする。（３）ＣＰＵ２０１内での“非
ジグザグ”化及び逆量子化のために画素の８×８ブロッ
クを構成する。（４）同時に、コードストリームのビッ
トの内の１５個以上のビットを提供する。
同じように、ＶＬＣデコーダ２１１は、ＣＰＵ２０１に
対するスレーブプロセッサとして働く。ＶＬＣレコーダ
２１１の命令は、次の機能を実行する。（１）ＤＲＡＭ
２１７から検索された可変長コードのストリームを、Ｃ
ＰＵ２０１の指図のもとにあるデコーダＦＩＦＯ２１０
内に受け取る。（２）ＭＰＥＧ規格に基づいて、可変長
コードをデコードする。（３）ＣＰＵ２０１内での“非
ジグザグ”化及び逆量子化のために画素の８×８ブロッ
クを構成する。（４）同時に、コードストリームのビッ
トの内の１５個以上のビットを提供する。
【００６９】図１３は、ＶＬＣデコーダ２１１と、デコ
ーダＦＩＦＯ２１０とを含むＶＬＣデコーダモジュール
を示す。図１３に示すように、デコーダＦＩＦＯ２１０
は、グローバルバス２０９を通してＤＲＡＭ２１７から
可変長コードのストリームを受け取る。制御情報（即
ち、命令）もまた、ＣＰＵ２０１から受け取られ、そし
てグローバルデータデコード装置１１０６の一部である
デコーダ命令レジスタ内に記憶される。ある可変長コー
ドのデコードされた値が、９ビットデータバス１１０１
上のジグザグメモリ２１２に提供される。ＶＬＣデコー
ダ２１１の他の出力値は、グローバルバス２０９上に提
供される。ステータスレジスタ（図示されていない）
は、グローバルバス２０９を通してＣＰＵ２０１によっ
てアクセスされるステータス情報を提供する。
ーダＦＩＦＯ２１０とを含むＶＬＣデコーダモジュール
を示す。図１３に示すように、デコーダＦＩＦＯ２１０
は、グローバルバス２０９を通してＤＲＡＭ２１７から
可変長コードのストリームを受け取る。制御情報（即
ち、命令）もまた、ＣＰＵ２０１から受け取られ、そし
てグローバルデータデコード装置１１０６の一部である
デコーダ命令レジスタ内に記憶される。ある可変長コー
ドのデコードされた値が、９ビットデータバス１１０１
上のジグザグメモリ２１２に提供される。ＶＬＣデコー
ダ２１１の他の出力値は、グローバルバス２０９上に提
供される。ステータスレジスタ（図示されていない）
は、グローバルバス２０９を通してＣＰＵ２０１によっ
てアクセスされるステータス情報を提供する。
【００７０】ＶＬＣデコーダ２１１への命令は６ビット
幅である。セットの時、ビット５（即ち、最上位ビッ
ト）は、ＶＬＣデコーダ２１１をリセットする。通常の
動作中即ちビット５が０のときには、下位の５ビット
（４：０）は、（１）コードストリームからグローバル
バス２０９へのビット１〜１５を出力する、１５個の
“ゲットビット”命令の内の１つ、及び（２）残りのＶ
ＬＣデコーダ命令、の内の何れかをエンコードする。こ
れらの残りのデコーダ命令は、“ｍｂａ”（マクロブロ
ックアドレス）、“ｍｔｙｐｅｉ”（内部フレームマク
ロブロック）、“ｍｔｙｐｅｐ”（予測フレームマクロ
ブロック）、“ｍｔｙｐｅｈ”（ｈ．２６４タイプマク
ロブロック）、“ｍｔｙｐｅｂ”（双方向性マクロブロ
ック）、“ｍｖ”（動作ベクトル）、“ｃｂｐ”（デコ
ードされたブロックパターン）、“ｌｕｍａ”（輝度ブ
ロック）、“ｃｈｒｏｍａ”（色光度ブロック）、及び
“ｎｏｎ−ｉｎｔｒａ”（ＤＣ成分を伴わないブロッ
ク）からなる。ここで、“ｍｔｙｐｅｈ”以外のこれら
の命令は、ＭＰＥＧ規格で定義されたデータオブジェク
トに対応する。“ｍｔｙｐｅｈ”は、テレビ会議用アプ
リケーションで用いられるｈ．２６４規格によって定義
されたマクロブロックを表している。これらの残りのＶ
ＬＣデコーダ命令は、ＶＬＣデコーダ２１１による、コ
ードストリームの“ヘッド”での可変長コードのデコー
ドを指図する。そのデコードされた値が、Ｚデータバス
１１０１上の出力である、“ｌｕｍａ”、“ｃｈｒｏｍ
ａ”、及び“ｎｏｎ−ｉｎｔｒａ”命令を除いて、ＶＬ
Ｃデコーダ２１１の命令のデコードされた値の出力は、
（レジスタ１１０２ａ〜１１０２ｄで形成された）デコ
ーダレジスタ内に記憶され、グローバルバス２０９上の
ＣＰＵ２０１に提供される。
幅である。セットの時、ビット５（即ち、最上位ビッ
ト）は、ＶＬＣデコーダ２１１をリセットする。通常の
動作中即ちビット５が０のときには、下位の５ビット
（４：０）は、（１）コードストリームからグローバル
バス２０９へのビット１〜１５を出力する、１５個の
“ゲットビット”命令の内の１つ、及び（２）残りのＶ
ＬＣデコーダ命令、の内の何れかをエンコードする。こ
れらの残りのデコーダ命令は、“ｍｂａ”（マクロブロ
ックアドレス）、“ｍｔｙｐｅｉ”（内部フレームマク
ロブロック）、“ｍｔｙｐｅｐ”（予測フレームマクロ
ブロック）、“ｍｔｙｐｅｈ”（ｈ．２６４タイプマク
ロブロック）、“ｍｔｙｐｅｂ”（双方向性マクロブロ
ック）、“ｍｖ”（動作ベクトル）、“ｃｂｐ”（デコ
ードされたブロックパターン）、“ｌｕｍａ”（輝度ブ
ロック）、“ｃｈｒｏｍａ”（色光度ブロック）、及び
“ｎｏｎ−ｉｎｔｒａ”（ＤＣ成分を伴わないブロッ
ク）からなる。ここで、“ｍｔｙｐｅｈ”以外のこれら
の命令は、ＭＰＥＧ規格で定義されたデータオブジェク
トに対応する。“ｍｔｙｐｅｈ”は、テレビ会議用アプ
リケーションで用いられるｈ．２６４規格によって定義
されたマクロブロックを表している。これらの残りのＶ
ＬＣデコーダ命令は、ＶＬＣデコーダ２１１による、コ
ードストリームの“ヘッド”での可変長コードのデコー
ドを指図する。そのデコードされた値が、Ｚデータバス
１１０１上の出力である、“ｌｕｍａ”、“ｃｈｒｏｍ
ａ”、及び“ｎｏｎ−ｉｎｔｒａ”命令を除いて、ＶＬ
Ｃデコーダ２１１の命令のデコードされた値の出力は、
（レジスタ１１０２ａ〜１１０２ｄで形成された）デコ
ーダレジスタ内に記憶され、グローバルバス２０９上の
ＣＰＵ２０１に提供される。
【００７１】本実施例では、デコーダＦＩＦＯ２１０
は、ＦＩＦＯアドレスロジック装置１１０３内に保持さ
れている５ビットの書き込み及び読み出しポインタによ
ってアドレス指定可能な、３２×１６ビットＦＩＦＯか
らなる。フリーズロジック装置１１０４は、デコーダＦ
ＩＦＯ２１０が空のとき、ＶＬＣデコーダ２１１の動作
を停止する。ＶＬＣデコーダ２１１は、図１３に１０２
４×１５ビット読み出し専用メモリ（ＲＯＭ）１１０５
として示されている制御記憶装置によって制御され、Ｒ
ＯＭ１１０５はまた、可変長コードのデコードされた値
を記憶する。ＲＯＭ１１０５内の可変長コードのデコー
ディングは、表検索によって実行される。
は、ＦＩＦＯアドレスロジック装置１１０３内に保持さ
れている５ビットの書き込み及び読み出しポインタによ
ってアドレス指定可能な、３２×１６ビットＦＩＦＯか
らなる。フリーズロジック装置１１０４は、デコーダＦ
ＩＦＯ２１０が空のとき、ＶＬＣデコーダ２１１の動作
を停止する。ＶＬＣデコーダ２１１は、図１３に１０２
４×１５ビット読み出し専用メモリ（ＲＯＭ）１１０５
として示されている制御記憶装置によって制御され、Ｒ
ＯＭ１１０５はまた、可変長コードのデコードされた値
を記憶する。ＲＯＭ１１０５内の可変長コードのデコー
ディングは、表検索によって実行される。
【００７２】図１３に示された本実施例では、デコーダ
命令レジスタの命令が、“ゲットビット”命令（即ち、
命令のビット４が０）のとき、ＲＯＭアドレス発生器１
１０７は、（１）予め決められたビットパターン（この
場合、６ビット値１０１０１１）と、（２）その命令の
下位４ビットとからなるアドレスを発生させる。命令
が、“ゲットビット”命令以外の命令ならば、（１）先
頭の値０の２個のビットと、（２）その命令の下位４ビ
ットと、（３）コードストリームのヘッドの最初の４個
のビットとからなる１０ビットアドレスを発生させる。
命令レジスタの命令が、“ゲットビット”命令（即ち、
命令のビット４が０）のとき、ＲＯＭアドレス発生器１
１０７は、（１）予め決められたビットパターン（この
場合、６ビット値１０１０１１）と、（２）その命令の
下位４ビットとからなるアドレスを発生させる。命令
が、“ゲットビット”命令以外の命令ならば、（１）先
頭の値０の２個のビットと、（２）その命令の下位４ビ
ットと、（３）コードストリームのヘッドの最初の４個
のビットとからなる１０ビットアドレスを発生させる。
【００７３】ＶＬＣデコーダ２１１によってデコードさ
れた可変長コードが１２ビットになる可能性があるの
で、発生させられたＲＯＭアドレスからわかるように、
コードストリームの内の高々４ビットが、ＲＯＭ１１０
５へのアクセス毎に用いられ、与えられた可変長コード
のデコーディングには、複数のクロックとＲＯＭ１１０
５への複数のアクセスが必要となる。“ｌｕｍａ”のよ
うな他の命令もまた、終了するためには、複数のクロッ
クとＲＯＭ１１０５への複数のアクセスを必要とする。
ＲＯＭ１１０５の現在のワード“現在のＲＯＭワード”
の最上位ビット（１４）がセットされたとき、現在の命
令の実行が終了したこと、または、現在の命令がブロッ
ク命令（即ち、“ｌｕｍａ”、“ｃｈｒｏｍａ”、及び
“ｎｏｎ−ｉｎｔｒａ”の内の何れか）であるときは、
ラン長さ（runlength）が特定されたことを表示する。
ラン長さが特定されたとき、（特定されたラン長さと等
しい）０の数が、ｚデータバス２０５へ出力されるため
に“アンパック”される（unpacked）。ブロック命令
は、次に説明するような特別な取扱いを必要とする。
れた可変長コードが１２ビットになる可能性があるの
で、発生させられたＲＯＭアドレスからわかるように、
コードストリームの内の高々４ビットが、ＲＯＭ１１０
５へのアクセス毎に用いられ、与えられた可変長コード
のデコーディングには、複数のクロックとＲＯＭ１１０
５への複数のアクセスが必要となる。“ｌｕｍａ”のよ
うな他の命令もまた、終了するためには、複数のクロッ
クとＲＯＭ１１０５への複数のアクセスを必要とする。
ＲＯＭ１１０５の現在のワード“現在のＲＯＭワード”
の最上位ビット（１４）がセットされたとき、現在の命
令の実行が終了したこと、または、現在の命令がブロッ
ク命令（即ち、“ｌｕｍａ”、“ｃｈｒｏｍａ”、及び
“ｎｏｎ−ｉｎｔｒａ”の内の何れか）であるときは、
ラン長さ（runlength）が特定されたことを表示する。
ラン長さが特定されたとき、（特定されたラン長さと等
しい）０の数が、ｚデータバス２０５へ出力されるため
に“アンパック”される（unpacked）。ブロック命令
は、次に説明するような特別な取扱いを必要とする。
【００７４】現在ワードのビット１３及び１２は、コー
ドストリームのヘッドを進めるために、ビットの数をデ
コードする。本実施例では、コードストリームのヘッド
を進めることは、ビットストリームロジック１１０８の
制御のもとで、左シフタ１１０９及び右シフタ１１１０
によって実行される。
ドストリームのヘッドを進めるために、ビットの数をデ
コードする。本実施例では、コードストリームのヘッド
を進めることは、ビットストリームロジック１１０８の
制御のもとで、左シフタ１１０９及び右シフタ１１１０
によって実行される。
【００７５】現在のＲＯＭワードのビット１４が、現在
の命令の実行が終了していないことを表示する値０であ
るとき、次のＲＯＭアドレスを提供するために、現在の
ＲＯＭワードの６個のビット（９：４）は、（１）現在
のＲＯＭワードのビット１１がセットされているとき
は、コードストリームのヘッドの次の４個のビットと、
（２）現在のＲＯＭワードのビット１０がセットされて
いるときは、現在のＲＯＭワードの他の４個のビット
（３：０）と結合される。現在のＲＯＭワードのビット
１１の値は、次のＲＯＭアクセスがデコーディングの目
的のためであり、従って次のＲＯＭアドレスの残りの４
個のビットがコードストリームのヘッドから取り出され
ることが必要であることを表示する。一方、次のＲＯＭ
アクセスが、現在のＲＯＭワードのビット１０の値によ
って表示されるように、制御の目的のためであるなら
ば、次のＲＯＭアドレスの残りの４個のビットは、現在
のＲＯＭワードのビット（３：０）から取り出される。
の命令の実行が終了していないことを表示する値０であ
るとき、次のＲＯＭアドレスを提供するために、現在の
ＲＯＭワードの６個のビット（９：４）は、（１）現在
のＲＯＭワードのビット１１がセットされているとき
は、コードストリームのヘッドの次の４個のビットと、
（２）現在のＲＯＭワードのビット１０がセットされて
いるときは、現在のＲＯＭワードの他の４個のビット
（３：０）と結合される。現在のＲＯＭワードのビット
１１の値は、次のＲＯＭアクセスがデコーディングの目
的のためであり、従って次のＲＯＭアドレスの残りの４
個のビットがコードストリームのヘッドから取り出され
ることが必要であることを表示する。一方、次のＲＯＭ
アクセスが、現在のＲＯＭワードのビット１０の値によ
って表示されるように、制御の目的のためであるなら
ば、次のＲＯＭアドレスの残りの４個のビットは、現在
のＲＯＭワードのビット（３：０）から取り出される。
【００７６】現在の命令がブロック命令であって、デコ
ードされたＡＣ値−ラン長さの組のラン長さの部分が特
定されたことを表示するべく、現在のＲＯＭワードのビ
ツト１４がセットされているならば、次のＲＯＭアドレ
スは、予め決められた４ビットパターン（本実施例で
は、１１０１）及び特定された６ビットのラン長さによ
って形成される。特定されたラン長さは、（１）ブロッ
クの終わり（ＥＯＢ）のシンボルが特定されたときは、
ｚデータカウンタ１１１１の中に、（２）短いエスケー
プシンボルが特定されたときは、レジスタ１１０２ｂと
レジスタ１１０２ｃとの内容をカスケードにすることに
よって得られた値の中に、（３）長いエスケープシンボ
ルが特定されたときは、レジスタ１１０２ａとレジスタ
１１０２ｂとの内容をカスケードすることによって得ら
れた値の中に、（４）それ以外の時は、現在のＲＯＭワ
ードのビット（１０：６）の中に見いだせる。次のよう
な３つの違法な範囲がある。（１）ビットパタ−ン １
０００＿００００＿００００＿００００によって表現さ
れる値。（２）１０００＿００００＿１０００＿０００
１から１０００＿００００＿１１１１＿１１１１までの
範囲。（３）００００＿００００＿００００＿００００
から００００＿００００＿０１１１＿１１１１までの範
囲。レベルコードが正当な範囲内にあることの確認は、
デコーディング動作に関する前述された方法と同じよう
に、最後にアクセスされたＲＯＭアドレスの特定のビッ
トを用いて、クロック周期毎に、コードストリームから
シフトされた４個のビットをＲＯＭの下位アドレスへ写
すことによって完了する。もし１６ビットのレベルコー
ドが違法な範囲内にあるならば、到着したＲＯＭ内のア
ドレスの内容は、違法な１６ビットレベルコードの信号
を送る。
ードされたＡＣ値−ラン長さの組のラン長さの部分が特
定されたことを表示するべく、現在のＲＯＭワードのビ
ツト１４がセットされているならば、次のＲＯＭアドレ
スは、予め決められた４ビットパターン（本実施例で
は、１１０１）及び特定された６ビットのラン長さによ
って形成される。特定されたラン長さは、（１）ブロッ
クの終わり（ＥＯＢ）のシンボルが特定されたときは、
ｚデータカウンタ１１１１の中に、（２）短いエスケー
プシンボルが特定されたときは、レジスタ１１０２ｂと
レジスタ１１０２ｃとの内容をカスケードにすることに
よって得られた値の中に、（３）長いエスケープシンボ
ルが特定されたときは、レジスタ１１０２ａとレジスタ
１１０２ｂとの内容をカスケードすることによって得ら
れた値の中に、（４）それ以外の時は、現在のＲＯＭワ
ードのビット（１０：６）の中に見いだせる。次のよう
な３つの違法な範囲がある。（１）ビットパタ−ン １
０００＿００００＿００００＿００００によって表現さ
れる値。（２）１０００＿００００＿１０００＿０００
１から１０００＿００００＿１１１１＿１１１１までの
範囲。（３）００００＿００００＿００００＿００００
から００００＿００００＿０１１１＿１１１１までの範
囲。レベルコードが正当な範囲内にあることの確認は、
デコーディング動作に関する前述された方法と同じよう
に、最後にアクセスされたＲＯＭアドレスの特定のビッ
トを用いて、クロック周期毎に、コードストリームから
シフトされた４個のビットをＲＯＭの下位アドレスへ写
すことによって完了する。もし１６ビットのレベルコー
ドが違法な範囲内にあるならば、到着したＲＯＭ内のア
ドレスの内容は、違法な１６ビットレベルコードの信号
を送る。
【００７７】本実施例では、デコーダＦＩＦＯ２１０出
力レジスタ、１６ビットレジスタ１１１２、５ビットレ
ジスタ１１１３、４ビットレジスタ１１０２ｄ、４ビッ
トレジスタ１１０２ｃ、４ビットレジスタ１１０２ｂ、
及び３ビットレジスタ１１０２ａが、７ステージのパイ
プラインされたデータパスを形成する。更に、レジスタ
１１０２ａ〜１１０２ｄもまた、１５ビットレジスタと
して取り扱われることが可能である。
力レジスタ、１６ビットレジスタ１１１２、５ビットレ
ジスタ１１１３、４ビットレジスタ１１０２ｄ、４ビッ
トレジスタ１１０２ｃ、４ビットレジスタ１１０２ｂ、
及び３ビットレジスタ１１０２ａが、７ステージのパイ
プラインされたデータパスを形成する。更に、レジスタ
１１０２ａ〜１１０２ｄもまた、１５ビットレジスタと
して取り扱われることが可能である。
【００７８】各クロック周期の始めに、レフトシフタ１
１０９は、レジスタ１１１３にコードストリームのヘッ
ドの５個のビットを提供する。その内の４個のビットは
次のＲＯＭワードをアクセスするために用いられ、その
４個のビットは、次のクロック周期にコードストリーム
のヘッドを進めるためのビットの数（４ビット以上）を
提供する。本実施例では、コードストリームのヘッド
は、ビットストリームロジック装置１１０８内のビット
ポインタによってモニタされる。ビットポインタが、レ
ジスタ１１１２のビット０でのコードビットを通過し
て、（最下位ビットに向かって）進んだ後の１クロック
周期では、デコーダＦＩＦＯ２１０の出力レジスタの内
容が、レジスタ１１１２内にロードされ、デコーダＦＩ
ＦＯ２１０の次のエントリが、デコーダＦＩＦＯ２１０
の出力レジスタにロードされる。デコーダＦＩＦＯ２１
０の出力レジスタの上位９ビットは、レフトシフタ１１
０９が利用可能なので、（デコーダＦＩＦＯ２１０の出
力レジスタ内の）コードストリームのヘッドの５個のビ
ットは、立ち往生することなしに、次のＲＯＭアドレス
を形成するべく、レフトシフタ１１０９によって提供さ
れる。４個のビットのみが次のＲＯＭアドレスを形成す
るために使用され、コードストリームのヘッドの５番目
のビットは、後続の振幅値の符号を決定するべく、ＡＣ
係数を決定した後に、ブロック命令内で直ちに使用され
る。
１０９は、レジスタ１１１３にコードストリームのヘッ
ドの５個のビットを提供する。その内の４個のビットは
次のＲＯＭワードをアクセスするために用いられ、その
４個のビットは、次のクロック周期にコードストリーム
のヘッドを進めるためのビットの数（４ビット以上）を
提供する。本実施例では、コードストリームのヘッド
は、ビットストリームロジック装置１１０８内のビット
ポインタによってモニタされる。ビットポインタが、レ
ジスタ１１１２のビット０でのコードビットを通過し
て、（最下位ビットに向かって）進んだ後の１クロック
周期では、デコーダＦＩＦＯ２１０の出力レジスタの内
容が、レジスタ１１１２内にロードされ、デコーダＦＩ
ＦＯ２１０の次のエントリが、デコーダＦＩＦＯ２１０
の出力レジスタにロードされる。デコーダＦＩＦＯ２１
０の出力レジスタの上位９ビットは、レフトシフタ１１
０９が利用可能なので、（デコーダＦＩＦＯ２１０の出
力レジスタ内の）コードストリームのヘッドの５個のビ
ットは、立ち往生することなしに、次のＲＯＭアドレス
を形成するべく、レフトシフタ１１０９によって提供さ
れる。４個のビットのみが次のＲＯＭアドレスを形成す
るために使用され、コードストリームのヘッドの５番目
のビットは、後続の振幅値の符号を決定するべく、ＡＣ
係数を決定した後に、ブロック命令内で直ちに使用され
る。
【００７９】レフトシフタ１１０９の５ビット出力の右
シフトを提供することに加えて、ライトシフタ１１１０
もまた、“ｌｕｍａ”ブロック命令及び“ｃｈｒｏｍ
ａ”ブロック命令のＤＣ及びＡＣ成分のシフトされた値
に符号ビットをつける。上述されたように、ＶＬＣデコ
ーダ２１１の制御は、ＲＯＭ１１０５によって実行され
る。例えば、ＡＣ係数−ラン長さの組のラン長さのデコ
ーディングの後に、現在のブロック命令の実行の終わり
までアクセスされた各ＲＯＭワードは、ｚデータカウン
タ１１１１を直接減少させ、そしてｚデータバス２０５
上に値０が出力されることを可能にする。
シフトを提供することに加えて、ライトシフタ１１１０
もまた、“ｌｕｍａ”ブロック命令及び“ｃｈｒｏｍ
ａ”ブロック命令のＤＣ及びＡＣ成分のシフトされた値
に符号ビットをつける。上述されたように、ＶＬＣデコ
ーダ２１１の制御は、ＲＯＭ１１０５によって実行され
る。例えば、ＡＣ係数−ラン長さの組のラン長さのデコ
ーディングの後に、現在のブロック命令の実行の終わり
までアクセスされた各ＲＯＭワードは、ｚデータカウン
タ１１１１を直接減少させ、そしてｚデータバス２０５
上に値０が出力されることを可能にする。
【００８０】ライトシフタ１１１０及びレフトシフタ１
１０９は、“ゲットビット”命令のビットのシフトを提
供する。１クロック周期当たり多くとも４ビットがシフ
トされるので、４ビットよりも多くのビットを得るため
には、複数のクロック周期が必要となる。“ゲットｎビ
ット”命令のための、最初のクロック周期では、（４を
法とする）ｎビットは、右シフトされ、残りの数のビッ
トは、レジスタ１１０２ａ〜１１０２ｄによって形成さ
れたパイプライン内へ、同時に連続して４ビット分シフ
トされる。
１０９は、“ゲットビット”命令のビットのシフトを提
供する。１クロック周期当たり多くとも４ビットがシフ
トされるので、４ビットよりも多くのビットを得るため
には、複数のクロック周期が必要となる。“ゲットｎビ
ット”命令のための、最初のクロック周期では、（４を
法とする）ｎビットは、右シフトされ、残りの数のビッ
トは、レジスタ１１０２ａ〜１１０２ｄによって形成さ
れたパイプライン内へ、同時に連続して４ビット分シフ
トされる。
【００８１】ＶＬＣデコーダ２１１の出力値が、現在の
ＲＯＭワードから取り出されたとき、グローバルバス２
０９のビット１４〜１０は、０にセットされ、現在のＲ
ＯＭワード９〜０は、マルチプレクサ１１１４ａ及び１
１１４ｂを通してグローバルバス２０９上のビット９〜
０として出力される。もしＶＬＣデコーダ２１１の出力
値がコードストリームから取り出されるならば、マルチ
プレクサ１１１４ａ及び１１１４ｂは、各々レジスタ１
１０２ａ及びライトシフタ１１１０の出力データを選択
する。マルチプレクサ１１１４ａ及び１１１４ｂは、各
々反転出力値を提供するために選択される。そのような
反転出力値は、ブロック命令の実行中に、もし必要であ
れば、ＤＣ振幅値の１の補数またはＡＣ振幅値の２の補
数を提供するために望ましい。ｚデータインクリメンタ
１１１３は、１の補数計算または２の補数計算を完了す
る。
ＲＯＭワードから取り出されたとき、グローバルバス２
０９のビット１４〜１０は、０にセットされ、現在のＲ
ＯＭワード９〜０は、マルチプレクサ１１１４ａ及び１
１１４ｂを通してグローバルバス２０９上のビット９〜
０として出力される。もしＶＬＣデコーダ２１１の出力
値がコードストリームから取り出されるならば、マルチ
プレクサ１１１４ａ及び１１１４ｂは、各々レジスタ１
１０２ａ及びライトシフタ１１１０の出力データを選択
する。マルチプレクサ１１１４ａ及び１１１４ｂは、各
々反転出力値を提供するために選択される。そのような
反転出力値は、ブロック命令の実行中に、もし必要であ
れば、ＤＣ振幅値の１の補数またはＡＣ振幅値の２の補
数を提供するために望ましい。ｚデータインクリメンタ
１１１３は、１の補数計算または２の補数計算を完了す
る。
【００８２】画素フィルタ及び動作補償 画素フィルタ２１４は、メモリコントローラ２０６から
の基準フレームを受け取り、かつＣＰＵ２０１からの復
元されたビデオデータを、画素メモリ２１３から検索す
る。ＭＰＥＧ規格に基づけば、基準フレームは、ビデオ
データを基準フレームに関連づける（“予測する”）１
個または複数のモーションベクトルを用いて、復元され
たビデオデータと結合される。結果として得られた映像
は、後の出力のために、ビデオＦＩＦＯ２１７及びビデ
オバス２０５によってＤＲＡＭ２１７に記憶される。Ｍ
ＰＥＧ規格のもとでは、復元されたビデオデータは、予
告を表現せず（即ち、基準フレームとは無関係であ
り）、逆の予告を表現し（即ち、過去の時刻の基準フレ
ームに依存する）、先の予告を表現し（即ち、将来の時
刻の基準フレームに依存して）、または、内捜された予
告を表現（即ち、将来の時刻の基準フレーム及び過去の
時刻の基準フレームの両方に依存）する。
の基準フレームを受け取り、かつＣＰＵ２０１からの復
元されたビデオデータを、画素メモリ２１３から検索す
る。ＭＰＥＧ規格に基づけば、基準フレームは、ビデオ
データを基準フレームに関連づける（“予測する”）１
個または複数のモーションベクトルを用いて、復元され
たビデオデータと結合される。結果として得られた映像
は、後の出力のために、ビデオＦＩＦＯ２１７及びビデ
オバス２０５によってＤＲＡＭ２１７に記憶される。Ｍ
ＰＥＧ規格のもとでは、復元されたビデオデータは、予
告を表現せず（即ち、基準フレームとは無関係であ
り）、逆の予告を表現し（即ち、過去の時刻の基準フレ
ームに依存する）、先の予告を表現し（即ち、将来の時
刻の基準フレームに依存して）、または、内捜された予
告を表現（即ち、将来の時刻の基準フレーム及び過去の
時刻の基準フレームの両方に依存）する。
【００８３】本実施例では、ビデオデータが“否予測”
タイプでなければ、１個または複数の基準フレームのブ
ロックが、ＤＲＡＭ２１７からフェッチされる。これら
のブロックは各々、９×９要素からなる。ＤＲＡＭ２１
７の各ページは、８列及び３２行の画素（１ページ当た
り２５６個の画素）を記憶するので、９×９のフェッチ
は、少なくとも１つのページ境界と交差する。（実際、
ＤＲＡＭ２１７の１ワードに２個の画素が記憶されてい
るので、実際のフェッチは、１０×９ブロックの画素を
含む。）ページとの交差を最小にするために、本実施例
では、次のページメモリ内に存在するブロックの残りの
画素がアクセスされる前に、あるメモリページ内に存在
する９×９ブロックの画素の全てがアクセスされる、ア
クセス方法を用いている。この方法は、米国特許出願第
０７／６６９，８１８号明細書に開示された実施例の動
作補償に関連して説明されている。この特許出願明細書
は、ここで言及したことによって本出願の一部とされた
い。
タイプでなければ、１個または複数の基準フレームのブ
ロックが、ＤＲＡＭ２１７からフェッチされる。これら
のブロックは各々、９×９要素からなる。ＤＲＡＭ２１
７の各ページは、８列及び３２行の画素（１ページ当た
り２５６個の画素）を記憶するので、９×９のフェッチ
は、少なくとも１つのページ境界と交差する。（実際、
ＤＲＡＭ２１７の１ワードに２個の画素が記憶されてい
るので、実際のフェッチは、１０×９ブロックの画素を
含む。）ページとの交差を最小にするために、本実施例
では、次のページメモリ内に存在するブロックの残りの
画素がアクセスされる前に、あるメモリページ内に存在
する９×９ブロックの画素の全てがアクセスされる、ア
クセス方法を用いている。この方法は、米国特許出願第
０７／６６９，８１８号明細書に開示された実施例の動
作補償に関連して説明されている。この特許出願明細書
は、ここで言及したことによって本出願の一部とされた
い。
【００８４】図１１は、画素フィルタ２１３のブロック
図である。画素ペアはＤＲＡＭ２１７からフェッチさ
れ、かつグローバルバス２０９上に画素フィルタ２１３
が備えられている。動作ベクトルは、各々Ｘレジスタと
Ｙレジスタ（図示されていない）とに記憶されたＸ成分
とＹ成分とからなる。動作ベクトルのＸ成分は、フェッ
チされた画素の１０×９ブロック内の最初の行が９×９
画素基準ブロックの一部であるかどうかを表示する。動
作ベクトルのＹ成分は、フェッチされた１０×９ブロッ
クの幾つの列が最初のメモリページ内に存在するかを表
示する。
図である。画素ペアはＤＲＡＭ２１７からフェッチさ
れ、かつグローバルバス２０９上に画素フィルタ２１３
が備えられている。動作ベクトルは、各々Ｘレジスタと
Ｙレジスタ（図示されていない）とに記憶されたＸ成分
とＹ成分とからなる。動作ベクトルのＸ成分は、フェッ
チされた画素の１０×９ブロック内の最初の行が９×９
画素基準ブロックの一部であるかどうかを表示する。動
作ベクトルのＹ成分は、フェッチされた１０×９ブロッ
クの幾つの列が最初のメモリページ内に存在するかを表
示する。
【００８５】他のサイクル毎に、画素ペアはグローバル
バス２０９に到着し、各サイクル毎に、画素フィルタ２
１３は１画素を処理する。９×８ビットのランダムアク
セスメモリからなる行メモリ９０１は、以前にアクセス
された最後の行の画素を記憶する。現在の行の画素が到
着したとき、到着した各々の画素は、加算器９０２によ
って、行メモリ９０１に記憶された同じ列の画素と平均
化される（Ｘ方向にフィルタされる）。次に到着した画
素は、行メモリ９０１に記憶された対応する画素に置き
換えられる。加算器９０２の結果は、パイプラインレジ
スタ９０３内にラッチされる。
バス２０９に到着し、各サイクル毎に、画素フィルタ２
１３は１画素を処理する。９×８ビットのランダムアク
セスメモリからなる行メモリ９０１は、以前にアクセス
された最後の行の画素を記憶する。現在の行の画素が到
着したとき、到着した各々の画素は、加算器９０２によ
って、行メモリ９０１に記憶された同じ列の画素と平均
化される（Ｘ方向にフィルタされる）。次に到着した画
素は、行メモリ９０１に記憶された対応する画素に置き
換えられる。加算器９０２の結果は、パイプラインレジ
スタ９０３内にラッチされる。
【００８６】次に、フィルタされた画素は、加算器９０
５によって、列メモリ９０４に記憶されていた先行する
列のフィルタされた画素と平均化（ｙ方向にフィルタ）
される。パイプラインレジスタ９０３から入ってくる各
画素は、列メモリ９０４内の対応する画素と置き代わ
る。加算器９０５からの結果として得られたフィルタさ
れた画素は、パイプラインレジスタ９０６内に連続的に
ラッチされる。ｘ方向及びｙ方向での平均の最終結果
は、ＭＰＥＧ規格によって要求されるような、１／２の
画素による８×８ブロックの変換（“再サンプリン
グ”）である。次に、再サンプリングされた基準フレー
ムは、加算器９０６によって、画素メモリ２１３内の復
元されたビデオデータに加えられる。画素２１３は２つ
の部分からなり、各部分は、交互に、二重のバッファ方
式内にＣＰＵ２０１からの復元されたデータを受け取
り、かつ画素フィルタ２１３内の画素フィルタリングへ
画素を提供する。
５によって、列メモリ９０４に記憶されていた先行する
列のフィルタされた画素と平均化（ｙ方向にフィルタ）
される。パイプラインレジスタ９０３から入ってくる各
画素は、列メモリ９０４内の対応する画素と置き代わ
る。加算器９０５からの結果として得られたフィルタさ
れた画素は、パイプラインレジスタ９０６内に連続的に
ラッチされる。ｘ方向及びｙ方向での平均の最終結果
は、ＭＰＥＧ規格によって要求されるような、１／２の
画素による８×８ブロックの変換（“再サンプリン
グ”）である。次に、再サンプリングされた基準フレー
ムは、加算器９０６によって、画素メモリ２１３内の復
元されたビデオデータに加えられる。画素２１３は２つ
の部分からなり、各部分は、交互に、二重のバッファ方
式内にＣＰＵ２０１からの復元されたデータを受け取
り、かつ画素フィルタ２１３内の画素フィルタリングへ
画素を提供する。
【００８７】本実施例では、ｘレジスタ及びｙレジスタ
が、前方動作ベクトル及び後方動作ベクトルのために備
えられている。内捜された予測ブロックを処理すると
き、（前方動作ベクトルに関連した）前方基準フレーム
は、前方補償のために最初にフェッチされる。前方補償
の結果は、前方補償の後にフェッチされる後方基準フレ
ームを用いた後方補償のために、画素メモリ２１３に記
憶される。
が、前方動作ベクトル及び後方動作ベクトルのために備
えられている。内捜された予測ブロックを処理すると
き、（前方動作ベクトルに関連した）前方基準フレーム
は、前方補償のために最初にフェッチされる。前方補償
の結果は、前方補償の後にフェッチされる後方基準フレ
ームを用いた後方補償のために、画素メモリ２１３に記
憶される。
【００８８】ビデオインタフェース フィルタされ、そして動作補償されたビデオデータは、
ビデオデコーダ２００の出力として、ビデオインタフェ
ースへのビデオバス２０５上に提供される。ビデオイン
タフェースのブロック図が、図１２に示されている。図
１２に示すように、ビデオデータは、画素の組として、
グローバルバス２０９を通して、（図１２では符号１０
００によって概ね表示されている）ビデオインタフェー
スに提供される。ＣＰＵ２０１はまた、グローバルバス
２０９を通してビデオインタフェース１０００に制御情
報を提供する。そのような制御情報は、例えば、ＹＵＶ
表現されたデータ（即ち輝度／色光度表現）とＲＧＢ表
現されたデータとの間及びスキャンライン上のアクティ
ブデータの開始位置と終了位置との間の変換のために必
要な変換因子を含む。変換因子は、レジスタ１００１に
記憶されている。同期化信号ＹＳＹＮＣ及びＨＳＹＮＣ
（垂直及び水平同期化信号）を受け取るタイミングロジ
ック１００２は、ビデオインタフェース１０００の動作
を、受け取られたビデオデータストリームに同期させ
る。
ビデオデコーダ２００の出力として、ビデオインタフェ
ースへのビデオバス２０５上に提供される。ビデオイン
タフェースのブロック図が、図１２に示されている。図
１２に示すように、ビデオデータは、画素の組として、
グローバルバス２０９を通して、（図１２では符号１０
００によって概ね表示されている）ビデオインタフェー
スに提供される。ＣＰＵ２０１はまた、グローバルバス
２０９を通してビデオインタフェース１０００に制御情
報を提供する。そのような制御情報は、例えば、ＹＵＶ
表現されたデータ（即ち輝度／色光度表現）とＲＧＢ表
現されたデータとの間及びスキャンライン上のアクティ
ブデータの開始位置と終了位置との間の変換のために必
要な変換因子を含む。変換因子は、レジスタ１００１に
記憶されている。同期化信号ＹＳＹＮＣ及びＨＳＹＮＣ
（垂直及び水平同期化信号）を受け取るタイミングロジ
ック１００２は、ビデオインタフェース１０００の動作
を、受け取られたビデオデータストリームに同期させ
る。
【００８９】入ってくる画素の各組の画素は、ＹＵＶ表
現されていて、かつ等しいＹ、Ｕ、及びＶ型である。こ
れらの画素は、各々がビデオＦＩＦＯ２０８ａ及びビデ
オＦＩＦＯ２０８ｂと呼ばれる２個のＦＩＦＯからなる
ビデオＦＩＦＯ２０８に記憶されている。ビデオＦＩＦ
Ｏ２０８ａ及びビデオＦＩＦＯ２０８ｂは、各々輝度
（Ｙ）データ及び色光度（ＵまたはＶ）データを記憶す
る。
現されていて、かつ等しいＹ、Ｕ、及びＶ型である。こ
れらの画素は、各々がビデオＦＩＦＯ２０８ａ及びビデ
オＦＩＦＯ２０８ｂと呼ばれる２個のＦＩＦＯからなる
ビデオＦＩＦＯ２０８に記憶されている。ビデオＦＩＦ
Ｏ２０８ａ及びビデオＦＩＦＯ２０８ｂは、各々輝度
（Ｙ）データ及び色光度（ＵまたはＶ）データを記憶す
る。
【００９０】本実施例では、ＹＵＶ表現されたデータ
は、ユーザの選択によって、出力のために、ＲＧＢ表現
されたデータに変換されることもできる。ＹＵＶ表現さ
れたデータからＲＧＢ表現されたデータへの変換は、ブ
ロック１００３内で実行される。外部から提供されるビ
デオクロック信号ＶＣＬＫを受け取る同期化回路１００
４は、所望の速度で、２４ビットバス１００６上に出力
ビデオデータを提供する。
は、ユーザの選択によって、出力のために、ＲＧＢ表現
されたデータに変換されることもできる。ＹＵＶ表現さ
れたデータからＲＧＢ表現されたデータへの変換は、ブ
ロック１００３内で実行される。外部から提供されるビ
デオクロック信号ＶＣＬＫを受け取る同期化回路１００
４は、所望の速度で、２４ビットバス１００６上に出力
ビデオデータを提供する。
【００９１】これまでの詳細な説明は、本発明の特定の
実施例を例示するために提供されたものであって、本発
明に制限を加えることを意図するものではない。本発明
の技術的視点内で種々の変形、変更が可能である。本発
明は、添付の請求項によって定義される。
実施例を例示するために提供されたものであって、本発
明に制限を加えることを意図するものではない。本発明
の技術的視点内で種々の変形、変更が可能である。本発
明は、添付の請求項によって定義される。
【００９２】
【発明の効果】本発明に基づく復元プロセッサによっ
て、ビデオ信号のリアルタイムの復元と、現在の計算機
または集積回路技術を用いた経済的な実施が可能になっ
た。
て、ビデオ信号のリアルタイムの復元と、現在の計算機
または集積回路技術を用いた経済的な実施が可能になっ
た。
【図１】ＭＰＥＧ規格での、圧縮及び復元プロセスのモ
デルを表す図。
デルを表す図。
【図２】本発明に基づく、ビデオ用復元プロセッサ回路
２００のブロック図。
２００のブロック図。
【図３】ＣＰＵ２０１のデータの流れを表す図。
【図４】ＩＤＣＴ動作の命令サイクル内に用いられたレ
ジスタの内容を示す、ＣＰＵ２０１内のレジスタファイ
ルのマップを示す図。
ジスタの内容を示す、ＣＰＵ２０１内のレジスタファイ
ルのマップを示す図。
【図５】一次元ＩＤＣＴが、ＤＣＴ係数の８×８ブロッ
クの１列または１行を構成する８個のＤＣＴ係数上で実
施される、８ポイントＩＤＣＴアルゴリズムの１つのパ
スの流れ図。
クの１列または１行を構成する８個のＤＣＴ係数上で実
施される、８ポイントＩＤＣＴアルゴリズムの１つのパ
スの流れ図。
【図６】ＣＰＵ２０１での、逆量子化動作及びＩＤＣＴ
動作の順序を示す図。
動作の順序を示す図。
【図７】本発明に基づく、乗算とバタフライ動作とを同
時に、ＣＰＵ２０１内で達成する回路６００を示す図。
時に、ＣＰＵ２０１内で達成する回路６００を示す図。
【図８】ＣＰＵ２０１のデータパス内の回路６００の第
１ステップを示す図。
１ステップを示す図。
【図９】本発明に基づく、図５のＩＤＣＴアルゴリズム
を用いた、ＣＰＵ２０１内のＩＤＣＴを計算するための
マイクロプログラム。
を用いた、ＣＰＵ２０１内のＩＤＣＴを計算するための
マイクロプログラム。
【図１０】転送リクエストＦＩＦＯ（ＴＲＦ）２０７及
びＤＲＡＭコントローラ２０６を示す、メモリコントロ
ーラのブロック図。
びＤＲＡＭコントローラ２０６を示す、メモリコントロ
ーラのブロック図。
【図１１】画素フィルタ、及び画素フィルタ２１３と画
素メモリ２１４とを有する動作圧縮モジュールのブロッ
ク図。
素メモリ２１４とを有する動作圧縮モジュールのブロッ
ク図。
【図１２】ビデオ用ＦＩＦＯ２０８とＹＵＶ／ＲＧＢ発
散回路を有するビデオ用インタフェースのブロック図。
散回路を有するビデオ用インタフェースのブロック図。
【図１３】ＶＬＣデコーダ２１１とデコーダＦＩＦＯ２
０８とを含むＶＬＣデコーダモジュールのブロック図。
０８とを含むＶＬＣデコーダモジュールのブロック図。
１０１ フレ−ム間の冗長性の除去ステップ １０２ ＤＣＴステップ １０３ 量子化ステップ １０４ エンコーディングステップ １０５ デコーディングステップ １０６ 逆量子化ステップ １０７ ＩＤＣＴステップ １０８ 実際の画素の発生ステップ ２００ ビデオデコーダ ２０１ ＣＰＵ ２０２ ホスト計算機 ２０３ ホストバス ２０４ コードＦＩＦＯ ２０５ ビデオバス ２０６ ＤＲＡＭコントローラ ２０７ 命令ＦＩＦＯ ２０８ ビデオＦＩＦＯ ２０９ グローバルバス ２１０ デコーダＦＩＦＯ ２１１ ＶＬＣデコ−ダ ２１２ ジグザグメモリ ２１３ 画素メモリ ２１４ 画素フィルタ ２１５ メモリ装置 ２１５ａ 量子化メモリ ２１５ｂ 一時記憶装置 ２１５ｃ コサインメモリ ２１６ 命令メモリ ５０１ ジグザグメモリからの検索ステップ ５０２ 逆量子化ステップ ５０３ コサイン乗算ステップ ５０４ 一次元ＩＤＣＴ１ステップ ５０５ 一時記憶装置への記憶ステップ ５０６ 一次元ＩＤＣＴ２ステップ ５０７ 画素メモリへの提供ステップ ６０１ 乗算減算装置 ６０２ バタフライ装置 ６０３ 乗算器 ６０４ マルチプレクサ ６０５ クランプ ８０１ メモリバッファ ８０２ 優先順位裁定回路 ８０３ａ〜８０３ｆ 状態レジスタ ８０４ ＦＩレジスタ ８０５ ＦＰレジスタ ８０６ ＭＦレジスタ ８０７ アドレス発生ロジック ８０８ ＭＳレジスタ ９０１ 行メモリ ９０２ 加算器 ９０３ パイプラインレジスタ ９０４ 列メモリ ９０５ 加算器 ９０６ パイプラインレジスタ ９０７ 加算器 １００１ レジスタ １００２ タイミングロジック １００３ 補間及び色変換装置 １００４ 同期化回路 １００５ 出力ラッチ １００６ ２４ビットバス １００７ 境界捜入装置 １１０２ａ〜１１０２ｄ レジスタ １１０３ ＦＩＦＯアドレスロジック装置 １１０４ フリーズロジック装置 １１０５ ＲＯＭ １１０６ グローバルデータデコード装置 １１０７ ＲＯＭアドレス発生器 １１０８ ビットストリームロジック １１０９ 左シフタ １１１０ 右シフタ １１１１ ｚデータカウンタ １１１２ レジスタ １１１３ レジスタ １１１４ａ、１１１４ｂ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/92 Ｄ 4227−5Ｃ
Claims (4)
- 【請求項１】 中央処理装置からの命令に基づいて、
可変長コードのコードストリームをデコードする装置で
あって、 前記命令を受け取り、かつ前記命令を特定し、そして前
記特定された命令に基づいて、アドレスの第１フィール
ドを提供する手段と、 前記コードストリームの始まりのトラックを保持するポ
インタを提供する手段と、 前記アドレスの第２フィールドとして用いるために、前
記コードストリームの前記始まりから、予め決められた
個数のビットを抽出する手段と、 制御情報を記憶するための複数のワードと、前記各可変
長コードのためのデコードされた値とを提供するメモリ
システムであって、前記メモリシステムの各ワードが、
（１）前記命令の実行を完了するために、前記メモリシ
ステムへの次のアクセスが要求されているかどうかとい
うことと、（２）前記ポインタを進めるためのビットの
個数とを表示し、前記ワードが、前記次のアクセスが必
要なことを表示するとき、前記ワードは更に、次のアド
レスを生み出すための用いられる第３フィールドを提供
し、前記ワードが、前記次のアクセスが必要でないこと
を表示するとき、前記ワードは更に、前記デコードされ
た値を提供する、メモリシステムと、 前記第３フィールドと前記コードストリームからの前記
予め決められたビットの個数とを用いて、前記次のアド
レスを形成し、そして前記メモリシステムへの前記次の
アクセスを起こすための手段とを有することを特徴とす
るデコードする装置。 - 【請求項２】 複数前記可変長コードが、第１の値
と、予め決められた値が繰り返される回数を表示する第
２の値とをエンコードし、 複数の前記可変長コードの各々のデコーディングが、前
記予め決められた値を、前記回数だけ出力することを含
み、 後記制御回路を制御するための制御情報を含む、前記複
数の可変長コードをデコードする間に、前記予め決めら
れた値と、前記メモリワードとを出力するための制御回
路を更に有することを特徴とする請求項１に記載の装
置。 - 【請求項３】 中央処理方法からの命令に基づいて、
可変長コードのコードストリームをデコードする方法で
あって、 前記命令を受け取り、かつ前記命令を特定し、そして前
記特定された命令に基づいて、アドレスの第１フィール
ドを提供する過程と、 前記コードストリームの始まりのトラックを保持するポ
インタを提供する過程と、 前記アドレスの第２フィールドとして用いるために、前
記コードストリームの前記始まりから、予め決められた
個数のビットを抽出する過程と、 制御情報を記憶するための複数のワードと、前記各可変
長コードのためのデコードされた値とを有するメモリシ
ステムを提供する過程であって、前記メモリシステムの
各ワードが、（１）前記命令の実行を完了するために、
前記メモリシステムへの次のアクセスが要求されている
かどうかということと、（２）前記ポインタを進めるた
めのビットの個数とを表示し、前記ワードが、前記次の
アクセスが必要なことを表示するとき、前記ワードは更
に、次のアドレスを生み出すための用いられる第３フィ
ールドを提供し、前記ワードが、前記次のアクセスが必
要でないことを表示するとき、前記ワードは更に、前記
デコードされた値を提供する、メモリシステムを提供す
る過程と、 前記第３フィールドと前記コードストリームからの前記
予め決められたビットの個数とを用いて、前記次のアド
レスを形成し、そして前記アドレスの前記ワードが前記
命令の実行が完了したことを表示するまで、前記メモリ
システムへの前記次のアクセスを起こすための過程とを
有することを特徴とするデコードする方法。 - 【請求項４】 複数前記可変長コードが、第１の値
と、予め決められた値が繰り返される回数を表示する第
２の値とをエンコードし、 複数の前記可変長コードの各々のデコーディングが、前
記予め決められた値を、前記回数だけ出力することを含
み、 後記制御回路を制御するための制御情報を含む、前記複
数の可変長コードをデコードする間に、前記予め決めら
れた値と、前記メモリワードとを出力するための制御回
路を提供する過程を更に有することを特徴とする請求項
３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89073292A | 1992-05-28 | 1992-05-28 | |
| US07/890,732 | 1992-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326615A true JPH06326615A (ja) | 1994-11-25 |
Family
ID=25397076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| EP (1) | EP0572263A3 (ja) |
| JP (1) | JPH06326615A (ja) |
| KR (1) | KR940006352A (ja) |
| CA (1) | CA2096584A1 (ja) |
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