JPH07240844A - 画像データ処理装置および画像データ処理方法 - Google Patents

画像データ処理装置および画像データ処理方法

Info

Publication number
JPH07240844A
JPH07240844A JP2093794A JP2093794A JPH07240844A JP H07240844 A JPH07240844 A JP H07240844A JP 2093794 A JP2093794 A JP 2093794A JP 2093794 A JP2093794 A JP 2093794A JP H07240844 A JPH07240844 A JP H07240844A
Authority
JP
Japan
Prior art keywords
data
pixel
processing
bus
image
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2093794A
Other languages
English (en)
Inventor
Tetsuya Matsumura
哲哉 松村
Shinichi Nakagawa
伸一 中川
Hiroshi Segawa
浩 瀬川
Kazuya Ishihara
和哉 石原
Satoru Kumaki
哲 熊木
Mitsuo Hanami
充雄 花見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2093794A priority Critical patent/JPH07240844A/ja
Priority to DE4447554A priority patent/DE4447554C2/de
Priority to DE4447553A priority patent/DE4447553C2/de
Priority to DE4447552A priority patent/DE4447552C2/de
Priority to DE19944408522 priority patent/DE4408522C2/de
Priority to FR9403206A priority patent/FR2702862B1/fr
Priority to FR9408221A priority patent/FR2707779B1/fr
Priority to FR9408222A priority patent/FR2707780B1/fr
Publication of JPH07240844A publication Critical patent/JPH07240844A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Image Processing (AREA)
  • Memory System (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【構成】 画像圧縮のための国際標準規格に従う画像圧
縮／伸張処理装置であって、全体制御プロセッサおよび
可変長処理プロセッサを備えたコントロールユニット２
と、離散コサイン変換演算および量子化演算のためのピ
クセルプロセシングユニット３と、ＳＤＲＡＭを用いた
フレームバッファメモリ５１と、動き予測ユニット４１
と、ピクセルデータバスＰＢと、コードバスＣＢとを備
える。コントロールユニット２内に設けられた全体制御
プロセッサが、画像圧縮／伸張処理のためのパイプライ
ン制御を行なう。 【効果】 画像圧縮／伸張処理が、独立して動作する演
算ユニットにより行なわれ、かつパイプライン処理が実
行されるので、高速処理に適した画像圧縮／伸張処理装
置が提供され得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に画像データ処
理装置および画像処理方法に関し、特に、画像データの
圧縮および／または伸張を高速で効率的に実行できる画
像データ処理装置および画像データ処理方法に関する。
【０００２】
【背景の技術】従来より、画像データを圧縮および伸張
するための国際標準規格の作成が、国際標準化機構（In
ternational Organization for Standardization；以下
「ＩＳＯ」という），国際電信電話諮問委員会（Intern
ational Telegraph and Telephone Consultative Commi
ttee；以下「ＣＣＩＴＴ」という、ただし、現在はＩＴ
ｕ−Ｔと改称），国際電気標準会議（International El
ectrical Committee；以下「ＩＥＣ」という）により進
められている。
【０００３】国際標準規格の中で、ＪＰＥＧ規格は、Ｉ
ＳＯおよびＣＣＩＴＴによるＪｏｉｎｔ Ｐｈｏｔｏｇ
ｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐにより作成さ
れ、カラー静止画のための圧縮および伸張アルゴリズム
を規定している。一方、ＭＰＥＧ規格は、ＩＳＯおよび
ＩＥＣのＭｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔ
Ｇｒｏｕｐにより作成中であり、カラー動画のための
圧縮および伸張アルゴリズムを規定している。さらに、
Ｈ．２６１規格は、ＣＣＩＴＴにより作成中の規格であ
り、テレビ会議およびテレビ電話に適した圧縮および伸
張アルゴリズムを規定している。
【０００４】図６９は、国際標準規格において勧告され
ている画像圧縮アルゴリズムにおける主な処理を示すブ
ロック図である。図６９を参照して、画像圧縮処理は、
基本的に、予測符号化処理，直交変換処理および可変長
符号化処理を含む。図６９からわかるように、ＪＰＥ
Ｇ，ＭＰＥＧおよびＨ．２６１の各規格は、画像圧縮処
理において、離散コサイン変換（以下「ＤＣＴ」とい
う），量子化処理およびハフマン符号化処理を含んでい
る。
【０００５】たとえば、カラー静止画処理のためのＪＰ
ＥＧ規格は、基本システムとして、適応ＤＣＴ処理，量
子化処理ならびにＤＰＣＭ処理およびハフマン符号化処
理を含む。ＪＰＥＧ規格は、拡張システムとして、適応
ＤＣＴ処理および階層符号化処理ならびに算術符号化処
理および適応ハフマン符号化処理を含む。
【０００６】動画像蓄積処理のためのＭＰＥＧ規格は、
動き補償／フレーム間予測処理，ＤＣＴ処理，量子化処
理およびハフマン符号化処理を含む。テレビ電話および
テレビ会議のためのＨ．２６１規格は、動き補償処理／
フレーム間予測処理，ＤＣＴ処理，量子化処理およびハ
フマン符号化処理を含む。
【０００７】上記の国際標準規格に従う画像圧縮用ＬＳ
Ｉの開発が進められており、その概要は、たとえば、
「画像圧縮用ＬＳＩ」と題された論文（テレビジョン学
会誌Ｖｏｌ．４６，Ｎｏ．３，ｐｐ．２５３−２６０，
１９９２）において記載されている。この発明は、一般
に上記の国際標準規格に従う画像圧縮および／または伸
張処理のための画像データ圧縮装置，画像データ伸張装
置および画像データプロセッサに適用され得ることが指
摘される。
【０００８】図７０は、従来の画像圧縮／伸張処理装置
のブロック図である。図７０を参照して、この画像圧縮
／伸張処理装置は、画像データ処理のためのディジタル
シグナルプロセッサ（以下「ＤＳＰ」という）９００
と、画像データメモリ９０７と、コードデータメモリ９
０８と、表示用メモリ９０９と、ワークメモリ９１０と
を含む。ＤＳＰ９００は、内部バス９４０を介してメモ
リ９０７ないし９１０に接続される。
【０００９】図７１は、図７０に示したＤＳＰ９００の
ブロック図である。図７１を参照して、このＤＳＰ９０
０は、命令メモリ９０１と、プログラム制御器９０２
と、データメモリ９０３と、データ演算器９０４と、外
部インターフェイス９０５とを含む。システムバス９４
１は、プログラム制御器９０２，データメモリ９０３，
データ演算器９０４および外部インターフェイス９０５
間を接続する。
【００１０】動作において、命令メモリ９０１内にスト
アされた（またはプログラムされた）命令コードが読出
され、プログラム制御器９０２に与えられる。プログラ
ム制御器９０２は、与えられた命令コードをデコード
し、様々な制御信号を発生する。データ演算器９０４
は、プログラム制御器９０２から与えられた制御信号に
応答して、データメモリ９０３および外部インターフェ
イス９０５を介して外部からデータを受け、演算を実行
する。演算結果は、データメモリ９０３内にストアされ
るか、または外部インターフェイス９０５を介して出力
される。このように、ＤＳＰ９００において、命令メモ
リ９０１にストアされた命令コードに従って処理が実行
される。
【００１１】次に、図７０および図７１を参照して、画
像データの圧縮処理における動作について説明する。こ
こで、圧縮されるべき画像データは、画像データメモリ
９０７内にストアされているものと仮定する。まず、画
像データメモリ９０７内にストアされた画像データが、
ＤＳＰ９００内のデータメモリ９０３に転送される。デ
ータメモリ９０３内にストアされた画像データに対し
て、データ演算器９０４によるフォーマット変換処理が
行なわれる。フォーマット変換処理において、たとえ
ば、色差信号のサブサンプルデータまたはＲＧＢフォー
マットデータが、ＹＵＶフォーマットデータに変換され
る。変換されたデータは、一時的にデータメモリ９０３
内にストアされる。ＤＳＰ９００は、データメモリ９０
３内の変換されたデータを画像データメモリ９０７に転
送する。
【００１２】次に、ＤＳＰ９００は、画像データメモリ
９０７にストアされたデータを用いて、画像圧縮モード
の判定処理を行なう。画像圧縮モードとして、フレーム
間の圧縮モードおよびフレーム内の圧縮モードなどが知
られている。フレーム間の圧縮モードでは、動き予測
（または検出）などの処理が場合により必要となる。圧
縮モード判定のための評価データおよび動き検出のため
の評価データは、画像データに対する差分絶対値和演算
などの実行により得られる。これらの演算が実行される
とき、ＤＳＰ９００はフォーマット変換処理と同様に、
画像データメモリ９０７にストアされたデータをデータ
メモリ９０３に転送し、データメモリ９０３内にストア
されたデータに対してデータ演算器９０４が演算処理を
実行する。
【００１３】ＤＳＰ９００は、上記の演算により得られ
た評価データに基づいて、ワークメモリ９１０内にスト
アされたモード判定用テーブルデータを参照し、および
／または評価データについての比較演算処理を実行する
ことにより圧縮モードを決定する。
【００１４】圧縮モードが決定された後、ＤＳＰ９００
は、画像データメモリ９０７にストアされている画像デ
ータについて変換符号化処理を実行する。変換符号化処
理は、たとえばＤＣＴなどによって代表される処理であ
り、ＤＳＰ９００は、画像データメモリ９０７内にスト
アされたデータを内部メモリ９０３に転送した後、デー
タ演算器９０４がＤＣＴ処理を実行する。処理されたデ
ータは、データメモリ９０３内に保持される。
【００１５】さらに、ＤＳＰ９００は、可変長符号化
（またはエントロピー符号化）処理を実行する。可変長
符号化処理は、たとえばハフマン符号などを用いたコー
ド変換処理として知られる。ＤＳＰ９００は、データメ
モリ９０３内にストアされたデータについて、ワークメ
モリ９１０内にストアされたコード変換テーブルを参照
することにより可変長符号化処理を実行する。コード変
換の後、処理されたデータはデータメモリ９０３からコ
ードデータメモリ９０８に転送され、ストアされる。
【００１６】画像圧縮のための画像データ処理は上記の
ように行なわれるのであるが、一方、画像伸張のための
画像データ処理も、画像圧縮の場合と類似した態様で行
なわれる。すなわち、画像伸張されるべきデータが一旦
ＤＳＰ９００内のデータメモリ９０３に与えられ、スト
アされたデータに対してデータ演算器９０４が画像伸張
のための処理を実行する。
【００１７】
【発明が解決しようとする課題】このように、従来の画
像圧縮／伸張処理装置は、単一のデータ演算器９０４を
備えたＤＳＰ９００により、画像データの圧縮および伸
張処理を実行しているので、処理に多くの時間を要して
いた。これに加えて、ＤＳＰ９００は、データのための
１つの入出力ポート（すなわち外部インターフェイス９
０５）のみしか備えていないので、多量の画像データを
扱う画像圧縮／伸張処理装置においてデータ転送が効率
よく行なわれ得なかった。
【００１８】この発明は上記のような課題を解決するた
めになされたもので、その１つの目的は、高速処理に適
した画像データ処理装置および画像処理方法を提供する
ことである。
【００１９】
【課題を解決するための手段】請求項１の発明に係る画
像データ処理装置は、圧縮されるべき画素データを記憶
する画素データ記憶手段と、画素データ記憶手段に記憶
された画素データを伝送する画素データバスと、画素デ
ータバスを介して伝送された画素データについて、離散
コサイン変換処理および量子化処理を実行し、画素符号
を出力する画素プロセッサと、画素プロセッサから出力
された画素符号を伝送する画素符号バスと、画素符号バ
スを介して伝送された画素符号について、可変長符号化
処理を実行し、可変長符号を出力する可変長符号化プロ
セッサと、画素データバス，画素プロセッサ，画素符号
バスおよび可変長符号化プロセッサについてのパイプラ
イン処理を制御するパイプライン制御プロセッサとを含
む。
【００２０】請求項２の発明に係る画像データ処理装置
は、圧縮された可変長符号を記憶する可変長符号記憶手
段と、可変長符号記憶手段に記憶された可変長符号を伝
送する可変長符号バスと、可変長符号バスを介して伝送
された可変長符号について、可変長復号化処理を実行
し、画素符号を出力する可変長復号化プロセッサと、可
変長復号化プロセッサから出力された画素符号を伝送す
る画素符号バスと、画素符号バスを介して伝送された画
素符号について、逆量子化処理および逆離散コサイン変
換処理を実行し、伸張された画素データを出力する画素
プロセッサと、可変長符号バス，可変長復号化プロセッ
サ，画素符号バスおよび画素プロセッサについてのパイ
プライン処理を制御するパイプライン制御プロセッサと
を含む。
【００２１】請求項３の発明に係る画像データ処理装置
は、データ圧縮モードにおいて画素データについて離散
コサイン変換処理および量子化処理を実行し、かつデー
タ伸張モードにおいて画素符号について逆量子化処理お
よび逆離散コサイン変換処理を実行する画素プロセッサ
と、データ圧縮モードにおいて画素符号について可変長
符号化処理を実行し、かつデータ伸張モードにおいて可
変長符号について可変長復号化処理を実行する可変長プ
ロセッサと、画素プロセッサと可変長プロセッサとの間
で画素データおよび可変長符号を伝送する第１のデータ
バスと、画素プロセッサと可変長プロセッサとの間で画
素符号を伝送する第２のデータバスと、画素プロセッ
サ，可変長プロセッサ，第１および第２のデータバスに
ついてのパイプライン処理を制御するパイプライン制御
プロセッサとを含む。
【００２２】請求項４の発明に係る画像データ処理装置
は、変換のためのテーブルデータを記憶する第１の記憶
手段，画像処理されるべき画像データを記憶する第２の
記憶手段，表示のための画像データを記憶する第３の記
憶手段，および変換された画像データを記憶する第４の
記憶手段に対しアクセスすることができる。この画像デ
ータ処理装置は、第１ないし第４の記憶手段にそれぞれ
アクセスする第１ないし第４のアクセス手段と、第１な
いし第４のアクセス手段に対しアクセス動作の開始を個
々に制御するアクセス制御手段とを含む。
【００２３】請求項５の発明に係る画像データ処理装置
は、画像データ圧縮および／または画像データ伸張のた
めの複数の予め定められた処理についてのパイプライン
処理を制御する制御プロセッサと、制御プロセッサから
与えられる制御信号に応答して、複数の予め定められた
処理のうち予め定められた１つを実行する画像処理プロ
セッサとを含む。
【００２４】請求項６の発明に係る画像データ処理装置
は、画像データ圧縮および／または画像データ伸張のた
めの離散コサイン変換処理，量子化処理および可変長デ
ータ処理についてのパイプライン処理を制御するパイプ
ライン制御プロセッサと、パイプライン処理制御プロセ
ッサから与えられる制御信号に応答して、可変長データ
処理を実行する可変長プロセッサとを含む。
【００２５】請求項７の発明に係る画像データ処理装置
は、画像データ圧縮および／または画像データ伸張のた
めの予め定められた処理および画像データ転送について
の並列動作を制御する制御プロセッサと、各々が制御プ
ロセッサから与えられる制御信号に応答して、予め定め
られた処理および画像データ転送の実行を個々に命令す
る複数の実行命令手段とを含む。
【００２６】請求項８の発明に係る画像データ処理装置
は、ランデータおよびレベルデータの組合せに対応する
可変長符号，その符号長データおよび等長符号処理フラ
グを記憶する記憶手段と、与えられたランデータおよび
与えられたレベルデータに応答して、記憶手段から対応
する可変長符号，その符号長データおよび等長符号処理
フラグを読出す読出手段と、与えられたランデータおよ
び与えられたレベルデータについて、予め定められた規
則に従う符号化処理を実行し、対応する等長符号を出力
する等長符号化手段と、読出手段から出力される等長符
号処理フラグに応答して、可変長符号および等長符号の
一方を選択する選択手段と、選択手段から出力される出
力符号を順次に結合する符号結合手段とを含む。
【００２７】請求項９の発明に係る画像データ処理装置
は、可変長符号に対応するランデータ，レベルデータお
よび等長処理フラグを記憶する記憶手段と、結合された
可変長符号を含む与えられた可変長符号列から可変長符
号を抽出する抽出手段と、抽出手段によって抽出された
可変長符号に応答して、記憶手段から対応するランデー
タ，レベルデータおよび等長処理フラグを読出す読出手
段と、抽出手段によって抽出された可変長符号につい
て、予め定められた規則に従う等長復号化処理を実行
し、対応する復号データを出力する等長復号化手段と、
読出手段から出力される等長処理フラグ応答して、ラン
データおよびレベルデータならびに復号データの一方を
選択する選択手段とを含む。
【００２８】請求項１０の発明に係る画像データ処理装
置は、画面内の画素を規定するための画素データを記憶
するためのｎ個（ｎ≧２）のメモリセルアレイを含む。
ｎ個のメモリセルアレイは、１つの行アドレス信号およ
び１つの列アドレス信号の供与に応答して、各々がｎ個
のメモリセルアレイの対応する１つ内にストアされたｎ
個の画素データを出力する。ｎ個の画素データは、画面
において垂直方向に置かれた複数の画素を規定する。こ
の画像データ処理装置は、さらに、シリアルクロック信
号に応答して、画面において水平方向に置かれた画素に
ついての画素データを指定するための列アドレス信号を
シリアルに出力するアドレス信号発生手段を含む。
【００２９】請求項１１の発明に係る画像データ処理装
置は、画面内の画素を規定するための画素データを記憶
するためのｎ個（ｎ≧２）のメモリセルアレイを含む。
ｎ個のメモリセルアレイは、１つの行アドレス信号およ
び１つの列アドレス信号の供与に応答して、各々がｎ個
のメモリセルアレイの対応する１つ内にストアされたｎ
個の画素データを出力する。ｎ個の画素データは、画面
において水平方向に置かれた複数の画素を規定する。こ
の画像データ処理装置は、さらに、シリアルクロック信
号に応答して、画面において垂直方向に置かれた画素に
ついての画素データを指定するための列アドレス信号を
シリアルに出力するアドレス信号発生手段を含む。
【００３０】請求項１２の発明に係る画像データ処理方
法は、画面を形成する画素を規定する複数のマクロブロ
ックデータをパイプライン処理の下で符号化する。この
画像データ処理方法は、マクロブロックデータについて
離散コサイン変換処理および量子化処理を実行し、画素
符号を生成するステップと、生成された画素符号につい
て可変長符号化処理を実行し、可変長符号を生成するス
テップと、生成された可変長符号を結合し、可変長符号
列を生成するステップとを含む。
【００３１】請求項１３の発明に係る画像データ処理方
法は、画面を形成する画素を規定する複数の可変長符号
を含む可変長符号列をパイプライン処理の下で復号化す
る。この画像データ処理方法は、可変長符号列から前記
可変長符号を抽出するステップと、抽出された可変長符
号について可変長復号化処理を実行し、画素符号を生成
するステップと、画素符号について逆量子化処理および
逆離散コサイン変換処理を実行し、画面を形成する画素
を規定するマクロブロックデータを生成するステップと
を含む。
【００３２】請求項１４の発明に係る画像データ処理方
法は、画面内の画素を規定する複数の第１画素データを
記憶する記憶手段に第１画素データをマッピングさせ
る。この画像データ処理方法は、第１画素データの中か
ら２次元的に隣接しかつ正方形に近い矩形領域に含まれ
る複数の第２画素データを決定する第１ステップと、第
２画素データを１つのデータとして記憶手段の１つのア
ドレスを第２画素データに与える第２ステップと、第２
画素データのアドレスを用いて第２画素データを記憶手
段からまたは記憶手段へ転送する第３ステップとを含
む。
【００３３】請求項１５の発明に係る画素データ処理方
法は、画面内の画素を規定するための互いに関連する第
１および第２色差画素データを記憶する記憶手段に第１
および第２色差画素データをマッピングさせる。この画
素データ処理方法は、第１および第２色差画素データを
転送単位で交互に記憶手段にマッピングする第１ステッ
プと、第１または第２色差データを転送単位で記憶手段
からまたは記憶手段へ転送する第２ステップとを含む。
【００３４】請求項１６の発明に係る画像データ処理方
法は、画面内の画素を規定するための互いに連関する第
１および第２色差画素データを記憶する記憶手段に第１
および第２色差画素データをマッピングさせる。この画
像データ処理方法は、第１および第２画素データを同数
ずつ合わせた第３色差画素データを１つのデータとして
記憶手段にマッピングさせる第１ステップと、第３色差
画素データを１つのデータとして前記記憶手段からまた
は記憶手段へ転送する第２ステップとを含む。
【００３５】請求項１７の発明に係る画像データ処理装
置は、圧縮されるべき画素データを記憶する第１の画素
データ記憶手段と、第１の画素データ記憶手段に記憶さ
れた画素データを伝送する第２の画素データバスと、第
１の画素データバスを介して伝送された画素データを受
け、伝送された画素データを用いて動き予測用参照デー
タを抽出し、かつ、動き予測用参照データを出力する第
１および第２のデータポートを有する画素プロセッサ
と、画素プロセッサの第２のデータポートから出力され
た動き予測用参照データを伝送する第２の画素データバ
スと、第２の画素データバスを介して伝送された動き予
測用参照データを記憶する第２の画素データ記憶手段
と、第２の画素データ記憶手段に記憶され、第２の画素
データバスを介して伝送された動き予測用参照データを
用いて動き予測処理を実行し、動きベクトルを生成する
動き予測ユニットと、第１および第２画素データバス、
画素プロセッサ、および動き予測ユニットについてのパ
イプライン処理を制御するパイプライン制御プロセッサ
とを含む。
【００３６】請求項１８の発明に係る画像データ処理装
置は、請求項１７の構成に加え、パイプライン制御プロ
セッサは、画素プロセッサの第１および第２のデータポ
ートの出力制御信号を出力するシステム制御器をさらに
含む。
【００３７】請求項１９の発明に係る画像データ処理装
置は、圧縮されるべき画素データを記憶する第１の画素
データ記憶手段と、第１の画素データ記憶手段に記憶さ
れた画素データを伝送する第１の画素データバスと、第
１の画素データバスを介して伝送された画素データを受
け、伝送された画素データを用いて動き予測用参照デー
タを抽出し、かつ、抽出した動き予測用参照データを出
力する第１のデータポートと、抽出した動き予測用参照
データをそれぞれ分割して出力する複数の第２のデータ
ポートとを有する画素プロセッサと、第２のデータポー
トごとに対応して設けられ、第２のデータポートから出
力された動き予測用参照データを伝送する複数の第２の
画素データバスと、第２のデータポートごとに対応して
設けられ、第２の画素データバスを介して伝送された動
き予測用参照データを記憶する複数の第２の画素データ
記憶手段と、第２のデータポートごとに対応して設けら
れ、第２の画素データ記憶手段から第２のデータバスを
介して伝送された動き予測用参照データを用いて動き予
測処理を実行し、動きベクトルを生成する動き予測ユニ
ットと、第１の画素データバス、画素プロセッサ、複数
の第２の画素データバス、および複数の動き予測ユニッ
トについてのパイプライン処理を制御するパイプライン
制御プロセッサとを含む。
【００３８】請求項２０の発明に係る画像データ処理装
置は、圧縮されるべき画素データを記憶する第１の画素
データ記憶手段と、第１の画素データ記憶手段に記憶さ
れた画素データを伝送する第１の画素データバスと、第
１の画素データバスを介して伝送された画素データを受
け、伝送された画素データを用いて動き予測用参照デー
タを抽出し、かつ、動き予測用参照データを出力する第
１のデータポートと、動き予測用参照データの種類に応
じて動き予測用参照データを分割して出力する複数の第
２データポートとを有する画素プロセッサと、第２のデ
ータポートごとに対応して設けられ、第２のデータポー
トから出力された動き予測用参照データを伝送する複数
の第２の画素データバスと、第２のデータポートごとに
対応して設けられ、第２の画素データバスを介して伝送
された動き予測用参照データを記憶する複数の第２の画
素データ記憶手段と、複数の第２の画素データ記憶手段
と接続されるアドレスバスと、第２のデータポートごと
に対応して設けられ、第２の画素データ記憶手段に記憶
され、第２の画素データバスを介して伝送された動き予
測用参照データを用いて動き予測処理を実行し、動き予
測用参照データの種類に応じた動きベクトルを生成する
複数の動き予測ユニットと、第１の画素データバス、画
素プロセッサ、複数の第２の画素データバス、アドレス
バス、および複数の動き予測ユニットについてのパイプ
ライン処理を制御するパイプライン制御プロセッサとを
含む。
【００３９】請求項２１の発明に係る画像データ処理装
置は、圧縮されるべき画素データを記憶する第１の画素
データ記憶手段と、第１の画素データ記憶手段に記憶さ
れた画素データを伝送する第１の画素データバスと、第
１の画素データバスを介して伝送された画素データを受
け、伝送された画素データを用いて種類の異なる動き予
測用参照データを抽出し、かつ、動き予測用参照データ
を出力する第１のデータポートと、動き予測用参照デー
タの種類に応じて動き予測用参照データを出力する第２
のデータポートとを有する複数の画素プロセッサと、画
素プロセッサごとに対応して設けられ、第２のデータポ
ートから出力された動き予測用参照データを伝送する複
数の第２の画素データバスと、画素プロセッサごとに対
応して設けられ、第２の画素データバスを介して伝送さ
れた動き予測用参照データを記憶する第２の画素データ
記憶手段と、画素プロセッサごとに対応して設けられ、
第２の画素データ記憶手段に記憶され、第２の画素デー
タバスを介して伝送された動き予測用参照データを用い
て動き予測処理を実行し、動きベクトルを生成する複数
の動き予測ユニットと、第１の画素データバス、複数の
画素プロセッサ、複数の第２の画素データバス、および
複数の動き予測ユニットについてのパイプライン処理を
制御するパイプライン制御プロセッサとを含む。
【００４０】請求項２２の発明に係る画像データ処理装
置は、請求項１９ないし請求項２１の構成に加え、複数
の第２の画素データ記憶手段に記憶される動き予測用参
照データは、輝度成分と色差成分との種類の違いによっ
て、それぞれ異なる第２の画素データ記憶手段に記憶さ
れる。
【００４１】請求項２３の発明に係る画像データ処理装
置は、画像データ圧縮および／または画像データ伸長の
ための予め定められた処理および画像データ転送につい
ての並列動作を制御する制御プロセッサと、各々が制御
プロセッサから与えられる制御信号に応答して、予め定
められた処理および画像データ転送の実行を個々に命令
する複数の実行命令手段と、制御プロセッサと複数の記
憶命令手段との間でデータを転送する第１データバス
と、複数の実行命令手段との間でデータを転送する第２
データバスとを含む。
【００４２】請求項２４の発明に係る画像データ処理装
置は、画像データ圧縮および／または画像データ伸長の
ための離散コサイン変換処理および／または逆離散コサ
イン変換処理、および、量子化処理および／または逆量
子化処理を実行する画像処理手段と、画像データ専用に
設けられた少なくとも２つのインタフェース手段と、画
像処理手段により処理された画像データ圧縮および／ま
たは画像データ伸長のためのデータを記憶する記憶手段
と、インタフェース手段と記憶手段との間でデータを転
送する１つのデータバスとを含む。
【００４３】請求項２５の発明に係る画像データ処理装
置は、画像データ圧縮および／または画像データ伸長の
ための離散コサイン変換処理および／または逆離散コサ
イン変換処理、および、量子化処理および／または逆量
子化処理を実行する画像処理手段と、画像データ専用に
設けられた少なくとも２つのインタフェース手段と、画
像処理手段より処理された画像データ圧縮および／また
は画像データ伸長のためのデータを記憶する記憶手段
と、インタフェース手段ごとに設けられ、インタフェー
ス手段の各々と記憶手段との間でデータを転送する複数
のデータバスとを含む。
【００４４】
【作用】請求項１の発明における画像データ処理装置で
は、画素プロセッサが画素データバスを介して伝送され
た画素データに対して離散コサイン変換処理および量子
化処理を実行し、一方、可変長符号化プロセッサが画素
符号バスを介して伝送された画素符号に対して可変長符
号化処理を実行する。パイプライン制御プロセッサは、
これらのプロセッサによる処理およびバスを介してのデ
ータ転送におけるパイプライン処理を制御するので、画
像データの圧縮処理が高速に行なわれ得る。
【００４５】請求項２の発明における画像データ処理装
置では、可変長復号化プロセッサが可変長符号バスを介
して伝送された可変長符号に対し可変長復号化処理を実
行し、一方、画素プロセッサが画素符号バスを介して伝
送された画素符号に対し逆量子化処理および逆離散コサ
イン変換処理を実行する。パイプライン制御プロセッサ
は、これらのプロセッサによる処理およびバスを介して
のデータ転送におけるパイプライン処理を制御するの
で、画像データの伸張処理が高速に行なわれ得る。
【００４６】請求項３の発明における画像データ処理装
置では、パイプライン制御プロセッサが、画素プロセッ
サ，可変長プロセッサ，第１および第２のデータバスに
ついてのパイプライン処理を制御するので、画像データ
の圧縮および／または伸張処理が高速に行なわれ得る。
【００４７】請求項４の発明における画像データ処理装
置では、アクセス制御手段が第１ないし第４のアクセス
手段に対しアクセス動作の開始を個々に制御する。した
がって、第１ないし第４の記憶手段に対するアクセスが
個々に行なわれ得るので、画像データ処理において使用
されるデータが高速に転送され、画像データ処理が高速
に行なわれ得る。
【００４８】請求項５の発明における画像データ処理装
置では、制御プロセッサが画像データ圧縮および／また
は画像データ伸張のための複数の予め定められた処理に
ついてのパイプライン処理を制御するので、画像データ
処理が高速に行なわれ得る。
【００４９】請求項６の発明における画像データ処理装
置では、パイプライン処理制御プロセッサが画像データ
圧縮および／または画像データ伸張のための離散コサイ
ン変換処理，量子化処理および可変長データ処理につい
てのパイプライン処理を制御するので、画像データ処理
が高速に行なわれ得る。
【００５０】請求項７の発明における画像データ処理装
置では、制御プロセッサが画像データ圧縮および／また
は画像データ伸張のための複数の予め定められた処理お
よび画像データ転送についての並列動作を制御する。複
数の実行命令手段が、制御プロセッサから与えられる制
御信号に応答して、これらの動作の実行を個々に命令す
るので、画像データ処理が高速に行なわれ得る。
【００５１】請求項８の発明における画像データ処理装
置では、選択手段が、読出手段から出力される等長処理
符号フラグに応答して、可変長符号および等長符号の一
方を選択するので、プログラムによる判断処理が極めて
簡単化され、画像データ処理が高速に行なわれ得る。
【００５２】請求項９の発明における画像データ処理装
置では、選択手段が、読出手段から出力される等長処理
フラグに応答して、ランデータおよびレベルデータなら
びに復号データの一方を選択するので、プログラムによ
る判断処理が極めて簡単化され、画像データ処理が高速
に行なわれ得る。
【００５３】請求項１０の発明における画像データ処理
装置では、１つの行アドレス信号および１つの列アドレ
ス信号に応答してｎ個のメモリセルアレイから読出され
るｎ個の画素データが、画面において垂直方向に置かれ
た複数の画素を規定している。アドレス信号発生手段
が、シリアルクロック信号に応答して、列アドレス信号
をシリアルに出力するので、画面内の所望の領域につい
ての画素データを短時間でアクセスできる。したがっ
て、画像データ処理が高速に行なわれ得る。
【００５４】請求項１１の発明における画像データ処理
装置では、１つの行アドレス信号および１つの列アドレ
ス信号に応答してｎ個のメモリセルアレイから読出され
るｎ個の画素データが、画面において水平方向に置かれ
た複数の画素を規定している。アドレス信号発生手段
が、シリアルクロック信号に応答して、列アドレス信号
をシリアルに出力するので、画面内の所望の領域につい
ての画素データを短時間でアクセスできる。したがっ
て、画像データ処理が高速に行なわれ得る。
【００５５】請求項１２の発明における画像データ処理
方法では、複数のマクロブロックデータについてのすべ
ての処理が、パイプライン処理の下で行なわれるので、
画像データの圧縮処理が高速に行なわれ得る。
【００５６】請求項１３の発明における画像データ処理
方法では、複数の可変長符号を含む可変長符号列につい
ての復号化処理がパイプライン処理の下で行なわれるの
で、画像データの伸張処理が高速に行なわれ得る。
【００５７】請求項１４の発明における画像データ処理
方法では、２次元的に隣接し、かつ正方形に近い矩形領
域に含まれる複数の第２画素データを１つのデータとし
て、１つのアドレスを与えて転送しているので、正方形
に近い矩形領域内の第１画素データを転送する際の転送
回数が削減される。
【００５８】請求項１５の発明における画像データ処理
方法では、互いに関連する第１および第２色差画素デー
タを転送単位で交互にマッピングさせ、この転送単位で
第１または第２の色差データを転送しているので、１回
のアドレス生成で所定範囲の第１および第２色差画素デ
ータを転送することができる。
【００５９】請求項１６の発明における画像データ処理
方法では、互いに連関を有する第１および第２色差画素
データを同数ずつ合わせた第３色差画素データを１つの
データとして記憶手段にマッピングさせ、この第３色差
画素データを１つのデータとして転送しているので、１
回のアドレス生成で所定範囲の第１および第２色差画素
データを転送することができる。
【００６０】請求項１７ないし請求項１８の発明におけ
る画像データ処理装置では、画素プロセッサが動き予測
用参照データを第１のデータポートと、第２のデータポ
ートとにより出力し、第１の画素データ記憶手段と第２
の画素データ記憶手段にそれぞれ記憶させ、第２の画素
記憶手段に記憶された動き予測用参照データは、第２の
画素データバスを介して動き予測ユニットに伝送され、
動き予測ユニットで動き予測処理を実行し、動きベクト
ルを生成する。
【００６１】請求項１９ないし請求項２０の発明におけ
る画像データ処理装置では、画素プロセッサが、複数の
第２のデータポートを有し、複数の第２のデータポート
ごとに対応して設けられた複数の第２の画素データバス
が、動き予測用参照データを分割して転送し、それぞれ
の第２画素データバスに接続される第２の画素データ記
憶手段に分割された動き予測用参照データが記憶され、
それぞれの第２の画素データバスに接続される動き予測
ユニットで動き予測処理が実行され、動きベクトルが生
成される。
【００６２】請求項２１の発明における画像データ処理
装置では、複数の画素プロセッサが、それぞれ第２のデ
ータポートを有し、それぞれの第２のデータポートに対
応して設けられた第２の画素データバスが、動き予測用
参照データを分割して転送し、それぞれの第２画素デー
タバスに接続される第２の画素データ記憶手段に分割さ
れた動き予測用参照データが記憶され、それぞれの第２
の画素データバスに接続される動き予測ユニットで動き
予測処理を実行し、動きベクトルを生成する。
【００６３】請求項２２の発明における画像データ処理
装置では、複数の第２の画素データ記憶手段に輝度成分
と色差成分との種類の違いに応じた種類の異なる動き予
測用参照データが記憶される。
【００６４】請求項２３の発明における画像データ処理
装置では、画素プロセッサが画像データ圧縮および／ま
たは画像データ伸長のための複数の予め定められた処理
および画像データ転送についての制御をする。複数の実
行命令手段は、制御プロセッサから与えられる制御信号
に応答して、これらの動作の実行を個々に命令するとと
もに、第１および第２データバスにより制御プロセッサ
と複数の実行命令手段との間および複数の実行命令手段
との間でデータ転送を並列に実行することができるの
で、画像データ処理が高速に行なわれ得る。
【００６５】請求項２４ないし請求項２５の発明におけ
る画像データ処理装置では、少なくとも２つのインタフ
ェース手段によりデータを並列に外部装置へ転送するこ
とができるので、画像データ処理が高速に行なわれ得
る。
【００６６】
【実施例】以下では、この発明の第１ないし第１５実施
例を示す画像圧縮／伸張処理装置（または画像圧縮／伸
張処理システム）が記載される。最初にこれらの実施例
におけるシステム構成が説明され、その後システムを構
成する内部構成が説明される。
【００６７】１．システム構成 （１） 第１実施例 図１は、この発明の第１実施例を示す画像圧縮／伸張処
理装置１０１のブロック図である。図１を参照して、画
像圧縮／伸張処理装置１０１は、ホストコンピュータ９
３との入出力のためのホストインターフェイス（Ｉ／
Ｆ）回路１と、２つのプロセッサ（図示せず）を備えた
コントロールユニット２と、ＤＣＴおよび量子化のため
のピクセルプロセシングユニット３と、動き予測（また
は検出）ユニット４１と、処理されるべき画像データを
記憶するフレームバッファメモリ５１と、コードデータ
を記憶するバッファメモリ６と、様々な変換処理におい
て必要なテーブルデータを記憶するワークメモリ７と、
テレビカメラ９１からの画像データを記憶しおよび／ま
たは記憶された画像データを表示装置（ＣＲＴ）９２に
与えるための入出力メモリ８１とを含む。
【００６８】ホストバスＨＢは、２４ビット（図中「２
４ｂ」により示す）のバス幅を有しており、ホストイン
ターフェイス回路１，コントロールユニット２，ピクセ
ルプロセシングユニット３，バッファメモリ６およびワ
ークメモリ７の間のデータ転送のために設けられる。ピ
クセルデータバスＰＢは、３２ビット（３２ｂ）のバス
幅を有し、コントロールユニット２，ピクセルプロセシ
ングユニット３，動き予測ユニット４１およびフレーム
バッファメモリ５１の間のデータ転送のために設けられ
る。コードデータバスＣＢは、１６ビット（１６ｂ）の
バス幅を有し、コントロールユニット２，ピクセルプロ
セシングユニット３およびバッファメモリ６の間のコー
ドデータ転送のために設けられる。入出力バスＩＯＢ
は、２４ビット（２４ｂ）のバス幅を有し、コントロー
ルユニット２と入出力メモリ８１との間のデータ転送の
ために設けられる。
【００６９】ホストインターフェイス回路１は、汎用ロ
ジックＬＳＩ（ディスクリート）またはＰＬＤまたはＦ
ＰＧＡなどのようなプログラマブルロジックデバイスに
より構成された論理回路を備えている。フレームバッフ
ァメモリ５は、主として、圧縮されるべき画像データお
よび参照されるべき画像データを一時的に記憶するため
に設けられる。フレームバッファメモリ５１として、ス
タティックランダムアクセスメモリ（ＳＲＡＭ），ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ），シンク
ロナスＤＲＡＭおよびキャッシュＤＲＡＭなどのような
大容量メモリが用いられる。
【００７０】バッファメモリ６は、画像の符号化により
得られたビットストリームデータおよびラン／レベルデ
ータを一時的に記憶するために設けられる。バッファメ
モリ６は、ファーストインファーストアウト（ＦＩＦ
Ｏ）メモリにより構成されるが、場合により、ＤＲＡＭ
またはＳＲＡＭが用いられる。
【００７１】ワークメモリ７は、ＤＣＴ／逆ＤＣＴテー
ブルデータ，量子化／逆量子化テーブルデータ，可変長
処理のためのハフマンテーブルデータ，コントロールユ
ニット２およびピクセルプロセシングユニット３におけ
る処理のためのプログラム（マイクロコード），初期設
定用データなどを記憶するために設けられる。ワークメ
モリ７は、ＳＲＡＭにより構成される。
【００７２】入出力メモリ８１は、テレビカメラ９１お
よび／または表示装置９２のための画像データを記憶す
るために設けられる。入出力メモリ８１は、ビデオＲＡ
Ｍにより構成される。
【００７３】コントロールユニット２は、全体制御のた
めのマイクロプロセッサ（図示せず）と、可変長処理の
ためのプロセッサ（図示せず）とを備えている。全体制
御のためのプロセッサは、画像圧縮におけるＤＣＴ，量
子化，可変長符号化についてのパイプライン処理ならび
に画像伸張における可変長復号化，逆量子化および逆Ｄ
ＣＴのためのパイプライン処理を制御する。
【００７４】ピクセルプロセシングユニット３は、画像
圧縮におけるＤＣＴおよび量子化処理等の画素演算を実
行し、一方、画像伸張において逆量子化処理および逆Ｄ
ＣＴ処理等を実行する。
【００７５】動き予測ユニット４１は、片方向および両
方向についてのフレーム間予測などのような動き検出処
理を実行する。
【００７６】図２は、図１に示した画像圧縮／伸張処理
装置１０１における画像圧縮処理を示す処理ダイヤグラ
ムである。図２では、一例として、ＭＰＥＧ規格におい
て規定された符号化方式が示されている。
【００７７】図２を参照して、圧縮されるべき画像デー
タＩＤは、減算器９２１および切換器９２２を介してＤ
ＣＴ処理器９２３に与えられる。ＤＣＴ処理の後、量子
化器９２４により量子化処理が行なわれる。量子化され
たデータは可変長符号化処理器９２５に与えられ、可変
長符号処理がなされた後、符号化されたデータがバッフ
ァ９２６を介して圧縮された画像データＶＤとして出力
される。
【００７８】一方、量子化されたデータは逆量子化器お
よび逆ＤＣＴ処理器にも与えられ、動き予測のための逆
量子化処理および逆ＤＣＴ処理が行なわれる。逆ＤＣＴ
処理器の出力データは加算器９２９に与えられる。
【００７９】画像データＩＤは動き予測器９３０にも与
えられ、予測処理されたデータは加算器９２９に与えら
れる。加算器９２９の出力データは切換器９３１を介し
て減算器９２１および動き予測器９３０に与えられる。
切換器９２２および９３１による切換動作により、動き
予測を考慮に入れた画像圧縮処理が行なわれる。
【００８０】図３は、図１に示した画像圧縮／伸張処理
装置１０１における画像伸張処理を示す処理ダイヤグラ
ムである。図３を参照して、可変長符号データＶＤは、
バッファ９１１を介して可変長復号化処理器９１２に与
えられる。可変長復号化処理の後、コードデータが逆量
子化器９１３に与えられ、逆量子化処理が行なわれる。
逆量子化処理の後、逆ＤＣＴ処理器９１４により逆ＤＣ
Ｔ処理が行なわれ、処理されたデータが加算器９１５に
与えられる。加算器９１５は、その出力データについて
動き予測処理されたデータについても加算処理を行な
い、伸張された画像データＩＤを出力する。
【００８１】図２および図３に示した処理は、基本的に
ＭＰＥＧ規格において規定されているものであるが、こ
れらの画像圧縮および画像伸張処理が図１に示した画像
圧縮／伸張処理装置１０１において、後で説明するパイ
プライン処理の制御の下で効率的に行なわれ得る。
【００８２】（２） 第２実施例 図４は、この発明の第２実施例を示す画像圧縮／伸張処
理装置１０２のブロック図である。図１に示した画像圧
縮／伸張処理装置１０１と比較すると、図４に示した画
像圧縮／伸張処理装置１０２は、動き予測ユニット４１
が除かれている。すなわち、図４に示した実施例では、
動画の復号処理および静止画の符号化処理および復号化
処理が行なわれ得る。動画の復号処理は、符号化処理の
逆処理であるが、動き予測処理が含まれておらず、動き
ベクトルを受けて予測画像を生成する動き復号処理が追
加される。
【００８３】（３） 第３実施例 図５は、この発明の第３実施例を示す画像圧縮／伸張処
理装置１０３のブロック図である。図５を参照して、図
１に示した画像圧縮／伸張処理装置１０１と比較する
と、この画像圧縮／伸張処理装置１０３は、ピクセルデ
ータバスＰＢに接続された入出力メモリ８２を備えてい
る。すなわち、入出力メモリ８２は、ピクセルデータバ
スＰＢを介してコントロールユニット２に接続される。
これにより、コントロールユニット２において、入出力
メモリ８２およびフレームバッファメモリ６が共通のア
ドレス空間上にマッピングされることとなり、コントロ
ールユニット２における入出力用インターフェイス回路
（入出力ポート）の数を減少させることができる。
【００８４】（４） 第４実施例 図６は、この発明の第４実施例を示す画像圧縮／伸張処
理装置１０４のブロック図である。図６を参照して、図
１に示した画像圧縮／伸張処理装置１０１と比較する
と、画像圧縮／伸張処理装置１０４は、前方向および後
ろ方向についての動き予測を並列に（または同時に）実
行することができる両方向動き予測ユニット４２を備え
ている。すなわち、両方向動き予測ユニット４２は、前
方向についての動き予測処理のための動き予測ユニット
４３と、後ろ方向についての動き予測処理のための動き
予測ユニット４４とを備える。動き予測ユニット４３お
よび４４は、ピクセルデータバスＰＢに接続される。
【００８５】２つの動き予測ユニット４３および４４を
用いて前方向および後ろ方向の動き予測処理が並列に、
すなわち同時に実行され得るので、両方向動き予測処理
が短時間で効率よく行なわれ得る。
【００８６】（５） 第５実施例 図７は、この発明の第５実施例を示す画像圧縮／伸張処
理装置１０５のブロック図である。図１に示した画像圧
縮／伸張処理装置１０１と比較すると、この画像圧縮／
伸張処理装置１０５は、両方向についての動き予測処理
を同時に行なうことができる動き予測ユニット４５と、
各々がピクセルデータバスＰＢに接続された２つのフレ
ームバッファメモリ５２および５３とを備えている。動
き予測ユニット４５は、両方向の予測処理を同時に実行
することができるので、前および後ろの一方の予測処理
に要する時間で両方向予測処理が行なわれ得る。動き予
測ユニット４５は、２つの入出力ポートを有しており、
一方の入出力ポートはピクセルデータバスＰＢに接続さ
れ、他方の入出力ポートはローカルバスＬＢ１を介して
フレームバッファメモリ５３に接続される。
【００８７】２つのフレームバッファメモリ５２および
５３の一方は、前方向の動き予測処理用のフレームメモ
リとして使用され、他方のフレームバッファメモリは後
ろ方向の動き予測処理用のフレームメモリとして使用さ
れる。リファレンス画像データは、ピクセルデータバス
ＰＢおよびローカルバスＬＢ１を介して転送される。テ
ンプレート画像データおよび動きベクトルデータは、第
２のローカルバスＬＢ２を介して動き予測ユニット４５
からコントロールユニット２に転送される。
【００８８】（６） 第６実施例 図８は、この発明の第６実施例を示す画像圧縮／伸張処
理装置１０６のブロック図である。図１に示した画像圧
縮／伸張処理装置１０１と比較すると、この画像圧縮／
伸張処理装置１０６は、２つの入出力ポートを有する動
き予測ユニット４６を備える。動き予測ユニット４６
は、第１の入出力ポートがピクセルデータバスＰＢに接
続され、一方、第２の入出力ポートはローカルバスＬＢ
３を介してコントロールユニット２に接続される。動き
予測ユニット４６は、動き予測処理により得られる動き
ベクトルデータをローカルバスＬＢ３を介してコントロ
ールユニット２に直接に与える。動きベクトルデータは
８ビットの信号により構成されるので、ローカルバスＬ
Ｂ３は８ビットのバス幅を有している。ローカルバスＬ
Ｂ３を介して動きベクトルデータが直接にコントロール
ユニット２に与えられ得るので、画像圧縮／伸張処理装
置１０６における並列処理がより向上され、その結果、
画像圧縮／伸張処理がより高速で効率的に行なわれ得
る。
【００８９】図４ないし図８に示した画像圧縮／伸張処
理装置１０２ないし１０６は、いずれも基本的に図１に
示した画像圧縮／伸張処理装置１０１と同様の動作を行
なう。すなわち、第２ないし第６のいずれの実施例にお
いても、図２および図３に示した画像圧縮／伸張処理
が、パイプライン処理のための制御の下で実行される。
これにより、画像圧縮／伸張処理が高速で効率的に行な
われ得ることが指摘される。なお、パイプライン処理に
ついての詳細は、後で図１１および図１２を参照して説
明される。
【００９０】次に、上記の第６実施例の画像圧縮／伸長
処理装置１０６の画像データ転送処理におけるピクセル
データバスＰＢを介してデータ転送を行なう部分の画像
符号化処理における画像データ転送、および１つのマク
ロブロックの画像データを処理する際の画像データ転送
量について具体的に説明する。
【００９１】ここで、符号化対象画像データは、既にフ
レームバッファメモリ５１に保持されているものと仮定
する。また、データ転送量を求める前提として、画像フ
ォーマットは４：２：０、動き検出範囲は±１６画素、
ストラクチャーはフレームとする。
【００９２】なお、各ユニットはコントロールユニット
２の制御によって、ピクセルデータバスＰＢへの画像デ
ータの出力およびピクセルデータバスＰＢからの画像デ
ータの入力を実行する。各ユニットの動作タイミングも
コントロールユニット２によって管理される。
【００９３】まず、原画像データをコントロールユニッ
ト２からピクセルデータバスＰＢを介してフレームバッ
ファメモリ５１へ転送する。このとき、転送される画像
データ量は、３８４画素である。
【００９４】次に、動き予測を行なうために動き検索範
囲の参照画像（再生画像）の輝度成分をフレームバッフ
ァメモリ５１からピクセルデータバスＰＢを介して動き
予測ユニット４６へ転送する。このとき、転送する画像
データ量は、１面の参照画像につき７６８画素である。
よって、両方向予測時には、２面分の１５３６画素を転
送する必要がある。
【００９５】次に、動き予測を行なうために符号化対象
画像の輝度成分をフレームバッファメモリ５１からピク
セルデータバスＰＢを介してコントロールユニット２に
転送する。次に、上記輝度成分をコントロールユニット
２からローカルバスＬＢ３を介して動き予測ユニット４
６へ転送する。このとき、転送する画像データ量は、２
５６画素である。
【００９６】動き予測処理が終了し、その結果を用いた
符号化判定によってフレーム間予測を行なう場合、符号
化処理のために予測画像（再生画像）データをフレーム
バッファメモリ５１からピクセルデータバスＰＢを介し
てピクセルプロセシングユニット３へ転送する。このと
き、転送する画像データ量は、１面の予測画像につき４
５１画素である。よって、両方向予測時には、２面分の
９０２画素を転送する必要がある。
【００９７】次に、符号化対象画像データをフレームバ
ッファメモリ５１からピクセルデータバスＰＢを介して
ピクセルプロセシングユニット３へ転送する。このと
き、転送する画像データ量は、３８４画素である。
【００９８】符号化終了後、フレーム内符号化画像およ
び片方向予測画像に関して再生画像データをピクセルプ
ロセシングユニット３からピクセルデータバスＰＢを介
してフレームバッファメモリ５１へ転送する。このと
き、転送する画像データ量は３８４画素である。
【００９９】上記のデータ転送量は、再生画像データの
転送を除いたすべての転送を行なう両方向予測時に最大
となり、３４６２画素となる。
【０１００】ここで、画質を向上させるために動き検索
範囲を広げた場合、動き検索範囲の参照画像の輝度成分
の画像データ転送量が増大する。たとえば、動き検索範
囲を±３２画素に拡大した場合、片方向予測時に１２８
０画素、両方向予測時に２５６０画素の画像データを転
送する必要がある。
【０１０１】また、ディジタル画像データの場合には、
画像データの色差成分のデータ量によって異なるデータ
のフォーマットが存在する。すなわち、元の画像データ
量を維持した４：４：４フォーマット、色差成分を半分
に減少させた４：２：２フォーマット、および色差成分
を４分の１に減少させた４：２：０フォーマットがあ
る。したがって、取り扱う画像フォーマットを変更した
場合、動き予測に関する画像データ転送量以外の画像デ
ータ転送量が増大する。たとえば、フォーマット４：
４：４にした場合、原画像データの転送、符号化対象画
像データのピクセルプロセシングユニットへの転送、お
よび再生画像データの転送については、２倍の７６８画
素となり、予測画像データの転送については予測参照画
像１面につき２倍弱の８６７画素となる。
【０１０２】上記のように、高精細画像等のように処理
する画像の画素数が増加した場合、１マクロブロックの
処理にかかる時間が増大する。システムクロックを一定
とした場合、たとえば、１マクロブロックの処理をする
際のデータ転送量の増加により、システムクロックの１
サイクルで処理できるデータ転送量はハードウェアの性
能により制限される。したがって、上記のデータを転送
処理するためにはシステムクロックのサイクル数が増加
する。
【０１０３】以上のように、データ転送量が非常に多
く、さらに、画素数の拡大および高画質化を要求するに
従ってデータ転送量が増加する場合には、１マクロブロ
ックの符号化処理を単位にパイプラインを組むと、符号
化演算処理に要するサイクル数と比べて、符号化演算処
理を実行するために必要なデータ転送処理に要するサイ
クル数が多いため、データ転送処理が全体の処理速度を
制限する。以下、データ転送処理を効率化し、データ転
送速度により全体の処理速度が制限を受けない画像圧縮
／伸長処理装置について説明する。
【０１０４】（７） 第７実施例 図８３は、この発明の第７実施例を示す画像圧縮／伸長
処理装置１０７のブロック図である。図８３において、
図８に示す第６実施例と同様の部分については同一番号
を付し以下その説明を省略する。
【０１０５】図８３を参照して、ピクセルデータバスＰ
Ｂは、３２ビットのデータ幅を有し、コントロールユニ
ット２３、ピクセルプロセシングユニット３３およびフ
レームバッファメモリ５１の間のデータ転送のために設
けられる。
【０１０６】ローカルデータバスＬＤＢは、３２ビット
のデータ幅を有し、ピクセルプロセシングユニット３
３、動き予測ユニット４７およびローカルメモリ５６の
間のデータ転送のために設けられる。
【０１０７】ローカルメモリ５６は、ピクセルプロセシ
ングユニット３３から転送される動き予測に用いる再生
した画像データの輝度成分を一時的に記憶するために設
けられる。ローカルメモリ５６としては、ＳＲＡＭ、Ｄ
ＲＡＭ、シンクロナスＤＲＡＭおよびキャッシュＤＲＡ
Ｍ等の大容量メモリが用いられる。
【０１０８】コントロールユニット２３に含まれる全体
制御のためのマイクロプロセッサ（図示省略）は、コン
トロールユニット２３、フレームバッファメモリ５１、
ピクセルプロセシングユニット３３の間の画像データ転
送を制御し、さらに、ピクセルプロセシングユニット３
３、動き予測ユニット４７およびローカルメモリ５６の
間の画像データ転送を制御する。
【０１０９】ピクセルプロセシングユニット３３は、ピ
クセルデータバスＰＢに接続されるデータ入出力ポート
Ｐ１とは別に、新たに画像データ用のデータ出力ポート
Ｐ２を具備する。データ出力ポートＰ２にはローカルデ
ータバスＬＤＢを介して動き予測ユニット４７および新
たに設けたローカルメモリ５６が接続される。ピクセル
プロセシングユニット３３のデータ出力ポートＰ２、動
き予測ユニット４７およびローカルメモリ５６は、コン
トロールユニット２３により制御され、ローカルデータ
バス６１を介して画像データの転送を実行する。また、
各転送タイミングもコントロールユニット２３が管理す
る。
【０１１０】なお、ローカルデータバスＬＤＢで扱う画
像データは、ピクセルプロセシングユニット３３によっ
てフレームバッファメモリ５１からピクセルデータバス
ＰＢを介して転送された画像データから抽出された動き
予測用参照データ（少なくとも画像データのうち輝度を
示す情報を持つデータ、以降輝度成分と称す）である。
この参照データは、データ入出力ポートＰ１からピクセ
ルデータバスＰＢを介してフレームバッファメモリ５１
へ転送され記憶される。
【０１１１】また、動き予測ユニット４７とコントロー
ルユニット２３との間には８ビットの専用のローカルバ
スＬＢ４が設けられている。動き検出対象画像データ
は、コントロールユニット２３から動き予測ユニット４
７へ転送される。動き検出結果を示す動きベクトルデー
タは、動き予測ユニット４７からコントロールユニット
２３へ転送される。ピクセルデータバスＰＢに接続され
るコントロールユニット２３、フレームバッファメモリ
５１、およびピクセルプロセシングユニット２３は、上
記の動きベクトルデータにより予測画像の生成とその予
測画像の符号化を行なう。ピクセルプロセシングユニッ
ト３３は、符号化された画像データをコードバスＣＢへ
出力する。
【０１１２】次に、図８３を参照して、画像符号化処理
における画像データ転送および１マクロブロックの画像
データを処理する際の画像データ転送量について説明す
る。ここで、符号化対象画像データは、既にフレームバ
ッファメモリ５１に保持されており、動き検出に必要な
参照（再生）画像の輝度成分も既にローカルメモリ５６
に保持されているものと仮定する。また、転送量を求め
る前提としては、画像フォーマットは４：２：０、動き
検出範囲は±１６画素、ストラクチャーはフレームとす
る。
【０１１３】まず、原画像データは、コントロールユニ
ット２３からフレームバッファメモリ５１へピクセルデ
ータバスＰＢを介して転送される。このとき、転送され
る画像データ量は３８４画素である。
【０１１４】次に、動き予測を行なうために、動き予測
対象画像の輝度成分が、フレームバッファメモリ５１か
らコントロールユニット２３へピクセルデータバスＰＢ
を介して転送される。また、輝度成分は、ローカルバス
ＬＢ４を介して動き検出ユニット４７へ転送される。こ
のとき、転送される画像データ量は２５６画素である。
【０１１５】動き予測処理が終了し、その結果を用いた
符号化判定によってフレーム間予測を行なう場合、符号
化処理を行なうために、予測（再生）画像をフレームバ
ッファメモリ５１からピクセルプロセシング３３へピク
セルデータバスＰＢを介して転送する。このとき、転送
される画像データ量は予測画像１面につき４５１画素で
ある。したがって、両方向予測時には、９０２画素を転
送する必要がある。
【０１１６】次に、符号化対象画像データがフレームバ
ッファメモリ５１からピクセルプロセシングユニット３
３へピクセルデータバスＰＢを介して転送される。この
とき、転送される画像データ量は３８４画素である。
【０１１７】上記４つの画像データ転送と並列に、動き
予測を行なうための動き検索範囲の画像の輝度成分がロ
ーカルメモリ５６から動き検出ユニット４７へローカル
データバスＬＤＢを介して転送される。このとき、転送
する画像データ量は参照画像１面につき７６８画素であ
る。したがって、両方向予測時には、２面分の１５３６
画素を転送する必要がある。
【０１１８】符号化終了後、フレーム内符号化画像およ
び片方向予測画像に関しては、再生画像データがピクセ
ルプロセシングユニット３３からピクセルデータバスＰ
Ｂを介してフレームバッファメモリ５１へ転送される。
このとき同時に、再生画像の輝度成分が、ローカルデー
タバスＬＤＢを介してローカルメモリ５６へ転送され
る。
【０１１９】このとき、コントロールユニット２３は、
ピクセルプロセシングユニット３３が再生画像データを
内部の再生画像出力メモリ（たとえば、後述する図１９
に示す画像メモリ３３５）から出力するタイミングに同
期して、ピクセルデータバスＰＢと接続されるポートＰ
１を制御する出力制御信号を出力する。同時に、再生画
像出力メモリから輝度データが出力されている間、コン
トロールユニット２３は、ローカルデータバスＬＤＢに
接続されるポートＰ２を制御する出力制御信号を出力す
る。
【０１２０】また、ピクセルプロセシング３３では、コ
ントロールユニット２３からの命令もしくは内部メモリ
（たとえば、後述する図１９に示す制御器３１９内の内
部メモリ）に蓄えられたシーケンスプログラムに従い、
再生画像出力メモリから画像データが出力される。この
とき、ピクセルデータバスＰＢにつながるポートＰ１
は、コントロールユニット２３から出力される出力制御
信号に応答して、１マクロブロック分の画像データを出
力する。また同時に、ローカルデータバスＬＤＢに接続
されるポートＰ２は、コントロールユニット２３から出
力される出力制御信号に応答して、１マクロブロック分
の画像データの輝度成分のみを出力する。
【０１２１】上記の再生画像の転送処理では、転送され
る画像データ量は、ピクセルデータバスＰＢでは３８４
画素であり、ローカルデータバスＬＤＢでは２５６画素
である。
【０１２２】上記のように、２つのデータバスへのデー
タ出力機能を再生画像を生成するピクセルプロセシング
ユニット３３に持たせ、ピクセルデータバスＰＢへの再
生画像出力時に同期して、ローカルデータバスＬＤＢへ
の再生画像出力が行なわれている。したがって、ピクセ
ルプロセシングユニット３３内部の再生画像出力メモリ
（図示省略）の制御が共有され、内部メモリ出力につな
がる各ポートに対してそれぞれ１ビットの出力制御信号
のみでデータ転送を行なうことができる。この結果、コ
ントロールユニット２３から見たデータ転送制御が容易
となり、かつ、再生画像の転送時以外はコントロールユ
ニット２３によりバスの分解が行なわれ、データ転送の
並列処理が可能となる。
【０１２３】このときのデータ転送量は、両方向予測時
に最大となり、ピクセルデータバスＰＢでは１９２６画
素、ローカルデータバスＬＤＢでは１５３６画素とな
る。したがって、分割した２つのデータバスを用いるこ
とにより、第６実施例に比べて１つのバスで転送するデ
ータ量が削減され、実質的にデータ転送速度が向上し、
画像圧縮／伸長処理装置の処理速度を向上することが可
能となる。
【０１２４】（８） 第８実施例 図８４は、この発明の第８実施例を示す画像圧縮／伸長
処理装置１０８のブロック図である。図８４において、
図８３に示す画像圧縮／伸長処理装置と同一部分につい
ては同一番号を付し以下その説明を省略する。
【０１２５】ピクセルプロセシングユニット３４は、新
たに２つの画像データの出力ポートＰ４、Ｐ５を具備す
る。また、画像データバスとしては、ピクセルデータバ
スＰＢ、２つのローカルデータバスＬＤＢ１、ＬＤＢ２
の３つのデータバスが具備される。各ポートＰ３〜Ｐ５
の出力制御動作は、コントロールユニット２４内のパイ
プライン制御プロセッサ（たとえば、後述する図９に示
す全体制御プロセッサ１１）に含まれるシステム制御器
（たとえば、後述する図１３に示すシステム制御器１１
４）により出力される出力制御信号により行なわれる。
【０１２６】装置の機能を拡張して、動き検出範囲を±
６４画素に拡大した場合、片方向予測時でさえも２３０
４画素の画像データ量を転送する必要がある。以下、動
き検出範囲を±６４画素に拡大し、片方向予測を行なう
場合を仮定して説明する。図８に示す第６実施例の場合
では、動き検出範囲の拡大に伴って画像データ転送量は
４２３０画素となる。一方、第８実施例の場合は以下の
ようになる。第８実施例の場合、動き予測を行なうため
に動き検索範囲の画像の輝度成分を２分割して２つのデ
ータバスを用いて転送する。つまり、ローカルメモリ５
６ａから予測ユニット４７ａへローカルデータバスＬＤ
Ｂ１を用いて１２８０画素が転送されると同時に、ロー
カルメモリ５６ｂから動き予測ユニット４７ｂへローカ
ルデータバスＬＤＢ２を用いて１２８０画素が転送され
る。このとき、データの区切りの部分のデータは各デー
タバスＬＤＢ１、ＬＤＢ２へ転送する必要があるため、
１つのデータバスで転送する場合のデータ量である２３
０４画素に対して２つのデータバスで転送するデータ量
は、合計２５６０画素となる。つまり、１マクロブロッ
ク分の画素データ（２５６画素）だけ増加している。こ
れは、参照データを分割する際、その分割されたそれぞ
れの参照データのつながりが認識できるようにするため
である。
【０１２７】この場合、再生画像転送時には、再生画像
データをピクセルプロセシングユニット３４からピクセ
ルデータバスＰＢを用いてフレームバッファメモリ５１
へ転送し、同時に、ローカルデータバスＬＤＢ１および
ＬＤＢ２を用いてローカルメモリ５６ａおよび５６ｂへ
再生画像を転送する。
【０１２８】このときのデータ転送量は、ピクセルデー
タバスＰＢでは１９２６画素、ローカルデータバスＬＤ
Ｂ１およびＬＤＢ２では各１２８０画素である。つま
り、画像データバスを３分割することによって１つのバ
スで転送するデータ量が削減され、第６実施例に比べて
実質的なデータ転送速度が２倍強に上がり、画像圧縮／
伸長処理装置の処理速度を向上することが可能となる。
【０１２９】（９） 第９実施例 図８５は、この発明の第９実施例を示す画像圧縮／伸長
処理装置１０９のブロック図である。図８５において、
図８４に示す画像圧縮／伸長処理装置と同一部分につい
ては同一番号を付し以下その説明を省略する。
【０１３０】図８５を参照して、第９実施例は、ローカ
ルメモリ５６ｃおよび５６ｄに対して共通のアドレスバ
スＡＢを用いた実施例である。アドレスバスＡＢは、コ
ントロールユニット２５と接続され、コントロールユニ
ット２５からアドレス信号が出力される。
【０１３１】画像圧縮／伸長処理装置の拡張機能として
両方向動き予測で動き検索範囲を±３２画素とした場
合、予測画像１面につき１２８０画素を転送する必要が
ある。以下、±３２画素の範囲を動き検索し、両方向予
測を行なうことを仮定し、画像データ転送について説明
する。
【０１３２】まず、フレーム内符号化画像の場合のデー
タ転送について説明する。たとえば、ローカルメモリ５
６ｃに蓄えられた再生画像データと比べて、ローカルメ
モリ５６ｄに蓄えられた再生画像データの方が新しい
（時間的に後）場合、または最初の画像データを符号化
する（両方のローカルメモリ５６ｃおよび５６ｄにデー
タが蓄えられていない）場合、コントロールユニット２
５、フレームバッファメモリ５１、ピクセルプロセシン
グユニット３４、動き予測ユニット４７ａ、ローカルメ
モリ５６ｃ、ピクセルデータバスＰＢおよびローカルデ
ータバスＬＤＢ１を用いて、第７実施例と同様にデータ
転送を行なう。再生画像の輝度信号は、動き予測参照画
像データとして用いるためローカルメモリ５６ｃに蓄え
られる。このとき、コントロールユニット２５は、チッ
プセレクト信号によりローカルメモリ５６ｃを選択して
データ書込制御を行ない、ピクセルプロセシングユニッ
ト３４のローカルデータバスＬＤＢ１側の出力ポートＰ
４に出力制御信号を与える。
【０１３３】次に、片方向予測画像の場合のデータ転送
について説明する。たとえば、ローカルメモリ５６ｄに
蓄えられた再生画像データと比べてローカルメモリ５６
ｃに蓄えられた再生画像データの方が新しい（時間的に
後）場合、ローカルメモリ５６ｃに蓄えられた再生画像
データを前方向予測参照画像データとして、動き予測ユ
ニット４７ａ、ローカルメモリ５６ｃおよびローカルデ
ータバスＬＤＢ１を用いて動き予測探索範囲の画像デー
タを転送する。このとき、動き予測探索範囲の再生画像
の輝度信号を転送するときのみ、コントロールユニット
２５は、チップセレクト信号によりローカルメモリ５６
ｃを選択してデータ出力制御を行ない、動き予測ユニッ
ト４７ａのローカルデータバスＬＤＢ１側の入力ポート
の入力制御信号を与える。
【０１３４】上記以外の画像転送（たとえば、原画像転
送、動き予測用の符号化対象画像転送、前方向予測画像
転送、符号化対象画像転送および再生画像転送）につい
ては、コントロールユニット２５、フレームバッファメ
モリ５１、ピクセルプロセシングユニット３４、ローカ
ルメモリ５６ｄ、ピクセルデータバスＰＢおよびローカ
ルデータバスＬＤＢ２を用いて、第７実施例と同様に転
送する。このとき、データ転送量は、ピクセルデータバ
スＰＢでは両方向予測時に最大で１９２６画素であり、
ローカルデータバスＬＤＢ１およびＬＤＢ２では最大で
各１２８０画素である。ここで、再生画像の輝度信号
は、動き予測参照画像データとしてローカルメモリ５６
ｄに蓄えられる。このとき、コントロールユニット２５
は、再生画像の輝度信号を転送するときにのみ、チップ
セレクト信号によりローカルメモリ５６ｄを選択してデ
ータ書込制御を行ない、ピクセルプロセシングユニット
３４のローカルデータバスＬＤＢ２側の出力ポートＰ５
に出力信号を与える。ここで、ローカルメモリ５６ｄの
アドレシングは、ローカルメモリ５６ｃのアドレシング
と同様に行なう。
【０１３５】次に、両方向予測画像の場合のデータ転送
について説明する。たとえば、ローカルメモリ５６ｃに
蓄えられた再生画像データと比べてローカルメモリ５６
ｄに蓄えられた再生画像データの方が新しい（時間的に
後）場合、ローカルメモリ５６ｃに蓄えられた再生画像
データを前方向予測参照画像データとして、動き予測ユ
ニット４７ａ、ローカルメモリ５６ｃおよびローカルデ
ータバスＬＤＢ１を用いて動き予測検索範囲の画像転送
を行なう。このとき同時に、ローカルメモリ５６ｄに蓄
えられた再生画像を後方向予測参照画像として、動き予
測ユニット４７ｂ、ローカルメモリ５６ｄおよびローカ
ルデータバスＬＤＢ２を用いて動き予測検索範囲の画像
転送を行なう。この場合、動き予測検索範囲の再生画像
の輝度信号を転送するときにのみ、コントロールユニッ
ト２５は、チップセレクト信号によりローカルメモリ５
６ｃおよび５６ｄを選択するため、共通のアドレスバス
ＡＢを用いて同じアドレス信号を与えて共通のデータ出
力制御を行なう。また、コントロールユニット２５は、
動き予測ユニット４７ａおよび４７ｂのローカルデータ
バスＬＤＢ１およびＬＤＢ２側の入力ポートの入力制御
信号をそれぞれ与える。
【０１３６】上記以外の画像転送（たとえば、原画像転
送、動き予測用の符号化対象画像転送、前方向予測画像
転送、後方向予測画像転送および符号化対象画像転送）
については、コントロールユニット２５、フレームバッ
ファメモリ５１、ピクセルプロセシングユニット３４お
よびピクセルデータバスＰＢを用いて第７実施例と同様
に画像データの転送を行なう。
【０１３７】また、動き予測対象のマクロブロックに対
して前方向の動き検索範囲と後ろ方向の動き検索範囲と
は、実際の画面上で同じ範囲である。したがって、ロー
カルメモリ５６ｃおよび５６ｄに対して共通のアドレシ
ングを行なうことにより、両方向の予測検索範囲を転送
する際に共通のアドレスを用いて転送することが可能と
なる。つまり、ローカルメモリ５６ｃおよび５６ｄのチ
ップセレクト信号を除いて、ローカルメモリ５６ｃおよ
び５６ｄに対するメモリ制御およびアドレス生成に関す
るハードウェアを共有化できるので、各メモリに対して
アドレス生成器を持つ場合に比べて、データ転送量を増
加させることなく、ハードウェア量を削減することが可
能となる。
【０１３８】（１０） 第１０実施例 図８６は、この発明の第１０実施例を示す画像圧縮／伸
長処理装置１１０のブロック図である。図８６におい
て、図８５に示す画像圧縮／伸長処理装置と同一部分に
ついては同一番号を付し以下その説明を省略する。
【０１３９】図８６を参照して、第１０の実施例では、
図８５に示したピクセルプロセシングユニット３４を２
つのピクセルプロセシングユニット３４ａおよび３４ｂ
に分割した構成となっている。
【０１４０】画像圧縮／伸長処理装置の機能拡張とし
て、両方向動き予測で±３２画素の範囲を動き検索する
場合、予測画像１面につき１２８０画素を転送する必要
がある。以下、±３２画素の範囲を動き検索し、両方向
予測を行なうことを仮定し、画像データ転送について説
明する。
【０１４１】まず、フレーム内符号化画像の場合のデー
タ転送について説明する。たとえば、ローカルメモリ５
６ｃに蓄えられた再生画像データと比べてローカルメモ
リ５６ｄに蓄えられた再生画像データの方が新しい（時
間的に後）場合、または最初の画像データを符号化する
（両方のローカルメモリ５６ｃおよび５６ｄにデータが
蓄えられていない）場合、コントロールユニット２６、
フレームバッファメモリ５１、ピクセルプロセシングユ
ニット３４、動き予測ユニット４７ａ、ローカルメモリ
５６ｃ、ピクセルデータバスＰＢおよびローカルデータ
バスＬＤＢ１を用いて、第７実施例と同様にデータ転送
を行なう。再生画像の輝度信号は、動き予測参照画像デ
ータとして用いるためにローカルメモリ５６ｃに蓄えら
れる。このとき、コントロールユニット２６は、再生画
像の輝度信号を転送するときにのみチップセレクト信号
によりローカルメモリ５６ｃを選択してデータ書込制御
を行なう。また、コントロールユニット２６は、ピクセ
ルプロセシングユニット３４ａのローカルデータバスＬ
ＤＢ１側の出力ポートＰ２ａに出力信号を与える。
【０１４２】次に、片方向予測画像の場合のデータ転送
について説明する。たとえば、ローカルメモリ５６ｄに
蓄えられた再生画像データと比べてローカルメモリ５６
ｃに蓄えられた再生画像データの方が新しい（時間的に
後）場合、ローカルメモリ５６ｃに蓄えられた再生画像
データを前方向予測参照画像データとして動き予測ユニ
ット４７ａ、ローカルメモリ５６ｃおよびローカルデー
タバスＬＤＢ１を用いて動き予測検索範囲の画像転送を
行なう。このとき、コントロールユニット２６は、動き
予測検索範囲の再生画像の輝度信号を転送するときにの
み、チップセレクト信号によりローカルメモリ５６ｃを
選択してデータ出力制御を行なう。また、コントロール
ユニット２６は、動き予測ユニット４７ａのローカルデ
ータバスＬＤＢ１側の入力ポートの入力制御信号を与え
る。
【０１４３】上記以外の画像転送（原画像転送、動き予
測用の符号化対象画像転送、前方向予測画像転送、符号
化対象画像転送および再生画像転送）については、コン
トロールユニット２６、フレームバッファメモリ５１、
ピクセルプロセシングユニット３４ｂ、ローカルメモリ
５６ｄ、ピクセルデータバスＰＢおよびローカルデータ
バスＬＤＢ２を用いて第７実施例と同様に転送する。再
生画像の輝度信号は、動き予測参照画像として用いるた
め、ローカルメモリ５６ｄに蓄えられる。このとき、コ
ントロールユニット２６は、再生画像の輝度信号を転送
するときにのみ、チップセレクト信号によりローカルメ
モリ５６ｃを選択してデータ書込制御を行なう。また、
コントロールユニット２６は、ピクセルプロセシングユ
ニット３４ｂのローカルデータバスＬＤＢ２側の出力ポ
ートＰ２ｂに出力信号を与える。ここで、ローカルメモ
リ５６ｄのアドレシングは、ローカルメモリ５６ｃのア
ドレシングと同様に行なう。
【０１４４】次に、両方向予測画像の場合のデータ転送
について説明する。ローカルメモリ５６ｃに蓄えられた
再生画像データと比べてローカルメモリ５６ｄに蓄えら
れた再生画像データの方が新しい（時間的に後）場合、
ローカルメモリ５６ｃに蓄えられた再生画像データを前
方向予測参照画像データとして、動き予測ユニット４７
ａ、ローカルメモリ５６ｃおよびローカルデータバスＬ
ＤＢ１を用いて動き予測検索範囲の画像転送を行なう。
このとき同時に、ローカルメモリ５６ｄに蓄えられた再
生画像データを後ろ方向予測参照画像データとして、動
き予測ユニット４７ｂ、ローカルメモリ５６ｄおよびロ
ーカルデータバスＬＤＢ２を用いて、動き予測検索範囲
の画像転送を行なう。このとき、コントロールユニット
２６は、動き予測検索範囲の再生画像の輝度信号を転送
するときにのみ、チップセレクト信号によりローカルメ
モリ５６ｃおよび５６ｄを選択するため、共通のアドレ
スバスＡＢを用いて同じアドレスを与えて共通のデータ
出力制御を行なう。また、コントロールユニット２６
は、動き予測ユニット４７ａ、４７ｂのローカルデータ
バスＬＤＢ１およびＬＤＢ２側の入力ポートの入力制御
信号を与える。
【０１４５】上記以外の画像転送（原画像転送、動き予
測用の符号化対象画像転送、前方向予測画像転送、後方
向予測画像転送および符号化対象画像転送）について
は、コントロールユニット２６、フレームバッファメモ
リ５１、ピクセルプロセシングユニット３４ａまたは３
４ｂ、およびピクセルデータバスＰＢを用いて、第７実
施例に示したように画像データの転送を行なう。このと
き、画像データの転送は、１マクロブロック単位で２つ
のピクセルプロセシングユニット３４ａおよび３４ｂに
交互に行ない、各プロセシングユニット３４ａまたは３
４ｂにおいて、２マクロブロック処理時間を用いて１マ
クロブロックに対する符号化演算処理を実行する。
【０１４６】一般にフレーム間予測符号化を行なう場
合、両方向予測時の演算量が多くなる。本実施例では、
両方向予測時に、画像データを１マクロブロック単位で
２つのピクセルプロセシングユニット３４ａおよび３４
ｂに交互に転送し、実質的にマクロブロック分の演算時
間を１つのピクセルプロセシングユニット３４ａまたは
３４ｂに与えることによって、第９実施例に比べて両方
向予測時のピクセルプロセシングユニット３４ａおよび
３４ｂの演算時間の拡大効果が得られる。
【０１４７】（１１） 第１１実施例 図８７は、この発明の第１１実施例を示す画像圧縮／伸
長処理装置１１１のブロック図である。図８７に示す画
像圧縮／伸長処理装置では、図８４に示す第８実施例の
構成からローカルデータバスＬＤＢ２に接続されている
動き予測ユニット４７ｂを除いた構成を有する。
【０１４８】この場合、原画像データをコントロールユ
ニット２７からフレームバッファメモリ５１へ転送する
データ転送処理以外のデータ転送処理は、原画像データ
を輝度成分および色差成分に分割して以下のように行な
われる。
【０１４９】輝度成分の場合、フレーム内符号化画像に
対して、符号化対象画像をフレームバッファメモリ５１
からピクセルプロセシングユニット３５へ転送する。再
生画像は、フレームバッファメモリ５１およびローカル
メモリ５６ａへ転送される。
【０１５０】また、片方向予測符号化画像に関しては、
動き予測側では、動き検索範囲の画像データをローカル
メモリ５６ａから動き予測ユニット４７へ転送し、符号
化対象画像データをフレームバッファメモリ５１からコ
ントロールユニット２７へ転送する。また、符号化側で
は、予測画像データをフレームバッファメモリ５１から
ピクセルプロセシングユニット３５へ転送し、符号化対
象画像データをフレームバッファメモリ５１からピクセ
ルプロセシングユニット３５へ転送する。再生画像デー
タはフレームバッファメモリ５１およびローカルメモリ
５６ａへ転送される。
【０１５１】両方向予測符号化画像に関しては、動き予
測側では、２面分の動き検索範囲の画像データをローカ
ルメモリ５６ａから動き予測ユニット４７へ転送し、符
号化対象画像データをフレームバッファメモリ５１から
コントロールユニット２７を介して動き予測ユニット４
７へ転送する。また、符号化側では、２面の予測画像デ
ータをフレームバッファメモリ５１からピクセルプロセ
シングユニット３５へ転送し、符号化対象画像をフレー
ムバッファメモリ５１からピクセルプロセシングユニッ
ト３５へ転送する。
【０１５２】色差成分の場合、フレーム内符号化画像に
関しては、符号化対象画像データをフレームバッファメ
モリ５１からピクセルプロセシングユニット３５へ転送
する。再生画像データはローカルメモリ５６ｅへ転送さ
れる。
【０１５３】片方向予測符号化画像に対しては、符号化
対象画像データをフレームバッファメモリ５１からピク
セルプロセシングユニット３５へ転送し、予測画像デー
タはローカルメモリ５６ｅからピクセルプロセシングユ
ニット３５へ転送される。再生画像データはローカルメ
モリ５６ｅへ転送される。
【０１５４】両方向予測符号化画像に関しては、符号化
対象画像の色差信号をフレームバッファメモリ５１から
ピクセルプロセシングユニット３５へ転送し、２面の予
測画像データはローカルメモリ５６ｅからピクセルプロ
セシングユニット３５へ転送される。色差成分の多い
４：４：４フォーマットの画像に対しては、データ転送
量の最大となる両方向予測時の各データバスにおける画
像転送量を見積もると以下のようになる。
【０１５５】まず、図８に示す第６実施例の画像圧縮／
伸長処理装置では、上記のフォーマットにおけるピクセ
ルデータバスＰＢを介して転送されるデータ転送量は合
計４８０６画素である。
【０１５６】しかしながら、図８７に示す第１１実施例
の画像圧縮／伸長処理装置では、上記の４：４：４フォ
ーマットにおいて、ピクセルデータバスＰＢでは、原画
像データ７６８画素、２面分の予測画像データの輝度成
分５７８画素および符号化画像データ７６８画素が転送
され、合計のデータ転送量は２１１４画素で済むことに
なる。
【０１５７】また、ローカルデータバスＬＤＢ１では、
動き検索範囲が±１６画素のとき、予測画像データ１面
に対して７６８画素となり、２枚分の予測画像データで
は１５３６画素のデータ転送量となる。
【０１５８】さらに、ローカルバスＬＢ５では、色差成
分ＣｂおよびＣｒに対して、それぞれ２面分の予測画像
データの輝度成分を５７８画素だけ転送するので、合計
１１５６画素のデータ転送量となる。
【０１５９】上記のように画素データの成分別に符号化
し、付加した色差成分用のバスＬＢ５を設けることによ
り、ピクセルデータバスＰＢのデータ転送量が削減され
る。また、各データバスでのデータ転送量の平均化を行
なうことにより、１つのデータバスで転送するデータ量
が削減され、図８に示す第６実施例に比べて、データ転
送速度が実質的に２．２倍に上がり、画像圧縮／伸長処
理装置の処理速度を向上することが可能となる。
【０１６０】（１２） 第１２実施例 図８８は、この発明の第１２実施例を示す画像圧縮／伸
長処理装置１１２のブロック図である。図８８に示す第
１２実施例は、図８７に示す第１１実施例のピクセルプ
ロセシングユニット３５を２つのピクセルプロセシング
ユニット３５ａおよび３５ｂに分割し、それぞれに輝度
成分の処理と色差成分の処理を割り当てたものである。
【０１６１】したがって、第１２実施例では、ピクセル
プロセシングユニット３５ａおよび３５ｂにより各成分
ごとに演算処理が行なわれ、１つのピクセルプロセシン
グユニットでの演算量が削減され、画像圧縮／伸長処理
装置の処理速度を向上することが可能となる。
【０１６２】（１３） 第１３実施例 図８９は、この発明の第１３実施例を示す画像圧縮／伸
長処理装置１１３のブロック図である。第１３実施例
は、第１１および第１２実施例の構成に加えて、動き検
索範囲を拡大したときに対応可能な構成を有している。
具体的には、動き予測用参照データとして、フレームバ
ッファメモリ５１から転送された画像データの中から最
低必要な輝度成分を複数のピクセルプロセシングユニッ
ト３６ａおよび３６ｂにより分割して抽出する。抽出し
たデータは、それぞれローカルデータバスＬＤＢ１およ
びＬＤＢ２を介してローカルメモリ５６ａおよび５６ｂ
に記憶される。一方、ピクセルプロセシングユニット３
５ｂは、フレームバッファメモリ５１から転送される画
像データの中から動き予測に使用しない色差成分を抽出
する。抽出された色差成分は、ローカルバスＬＢ５を介
してローカルメモリ５６ｅに記憶される。
【０１６３】上記の構成により、ピクセルデータバスＰ
Ｂのデータ転送量は、原画像データ７６８画素、２面分
の予測画像データの輝度成分５７８画素、および符号化
画像データ７６８画素となり、合計２１１４画素とな
る。
【０１６４】また、ローカルデータバスＬＤＢ１および
ＬＤＢ２では、動き検索範囲が±３２画素の場合、それ
ぞれ１２８０画素のデータが転送されることになる。
【０１６５】さらに、ローカルバスＬＢ５では、色差成
分ＣｂおよびＣｒに対してそれぞれ２面分の予測画像デ
ータの輝度成分５７８画素を転送するので、合計１１５
６画素のデータが転送されることになる。
【０１６６】上記の構成により、動き検索範囲を拡大
し、取り扱う画像フォーマットを４：４：４としたとき
に、ピクセルデータバスＰＢでのデータ転送量が削減さ
れ、かつ、各バスにおけるデータ転送量を効率よく分割
することができる。
【０１６７】（１４） 第１４実施例 図９０は、この発明の第１４実施例を示す画像圧縮／伸
長処理装置１１４のブロック図である。第１４実施例で
は、ピクセルデータバスＰＢとローカルデータバスＬＤ
Ｂとを接続する３２ビットの双方向トライステートバッ
ファ８０が付加される。ピクセルプロセシングユニット
３７は、図９０に示すようにローカルデータバスＬＤＢ
に接続される第２のデータ出力ポートを備えていないも
のを使用してもよい。コントロールユニット２９は、双
方向トライステートバッファ８０、動き予測ユニット４
７およびローカルメモリ５６の動作も制御する。動き予
測用参照画像データは、ローカルデータバスＬＤＢを介
して転送される。このときの転送タイミングもコントロ
ールユニット２９により管理される。双方向トライステ
ートバッファ８０は、コントロールユニット２９から出
力されるクロック信号に同期してデータの取込みおよび
保持していたデータの出力を同時に実行することができ
る。
【０１６８】図９０を参照して、画像符号化処理におけ
る画像データ転送、および１マクロブロックの画像デー
タを処理する際の画像データ転送量について説明する。
ここで、符号化対象画像データは既にフレームバッファ
メモリ５１に記憶されており、動き検出に必要な参照
（再生）画像の輝度成分も既にローカルメモリ５６に記
憶されているものと仮定する。また、転送量を求める前
提として、画像フォーマットは４：２：０、動き検出範
囲は±１６画素、ストラクチャーはフレームとする。
【０１６９】まず、原画像データをコントロールユニッ
ト２９からフレームバッファメモリ５１へピクセルデー
タバスＰＢを用いて転送する。このとき、転送する画像
データ量は３８４画素である。
【０１７０】次に、動き予測を行なうために動き予測対
象画像の輝度成分が、フレームバッファメモリ５１から
コントロールユニット２９へピクセルデータバスＰＢを
用いて転送され、さらに、専用のローカルバスＬＢ４を
用いて動き予測ユニット４７へ転送される。このとき、
転送する画像データ量は２５６画素である。
【０１７１】動き予測処理が終了し、その結果を用いた
符号化判定においてフレーム間予測を用いる場合、符号
化処理を行なうため、予測（再生）画像を、フレームバ
ッファメモリ５１からピクセルプロセシングユニット３
７へピクセルデータバスＰＢを用いて転送する。このと
き、転送する画像データ量は、予測画像１面につき、４
５１画素である。したがって、両方向予測時には、９０
２画素のデータが転送される必要がある。
【０１７２】次に、符号化対象画像が、フレームバッフ
ァメモリ５１からピクセルプロセシングユニット３７へ
ピクセルデータバスＰＢを用いて転送される。このと
き、転送する画像データ量は３８４画素である。
【０１７３】上記の４つの画像データ転送処理と並行し
て、動き予測を行なうため、動き検索範囲の画像の輝度
成分をローカルメモリ５６から動き予測ユニット４７へ
ローカルデータバスＬＤＢを用いて転送する。このと
き、転送する画像データ量は、参照画像１面につき７６
８画素である。したがって、両方向予測時には、２面分
の１５３６画素のデータを転送する必要がある。
【０１７４】符号化終了後、フレーム内符号化画像およ
び片方向予測画像に関して、再生画像データがピクセル
プロセシングユニット３７からピクセルデータバスＰＢ
を用いてフレームバッファメモリ５１へ転送される。こ
のとき同時に、再生画像データは双方向トライステート
バッファ８０へ転送される。さらに、再生画像は、１シ
ステムサイクルを遅れて、双方向トライステートバッフ
ァ８０からローカルデータバスＬＤＢを介してローカル
メモリ５６へ転送される。コントロールユニット２９
は、再生画像の輝度成分を転送しているときにのみ、双
方向トライステートバッファ８０を介したローカルメモ
リ５６へのデータ転送を制御する。このとき、転送する
画像データ量は、ピクセルデータバスＰＢで３８４画
素、およびローカルデータバスＬＤＢで２５６画素であ
る。
【０１７５】上記のように、コントロールユニット２９
が、再生画像の輝度成分を転送しているときにのみ、双
方向トライステートバッファ８０を介したローカルメモ
リ５６へのデータ転送を制御するシステム制御器（図示
省略）を具備することにより、ピクセルプロセシングユ
ニット３７はローカルデータバスＬＤＢに直接接続され
る第２のデータ出力ポートを具備する必要がなく、図８
３に示す第７実施例と同様にバスを分割することがで
き、データ転送の並列処理が可能となる。
【０１７６】このとき、データ転送量は、図８３に示す
第７実施例と同等であり、双方向予測時に最大となる。
具体的には、ピクセルデータバスＰＢでは１９２６画素
のデータが転送され、ローカルデータバスＬＤＢでは１
５３６画素のデータが転送される。したがって、バスを
分割することにより、１つのバスで転送するデータ量が
削減され、実質的にデータ転送速度が向上し、画像圧縮
／伸長処理装置の処理速度を向上することが可能とな
る。
【０１７７】（１５） 第１５実施例 図９１は、この発明の第１５実施例を示す画像圧縮／伸
長処理装置１１５のブロック図である。第１５実施例で
は、バッファメモリ６および装置外部の通信装置９４を
経由してビットストリームデータが入出力される構成を
有している。バッファメモリ６には、コントロールユニ
ット２３に含まれる可変長プロセッサ（図示省略）によ
り画素データを符号化して得られたビットストリームデ
ータおよびラン／レベルデータが一時的に記憶される。
したがって、ホストコンピュータ９３を介さずに、ビッ
トストリームデータのみのデータ転送を行なうことが可
能となり、転送速度を向上することができる。
【０１７８】つまり、ホストコンピュータ９３では、デ
ータ転送処理以外に命令制御等の複雑な処理が多く発生
し、ホストコンピュータ９３に対する負荷が重くなる。
したがって、画像圧縮／伸長処理装置１１５の外部に通
信装置９４を備え、バッファメモリ６からホストコンピ
ュータ９３を介さず通信装置９４へデータを転送するこ
とができ、ホストコンピュータ９３の負荷に依存せず、
データを高速に転送することが可能となる。
【０１７９】２．コントロールユニット （１） コントロールユニット２１（第１の例） 図９は、コントロールユニットの一例を示すブロック図
である。図９に示したコントロールユニット２１は、図
１，図５，図６，図７および図８に示したコントロール
ユニット２に適用され得る。
【０１８０】図９を参照して、コントロールユニット２
１は、パイプライン処理制御を含む全体制御のためのプ
ロセッサ１１と、可変長符号化および復号化処理のため
のプロセッサ１２と、動き予測ユニット（たとえば図１
に示した動き予測ユニット４１）のための制御ユニット
１３と、画像フォーマット変換のための画像フォーマッ
ト変換ユニット１４と、画像データ転送制御ユニット１
５と、ピクセルプロセシングユニット（たとえば図１に
示したユニット３）のための命令転送ユニット１６と、
ホストバス（図１に示したバスＨＢ）に接続されるメイ
ンポート１７と、ピクセルバス（図１に示したバスＰ
Ｂ）に接続される画像データポート１８と、入出力バス
（図１に示したバスＩＯＢ）に接続されるＶＲＡＭポー
ト１９と、コードデータバス（図１に示したコードバス
ＣＢ）に接続されるコードデータポート２０とを含む。
【０１８１】なお、図９において、一般に、「ＤＴ」は
データ信号を示し、「ＡＤＲ」はアドレス信号を示し、
「Ｓｃ」は制御信号を示す。
【０１８２】各ユニット１２ないし１６は、バスを介し
て全体制御プロセッサ１１に接続され、全体制御プロセ
ッサ１１から与えられる命令を受ける。各ユニット１２
ないし１６は、与えられた命令に従って、独立に処理を
行なう。
【０１８３】制御ユニット１３，フォーマット変換ユニ
ット１４および画像データ転送制御ユニット１５は、画
素データのためのバスを介して接続され、画像データ転
送制御ユニット１５の制御の下で画素データの転送が行
なわれる。
【０１８４】メインポート１７は、全体制御プロセッサ
１１および可変長プロセッサ１２に接続される。全体制
御プロセッサ１１および可変長プロセッサ１２と図１に
示したバッファメモリ６およびワークメモリ７との間で
データ転送が行なわれるとき、メインポート１７を介し
てデータが転送される。
【０１８５】画像データポート１８は、画像データ転送
制御ユニット１５に接続される。画像データ転送制御ユ
ニット１５と図１に示したフレームバッファメモリ５１
との間のデータ転送は、画像データポート１８を介して
行なわれる。フレームバッファメモリ５の転送先が動き
予測ユニット４１またはピクセルプロセシングユニット
３である場合には、画像データポート１８がデータの有
効／無効を示す制御信号を出力する。
【０１８６】ＶＲＡＭポート１９は、画像フォーマット
変換ユニット１４に接続される。ＶＲＡＭポート１９を
介して、画像フォーマット変換ユニット１４と図１に示
した入出力メモリ８１との間のデータ転送が行なわれ
る。
【０１８７】次に、図１および図９を参照して、画像圧
縮処理について説明する。圧縮されるべき画像データ
は、図１に示したフレームバッファメモリ５１において
ストアされているものと仮定する。全体制御プロセッサ
１１は、まず、画像データ転送命令を画像データ転送制
御ユニット１５に与えることにより、画像データをフレ
ームバッファメモリ５１から画像フォーマット変換ユニ
ット１４に転送する。データ転送の終了は、画像データ
転送制御ユニット１５から全体制御プロセッサ１１に通
知される。
【０１８８】次に、全体制御プロセッサ１１は、画像フ
ォーマット変換命令を画像フォーマット変換ユニット１
４に与える。画像フォーマット変換ユニット１４は、画
像フォーマット変換のための演算処理を行なう。すなわ
ち、画像フォーマット変換ユニット１４において、色差
信号のサブサンプルおよびＲＧＢフォーマットからＹＵ
Ｖフォーマットへの変換処理が行なわれる。フォーマッ
ト変換処理の終了は、画像フォーマット変換ユニット１
４から全体制御プロセッサ１１に通知される。
【０１８９】さらに、全体制御プロセッサ１１は、画像
データ転送命令を画像データ転送制御ユニット１５に与
えることにより、変換された画像データを画像フォーマ
ット変換ユニット１４からフレームバッファメモリ５１
に転送する。データ転送の終了は、画像データ転送制御
ユニット１５から全体制御プロセッサ１１に通知され
る。
【０１９０】動き予測および符号化モード判定のための
処理を実行するため、全体制御プロセッサ１１は、フレ
ームバッファメモリ５１から動き予測処理のための画像
データを動き予測制御ユニット１３に転送する。このデ
ータ転送は、全体制御プロセッサ１１から画像データ転
送制御ユニット１５に画像データ転送命令を与えること
により行なわれる。データ転送の終了は、画像データ転
送制御ユニット１５から全体制御プロセッサ１１に通知
される。
【０１９１】必要に応じ、全体制御プロセッサ１１は、
動き予測制御ユニット１３にデータサブサンプル命令を
与え、これにより、動き予測制御ユニット１３は動き予
測対象の画像データのサブサンプルを行なう。データの
サブサンプルの終了は、制御ユニット１３から全体制御
プロセッサ１１に通知される。
【０１９２】次に、全体制御プロセッサ１１は、フレー
ム内符号化のためのモード評価値演算命令を動き予測用
制御ユニット１３に与える。制御ユニット１３は、動き
予測対象データ（必要に応じサブサンプルされたデー
タ）に対して、フレーム内符号化モードにおける評価値
のための演算を行なう。この演算の終了は、制御ユニッ
ト１３から全体制御プロセッサ１１に通知される。
【０１９３】さらに、全体制御プロセッサ１１は、画像
データ転送制御ユニット１５にデータ転送命令を与え、
画像データ転送制御ユニット１５は、動き検索領域の画
像データをフレームバッファメモリ５１から動き予測ユ
ニット４１に転送する。データ転送の終了は、画像デー
タ転送制御ユニット１５から全体制御プロセッサ１１に
通知される。
【０１９４】次に、全体制御プロセッサ１１は、動き予
測ユニット用制御ユニット１３に動き予測対象データ転
送命令を与え、制御ユニット１３は、検出対象データ
（必要に応じサブサンプルされたデータ）を動き予測ユ
ニット４１に転送する。データ転送の終了は、画像デー
タ転送制御ユニット１５から全体制御プロセッサ１１に
通知される。
【０１９５】検索対象画像データおよび動き予測対象画
像データが転送された後、動き予測ユニット４１が動き
予測処理を開始し、しばらくの後、動き予測結果、すな
わち動きベクトルデータおよび動きベクトルに関するフ
レーム間符号化モード評価値データを生成する。
【０１９６】或る時間が経過した後、全体制御プロセッ
サ１１は、動き予測制御ユニット１３に動き予測結果を
受信するための命令を与え、制御ユニット１３は動き予
測ユニット４１から動き予測結果を示すデータを受け
る。データ受信の終了は、制御ユニット１３から全体制
御プロセッサ１１に通知される。
【０１９７】次に、全体制御プロセッサ１１は、動き予
測制御ユニット１３における演算により得られたフレー
ム内符号化モード評価値データおよび動き予測ユニット
４１における演算により得られたフレーム間符号化モー
ド評価値データに基づいて、符号化モードを決定する。
符号化モードの決定は、図１に示したバッファメモリ６
内にストアされている符号化モード判定テーブルデータ
の参照、または評価データに対する比較演算の実行によ
り行なわれる。
【０１９８】符号化モードが決定された後、ソース符号
化処理、すなわちＤＣＴ処理および量子化処理が行なわ
れる。まず、全体制御プロセッサ１１は、画像データ転
送制御ユニット１５に画像データ転送命令を与え、画像
データ転送制御ユニット１５は符号化されるべきデータ
をフレームバッファメモリ５１からピクセルプロセシン
グユニット３に転送する。データ転送の終了は、画像デ
ータ転送制御ユニット１５から全体制御プロセッサ１１
に通知される。
【０１９９】次に、全体制御プロセッサ１１は、ピクセ
ルプロセシングユニット用命令転送ユニット１６を介し
て、ピクセルプロセシングユニット３にソース符号化命
令を与える。ピクセルプロセシングユニット３は、ソー
ス符号化命令に応答して、ソース符号化演算、すなわち
ＤＣＴ演算および量子化演算を実行する。演算の終了
は、命令転送ユニット１６を介して、ピクセルプロセシ
ングユニット３から全体制御プロセッサ１１に通知され
る。
【０２００】ソース符号化演算、すなわちＤＣＴ処理お
よび量子化処理が行なわれた後、可変長符号化処理が行
なわれる。すなわち、全体制御プロセッサ１１は、命令
転送ユニット１６を介して、処理されたデータの転送を
要求する命令をピクセルプロセシングユニット３に与え
る。ピクセルプロセシングユニット３は、この命令に応
答して、可変長処理プロセッサ１２に処理されたデータ
を転送する。データ転送の終了は、命令転送ユニット１
６を介して、ピクセルプロセシングユニット３から全体
制御プロセッサ１１に通知される。
【０２０１】可変長符号化処理、すなわちエントロピー
符号化処理を行なうため、全体制御プロセッサ１１は、
可変長プロセッサ１２にエントロピー符号化命令を与え
る。可変長プロセッサ１２は、エントロピー符号化処理
を実行する。エントロピー符号化処理において、ハフマ
ン符号などを用いたコード変換処理が行なわれる。すな
わち、可変長プロセッサ１２は、ソース符号化処理によ
り得られたデータについて、ワークメモリ７内にストア
されたコード変換テーブルデータを参照することによ
り、コード変換を実行する。エントロピー符号化処理の
終了は、可変長処理プロセッサ１２から全体制御プロセ
ッサ１１に通知される。
【０２０２】エントロピー符号化処理が行なわれた後、
全体制御プロセッサ１１は、処理されたデータの転送を
要求する命令を可変長プロセッサ１２に与える。可変長
処理プロセッサ１２は、処理されたデータをバッファメ
モリ６に転送する。データ転送の終了は、可変長プロセ
ッサ１２から全体制御プロセッサ１１に通知される。
【０２０３】上記の記載からわかるように、画像データ
圧縮処理は、全体制御プロセッサ１１による全体制御の
下で、コントロールユニット２１における各処理ユニッ
ト１３，１４，１５および１６ならびに可変長プロセッ
サ１２において独立に行なわれ得る。すなわち、画像フ
ォーマット変換ユニット１４による画像フォーマット変
換処理，動き予測ユニット４１および動き予測ユニット
制御ユニット１３による動き予測および符号化モード評
価値のための演算処理，画像データ転送制御ユニット１
５による画像データ転送，ピクセルプロセシングユニッ
ト３によるソース符号化演算，および可変長プロセッサ
１２によるエントロピー符号化演算がすべて独立にかつ
並列に実行できる。したがって、全体制御プロセッサ１
１は、画像の各マクロブロックデータについての上記の
処理をパイプライン処理制御の下で実行する。上記の処
理のパイプライン処理については、後で図１１および図
１２を参照して詳細に説明されるのであるが、パイプラ
イン処理により、非常に効率のよい画像圧縮処理が実現
され得る。
【０２０４】画像伸張処理も、上記の画像圧縮処理と同
様に、全体制御プロセッサ１１による全体制御の下で、
コントロールユニット２１における各処理が独立して行
なわれる。画像伸張処理では、バッファメモリ６内にス
トアされたコードデータが逆変換され、最終的には、画
像フォーマット変換ユニット１４を介して伸張された画
像データが図１に示した入出力メモリ８１に転送され
る。
【０２０５】（２） コントロールユニット２２（第２
の例） 図１０は、コントロールユニットの別の例を示すブロッ
ク図である。図１０に示したコントロールユニット２２
は、図４に示したコントロールユニット２２として適用
される。図９に示したコントロールユニット２１と比較
すると、コントロールユニット２２は、動き予測ユニッ
ト制御ユニット１３が除かれている。すなわち、図４に
示した画像圧縮／伸張処理装置１０２は動き予測処理を
必要としていないので、この点に応じて、コントロール
ユニット２２から動き予測ユニット用制御ユニットが除
かれている。
【０２０６】動き予測処理を除き、図１０に示したコン
トロールユニット２２は、図９に示したコントロールユ
ニット２１と同様に動作することが指摘される。したが
って、図９に示したコントロールユニット２１と同様の
利点、すなわち、コントロールユニット２２における各
内部ユニットが独立にかつ並列に動作可能であり、パイ
プライン処理制御の下で、効率的な画像データ圧縮処理
が行なわれ得る。
【０２０７】（３） パイプライン処理 図９および図１０に示した全体制御プロセッサ１１は、
画像圧縮／伸張処理装置においてパイプライン処理を次
のように実行する。
【０２０８】図１１は、図９に示した全体制御プロセッ
サ１１の制御の下で行なわれるパイプライン処理を示す
タイムチャートである。図１１を参照して、横軸は時間
の経過を示し、縦軸は画像圧縮のための処理ステップを
示す。画像圧縮処理では、処理されるべき１つのフレー
ムデータが多数のマクロブロックＭＢに分けられ、マク
ロブロックデータごとに画像圧縮のための処理が行なわ
れる。図１１に示した例では、１０個のマクロブロック
データＭＢ１ないしＭＢ１０を扱う例が示されている。
【０２０９】図１１を参照して、一例として、１つのマ
クロブロックデータＭＢ１が処理される場合について説
明する。まず、期間Ｔ１において、マクロブロックデー
タＭＢ１についてのＲＧＢデータが図１に示した入出力
メモリ８１からコントロールユニット２に転送される
（ステップＳ１）。期間Ｔ２において、図９に示した画
像フォーマット変換ユニット１４により、ＲＧＢデータ
がＹＵＶデータに変換される（ステップＳ２）。
【０２１０】期間Ｔ３において、ＹＵＶデータはフレー
ムバッファメモリ５１に転送され、検索対象の画像デー
タがコントロールユニット２に転送される。同時に、動
き予測ユニット４１にも、検索対象画像データがピクセ
ルデータバスＰＢを介して転送される（ステップＳ
３）。
【０２１１】期間Ｔ４において、動き予測ユニット４１
による動き予測処理が行なわれる（ステップＳ４）。期
間Ｔ５において、コントロールユニット２により符号化
モードの判定処理が行なわれる（ステップＳ５）。
【０２１２】期間Ｔ６において、符号化対象の画像デー
タがフレームバッファメモリ５１からピクセルプロセシ
ングユニット３に転送され、一方、参照画像データがピ
クセルデータバスＰＢを介してピクセルプロセシングユ
ニット３に転送される（ステップＳ６）。
【０２１３】期間Ｔ７において、ピクセルプロセシング
ユニット３により符号化のための画像演算処理、すなわ
ちＤＣＴ処理および量子化処理が行なわれる（ステップ
Ｓ７）。期間Ｔ８において、処理されたデータ、すなわ
ちラン−レベルデータがコードバスＣＢを介してバッフ
ァメモリ６に転送される（ステップＳ８）。
【０２１４】期間Ｔ９において、図９に示した可変長プ
ロセッサ１２による可変長符号化処理が行なわれる（ス
テップＳ９）。期間Ｔ１０において、処理されたデー
タ、すなわち可変長コードデータがコードバスＣＢを介
してバッファメモリ６に転送される（ステップＳ１
０）。
【０２１５】前述のように、画像圧縮／伸張処理装置１
０１では全体制御プロセッサ１１の制御の下でパイプラ
イン処理が行なわれる。したがって、図１１に示される
ように、他のマクロブロックデータＭＢ２ないしＭＢ１
０についても、マクロブロックデータＭＢ１と同様に期
間Ｔ２ないしＴ１０において対応する処理が順次に行な
われる。
【０２１６】図１２は、図１１に示した１つの期間Ｔ１
０における並列動作を示す並列動作図である。すなわ
ち、図１１は、図１および図９に示した画像圧縮／伸張
処理装置１０１およびコントロールユニット２１におけ
る各内部ユニットの期間Ｔ１０における動作状態を示し
ている。図１２を参照して、入出力バスＩＯＢは、期間
Ｔ１０において、第１０番目のマクロブロックＭＢ１０
についてＲＧＢデータを転送している（図１１に示した
ステップＳ１）。ピクセルデータバスＰＢは、第８番目
のマクロブロックＭＢ８および第５番目のマクロブロッ
クＭＢ５についてのデータ転送を実行している（ステッ
プＳ３およびＳ６）。コードバスＣＢは、第３番目のマ
クロブロックＭＢ３および第１番目のマクロブロックＭ
Ｂ１についてのデータ転送を実行している（ステップＳ
８およびＳ１０）。
【０２１７】全体制御プロセッサ１１は、第１０番目の
マクロブロックＭＢ１０についてのＲＧＢデータの転送
制御を行ない（ステップＳ３）、これと並列して、第６
番目のマクロブロックＭＢ６についての符号化モード判
定処理を行なう（ステップＳ５）。これに加えて、全体
制御プロセッサ１１は、マクロブロックＭＢ１ないしＭ
Ｂ１０についてのシーケンス制御、すなわちパイプライ
ン処理のための制御を行なう。
【０２１８】可変長処理プロセッサ１２は、第２番目の
マクロブロックＭＢ２についての可変長符号化処理を行
なう（ステップＳ９）。命令転送ユニット１６は、第４
番目のマクロブロックＭＢ４についての画像演算処理制
御を行なう（ステップＳ７）。
【０２１９】動き予測ユニット用制御ユニット１３は、
第７番目のマクロブロックＭＢ７についての動き予測処
理制御を行なう（ステップＳ４）。画像データ転送制御
ユニット１５は、第８番目のマクロブロックＭＢ８およ
び第５番目のマクロブロックＭＢ５についてのデータ転
送制御を行なう（ステップＳ８）。
【０２２０】画像フォーマット変換ユニット１４は、第
９番目のマクロブロックＭＢ９についてのフォーマット
変換処理（ＲＧＢからＹＵＶ）を行なう（ステップＳ
２）。ピクセルプロセシングユニット３は、第４番目の
マクロブロックＭＢ４についての画像演算処理を行なう
（ステップＳ７）。動き予測ユニット４は、第７番目の
マクロブロックＭＢ７についての動き予測処理を行なう
（ステップＳ４）。
【０２２１】（４） 各内部ユニットの構成 （ｉ） 全体制御プロセッサ１１（図１３） 図１３は、図９に示した全体制御プロセッサ１１のブロ
ック図である。図１３を参照して、全体制御プロセッサ
１１は、命令メモリ１１１と、プログラム制御器１１２
と、シーケンス制御器／アドレス演算器１１３と、シス
テム制御器１１４と、演算レジスタファイル１１５と、
データ演算器１１６とを含む。この図において、「Ｄ
Ｔ」はデータを示し、「ＡＤＲ」はアドレス信号を示
し、「ＩＤ」は命令データを示し、「Ｓｓｃ」は状態制
御信号を示し、「Ｓｃ」は制御信号を示す。
【０２２２】（ｉｉ） 動き予測制御ユニット１３（図
１４） 図１４は、図９に示した動き予測制御ユニット１３のブ
ロック図である。図１４を参照して、動き予測制御ユニ
ット１３は、動き予測ユニットについてのモード／タイ
ミング制御器１３１と、全体制御器１３２と、ベクトル
データ処理器１３３と、動き検出対象画像データ処理器
１３４と、フレーム内符号化モード評価値演算器１３５
とを含む。
【０２２３】モード／タイミング制御器１３１は、動き
予測ユニット４１のための制御信号Ｓｍｃを出力する。
ベクトルデータ処理器１３３も、動き予測ユニット４１
のための制御信号Ｓｍｃを出力する。ベクトルデータ処
理器１３３は、動き予測ユニット４１から動き検出結果
を示すデータＤｍｒを受ける。動き検出対象画像データ
処理器１３４は、動き検出対象画像データＤｍｉおよび
動き予測ユニット４１のための制御信号Ｓｍｃを出力す
る。動き検出対象画像データ処理器１３４は、画素デー
タＰＤをフレーム内符号化モード評価値演算器１３５に
与える。
【０２２４】（ｉｉｉ） 画像フォーマット変換ユニッ
ト１４（図１５） 図１５は、図９に示した画像フォーマット変換ユニット
１４のブロック図である。図１５を参照して、画像フォ
ーマット変換ユニット１４は、全体制御器１４１と、Ｖ
ＲＡＭ制御器１４２と、色変換器１４３と、ＵＶフィル
タ１４４と、画像メモリ１４５とを含む。
【０２２５】全体制御器１４１は、メインデータバスＭ
Ｂを介してデータＤＴおよびアドレス信号ＡＤＲを受け
る。ＶＲＡＭ制御器１４２は、ＶＲＡＭポート１９に接
続される。画像メモリ１４５は、内部ピクセルデータバ
スＩＰＢを介して画素データＰＤを受けかつストアされ
たデータを供給する。
【０２２６】（ｉｖ） 画像データ転送制御ユニット１
５（図１６） 図１６は、図９に示した画像データ転送制御ユニット１
５のブロック図である。図１６を参照して、画像データ
転送制御ユニット１５は、全体制御器１５１と、画像デ
ータメモリ制御器１５２と、画像データ転送制御器１５
３と、ピクセルデータバス転送制御器１５４とを含む。
【０２２７】図１６において、「Ｓｉｍｃ」は画像デー
タメモリ制御信号を示し、「Ｓｐｔｃ」はピクセルプロ
セシングユニット３のための画像データ転送制御信号を
示し、「Ｓｍｔｃ」は動き予測ユニット４１のための画
像データ転送制御信号を示す。
【０２２８】（ｖ） 命令転送ユニット１６（図１７） 図１７は、図９に示した命令転送ユニット１６のブロッ
ク図である。図１７を参照して、ピクセルプロセシング
ユニット３のための命令転送ユニット１６は、全体制御
器１６１と、命令転送制御器１６２と、状態モニタ１６
３とを含む。命令転送制御器１６２は、ピクセルプロセ
シングユニット３のための制御信号Ｓｐｃを出力する。
状態モニタ１６３は、ピクセルプロセシングユニット３
から状態信号Ｓｐｓを受ける。全体制御器１６１は、メ
インデータバスＭＢを介してデータＤＴおよびアドレス
信号ＡＤＲを受ける。
【０２２９】このように、図１４ないし図１７に示した
各内部ユニット１３，１４，１５および１６は、図１３
に示した全体制御プロセッサ１１からそれぞれの処理の
開始を要求する信号を受け、それぞれの処理が終わった
後、処理の終了を示す制御信号を全体制御プロセッサ１
１に戻す。すなわち、各内部ユニット１３，１４，１５
および１６は、全体制御プロセッサ１１からの処理開始
信号に応答して、個々に処理を実行できることが指摘さ
れる。したがって、全体制御プロセッサ１１の制御の下
で、画像圧縮および画像伸張のためのデータ処理がパイ
プライン処理により効率的に行なわれ得る。
【０２３０】（５） コントロールユニット２００（第
３の例） 図９２は、コントロールユニットのさらに別の例を示す
ブロック図である。図９２に示したコントロールユニッ
ト２００は、図１、図５〜図８、図８４〜図９１に示し
たコントロールユニットとして適用される。
【０２３１】図９２を参照して、コントロールユニット
２００は、ホストバスＨＢに接続されるホストインタフ
ェース部２０１、パイプライン制御を含む各種制御を行
なう全体制御部２０２、入出力バスＩＯＢに接続される
ビデオ入出力部２０３、マクロコードで書かれたプログ
ラムを実行するメインプロセッサ２０４、フレームメモ
リ制御部２０５、動き予測用フレームメモリの制御動作
も行なう動き予測ユニット制御部２０６、ピクセルプロ
セシングユニットとの間でコードデータを扱うコードデ
ータ制御部２０７、パラメータ演算部２０８、可変長符
復号化のための可変長プロセッサ２０９を含む。
【０２３２】さらに、コントロールユニット２００は、
内部バスとして、ビデオ入出力部２０３とフレームメモ
リ制御部２０５との間に接続される第１内部バス２１
０、フレームメモリ制御部２０５、動き予測ユニット制
御部２０６、パラメータ演算部２０８との間に接続され
る第２内部バス２１１、動き予測ユニット制御部２１２
とフレームメモリ制御部２０５との間に接続される第３
内部バス２１２、コードデータ制御部２０７と可変長プ
ロセッサ２０９との間に接続される第４内部バス２１
３、すべてのブロックに対して接続されるメインバス２
１４を含む。
【０２３３】次に、各ブロックの構成および動作につい
て説明する。ホストインタフェース部２０１は、外部の
ホストコンピュータとコントロールユニット２００との
データ転送の制御を行なう制御部である。ホストインタ
フェース部２０１を介して入力または出力されるデータ
は、コントロールユニット２００の内部の各ブロックに
接続されるメインバス２１４を介して転送される。
【０２３４】全体制御部２０２は、主として、コントロ
ールユニット２００内の各動作タイミングおよびパイプ
ライン処理を管理するブロックである。全体制御部２０
２は、画像符号化の際、基本クロックおよび同期信号を
基に、ピクチャー単位またはマクロブロック単位の内部
同期パルスを生成するとともに、符号化における主要パ
ラメータの管理、転送等を行なう。
【０２３５】ビデオ入出力部２０３は、たとえば、図８
３に示す入出力メモリ８１とのインタフェースを有し、
コントロールユニット２００の内部ではフレームメモリ
制御部２０５と第１内部バス２１０を介して接続されて
いる。
【０２３６】メインプロセッサ１０４は、主として符号
化における適応処理を担当するブロックであり、詳細に
ついては後述する。ホストインタフェース部２０１と競
合した場合、メインプロセッサ１０４は、メインバス２
１４のマスタとなり、各ブロック内のレジスタ／メモリ
のデータ転送を行なう。
【０２３７】フレームメモリ制御部２０５は、外部のイ
ンタフェースとして、フレームバッファメモリ（たとえ
ば、図８３に示すフレームバッファメモリ５１）および
ピクセルプロセシングユニット（たとえば図８３に示す
ピクセルプロセシングユニット３３）との間の３２ビッ
トのピクセルデータバス（たとえば、図８３に示すピク
セルデータバスＰＢ）のマスタとなる３２ビットのイン
タフェースを有する。フレームメモリ制御部２０５は、
フレームバッファメモリに対するアドレスを含む制御信
号およびピクセルプロセシングユニットに対する制御信
号を出力する。フレームメモリ制御部２０５は、コント
ロールユニット２００内で、ビデオ入出力部２０３と第
１内部バス２１０を介して接続され、パラメータ制御部
２０８および動き予測ユニット制御部２０６と第２内部
バス２１１を介して接続され、さらに、動き予測ユニッ
ト制御部２０６の別のインタフェースと第３内部バス２
１２を介して接続されている。
【０２３８】動き予測ユニット制御部２０６は、外部の
インタフェースとして、動き予測ユニット（たとえば、
図８３に示す動き予測ユニット４７）に対して制御信号
を出力するインタフェースと、ローカルメモリ（たとえ
ば、図８３に示すローカルメモリ５６）に対してアドレ
スを含む制御信号を出力するインタフェースとを有す
る。また、動き予測ユニット制御部２０６は、動き予測
ユニットとの間で、テンプレートデータ（画像データ）
や動きベクトル等のパラメータを転送するためのローカ
ルバス（たとえば、図８３に示すローカルバスＬＢ４）
に対するインタフェースを有する。さらに、動き予測ユ
ニット制御部２０６は、コントロールユニット２００内
で、フレームメモリ制御部２０５およびパラメータ制御
部２０８と第２内部バス２１１を介して接続され、フレ
ームメモリ制御部２０５と第３内部バス２１２を介して
接続されている。
【０２３９】コードデータ制御部２０７は、ピクセルプ
ロセシングユニット（たとえば、図８３に示すピクセル
プロセシングユニット３３）およびバッファメモリ（た
とえば、図８３に示すバッファメモリ６）と接続される
ためのコードバス（たとえば、図８３に示すコードバス
ＣＢ）に接続されるインタフェースを有する。コードデ
ータ制御部２０７は、コントロールユニット２００内部
で、可変長プロセッサ２０９と第４内部バス２１３を介
して接続されている。
【０２４０】パラメータ演算部２０８は、フレームメモ
リ制御部２０５および動き予測ユニット制御部２０６と
第２内部バス２１１を介して接続される。第２内部バス
２１１を介して、フレームメモリ制御部２０５からパラ
メータ演算部２０８へテンプレートデータが入力され、
パラメータ演算部２０８は、テンプレートに関するパラ
メータを抽出する。パラメータ演算部２０８は、内部に
演算結果を格納するレジスタを有している。レジスタに
格納された演算結果は、メインバス２１４を介して転送
（読出）可能である（スレーブ動作）。
【０２４１】可変長プロセッサ２０９は、コードデータ
制御部２０７と第４内部バス２１３を介して接続され
る。コードデータ制御部２０７から転送される量子化イ
ンデックスまたはラン／レベルタイプのデータの可変長
符号化処理が可変長プロセッサ２０９において行なわれ
る。可変長プロセッサ２０９において生成されたビット
ストリームデータは、フレームバッファメモリ（たとえ
ば、図８３に示すフレームバッファメモリ５１）に転送
される。
【０２４２】次に、図８３および図９２を参照して、画
像符号化（エンコード）処理におけるコントロールユニ
ット２００内の各ブロックの処理内容について詳細に説
明する。
【０２４３】コントロールユニット２３は、ピクセルプ
ロセシングユニット３３および動き予測ユニット４７を
制御し、符号化処理を行なう機能を有する。したがっ
て、主として以下の４種類のデータ制御が行なわれる。
【０２４４】（１） 原画データの取込みとフレームバ
ッファメモリ５１へのストア （２） 動き予測のためのテンプレートデータの取込み
と動き予測ユニット４７の起動 （３） 動き予測結果の取込みおよび判定とピクセルプ
ロセシングユニット３３の起動 （４） コードデータ（量子化インデックス／ランレベ
ル）の取込みと可変長処理およびバッファメモリ６への
書込み 以下、上記の４種類のデータ制御について各ブロックの
動作も含めて説明する。
【０２４５】（ｉ） 原画データの取込みからフレーム
バッファメモリ５１への書込み（マッピング） 外部の入出力メモリに格納されている原画データ（符号
化対象となるオリジナル画像データ）は、いわゆるマク
ロブロック単位で切出され、ビデオ入出力部２０３へ転
送される。
【０２４６】ビデオ入出力部２０３は、内部にＲＧＢフ
ォーマットからＹＵＶフォーマットへの変換回路および
フィルタ回路を有しており、フォーマット変換（たとえ
ば、ＲＧＢ→ＹＵＶ、４：２：２→４：２：０等）が行
なわれる。処理されたデータは、第１内部バス２１０を
介してフレームメモリ制御部２０５へ転送される。フレ
ームメモリ制御部２０５は、フレームメモリ制御部２０
５が管理するフレームバッファメモリ５１上に後の符号
化処理に適した形式で転送されたデータをマッピング
（書込み）する。ここでのマッピング方法は後に詳細に
説明されている。
【０２４７】フレームバッファメモリ５１に対するアド
レスの生成は、フレームメモリ制御部１０５が担当す
る。また、フレームバッファメモリ５１に対する制御お
よびビデオ入出力部２０３からのデータ転送のタイミン
グについては全体制御部２０２が管理する。
【０２４８】（ｉｉ） 動き予測のためのテンプレート
データの取込みと動き予測ユニットの制御 フレームメモリ制御部２０５は、符号化対象となるマク
ロブロックに対する動き予測を行なうため、そのマクロ
ブロックに対応する画像データをフレームバッファメモ
リ５１から読出す。このデータをテンプレートデータと
言う。フレームメモリ制御部２０５は、テンプレートデ
ータを動き予測ユニット制御部２０６およびパラメータ
演算部２０８へ転送する。
【０２４９】動き予測ユニット制御部２０６は、テンプ
レートデータをローカルバスＬＢ４を介して動き予測ユ
ニット４７へ転送すると同時に、テンプレートデータに
対応するサーチウィンドウデータをローカルメモリ５６
へローカルデータバスＬＤＢを介して転送する。さら
に、動き予測ユニット制御部２０６は、動き予測ユニッ
ト４７に対して起動制御等の制御信号を入力することに
よって、上記テンプレートデータに対する動き予測動作
を起動させる。
【０２５０】さらに、フレームメモリ制御部２０５は、
テンプレートデータを動き予測ユニット制御部２０６へ
第２内部バス１１１を介して転送すると同時に、パラメ
ータ演算部２０８へも転送する。パラメータ演算部２０
８では、テンプレートデータの保有する特徴を所定の演
算により抽出し、後に符号化時の判定等に用いる。ここ
で求めるパラメータは、アクティビティ算出用のテンプ
レート中の各ブロック（フィールド／フレーム両ブロッ
キングにおける）の分散（輝度信号のみ）、テンプレー
トマクロブロックの輝度信号の平均値および分散値等で
あり、画素演算を必要とするものを対象としている。
【０２５１】（ｉｉｉ） 動き予測結果の取込みおよび
判定とピクセルプロセシングユニットの起動 上記の動き予測ユニットの起動後、数マクロブロックサ
イクル後に動き予測結果、つまり各動き予測モードと真
裏における水平、垂直方向の動きベクトルおよびその評
価関数が、ローカルバスＬＢ４を介して動き予測ユニッ
ト制御部２０６へ取込まれる。
【０２５２】動き予測ユニット制御部２０６は、上記評
価関数を用いて予測モードおよび動きベクトルを決定す
る。決定された動きベクトルは、第３内部バス２１２を
介してフレームメモリ制御部２０５へ転送される。フレ
ームメモリ制御部２０５は、入力した動きベクトルを基
に予測画像のアドレスを算出する。フレームメモリ制御
部２０５は、算出したアドレスを基に、フレームバッフ
ァメモリ５１およびピクセルプロセシングユニット３３
を制御し、上記動きベクトルに対応する予測画像データ
をピクセルプロセシングユニット３３へ転送する。
【０２５３】さらに、フレームメモリ制御部２０５は、
さらにテンプレートデータ（前述のテンプレートデータ
とはパイプラインが異なるので、新たに転送する必要が
ある）を上記と同様にピクセルプロセシングユニット３
３へ転送し、ピクセルプロセシングユニット３３を起動
することにより、ＤＣＴ以降の処理をピクセルプロセシ
ングユニット３３に行なせる。ここで、起動のためのコ
マンドおよびピクセルプロセシングユニット３３におい
て符号化に必要なパラメータ（たとえば、ハーフペルフ
ィルタ指示）は、同じパイプライン間で、コードデータ
制御部２０７またはホストインタフェース部２０１を介
してピクセルプロセシングユニット３３内の所定のレジ
スタにセットされる。ピクセルプロセシングユニット３
３では上記の両方のポートからセット可能な構成となっ
ている。
【０２５４】（ｉｖ） コードデータの取込みと可変長
処理およびバッファメモリへの書込み ピクセルプロセシングユニット３３で処理（フィルタリ
ング、ＤＣＴ、量子化等）されたデータは、全体制御部
２０２の制御により、コードバスＣＢを介して一旦バッ
ファメモリ６に書込まれるか、または、直接コントロー
ルユニット２３のコードデータ制御部２０７へ転送され
る。この場合のデータ形式は、量子化インデックス（量
子化後のデータ）か、またはランレベルデータ（前記量
子化インデックスをランレベルに変換したもの）の形式
である。
【０２５５】コードデータ制御部２０７は、上記データ
を任意のタイミングで受取り、第４内部バス２１３を介
して可変長プロセッサ２０９へ転送する。可変長プロセ
ッサ２０９は、マイクロプログラムに応じて、このデー
タをいわゆるハフマン符号化処理し、外部のバッファメ
モリ６へ書込む。また、ハフマン符号化等のコード変換
処理の際に、ワークメモリ７に格納されるテーブルデー
タをアクセスすることも可能である。
【０２５６】次に、メインプロセッサ２０４が、上記の
処理の中で符号化にどのように関わるかについて説明す
る。
【０２５７】動き予測ユニット制御部２０６内で行なう
判定処理以外に、別の判定処理を行ないたい場合、たと
えば、ユーザが独自の判定方法を使用したい場合は、以
下のように行なわれる。メインプロセッサ２０４は、動
き予測ユニット制御部２０６内の各予測モードにおける
ベクトルおよび評価値を格納するレジスタをメインバス
２１４を介してアクセスする。ベクトルおよび評価値
は、マクロコードにおいて独自の処理が施され、一定時
間内に元のレジスタに戻される。この結果、判定等の適
用処理が可能となる。
【０２５８】また、メインプロセッサ２０４は、主とし
て、マクロブロックレイヤー（ＭＰＥＧ１／２の規格に
おいて）より上位階層の処理を行なう。つまり、メイン
プロセッサ２０４は、ＧＯＰ／ピクチャー／スライス単
位で行なわれる処理を担当する。たとえば、メインプロ
セッサ２０４は、前のピクチャーを符号化した際の符号
量を基に、次のピクチャーの符号化パラメータを設定す
る。レートコントロール、同期リフレッシュ、および強
制イントラ制御等の例外モードの処理についてもメイン
プロセッサ２０４が対応する。マクロブロックレイヤー
の処理のうち主なものとしては、算出されたアクティビ
ティを基に行なわれる適応量子化処理がある。
【０２５９】上記のように、メインプロセッサ２０４
は、コントロールユニット２３内の各ユニットのレジス
タまたはメモリをアクセスすることができるため、許容
される処理ステップ内であれば、これらのレジスタまた
はメモリを参照し、演算等の処理を行ない、レジスタま
たはメモリの内容を書換えることができる。したがっ
て、符号化処理における自由度を向上することが可能と
なる。
【０２６０】また、上記の符号化動作処理の記述からわ
かるように、符号化処理は、コントロールユニット２３
内の全体制御部２０２によるパイプライン制御の下で、
各処理ユニットにおいて独立に行なわれる。すなわち、
上記４つのデータ制御がすべて独立にかつ並行に実行さ
れる。また、画像の復号化処理も上記の符号化処理と同
様に、全体制御部２０２のパイプライン処理の下で、コ
ントロールユニット２３内の各ブロックが並列に動作す
ることにより実行することができる。
【０２６１】３．ピクセルプロセシングユニット （１） ピクセルプロセシングユニット３１（図１８，
図１９） 図１８は、ピクセルプロセシングユニットの一例を示す
ブロック図である。図１８に示したピクセルプロセシン
グユニット３１は、たとえば図１に示したピクセルプロ
セシングユニット３として用いられる。
【０２６２】図１８を参照して、ピクセルプロセシング
ユニット３１は、ホストインターフェイス（Ｉ／Ｆ）回
路３１１と、ローカルメモリ群３１２と、ＤＣＴ／ＩＤ
ＣＴ演算器３１３と、量子化器３１４と、フィルタ３１
５と、セレクタバス３１６と、コードデータバスインタ
ーフェイス回路３１７と、ピクセルバスインターフェイ
ス回路３１８と、制御器３１９とを含む。
【０２６３】ホストインターフェイス回路３１１は、ホ
ストプロセッサ、すなわちコントロールユニット２とピ
クセルプロセシングユニット３１との間のデータ入出力
のために設けられる。ピクセルバスインターフェイス回
路３１８は、画像データの入出力のために設けられる。
コードデータバスインターフェイス回路３１７は、コー
ドデータの入出力のために設けられる。
【０２６４】ＤＣＴ／ＩＤＣＴ演算器３１３は、ＤＣＴ
演算処理および逆ＤＣＴ演算処理を行なう。量子化器３
１４は、量子化演算を行なうために設けられる。フィル
タ３１５は、動き予測処理における参照画像データを生
成するために設けられる。セレクタバス３１６は、ピク
セルプロセシングユニット３１における内部データを転
送するために設けられる。制御器３１９は、ピクセルプ
ロセシングユニット３１における全体制御のために設け
られる。
【０２６５】図１９は、図１８に示したピクセルプロセ
シングユニット３１のより詳細なブロック図である。図
１８に示したローカルメモリ群３１２は、図１９に示し
た画像メモリ３３１ないし３３５と、データメモリ３４
１，３４２と、コードデータメモリ３４３と、パラメー
タメモリ３４４とを含む。図１８に示したセレクタバス
３１６は、図１９に示したセレクタバスＳＢ１ないしＳ
Ｂ５を含む。
【０２６６】画像メモリ３３１は、圧縮対象の画像デー
タをストアするために設けられる。画像メモリ３３２お
よび３３３は、前フレームおよび後ろフレームの参照画
像データをストアする。画像メモリ３３４は、フィルタ
処理の後の処理された参照画像データをストアする。画
像メモリ３３５は、復号化されるべき画像データをスト
アする。コードデータメモリ３４３は、量子化処理後の
コードデータをストアする。パラメータメモリ３４４
は、量子化マトリックスなどの演算用テーブルデータを
ストアする。
【０２６７】セレクタバスＳＢ１は、１２ビットのバス
幅を有しており、フィルタ処理後の参照画像データを転
送する。セレクタバスＳＢ２は、１２ビットのバス幅を
有しており、差分演算処理の後および逆ＤＣＴ演算の後
の差分データを転送する。セレクタバスＳＢ３は、１２
ビットのバス幅を有しており、ＤＣＴ演算の後および逆
量子化の後のＤＣＴ係数を転送するために設けられる。
セレクタバスＳＢ４は、１２ビットのバス幅を有してお
り、逆量子化処理の後およびゼロアンパックの後のコー
ドデータを転送するために設けられる。セレクタバスＳ
Ｂ５は、１６ビットのバス幅を有しており、パラメータ
データを転送するために設けられる。
【０２６８】（２） ピクセルプロセシングユニット３
２（図２０，図２１） 図２０は、ピクセルプロセシングユニットの別の例を示
すブロック図である。図２０に示したピクセルプロセシ
ングユニット３２も、たとえば図１に示したピクセルプ
ロセシングユニット３として用いられ得る。
【０２６９】図２０を参照して、図１９に示したピクセ
ルプロセシングユニット３１と比較すると、ピクセルプ
ロセシングユニット３２は、さらにプログラマブルプロ
セシングユニット３２０を備えている。プログラマブル
プロセシングユニット３２０は、セレクタバス３２６に
接続されており、ユニット３２０内にストアされたプロ
グラムに従って他の様々な演算を実行することができ
る。
【０２７０】たとえば、プログラマブルプロセシングユ
ニット３２０は、ストアされたプログラムに従って、頻
繁に使用される演算、すなわち加減算，差分絶対値和演
算，差分絶対値累算，差分二乗和演算，差分二乗和の累
算，乗算などを行なう。
【０２７１】図２１は、図２０に示したピクセルプロセ
シングユニット３２のより詳細なブロック図である。図
２１に示されるように、追加されたプログラマブルプロ
セシングユニット３２０は、セレクタバスＳＢ１ないし
ＳＢ５に接続される。これに加えて、プログラマブルプ
ロセシングユニット３２０は、パラメータメモリ３４４
に接続される。
【０２７２】（３） ピクセルプロセシングユニット３
１，３２の動作 図１９を参照して、ピクセルプロセシングユニット３１
の動作について説明する。動作の一例として、ＭＰＥＧ
規格における蓄積系動画像符号化処理について説明す
る。
【０２７３】ピクセルバスインターフェイス回路３１８
は、図１に示したフレームバッファメモリ５１から符号
化対象の画像データを受け、内部ピクセルバスＩＰＢ２
を介してそれを画像メモリ３３１に与える。動き予測処
理が必要である場合では、前方向予測処理において、参
照画像データが画像メモリ３３２に与えられる。一方、
両方向予測処理においては、前フレームおよび後ろフレ
ームの参照画像データが画像メモリ３３２および３３３
に転送される。
【０２７４】前方向の予測処理の場合では、画像メモリ
３３２内にストアされたデータがフィルタ３１５に与え
られる。フィルタ３１５においてフィルタ処理が行なわ
れ、処理された参照画像データが画像メモリ３３４に書
込まれる。
【０２７５】両方向の予測処理の場合では、画像メモリ
３３２にストアされた前方向の参照画像データがフィル
タ３１５に与えられ、一方、画像メモリ３３３内にスト
アされた後ろ方向の参照画像データもフィルタ３１５に
与えられる。フィルタ３１５において、与えられた参照
画像データについてフィルタ処理および補間処理が行な
われ、生成された参照画像データは画像メモリ３３４に
書込まれる。
【０２７６】差分生成器３１０は、画像メモリ３３１に
ストアされた符号化対象の画像データをセレクタバスＳ
Ｂ２に転送する。場合により、差分生成器３１０は、こ
の符号化対象の画像データと画像メモリ３３４内にスト
アされた参照画像データとの差分データをセレクタバス
ＳＢ２に与える。
【０２７７】ＤＣＴ／ＩＤＣＴ演算器３１３は、符号化
処理において、セレクタバスＳＢ２を介して与えられた
画素データまたは差分データについてのＤＣＴ演算を行
ない、生成されたＤＣＴ係数をセレクタバスＳＢ３を介
して転送する。符号化のためのループバック演算処理お
よび復号化処理が行なわれるとき、ＤＣＴ／ＩＤＣＴ演
算器３１３は、セレクタバスＳＢ３を介して与えられる
ＤＣＴ係数について逆ＤＣＴ演算を行ない、画素データ
または差分データを生成する。生成されたデータは、セ
レクタバスＳＢ２を介して転送される。
【０２７８】量子化器３１４は、符号化処理において、
セレクタバスＳＢ３を介して与えられるＤＣＴ係数につ
いて、パラメータメモリ３４４を参照することにより、
量子化演算を行なう。量子化演算の結果得られたコード
データは、セレクタバスＳＢ４を介してコードデータメ
モリ３４３に転送される。符号化のためのループバック
演算処理および復号化処理において、量子化器３１４
は、セレクタバスＳＢ４を介して与えられたコードデー
タについての逆量子化演算を行なう。逆量子化演算の結
果得られたＤＣＴ係数は、セレクタバスＳＢ３を介して
転送される。
【０２７９】コードデータバスインターフェイス回路３
１７は、符号化処理において、コードデータメモリ３４
３内にストアされたコードデータをセレクタバスＳＢ５
を介して受ける。コードデータバスインターフェイス回
路３１７は、受取ったコードデータをそのまま外部のコ
ードデータバス、すなわち図１に示したコードバスＣＢ
に出力する。場合により、コードデータバスインターフ
ェイス回路３１７によりラン−レベルコードに変換され
た後コードバスＣＢに出力される。復号化処理におい
て、コードデータバスインターフェイス回路３１７は、
セレクタバスＳＢ４を介して与えられたコードデータに
ついて逆量子化演算を行なう。逆量子化演算の結果得ら
れたＤＣＴ係数は、セレクタバスＳＢ３を介して転送さ
れる。
【０２８０】画像復号器３１０は、符号化のための参照
画像復号処理および復号化処理において、動き予測処理
が必要である場合では、セレクタバスＳＢ１を介して与
えられた参照画像データおよび復号化された差分データ
の加算演算結果データを出力し、これらのデータは画像
メモリ３３５にストアされる。一方、動き予測が必要と
されない場合では、復号化された画像データがそのまま
出力され、画像メモリ３３５内にストアされる。
【０２８１】ホストインターフェイス回路３３１は、図
１に示したホストバスＨＢを介してピクセルプロセシン
グユニット３１のための動作コマンドおよび量子化マト
リックスなどのパラメータを受ける。一方、ホストイン
ターフェイス回路３１１は、内部メモリ３３１ないし３
３５および３４１ないし３４４内にストアされたデータ
および内部レジスタ内に保持されたデータを外部に出力
する。
【０２８２】（４） ピクセルプロセシングユニットに
おける処理フロー（図２２ないし図２５） （ｉ） ＭＰＥＧ規格に従う符号化フレーム内予測画像
の場合 図２２は、図１９に示したピクセルプロセシングユニッ
ト３１における符号化のための動作フロー図である。図
２２を参照して、画像メモリ３３１内にストアされた画
像データは差分生成器３１０に与えられる。与えられた
データは、この場合では何ら処理されることなく、セレ
クタバスＳＢ２を介してＤＣＴ／ＩＤＣＴ演算器３１３
に与えられる。演算器３１３においてＤＣＴ演算が行な
われた後、演算結果を示すデータがセレクタバスＳＢ３
を介して量子化器３１４に与えられる。
【０２８３】量子化器３１４は、セレクタバスＳＢ５を
介してパラメータメモリ３４４を参照することにより、
量子化演算を実行する。量子化結果を示すデータ、すな
わちコードデータがコードデータメモリ３４３に与えら
れ、そこでストアされる。コードデータメモリ３４３内
にストアされたデータは、セレクタバスＳＢ４およびコ
ードデータバスインターフェイス回路３１７を介して外
部のコードバスＣＢ（図１）に出力される。
【０２８４】図２３は、図１９に示したピクセルプロセ
シングユニット３１における復号化のための動作フロー
図である。図２３を参照して、コードデータメモリ３４
３内にストアされている復号化されるべきデータは、セ
レクタバスＳＢ４を介して量子化器３１４に与えられ
る。量子化器３１４は、セレクタバスＳＢ５を介してパ
ラメータメモリ３４４を参照することにより、逆量子化
演算を実行する。逆量子化演算結果を示すデータは、セ
レクタバスＳＢ３を介してＤＣＴ／ＩＤＣＴ演算器３１
３に与えられる。
【０２８５】演算器３１３は、与えられたデータについ
て逆ＤＣＴ演算を実行する。演算結果を示すデータは、
セレクタバスＳＢ２を介して復号器３１０に与えられ
る。復号器３１０は、与えられたデータについてリミッ
ト処理を行ない、処理されたデータは画像メモリ３３５
に与えられ、そこでストアされる。
【０２８６】（ｉｉ） ＭＰＥＧ規格に従う符号化両方
向予測の場合 図２４を参照して、符号化処理において、画像メモリ３
３２内にストアされた前方向の画像データおよび画像メ
モリ３３３内にストアされた後ろ方向の画像データがフ
ィルタ３１５に与えられる。フィルタ３１５は、与えら
れたデータについて１／２精度画像生成処理および画素
補間処理を実行する。処理されたデータは画像メモリ３
３４に与えられ、そこでストアされる。
【０２８７】画像メモリ３３４内にストアされたデータ
はセレクタバスＳＢ１を介して差分生成器３１０に与え
られる。一方、画像メモリ３３１内にストアされている
符号化対象の画像データも差分生成器３１０に与えられ
る。差分生成器３１０は、与えられたデータについて画
素差分演算を実行する。
【０２８８】ＤＣＴ／ＩＤＣＴ演算器３１３は、セレク
タバスＳＢ２を介して、差分生成器３１０から差分デー
タを受ける。演算器３１３は、受信したデータについて
ＤＣＴ演算を行ない、演算結果を示すデータはセレクタ
バスＳＢ３を介して量子化器３１４に与えられる。量子
化器３１４は、セレクタバスＳＢ５を介してパラメータ
メモリ３４４を参照することにより、与えられたデータ
についての量子化演算を行なう。量子化演算結果を示す
データは、セレクタバスＳＢ４を介してコードデータメ
モリ３４３に与えられ、そこでストアされる。
【０２８９】図２５を参照して、復号化処理において、
コードデータメモリ３４３内にストアされたデータ、す
なわち復号化されるべきデータはセレクタバスＳＢ４を
介して量子化器３１４に与えられる。量子化器３１４
は、セレクタバスＳＢ５を介してパラメータメモリ３４
４を参照することにより、与えられたデータについて量
子化処理を行なう。量子化処理結果を示すデータはセレ
クタバスＳＢ３を介してＤＣＴ／ＩＤＣＴ演算器３１３
に与えられる。
【０２９０】演算器３１３は、与えられたデータについ
て逆ＤＣＴ処理を実行する。処理結果を示すデータはセ
レクタバスＳＢ２を介して復号器３１０に与えられる。
復号器３１０は、画像メモリ３３４内にストアされてい
るデータをセレクタバスＳＢ１を介して受ける。復号器
３１０は、与えられたデータに基づいて画素の復号処理
（加算処理）およびリミット処理を実行する。処理され
たデータは画像メモリ３３５に与えられ、そこでストア
される。
【０２９１】（５） パイプライン処理（図２６ないし
図２９） 図２６は、図１９に示したピクセルプロセシングユニッ
ト３１における符号化のためのパイプライン処理を示す
タイムチャートである。図２６を参照して、動作期間Ａ
において、画像メモリ３３１のための書込データが内部
ピクセルバスＩＰＢ２を介して転送される。動作期間Ｂ
において、画像メモリ３３２のための書込データが内部
ピクセルバスＩＰＢ２を介して転送される。動作期間Ｃ
において、画像メモリ３３３のための書込データが内部
ピクセルバスＩＰＢ２を介して転送される。
【０２９２】動作期間Ｄにおいて、フィルタ３１５が動
作する。動作期間Ｅにおいて、ＤＣＴ／ＩＤＣＴ演算器
３１３および量子化器３１４によるＤＣＴ演算および量
子化演算が行なわれる。動作期間Ｆにおいて、演算器３
１３，量子化器３１４および画像復号器３１０により逆
量子化演算，逆ＤＣＴ演算および復号処理が行なわれ
る。動作期間Ｇにおいて、画像メモリ３３５についての
読出動作が行なわれる。動作期間Ｈにおいて、コードデ
ータバスインターフェイス回路３１７により、ラン−レ
ベルパッキング処理および出力処理が行なわれる。
【０２９３】図２６の処理は、各マクロブロックごとに
順次に行なわれる。すなわち、図２６では１つのマクロ
ブロックについての画像データの処理だけが示されてい
るが、多数のマクロブロックについてパイプライン処理
が行なわれる。複数のマクロブロックについてのパイプ
ライン処理を以下に説明する。
【０２９４】図２７は、フレーム内予測におけるパイプ
ライン処理を示すタイムチャートである。図２７を参照
して、添字０は０番目のマクロブロックについてのデー
タ処理を示し、添字１は１番目のマクロブロックについ
ての処理を示すものとする。
【０２９５】図２８は、片方向予測におけるパイプライ
ン処理を示すタイムチャートである。また、図２９は、
両方向予測におけるパイプライン処理を示すタイムチャ
ートである。
【０２９６】図２７ないし図２９からわかるように、ピ
クセルプロセシングユニット３においても複数のマクロ
ブロックについてのデータ処理がパイプライン処理制御
の下で行なわれるので、ピクセルプロセシングユニット
３における処理のみについてもデータ処理を効率よく行
なうことができる。言い換えると、ＤＣＴ演算および量
子化演算を高速で効率よく実行できるピクセルプロセシ
ングユニットが提供され得る。
【０２９７】（６） ピクセルプロセシングユニット３
３ 図９３は、ピクセルプロセシングユニットのさらに他の
一例を示すブロック図である。図９３に示すピクセルプ
ロセシングユニット３３は、たとえば、図８３〜図８
９、図９１に示したピクセルプロセシングユニットとし
て用いられる。
【０２９８】図９３において、図１８に示すピクセルプ
ロセシングユニット３１と異なる点は、２組のピクセル
バスインタフェース回路３１８ａおよび３１８ｂを備え
た点である。その他の点は、図１８に示すピクセルプロ
セシングユニット３１と同様であるので、同一部分には
同一番号を付し、以下その説明を省略する。
【０２９９】図９４は、図９３に示したピクセルプロセ
シングユニット３３のより詳細なブロック図である。図
９４を参照して、ピクセルバスＩＰＢ２ａおよびＩＰＢ
２ｂは、それぞれ３２ビットのバス幅を有しており、そ
れぞれが専用のピクセルバスインタフェース回路３１８
ａおよび３１８ｂと画像メモリ３３１〜３３３、３３５
に接続されている。その他の点は、図１９に示すピクセ
ルプロセシングユニット３１と同様であるので、同一部
分には同一番号を付し、以下その説明を省略する。
【０３００】次に、ピクセルプロセシングユニット３３
の動作について説明する。図９４を参照して、動作の一
例として、ＭＰＥＧ規格における動画像符号化処理につ
いて説明する。
【０３０１】ＭＰＥＧ規格では、前方向予測、後ろ方向
予測、両方向予測の３種類の予測が使用され、各予測の
種類に応じて、外部から予測データを転送する必要があ
る。予測データの転送は、ピクセルバスインタフェース
回路３１８ａ、３１８ｂのどちらか一方を介して行なわ
れる。また、符号化対象の画像データもピクセルバスイ
ンタフェース回路３１８ａ、３１８ｂの一方を介して行
なわれる。画像圧縮処理は、フィルタ３２５、ＤＣＴ／
ＩＤＣＴ演算器３１３、量子化器３１４、差分生成器お
よび画像復号器３１０において行なわれ、コードデータ
バスインタフェース回路３１７を介してデータが出力さ
れる。一方、ピクセルプロセシングユニット３３内部で
局部復号された画像は、ピクセルバスインタフェース回
路３１８ａおよび３１８ｂの両方を介してそれぞれ別々
な外部装置に転送される。転送された局部復号データの
うち一方は、たとえば、図８７に示す動き予測ユニット
４７の入力データとなる。転送された局部復号データの
他方は、次のフレーム処理における予測画像データとな
る。
【０３０２】上記のように、図９４に示すピクセルプロ
セシングユニット３３は、局部復号画像データを同時に
複数の外部装置へ転送することができ、さらに、参照画
像データを動き予測ユニットからローカルメモリへ転送
しているときに、他のポートから予測画像データを転送
することができる。また、予測画像用の転送ポートも１
つに固定されず、どちらのポートからも転送することが
でき、システムの構成およびデータの転送方法を容易に
変えることが可能となる。
【０３０３】図９５は、図９３に示すピクセルプロセシ
ングユニット３３の他の例を示すブロック図である。図
９５に示したピクセルプロセシングユニット３３ａも、
たとえば、図８３〜図８９、図９１に示したピクセルプ
ロセシングユニットとして用いられる。
【０３０４】図９５を参照して、図９４に示したピクセ
ルプロセシングユニット３３と比較すると、ピクセルプ
ロセシングユニット３３ａは、ピクセルバスＩＰＢ２が
２つのピクセルバスインタフェース回路３１８ａおよび
３１８ｂに接続されており、内部バスがピクセルデータ
の転送に共通に使用される。その他の点は、図９４に示
すピクセルプロセシングユニット３３と同様であるので
以下その説明を省略する。
【０３０５】次に、ピクセルプロセシングユニット３３
ａの動作について説明する。図９５を参照して、内部ピ
クセルバスＩＰＢ２が共通して使用される。したがっ
て、局部復号データを同時に２つのピクセルバスインタ
フェース回路３１８ａおよび３１８ｂを介して転送する
場合であれば、図９４に示すピクセルプロセシングユニ
ット３３と同様な動作が行なわれる。
【０３０６】上記の構成により、ピクセルプロセシング
ユニット３３ａは、局部復号データを同時に複数の外部
装置へ転送することができ、さらに、ローカルメモリか
ら動き予測ユニットへ参照画像データを転送していると
きに他のポートからピクセルプロセシングユニット３５
へデータを転送することができる。また、ピクセルバス
ＩＰＢ２を共通化して使用するため、回路面積を削減す
ることができ、高集積化に適する。
【０３０７】４．可変長プロセッサ 以下の記載では、２つのシステム構成が提案され、それ
ぞれのシステム構成を実現するためのプロセッサについ
て説明がなされる。
【０３０８】（１） 第１のシステム構成（図３０ない
し図３５） 図３０は、可変長処理のための第１のシステム構成を示
すブロック図である。図３０に示したシステム構成を有
する可変長プロセッサを、たとえば図９に示した可変長
プロセッサ１２に適用することができる。
【０３０９】図３０を参照して、第１のシステム構成
は、可変長符号化用テーブルメモリ４０１と、可変長復
号化用テーブルメモリ４０２と、可変長符号列入力メモ
リ４０３と、可変長符号列出力メモリ４０４と、被符号
化データ入力メモリ４０５と、被符号化データ出力メモ
リ４０６とを含む。可変長プロセッサ１２１は、バスラ
インＢＵを介して各メモリ４０１ないし４０６に接続さ
れる。
【０３１０】図３１は、第１のシステム構成における可
変長符号化処理のフロー図である。図３１を参照して、
以下に可変長符号化のための処理について説明する。ま
ず、ステップ４３１において、被符号化データ入力メモ
リ４０５から変換対象の被符号化データが可変長プロセ
ッサ１２１内の内部メモリに与えられる。ここで、被符
号化データは、“ＲＵＮ”および“ＬＥＶＥＬ”の組合
せにより規定される。以下の記載では、被符号化データ
を（ＲＮ，ＬＶ）により表わすものとする。与えられた
被符号化データは、可変長プロセッサ１２１内のアドレ
ス生成器（図示せず）に与えられ、可変長符号化用テー
ブルメモリ４０１の参照により可変長符号およびその符
号長が得られる。可変長符号および符号長は可変長プロ
セッサ１２１内の内部メモリにストアされる。
【０３１１】ステップ４３３において、得られた可変長
符号がエスケープコード（ＥＳＣＡＰＥ）であるか否か
が判定される。エスケープコードが得られたとき、ステ
ップ４３４において、エスケープコードおよびデータ
（ＲＮ，ＬＶ）を結合することにより、等長コードが生
成される。等長コードの生成の後、処理はステップ４３
５に進む。一方、ステップ４３３において、エスケープ
コード、すなわちコード“０００００１”が得られなか
ったとき、処理はステップ４３５に進む。
【０３１２】ステップ４３５において、可変長符号のデ
ータ結合により、可変長符号列が生成される。可変長符
号列の生成の後、ステップ４３６において、可変長符号
列が出力される。
【０３１３】図３２は、第１のシステム構成における可
変長復号化処理のフロー図である。図３２を参照して、
以下に可変長復号化のための処理について説明する。
【０３１４】まず、ステップ４４１において、図３０に
示した可変長符号列入力メモリ４０３から可変長符号列
がバスラインＢＵを介して可変長プロセッサ１２１に与
えられる。可変長プロセッサ１２１は、ステップ４４２
において、先頭の可変長符号を抜き出す。すなわち、直
前の可変長符号の符号長から次の可変長符号が先頭が認
識され、次の可変長符号の先頭から、可変長符号の最大
符号長である１４ビットのデータが抜き出される。
【０３１５】次に、ステップ４４３において、復号化用
テーブルメモリ４０２を参照することにより、可変長符
号および符号長、すなわちデータ（ＲＮ，ＬＶ）を得
る。すなわち、得られた可変長符号の先頭から、可変長
符号の最大符号長である１４ビットのデータが図示され
ていないアドレス生成器に与えられ、アドレス生成器に
より復号化用テーブルメモリ４０２を参照するためのア
ドレス信号が生成される。このアドレス信号を用いて復
号化用テーブルメモリ４０２が参照され、可変長符号お
よびその符号長が得られる。
【０３１６】ステップ４４４において、エスケープコー
ド“０００００１”が得られたか否かが判定される。エ
スケープコードが得られたとき、ステップ４４５におい
て、可変長符号列から、エスケープコード“０００００
１”の後の１６ビットのデータが復号データ（ＲＮ，Ｌ
Ｖ）として抜き出される。ステップ４４５の処理の後、
処理はステップ４４６に進む。ステップ４４４におい
て、エスケープコードが得られなかったとき、処理はス
テップ４４６に進む。
【０３１７】ステップ４４６において、復号化されたデ
ータ（ＲＮ，ＬＶ）が出力される。次に、図３０に示し
た可変長符号化用テーブルメモリ４０１および可変長復
号化用テーブルメモリ４０２においてストアされるデー
タのデータ記憶構造について説明する。図３３は、可変
長符号化用テーブルメモリ４０１のデータ記憶構造図で
ある。図３３に示すように、可変長符号化用テーブルメ
モリ４０１は、データ（ＲＮ，ＬＶ）により参照するこ
とにより、ストアされている可変長符号ＶＣおよび符号
長ＣＬを出力する。ランデータＲＮは、６ビットのビッ
ト長を有する。レベルデータＬＶは、１０ビットのビッ
ト長を有する。可変長符号ＶＣは、１４ビットのビット
長を有する。符号長データＣＬは４ビットの符号長を有
する。
【０３１８】図３４は、可変長復号化用テーブルメモリ
４０２のデータ記憶構造図である。図３４に示されるよ
うに、可変長復号化用テーブルメモリ４０２は、可変長
符号ＶＣにより参照することにより、レベルデータＬ
Ｖ，ランデータＲＮおよび符号長データＣＬを出力す
る。符号長データＣＬは、４ビットのビット長さを有し
ている。
【０３１９】可変長復号化用テーブルメモリ４０２を参
照するのに用いられる入力データＶＣは、可変長符号の
最大符号長と同じビット長さを有している。したがっ
て、入力データＶＣの上位ビットに最大符号長よりも短
い符号が存在する場合には、下位ビットにいかなるビッ
トパターンがあっても、上位のビットの復号結果が優先
的に出力され得る。たとえば、図３４に示した２つの入
力データ４１５および４１７のいずれを用いてテーブル
メモリ４０２を参照しても、同じデータ４１６および４
１８が出力される。
【０３２０】次に、可変長符号列の生成処理について説
明する。図３５は、可変長符号列の生成処理を説明する
ための処理フロー図である。１つの可変長符号列を生成
するため、６つのレジスタ４２１ないし４２６が準備さ
れているものと仮定する。また、可変長処理プロセッサ
がｎビットのデータ処理帯域を有しているものと仮定
し、したがって、各レジスタ４２１ないし４２６がｎビ
ットのビット幅を有しているものと仮定する。
【０３２１】図３５を参照して、レジスタ４２１が可変
長符号ＶＣ１を保持し、レジスタ４２２が可変長符号Ｖ
Ｃ１の符号長ｋを保持しているものとする。レジスタ４
２３が可変長符号ＶＣ２を保持し、レジスタ４２４が可
変長符号ＶＣ２の符号長ｊを保持しているものとする。
レジスタ４２５が可変長符号ＶＣ３を保持しているもの
とし、レジスタ４２６が可変長符号ＶＣ３の符号長ｍを
保持しているものとする。
【０３２２】まず、レジスタ４２１内に保持された可変
長符号ＶＣ１がレジスタ４２６に与えられる。レジスタ
４２６は、可変長符号ＶＣ１のそれぞれのビットをＭＳ
Ｂから順にストアする。したがって、レジスタ４２６
は、ＭＳＢからｋビットの可変長符号ＶＣ１を保持する
ことになる。
【０３２３】次に、ステップ４２７において、可変長符
号ＶＣ２の符号長ｊが（ｎ−ｋ）と比較される。ｊ＜
（ｎ−ｋ）の場合では、レジスタ４２３内に保持された
可変長符号ＶＣ２がレジスタ４２６に与えられる。レジ
スタ４２６は、可変長符号ＶＣ１の後に可変長符号ＶＣ
２を保持する。レジスタ４２６における動作は、可変長
符号ＶＣ２をｋビットだけＬＳＢ側にシフトした後、可
変長符号ＶＣ１およびＶＣ２の対応するビット間で累算
または論理和処理を行なうことによりなされる。その結
果、レジスタ４２６は、（ｋ＋ｊ）ビットの結合された
データ、すなわち可変長符号列（ＶＣ１＋ＶＣ２）を保
持することになる。
【０３２４】この段階において、レジスタ４２６は（ｎ
−ｋ−ｊ）ビットの領域を残しているので、レジスタ４
２６はさらに可変長符号ＶＣ３を保持するのに使われ
る。
【０３２５】ステップ４２７においてｊ＞（ｎ−ｋ）の
場合では、レジスタ４２３内の可変長符号ＶＣ２のう
ち、（ｎ−ｋ）ビットのデータがレジスタ４２６におい
て保持される。すなわち、可変長符号ＶＣ２をｋビット
だけシフトさせた後、可変長符号ＶＣ１およびＶＣ２の
間で累算または論理和処理が行なわれる。その結果、レ
ジスタ４２６は、ｋビットの可変長符号ＶＣ１および
（ｎ−ｋ）ビットの可変長符号ＶＣ２の一部により満た
されることになる。
【０３２６】ステップ４２８においてレジスタ４２６内
に満たされたデータが出力される。データ出力の後、レ
ジスタ４２３内に残された（ｊ＋ｋ−ｎ）ビットの可変
長符号ＶＣ２がレジスタ４２６に与えられる。レジスタ
４２６は、与えられたデータ、すなわち可変長符号ＶＣ
２の残されたビットをＭＳＢの側から順に保持する。
【０３２７】このようにして、レジスタ４２６が順次に
与えられる可変長符号により満たされ、満たされたｎビ
ットのデータが可変長符号列として順次に出力される。
【０３２８】可変長符号列の切出し処理では、上記の可
変長符号列生成処理と同様に、データシフト，論理演
算，可変長符号の符号長のカウントおよび判断処理を繰
返し実行することにより行なわれる。
【０３２９】（２） 可変長プロセッサ（専用回路：図
３６） 図３６は、可変長プロセッサの第１の例を示すブロック
図である。図３６を参照して、可変長プロセッサ１２２
は、アドレスレジスタ４５１と、ＲＯＭ４５２と、出力
処理回路４５３とを含む。これらの内部回路４５１，４
５２および４５３は専用回路により構成される。
【０３３０】（３） 可変長プロセッサ（ディジタルシ
グナルプロセッサ：図３７） 図３７は、可変長プロセッサの第２の例を示すブロック
図である。この可変長プロセッサ１２３は、ディジタル
シグナルプロセッサにより構成される。図３７を参照し
て、可変長プロセッサ１２３は、外部インターフェイス
回路４６１と、ＡＬＵ４６２と、シフタ回路４６３と、
メモリ４６４と、命令メモリ４６５と、制御回路４６６
とを含む。
【０３３１】（４） 可変長プロセッサ（汎用マイクロ
プロセッサ：図３８） 図３８は、可変長プロセッサの第３の例を示すブロック
図である。この可変長プロセッサ１２４は、汎用のマイ
クロプロセッサにより構成される。図３８を参照して、
可変長プロセッサ１２４は、レジスタファイル４７３を
含む実行ユニット（ＥＵ）４７１と、リロケーションレ
ジスタファイル４７４を含むバスインターフェイスユニ
ット４７２と、ＡＬＵ４７５と、フラグレジスタ４７６
と、バスインターフェイスユニット４７７と、命令キュ
ー４７８と、制御／タイミング回路４７９とを含む。
【０３３２】図３６，図３７および図３８に示した可変
長プロセッサ１２２，１２３および１２４は、いずれも
図３０に示した第１のシステム構成を形成しており、し
たがって第１のシステム構成における上記の処理が行な
われる。
【０３３３】（５） 第２のシステム構成（図３９） 図３９は、可変長処理のための第２のシステム構成を示
すブロック図である。図３９に示したシステム構成は、
たとえば図１に示した画像圧縮／伸張処理装置１０１に
おいて形成される。
【０３３４】図３９を参照して、ワークメモリ７は、可
変長符号化用テーブルメモリ４８１と、可変長復号化用
テーブルメモリ４８２とを含む。これらのテーブルメモ
リ４８１および４８２は、バス４９１および４９２を介
して可変長プロセッサ１２５に接続される。
【０３３５】バッファメモリ６は、可変長符号列入力メ
モリ４８３と、可変長符号列出力メモリ４８４と、被符
号化データ入力メモリ４８５と、被符号化データ出力メ
モリ４８６とを含む。これらの符号列入力メモリ４８３
および出力メモリ４８４は、バス４９３および４９５を
介して可変長プロセッサ１２５に接続される。また、符
号列入力メモリおよび符号列出力メモリは、バス４９４
を介して可変長プロセッサ１２５およびホストインター
フェイス回路１に接続される。
【０３３６】被符号化データ入力メモリ４８５および被
符号化データ出力メモリ４８６は、バス４９６および４
９８を介して可変長プロセッサ１２５に接続される。ま
た、入力メモリ４８５および出力メモリ４８６は、バス
４９７を介して可変長プロセッサ１２５およびピクセル
プロセシングユニット３に接続される。
【０３３７】（６） 可変長プロセッサ（図４０） 図４０は、図３９に示した可変長プロセッサ１２５のブ
ロック図である。したがって、図４０に示した可変長プ
ロセッサ１２５は、たとえば図９に示した可変長プロセ
ッサ１２に適用され得る。
【０３３８】図４０を参照して、可変長プロセッサ１２
５は、制御器５０１と、アドレス生成器５０２と、外部
インターフェイス回路５０３と、データ演算器５０４
と、可変長符号列生成／分解回路５０５と、外部インタ
ーフェイス回路５０６と、外部インターフェイス回路５
０７と、データメモリ５０８とを含む。これらの内部回
路５０１ないし５０８は、第１の内部バス５０９を介し
て接続される。一方、外部インターフェイス回路５０３
および可変長符号列生成／分解回路５０５は、第２の内
部バス５１０を介して接続される。
【０３３９】外部インターフェイス回路５０３は、バス
４９１および４９２を介して図９に示したメインポート
１７に接続される。外部インターフェイス回路５０６
は、バス４９３，４９４および４９５を介して図９に示
したコードデータポート２０に接続される。
【０３４０】（ｉ） アドレス生成器（図４１） 図４１は、図４０に示したアドレス生成器５０２のブロ
ック図である。図４１を参照して、アドレス生成器５０
２は、正リミット値レジスタ５２０と、負リミット値レ
ジスタ５２１と、ＰＥモードレジスタ５２２と、ページ
レジスタ５２３と、アドレスレジスタ５２４および５２
５と、エスケープデコーダ５２６と、エスケープエンコ
ーダ５２７と、エスケープレジスタ５２８と、データレ
ジスタ５２９と、セレクタ回路５３０と、リミッタ回路
５３１と、プライオリティエンコーダ５３２と、シフタ
回路５３３と、外部アドレスレジスタ５３４と、パイプ
ラインレジスタ５６１，５６２，５６３と、ＯＲ回路
（論理和処理回路）５６４とを含む。
【０３４１】レジスタ５２０ないし５２５は、第１の内
部バス５０９に接続される。セレクタ回路５３０は、第
１および第２の内部バス５０９および５１０に接続され
る。データレジスタ５２９および外部アドレスレジスタ
５３４は、図４０に示した外部インターフェイス回路５
０３に接続される。
【０３４２】図４２は、図４１に示したアドレス生成器
５０２における可変長符号化処理のフロー図である。ア
ドレス生成器５０２の詳細な処理は後で説明されるが、
まず、基本的な動作について説明する。
【０３４３】図４２を参照して、ステップ６０１におい
て、図４１に示したレジスタ５２０ないし５２３に所定
のデータが設定される。ステップ６０２において、アド
レスレジスタ５２５に被符号化データ（ＲＮ，ＬＶ）が
入力される。被符号化データ（ＲＮ，ＬＶ）は、合計１
６ビットを有しており、上位の１０ビットによりレベル
データＬＶが規定され、下位の６ビットによりランデー
タＲＮが規定される。ステップ６０２の後、ステップ６
０３ないし６０５およびステップ６０６ないし６０７の
処理が並列に行なわれる。
【０３４４】ステップ６０３において、アドレスレジス
タ５２５において保持されたデータがリミッタ回路５３
１に与えられる。リミッタ回路５３１は、与えられたデ
ータのうち上位の１０ビット、すなわちレベルデータＬ
Ｖについて、正リミット値レジスタ５２０および負リミ
ット値レジスタ５２１によって規定された範囲内に制限
する。リミット処理の結果、６ビットのレベルデータＬ
Ｖおよび６ビットのランデータＲＮを有する合計１２ビ
ットの被符号化データが得られる。
【０３４５】１２ビットの被符号化データはＯＲ回路５
６４に与えられ、与えられたデータとページレジスタ５
２３から与えられるデータとの間で論理和処理が行なわ
れ、結合された２０ビットのデータが生成される（ステ
ップ６０４）。生成されたデータは、外部アドレスレジ
スタ５３４に格納される（ステップ６０５）。
【０３４６】一方、ステップ６０６において、レジスタ
５２５内の被符号化データがエスケープエンコーダ５２
７に与えられ、エスケープエンコーダ５２７による等長
コードの生成が行なわれる。すなわち、被符号化データ
が等長コードとして符号化される場合の等長コード生成
処理が行なわれる。ステップ６０７において、生成され
た等長コードがエスケープレジスタ５２８に格納され
る。
【０３４７】図４３は、図４１に示したアドレス生成器
５０２における可変長復号化処理のフロー図である。可
変長復号化のための基本的な処理について説明する。
【０３４８】図４３を参照して、まずステップ６１１に
おいて、レジスタ５２０ないし５２３に所定のデータが
設定される。ステップ６１２において、復号化されるべ
き可変長符号列がアドレスレジスタ５２４に入力され
る。レジスタ５２４は、与えられた可変長符号列の最初
のビットから２２ビット分をＭＳＢ側から順に保持す
る。ステップ６１２の後、ステップ６１３ないし６１６
の処理およびステップ６１７ないし６１８の処理が並列
に行なわれる。
【０３４９】ステップ６１３において、アドレスレジス
タ５２４内に保持されたデータ、すなわち可変長符号列
がプライオリティエンコーダ５３２に与えられる。プラ
イオリティエンコーダ５３２は、与えられたデータにつ
いてそのＭＳＢから連続する“０”の数ＳＮを演算によ
り求める。
【０３５０】ステップ６１４において、アドレスレジス
タ５２４内のデータがシフタ回路５３３に与えられる。
シフタ回路５３３は、ステップ６１３において求められ
た連続数ＳＮに応答して、与えられたデータのうちＭＳ
Ｂから（ＳＮ＋１）番目より下位の６ビットのデータを
抜き出す。抜き出されたデータはＯＲ回路５６４に与え
られる。
【０３５１】ステップ６１５において、ＯＲ回路５６４
による論理和処理が行なわれ、２０ビットのデータが生
成される。生成されたデータは外部アドレスレジスタ５
３４に格納される（ステップ６１６）。
【０３５２】一方、ステップ６１７において、アドレス
レジスタ５２４において保持されたデータがエスケープ
デコーダ５２６に与えられる。エスケープデコーダ５２
６は、与えられたデータがエスケープコードを用いた等
長コードであるとみなすことにより復号処理を行なう。
復号されたデータはエスケープレジスタ５２８に格納さ
れる（ステップ６１８）。
【０３５３】（ｉｉ） 可変長符号列生成／分解回路
（図４４） 図４４は、図４０に示した可変長符号列生成／分解回路
５０５のブロック図である。図４４を参照して、可変長
符号列生成／分解回路５０５は、バスレジスタ５３６
と、バレルシフタ（ＢＳＦＴ）５３７と、加算器５３８
と、コード長レジスタ５３９と、コード出力レジスタ５
４０と、コード入力レジスタ５４１と、ＦＩＦＯ回路５
４２および５４３と、制御器５４４とを含む。バスレジ
スタ５３６は、第１の内部バス５０９に接続される。加
算器５３８は、第２の内部バス５１０に接続される。Ｆ
ＩＦＯ回路５４２および５４３は、信号線４２ａないし
４３ｃを介して図４７に示した外部インターフェイス回
路５０６（後で説明される）に接続される。
【０３５４】図４５は、図４４に示した可変長符号列生
成分解回路５０５における可変長符号化処理のフロー図
である。図４５を参照して、まず、可変長符号化処理に
おける基本的な動作について説明する。
【０３５５】ステップ６２１において、可変長符号ＶＣ
が内部バス５０９を介してバスレジスタ５３６に与えら
れる。可変長符号ＶＣのコード長データＣＬが第２の内
部バス５１０を介して加算器５３８に与えられる。
【０３５６】ステップ６２２において、バレルシフタ５
３７が、既に入力されている古い可変長符号ＶＣ′に現
在与えられた新しい可変長符号ＶＣを結合し、可変長符
号列ＶＣＴを生成する。ステップ６２３において、加算
器５３８が、新しい可変長符号の符号長ＣＬを累積的に
加算されている符号長和ＣＬＳに加算する。
【０３５７】ステップ６２４において、符号長和ＣＬＳ
が８ビットを超えるか否かが判定される。ＣＬＳ≧８で
あるとき、処理はステップ６２５に進む。
【０３５８】ステップ６２５において、可変長符号列Ｖ
ＣＴの最初のビットから８ビットのデータがＦＩＦＯ回
路５４２に与えられ、そこで格納される。ステップ６２
６において、減算、すなわちＣＬＳ＝ＣＬＳ−８を実行
することにより、新しい符号長和が求められる。ステッ
プ６２６の後、処理はステップ６２４に戻る。
【０３５９】ステップ６２４において、もしＣＬＳ＜８
であるとき、この符号化動作が終了する。
【０３６０】図４６は、図４４に示した可変長符号列生
成／分解回路５０５における可変長復号化処理のフロー
図である。図４６を参照して、まず、ステップ６３１に
おいて、第１の内部バス５０９上に可変長符号列ＶＣＴ
が与えられる。ステップ６３２において、第２の内部バ
ス５１０を介して、可変長符号列ＶＣＴに含まれる最初
の可変長符号ＶＣの符号長ＣＬが加算器５３８に与えら
れる。加算器５３８は、ステップ６３３において、新し
い符号長ＣＬを古い符号長の和ＣＬＳに加算する。
【０３６１】ステップ６３４において、符号長和ＣＬＳ
が８ビット以上であるかどうかが判定される。ＣＬＳ≧
８であるとき、処理はステップ６３５に進む。
【０３６２】ステップ６３５において、可変長符号列入
力メモリ４８３から１ワードのデータが与えられ、現在
の可変長符号列に結合される。ステップ６３６におい
て、結合された可変長符号列から最初の８ビットのデー
タが捨てられる。ステップ６３７において、ＣＬＳ＝Ｃ
ＬＳ−８を実行することにより、新しい符号長和ＣＬＳ
が得られる。ステップ６３７の後、処理はステップ６３
４に戻る。
【０３６３】ステップ６３４において、ＣＬＳ＜８のと
き、この復号化処理が終了する。 （ｉｉｉ） 外部インターフェイス回路５０６（図４
７） 図４７は、図４０に示した外部インターフェイス回路５
０６のブロック図である。図４７を参照して、外部イン
ターフェイス回路５０６は、ＤＭＡ機能を有する制御器
５４５と、リードアクセスカウンタ５４６および５４９
と、ライトアクセスカウンタ５４７および５４８と、減
算器５６５および５６６と、比較器５５０および５５８
と、フラグ生成レジスタ５５１ないし５５４と、ライト
データレジスタ５５６と、リードデータレジスタ５５７
と、セレクタ５５５とを含む。
【０３６４】制御器５４５は、信号線４２ｂ，４２ｃ，
４３ｂおよび４３ｃを介して図４４に示したＦＩＦＯ回
路５４２および５４３に接続される。レジスタ５５６
は、信号線４２ａを介して図４４に示したＦＩＦＯ回路
５４２に接続される。レジスタ５５７は、信号線４３ａ
を介して図４４に示したＦＩＦＯ回路５４３に接続され
る。カウンタ５４６および５４７は、信号線４９３を介
して図３９に示した可変長符号列入力メモリ４３８およ
び可変長符号列出力メモリ４８４に接続される。カウン
タ５４８および５４９は、信号線４９４を介して図３９
に示した可変長符号列入力メモリ４８３および可変長符
号列出力メモリ４８４ならびにホストインターフェイス
回路１に接続される。セレクタ５５５は、信号線４９５
を介して図３９に示した可変長符号列入力メモリ４８３
および可変長符号列出力メモリ４８４に接続される。
【０３６５】カウンタ５４６は、図３９に示した可変長
符号列入力メモリ４８３へのリードアクセス回数をカウ
ントする。カウンタ５４７は、図３９に示した可変長符
号列出力メモリ４８４へのライトアクセス回数をカウン
トする。カウンタ５４８は、他の回路から可変長符号列
入力メモリ４８３へのライトアクセス回数をカウントす
る。カウンタ５４９は、他の回路から可変長符号列出力
メモリ４８４へのリードアクセス回数をカウントする。
【０３６６】フラグレジスタ５５１は、可変長符号列入
力メモリ４８３のフル状態を示すフルフラグを生成し、
かつそれを保持する。レジスタ５５２は、可変長符号列
入力メモリ４８３のエンプティ状態を示すエンプティフ
ラグを生成し、それを保持する。フラグレジスタ５５３
は、可変長符号列出力メモリ４８４のフル状態を示すフ
ルフラグを生成し、かつそれを保持する。カウンタ５５
４は、可変長符号列出力メモリ４８４のエンプティ状態
を示すエンプティフラグを生成し、かつそれを保持す
る。
【０３６７】比較器５５０は、可変長符号列入力メモリ
４８３のフル状態を示すフルフラグＦＦ１またはエンプ
ティ状態を示すエンプティフラグＥＦ１を出力する。比
較器５５８は、可変長符号列出力メモリ４８４のフル状
態を示すフルフラグＦＦ２またはエンプティフラグＥＦ
２を出力する。
【０３６８】図４８は、図４７に示した外部インターフ
ェイス回路５０６における可変長符号化処理のフロー図
である。図４８を参照して、可変長符号化処理のための
基本的な動作について説明する。
【０３６９】ステップ６４１において、可変長符号列出
力メモリ４８４がエンプティ状態にあるか否かが検出さ
れる。すなわち、比較器５５８からエンプティフラグＥ
Ｆ２が出力されるか否かが判定される。エンプティフラ
グＥＦ２が検出されないとき、処理はステップ６４２に
進む。もし、エンプティフラグＥＦ２が検出されたと
き、処理は終了する。
【０３７０】ステップ６４２において、可変長符号列出
力メモリ４８４がフル状態にあるか否かが検出される。
すなわち、比較器５５８からフルフラグＦＦ２が出力さ
れるか否かが判定される。フルフラグＦＦ２が検出され
ないとき、処理はステップ６４３に進む。フルフラグＦ
Ｆ２が検出されたとき、処理は終了する。
【０３７１】ステップ６４３において、可変長符号列出
力メモリ４８４にストアされた１ワードのデータが読出
され、外部可変長符号列出力メモリに格納される。ステ
ップ６４４において、ライトアクセスカウンタ５４７が
カウントアップされる。ステップ６４４の後、処理はス
テップ６４１に戻る。
【０３７２】図４９は、図４７に示した外部インターフ
ェイス回路５０６における可変長復号化処理のフロー図
である。図４９を参照して、まず、ステップ６５１にお
いて、可変長符号列入力メモリ４８３がフル状態にある
か否かが検出される。すなわち、比較器５５０からフル
フラグＦＦ１が出力されるか否かが検出される。フルフ
ラグＦＦ１が検出されないとき、処理はステップ６５２
に進む。フルフラグＦＦ１が検出されたとき、処理は終
了する。
【０３７３】ステップ６５２において、可変長符号列入
力メモリ４８３がエンプティ状態にあるか否かが検出さ
れる。すなわち、比較器５５０からエンプティフラグＥ
Ｆ１が出力されるか否かが検出される。エンプティフラ
グＥＦ１が検出されないとき、処理はステップ６５３に
進む。エンプティフラグＥＦ１が検出されたとき、処理
は終了する。
【０３７４】ステップ６５３において、外部可変長符号
列入力メモリにストアされている１ワードのデータが読
出され、可変長符号列入力メモリ４８３に格納される。
ステップ６５４において、外部可変長符号列入力メモリ
のためのリードアクセスカウンタ４４６がカウントアッ
プされる。ステップ６５４の後、処理はステップ６５１
に戻る。
【０３７５】（ｉｖ） より詳細な可変長符号化／復号
化処理の説明 以下の記載では、図３９に示した可変長プロセッサ１２
５における可変長符号化／復号化処理についてより詳細
に説明する。
【０３７６】図５０は、図３９に示した可変長プロセッ
サ１２５における処理において使用される可変長符号テ
ーブルである。図５０を参照して、この可変長符号テー
ブルの左側の４つの欄は、ＣＣＩＴＴによるＨ．２６１
勧告における可変長符号テーブルに相当する。すなわ
ち、Ｈ．２６１に規定されたランデータ（ゼロラン長）
ＲＮ，レベルデータ（係数）ＬＶ，符号長ＣＬおよび可
変長符号ＶＣが左側の４つの欄に記載されている。一
方、右側の３つの欄は、グループ化された可変長符号テ
ーブルを示している。すなわち、可変長符号ＶＣの最初
のビットから連続する“０”の個数に従って、可変長符
号ＶＣおよび符号長ＣＬが合計９つのグループＧＲ０な
いしＧＲ８に分けられている。
【０３７７】たとえば、グループＧＲ０は、可変長符号
ＶＣの最初のビットが“０”でない可変長符号ＶＣを含
む。グループＧＲ１は、可変長符号ＶＣの最初の１つの
ビットだけが“０”である可変長符号ＶＣを含む。グル
ープＧＲ２は、可変長符号ＶＣの最初のビットおよび次
のビットが“０”である可変長コードＶＣを含む。同様
に、グループＧＲ８は、可変長符号ＶＣの最初のビット
から８つの“０”を含む可変長コードＶＣを含む。この
ようにグループ化された可変長コードＶＣおよび符号長
ＣＬは、後で説明するように、可変長プロセッサ１２５
における処理において使用される。
【０３７８】まず、可変長符号化処理について説明す
る。可変長符号化処理は、基本的に、既に説明した図３
１に示したフロー図に従って実行される。まず、図３９
に示した被符号化データ入力メモリ４８５から図４０に
示した可変長プロセッサ１２５内のデータメモリ５０８
に被符号化データ、すなわちデータ（ＲＮ，ＬＶ）が入
力される。入力されたデータは、アドレス生成器５０２
に与えられ、アドレス生成器５０２は可変長符号化変換
のためのテーブルメモリアドレスを生成する。テーブル
アドレスの生成と並行して、図４１に示したエスケープ
デコーダ５２６が、エスケープコードを用いた等長コー
ドを生成する。生成された等長コードはエスケープレジ
スタ５２８に与えられそこで保持される。アドレス生成
器５０２の詳細な動作については後述される。
【０３７９】アドレス生成器５０２により生成されたテ
ーブルアドレスを用いて、可変長符号化用テーブルメモ
リ４８１が参照され、ストアされていた可変長コードＶ
Ｃ，符号長ＣＬおよびエスケープフラグＥＳＦが読出さ
れる。可変長符号ＶＣおよび符号長ＣＬは図４１に示し
たデータレジスタ５２９に与えられ、そこで保持され
る。
【０３８０】可変長符号化用テーブルメモリ４８１への
アクセスが完了した後、エスケープレジスタ５２８およ
びデータレジスタ５２９のいずれか一方のデータが可変
長符号生成／分解回路５０５に出力される。この選択
は、セレクタ回路５３０により行なわれる。すなわち、
２つのレジスタ５２８および５２９内に保持されたデー
タのうち、最上位ビット（ＭＳＢ）に応答して、セレク
タ５３０がいずれかのデータを選択的に出力する。
【０３８１】すなわち、可変長符号化用テーブルメモリ
４８１は、図５１に示すように、最上位ビットにおいて
被符号化データがエスケープコードの適用範囲内である
か否かを示すエスケープフラグＥＳＦを記憶している。
したがって、データレジスタ５２９に与えられたデータ
の最上位ビット、すなわちフラグＥＳＦがエスケープコ
ードの適用を示しているとき、セレクタ５３０はデータ
レジスタ５２９により保持されているデータを選択的に
出力する。これにより、可変長符号化用テーブルメモリ
４８１を参照するだけで、被符号化データにエスケープ
コードを適用させる必要があるか否かの判断ができ、こ
の判断のためにプログラムによる判断処理が必要となら
ない。
【０３８２】これに加えて、図４１に示したアドレス生
成器５０２では、可変長符号化用テーブルメモリ４８１
へのアクセスとエスケープコードを用いた等長コードの
生成処理が並列に、すなわち同時に実行され得るので、
可変長符号化用テーブルメモリ４８１へのアクセスによ
る処理時間の増加が防がれる。
【０３８３】可変長符号化用テーブルメモリ４８１の参
照により得られた可変長符号ＶＣは、図４１に示した第
１の内部バス５０９を介して可変長符号生成／分解回路
５０５に転送される。一方、その符号長ＣＬは、第２の
内部バス５１０を介して可変長符号生成／分解回路５０
５に転送される。
【０３８４】可変長符号生成／分解回路５０５は、与え
られた可変長符号ＶＣとその符号長ＣＬから可変長符号
列ＶＣＴを生成する。可変長符号列の生成動作は後で説
明される。生成された可変長符号列ＶＣＴは、外部イン
ターフェイス回路５０６を介して図３９に示した可変長
符号列出力メモリ４８４に出力される。このようにし
て、可変長符号化処理が完了される。
【０３８５】次に、可変長復号化処理について説明す
る。まず、図３９に示した可変長符号列入力メモリ４８
３から外部インターフェイス回路５０６を介して可変長
符号列が可変長符号列生成／分解回路５０５に入力され
る。可変長符号列生成／分解回路５０５は、与えられた
可変長符号列から復号対象となる可変長符号を切出し、
可変長符号のビットをＭＳＢ側にシフトさせる。シフト
された可変長符号は、第１の内部バス５０９を介してア
ドレス生成器５０２に転送される。可変長符号列生成／
分解回路５０５における詳細な処理は後で説明される。
【０３８６】アドレス生成器５０２は、与えられた可変
長符号に応答して、図３９に示した可変長復号化用テー
ブルメモリ４８２を参照するためにテーブルアドレスを
生成する。生成されたテーブルアドレスは、外部インタ
ーフェイス回路５０３を介して可変長復号化用テーブル
メモリ４８２に与えられる。その結果、復号された可変
長符号，符号長データおよびエスケープフラグＥＳＦが
図４１に示したデータレジスタ５２９に保持される。こ
のとき、この処理と並列して、可変長符号がエスケープ
コードエンコーダ５２７に与えられ、エスケープコード
を用いた等長コードの復号処理が行なわれる。結果を示
すデータは、エスケープレジスタ５２８に与えられ、そ
こで保持される。
【０３８７】可変長符号化処理の場合と同様に、可変長
復号化用テーブルメモリ４８２は、エスケープフラグＥ
ＳＦを記憶している。したがって、テーブルメモリ４８
２へのアクセスが終了した時点で、データレジスタ５２
９の最上位ビット（ＭＳＢ）にエスケープフラグＥＳＦ
が保持される。エスケープフラグＥＳＦに応答して、エ
スケープレジスタ５２８およびデータレジスタ５２９に
おいて保持されたデータのうちの１つがセレクタ５３０
を介して選択的に出力される。出力されたデータは、図
４０に示したデータメモリ５０８に与えられる。
【０３８８】一方、符号長データは第２の内部バス５１
０を介して可変長符号列生成／分解回路５０５に転送さ
れる。可変長符号列生成／分解回路５０５は、与えられ
た符号長データを用いて、次の可変長符号の切出し処理
を行なう。データメモリ５０８に与えられた復号結果を
示すデータは、外部インターフェイス回路５０７を介し
て被符号化データ出力メモリ４８６に出力される。これ
により、可変長復号化処理が終了される。
【０３８９】以下の記載では、図４１に示したアドレス
生成回路５０２のより詳細な動作が説明される。
【０３９０】図５２は、可変長符号化処理における被符
号化データのデータフォーマット図である。図５２を参
照して、被符号化データは、１０ビットを有するレベル
データＬＶと、６ビットを有するランデータＲＮとを含
む。したがって、被符号化データは合計１６ビットのビ
ット長を有する。
【０３９１】一方、図５０に示した可変長符号テーブル
の左側の４つの欄を参照すると、レベルデータＬＶ（こ
のデータはＨ．２６１勧告において絶対値データとして
規定されている）は、−１５ないし＋１５の範囲の値を
有する。この範囲を超えるデータは、Ｈ．２６１勧告に
おいてエスケープコード（ＥＳＣＡＰＥ）により表現さ
れることになっている。このことは、レベルデータＬＶ
を表現するために必要なビット数が５ビットであること
を意味しており、ランデータＲＮと合わせて合計１１ビ
ットによりランデータおよびレベルデータの組合せを表
現できる。
【０３９２】＋１５以上および−１５以下のレベルデー
タＬＶについては、それぞれ＋１６および−１６にリミ
ット処理されるので、レベルデータ＋１６および−１６
を含むアドレスがエスケープコードを示すことになる。
この処理を行なうことにより、可変長符号化用テーブル
メモリのアクセスのためのアドレスは合計１１ビット幅
で足りることになり、２ｋワードのアドレス空間の範囲
内で可変長符号化用テーブルメモリを構成することがで
きる。
【０３９３】このように、アドレス生成器５０２は、ア
ドレス生成を１つのパスで実行できる。したがって、図
４１に示したリミッタ５３１は、アドレスレジスタ５２
５内に保持されたデータのうち、レベルデータＬＶの１
０ビットに対して＋１６ないし−１６の範囲に制限する
ためのリミット処理を行なう。したがって、図４１に示
した正リミット値レジスタ５２０には正の値＋１６が設
定されており、一方、負リミット値レジスタ５２１には
負の値−１６が設定されている。リミッタ５３１は、こ
れらのレジスタ５２０および５２１に保持されたデータ
を参照することにより上記のリミット処理を行なう。
【０３９４】レベルデータに対するリミット処理の結
果、合計１１ビットの組合せデータが得られ、このデー
タを用いて可変長符号化用テーブルメモリ４８１を参照
するためのアドレスが生成される。
【０３９５】次に、図４１に示したアドレス生成回路５
０２における復号化動作について説明する。
【０３９６】図５０の可変長符号テーブルに示されるよ
うに、可変長符号ＶＣは合計９つのグループＧＲ０ない
しＧＲ８に分けられている。各グループにおいて、それ
ぞれの可変長符号を規定するためには６ビットが必要と
なる。したがって、可変長符号のための復号テーブルを
構成するために、合計９つのグループを指定するための
４ビットと、各グループ内の符号を指定するための６ビ
ットとが必要となる。すなわち、可変長符号の復号のた
めのテーブルのアドレスとして、合計１０ビットが必要
となる。図４１に示したアドレス生成回路５０２は、１
０ビットのテーブルアドレスを１つのパスで生成するこ
とができる。
【０３９７】すなわち、復号対象の可変長符号がアドレ
スレジスタ５２４に与えられそこで保持される。アドレ
スレジスタ５２４により保持されたデータはプライオリ
ティエンコーダ５３２に与えられ、与えられたデータの
最初のビットから連続する“０”の数がカウントされ
る。これにより、図５０に示したグループＧＲ０ないし
ＧＲ８のいずれにデータが含まれているかが判定され、
グループ番号が４ビットのデータにより表現される。ま
た一方、連続する“０”の後のデータの６ビットの切出
し処理が行なわれる。４ビットのグループ番号データお
よび６ビットの切出されたデータは、合計１０ビットの
テーブルアドレスを構成し、このテーブルアドレスが外
部アドレスレジスタ５３４に与えられそこで保持され
る。
【０３９８】このように、図４１に示したアドレス生成
器５０２を用いることにより、可変長符号化用テーブル
メモリ４８１，可変長復号化用テーブルメモリ４８２の
それぞれのアドレス空間を短縮することができ、しかも
これらの処理は一連の処理でなされ得る。
【０３９９】次に、図４４に示した可変長符号列生成／
分解回路５０５における符号化動作について説明する。
コード出力レジスタ５４０は、各々が８ビットを有する
パラレルシフトレジスタ４０ａないし４０ｅを含む。初
期状態では、コード出力レジスタ５４０，コード長レジ
スタ５３９およびＦＩＦＯ回路５４２がいずれもデータ
“０”の保持している。４０ビット（４０ｂ）を有する
バレルシフタ５３７は、コード長レジスタ５３９におい
て保持されたコード長に従って、入力データを右側にシ
フトさせる。
【０４００】たとえば、符号化された最初の可変長符号
として“００１０１０”がバスレジスタ５３６に与えら
れ、一方、符号長“６”が５ビットの加算器５３８に与
えられる。この段階においてコード長レジスタ５３９の
値が“０”であるのでバスレジスタ５３６のデータはバ
レルシフタ５３７をそのまま通過し、コード長レジスタ
５３９に与えられる。加算器５３８において、入力デー
タ“６”とコード長レジスタ５３９のデータ“０”の加
算が行なわれ、その結果データ“６”がコード長レジス
タ５３９に書込まれる。
【０４０１】次に、符号化された次の可変長符号とし
て、たとえばデータ“００００１０００”がバスレジス
タ５３６に与えられ、一方、符号長“８”が加算器５３
８に与えられる。コード長レジスタ５３９のデータは
“６”であるので、バスレジスタ５３６のデータは、バ
レルシフタ５３７により６ビットだけ右側にシフトさ
れ、シフトされたデータがコード長レジスタ５３９に与
えられる。したがって、コード長レジスタ５３９内に保
持されたデータは、最初の６ビットにおいて最初の可変
長符号を含み、７ビット目以降に次の可変長符号を含む
ことになる。加算器５３８は、入力データ“８”をコー
ド長レジスタ５３９内のデータ“６”と加算し、加算結
果“１４”をコード長レジスタ５３９に与える。
【０４０２】この段階で、コード出力レジスタ５４０内
のレジスタ４０ａが可変長符号“００１０１０００”で
満たされているので、レジスタ４０ａ内のデータがＦＩ
ＦＯ回路５４２に与えられる。その後、レジスタ４０ｂ
内のデータがレジスタ４０ａに転送される。さらに、レ
ジスタ４０ｃ内のデータがレジスタ４０ｂに転送され
る。同様の処理を繰返し、最後のレジスタ４０ｅのデー
タがレジスタ４０ｄに転送される。これらの転送処理の
後、コード長レジスタ５３９のデータから、ＦＩＦＯ回
路５４２に与えられたデータの符号長である“８”を減
算する。すなわち、この例では、レジスタ５３９がデー
タ“１４”を保持しているので、減算結果は“６”（＝
１４−８）となる。
【０４０３】その結果、コード長レジスタ５３９内のデ
ータは、レジスタ４０ａに格納されている可変長符号
“００１０００”のビット数を示していることとなり、
次の可変長符号が入力されたとき、入力された可変長符
号がレジスタ４０ａ内に格納されている可変長符号のビ
ット数だけ右側にシフトされる。したがって、既に格納
されている可変長符号に続き次の可変長符号がコード出
力レジスタ４０に格納されることになる。このようにし
て、可変長符号およびその符号長を用いて、可変長符号
列をソフトウェアによる判断処理を必要とすることなく
生成することができる。
【０４０４】次に、可変長符号列生成／分解回路におけ
る復号化動作について説明する。コード出力レジスタ５
４０と同様に、コード入力レジスタ５４１は、各々が８
ビットを有するパラレルシフトレジスタ４１ａないし４
１ｅを含む。初期状態において、コード入力レジスタ５
４１およびコード長レジスタ５３９はいずれもデータ
“０”を保持している。４０ビットを有するバレルシフ
タ５３７は、コード長レジスタ５３９において保持され
た値だけ入力データを左側にシフトさせる。
【０４０５】まず、最初の可変長符号列がＦＩＦＯ回路
５４３を介して、レジスタ４１ａないし４１ｅに順に入
力される。
【０４０６】可変長符号が切出されるとき、コード入力
レジスタ５４１内のデータがバレルシフタ５３７を介し
てバスレジスタ５３６に与えられる。この段階で、コー
ド長レジスタ５３９内のデータは“０”であるので、コ
ード入力レジスタ５４１内のデータがそのままバレルシ
フタ５３７を通過し、バスレジスタ５３６に与えられ
る。バスレジスタ５３６内のデータを復号することによ
り、その符号長としてデータ“６”が得られ、この符号
長データは加算器５３８に与えられる。加算器５３８
は、入力データ“６”をコード長レジスタ５３９内のデ
ータ“０”に加算し、その結果を示すデータ“６”がコ
ード長レジスタ５３９に与えられそこで保持される。
【０４０７】次の可変長符号が切出されるとき、コード
入力レジスタ５４１内のデータがバレルシフタ５３７を
介してバスレジスタ５３６に与えられる。コード長レジ
スタ５３９内のデータは、“６”であるので、コード入
力レジスタ５４１内のデータがバレルシフタ５３７によ
り６ビットだけ左側にシフトされ、シフトされたデータ
がバスレジスタ５３６に与えられる。すなわち、既に復
号された可変長符号に続く次の可変長符号が、左側にシ
フトされた状態で得られる。バスレジスタ５３６内のデ
ータの復号の結果、その符号長としてデータ“８”が得
られ、この符号長データが加算器５３８に入力される。
【０４０８】加算器５３８は、入力データ“８”をコー
ド長レジスタ５３９内のデータ“６”と加算し、その結
果を示すデータ“１４”をコード長レジスタ５３９に与
える。この段階で、レジスタ４１ａの内容がすべて復号
されたこととなるので、レジスタ４０ｂ内のデータがレ
ジスタ４０ａに転送される。次に、レジスタ４０ｃ内の
データがレジスタ４０ｂに転送される。同様の処理を繰
返し、最後に、レジスタ４０ｅ内のデータがレジスタ４
０ｄに転送される。空のレジスタ４０ｅに対して、ＦＩ
ＦＯ回路５４３から次の可変長符号列が与えられる。
【０４０９】コード長レジスタ５３９内のデータは、８
ビットの復号処理が完了しているので、“６”を保持し
ている。したがって、次の可変長符号の切出し処理が行
なわれると、既に復号された可変長符号に続く次の可変
長符号が左側にシフトされた状態で得られる。
【０４１０】このように、復号された可変長符号の符号
長を用いることにより、可変長符号列から次の復号対象
となる可変長符号を左側にシフトされた状態で切出す処
理が、ソフトウェアによる判断処理を必要とすることな
しに行なわれ得る。
【０４１１】次に、図４７に示した外部インターフェイ
ス回路５０６における可変長符号化動作について説明す
る。
【０４１２】図４７を参照して、ＤＭＡ機能を有する制
御器５４５は、外部インターフェイス回路５０６におけ
る内部回路を制御する。カウンタ５４８および５４９
は、信号線４９４を介して、ホストインターフェイス回
路１から可変長符号列入力メモリ４８３および可変長符
号列出力メモリ４８４へのアクセス（リードおよびライ
ト）のストローブ信号を受ける。したがって、カウンタ
５４８は、ホストコンピュータによる可変長符号列入力
メモリ４８３へのライトアクセス回数をカウントする。
一方、カウンタ５４９は、ホストコンピュータによる可
変長符号列出力メモリ４８４へのリードアクセス回数を
カウントする。同様に、カウンタ５４６は、外部インタ
ーフェイス回路５０６から可変長符号列入力メモリ４８
３へのリードアクセス回数をカウントする。カウンタ５
４７は、外部インターフェイス回路５０６から可変長符
号列出力メモリ４８４へのライトアクセス回数をカウン
トする。
【０４１３】カウンタ５４６および５４８の出力データ
は、減算器５６５に与えられ、減算処理が行なわれる。
減算結果を示すデータは、可変長符号列入力メモリ４８
３にストアされているデータのワード数を示すことにな
る。減算器５６５の出力データは比較器５５０に与えら
れる。
【０４１４】比較器５５０は、レジスタ５５１から、可
変長符号列入力メモリ４８３のフル状態におけるワード
数データを受ける。一方、比較器５５０は、レジスタ５
５２から、可変長符号列入力メモリ４８３のエンプティ
状態を示すワード数データを受ける。比較器５５０は、
減算器５６５からの出力データをこれらのレジスタ５５
１および５５２からのデータと比較し、フラグＦＦ１お
よびＥＦ１を出力する。
【０４１５】減算器５６５の出力データ、すなわち差分
データが、レジスタ５５１内に保持されているフル状態
を示すワード数と等しいとき、比較器５５０はフルフラ
グＦＦ１を出力する。一方、減算器５６５の出力データ
がレジスタ５５２内に保持されているエンプティ状態を
示すワード数と等しいとき、比較器５５０はエンプティ
フラグＥＦ１を出力する。
【０４１６】同様に、図３９に示した可変長符号列出力
メモリ４８４についても、入力メモリ４８３と同様の処
理が行なわれ、フルフラグＦＦ２またはエンプティフラ
グＥＦ２が比較器５５８から出力される。
【０４１７】制御器５４５は、図４４に示したＦＩＦＯ
回路５４２からのフラグ出力信号４２ｂおよびＦＩＦＯ
回路５４３からのフラグ出力信号４３ｂと比較器５５０
および５５８からのフラグＦＦ１，ＥＦ１，ＦＦ２およ
びＥＦ２を用いて、ＦＩＦＯ回路５４２および５４３，
可変長符号列出力メモリ４８４および可変長符号列入力
メモリ４８３の間のデータ転送制御を行なう。このデー
タ転送制御は次のように行なわれる。
【０４１８】可変長符号化処理が行なわれるとき、ＦＩ
ＦＯ回路５４２と可変長符号列出力メモリ４８４との間
でデータ転送が行なわれる。このとき、可変長符号列生
成／分解回路５０５において、ＦＩＦＯ回路５４２がア
ンダフロー状態にならないように、すなわちデータの記
憶なしにリード動作が引き起こされないように、データ
転送制御が行なわれる。これに加えて、可変長符号列出
力メモリ４８４がオーバフローしないように、すなわち
有効なデータが記憶されているのにさらに可変長符号列
出力メモリ４８４にライト動作が引き起こされないよう
にデータ転送制御が行なわれる。
【０４１９】可変長復号化処理においては、ＦＩＦＯ回
路５４３と可変長符号列入力メモリ４８３との間でのデ
ータ転送が行なわれる。このときは、ＦＩＦＯ回路５４
３がオーバフローしないように、かつ可変長符号列出力
メモリ４８４がアンダフローしないようにデータ転送制
御が行なわれる。
【０４２０】５．フレームバッファメモリ （１） システム構成（図５３，図５４） 図５３は、フレームバッファメモリにおけるメモリセル
アレイの基本構成図である。たとえば図１に示したフレ
ームバッファメモリ５１は、図５３に示した構成を備え
ている。
【０４２１】図５３を参照して、フレームバッファメモ
リ５４（または５５）は、合計３２プレーンのメモリセ
ルアレイ７０１ないし７３２（または８０１ないし８３
２）を備えている。１つの行アドレスＲＡおよび１つの
列アドレスＣＡが与えられたとき、各メモリセルアレイ
７０１ないし７３２から１ビットのデータが読出される
（または書込まれる）。たとえば、行アドレスＲＡ１お
よび列アドレスＣＡ１が与えられたとき、メモリセルア
レイ７０１ないし７３２から合計３２ビットのデータが
読出される。
【０４２２】一般に、１つの画素を示すのに８ビットの
データが必要とされる。したがって、合計３２ビットの
データにより、４つの画素ＰＣ１ないしＰＣ４を示すこ
とができる（図５３参照）。言い換えると、１つの行ア
ドレスＲＡおよび１つの列アドレスＣＡを与えることに
より、４つの画素ＰＣ１ないしＰＣ４のためのデータを
扱うことができる。
【０４２３】図５４は、フレームバッファメモリのブロ
ック図である。図５４を参照して、フレームバッファメ
モリ５４（または５５）は、制御回路７４１と、メモリ
セルアレイ７０１ないし７３２（または８０１ないし８
３２）を含む。各メモリセルアレイ７０１ないし７３２
は、ＳＤＲＡＭの場合には２つのバンクＢＫ１およびＢ
Ｋ２に分けられている。各メモリセルアレイ７０１ない
し７３２に対応して、センスアンプ７４２および入出力
バッファ７４３が設けられる。したがって、メモリセル
アレイ７０１ないし７３２に対して３２ビットのデータ
ＰＤ１ないしＰＤ３２が読出または書込される。
【０４２４】制御回路７４１は、アドレス信号ＡＤＲお
よび制御信号Ｓｃを受け、メモリセルアレイ７０１ない
し７３２をアクセスするための制御信号を発生する。
【０４２５】（２） ＤＲＡＭを用いた例（第１の例：
図５５） 図５５は、ＤＲＡＭを用いたフレームバッファメモリ５
４のシステム構成図である。図５５を参照して、フレー
ムバッファメモリ５４は、合計３２のプレーンからなる
ＤＲＡＭメモリセルアレイ７０１ないし７３２を備え
る。フレームバッファメモリ５４は、アドレスバスＡＢ
を介して、ＤＲＡＭコントローラ７４０からアドレス信
号ＡＤＲを受ける。フレームバッファメモリ５４は、ピ
クセルデータバスＰＢに接続され、ピクセルデータバス
ＰＢを介してデータの入出力が行なわれる。
【０４２６】ＤＲＡＭコントローラ７４０は、たとえば
図１に示した画像圧縮／伸張処理装置におけるコントロ
ールユニット２内に設けられる。すなわち、ＤＲＡＭコ
ントローラ７４０は、図９に示した全体制御プロセッサ
１１内に設けられる。
【０４２７】図５６は、図５５に示したフレームバッフ
ァメモリ５４内にストアされたデータと画面内の画素と
の間の関係を示す画素レイアウト図である。前述のよう
に、１つの行アドレスＲＡおよび列アドレスＣＡをフレ
ームバッファメモリ５４に与えることにより、４つの画
素を表わすための３２ビットのデータをアクセスするこ
とができる。図５５に示したシステム構成では、図５６
に示すように、１つの行アドレスおよび１つの列アドレ
スにより画面ＳＣＮ上の水平方向に４つの画素（たとえ
ばＰＣ０−ＰＣ３）を表わすことができる。
【０４２８】図５８は、図５５に示したＤＲＡＭコント
ローラ７４０によるアドレッシング信号を説明するため
の画素レイアウト図である。図５８を参照して、フレー
ムバッファメモリ５４の列アドレスにより、画面ＳＣＮ
の水平方向の画素が指定される。一方、行アドレス信号
により、画面ＳＣＮ上の垂直方向の画素が指定される。
図５８において、○は１つの画素を示している。
【０４２９】図５５に示した全体制御プロセッサ１１
は、ストアされたマイクロプログラムに従って、行アド
レス信号ＲＡおよび列アドレス信号ＣＡを生成する。行
および列アドレス信号ＲＡおよびＣＡは、アドレス信号
ＡＤＲとしてアドレスバスＡＢに与えられる。アドレス
信号ＡＤＲは、アドレスバスＡＢを介してフレームバッ
ファメモリ５４に与えられる。これと同時に、ＤＲＡＭ
コントローラ７４０は、フレームバッファメモリ５４を
制御するための制御信号を出力する。全体制御プロセッ
サ１１は、データ書込においてストアされるべきデータ
をピクセルデータバスＰＢを介してフレームバッファメ
モリ５４に与える。全体制御プロセッサ１１は、データ
読出動作においてフレームバッファメモリ５４内にスト
アされていたデータをピクセルデータバスＰＢを介して
受ける。
【０４３０】図５９は、図５５に示したＤＲＡＭコント
ローラ７４０の制御の下でのフレームバッファメモリ５
４の読出動作を示すタイムチャートである。図５９を参
照して、行アドレス信号ＲＡ１が与えられた後、ロウア
ドレスストローブ信号／ＲＡＳが立下がる。最初の列ア
ドレス信号ＣＡ１が与えられた後、カラムアドレススト
ローブ信号／ＣＡＳが立下がる。読出動作においては、
高レベルの書込イネーブル信号／ＷＥが与えられる。し
たがって、アドレス信号ＲＡ１およびＣＡ１によって指
定されたメモリセル（図示せず）から、ストアされてい
たデータＰＤ１が読出される。データＰＤ１が読出され
た後、信号／ＣＡＳが立上がる。
【０４３１】次の列アドレス信号ＣＡ２が与えられた
後、信号／ＣＡＳが再び立下がる。これにより、アドレ
ス信号ＲＡ１およびＣＡ２によって指定されたメモリセ
ルから、データＰＤ２が読出される。同様の動作を繰返
すことにより、行アドレス信号ＲＡ１によって指定され
た１つの行から、列アドレス信号ＣＡ１，ＣＡ２，…に
よって指定されたデータＰＤ１，ＰＤ２，…が順次出力
される。
【０４３２】図５８に示すように、マクロブロック７５
０は、画面ＳＣＮにおいて、水平方向に８個および垂直
方向に８個の合計６４個（＝８×８）の画素により構成
される。したがって、マクロブロック７５０内の画素デ
ータは、行アドレス信号ＲＡ１ないしＲＡ８および列ア
ドレス信号ＣＡ４，ＣＡ５により指定され得る。
【０４３３】したがって、図５５に示した全体制御プロ
セッサ１１は、ストアされたプログラムに従って、行ア
ドレス信号および列アドレス信号を次のように発生す
る。
【０４３４】まず、行アドレス信号ＲＡ１を出力した
後、列アドレス信号ＣＡ４およびＣＡ５を出力する。こ
れにより、マクロブロック７５０内の最初の１行分の画
素データがアクセス（たとえば読出）され得る。次に、
行アドレス信号ＲＡ２が与えられた後、列アドレス信号
ＣＡ４およびＣＡ５が順次与えられる。これにより、マ
クロブロック７５０内の第２番目の行についてデータが
アクセスされる。同様の動作が、マクロブロック７５０
内の第８番目の行まで行なわれる。
【０４３５】したがって、マクロブロック７５０内のす
べての画素についてフレームバッファメモリ５４に対し
てアクセスするためには、合計８回の行アドレスＲＡ１
ないしＲＡ８の供与と合計１６回の列アドレスＣＡの供
与とが必要となる。
【０４３６】たとえば、ある場合において、行アドレス
ＲＡの供与に９０ｎｓが必要とされ、列アドレスＣＡの
２回の供与およびデータ転送に１２０ｎｓが必要とされ
る。この場合では、１つのマクロブロックを指定するの
に１６８０ｎｓ（＝（９０＋１２０）×８）が必要とな
る。
【０４３７】一方、動き予測ユニットにおいて動きベク
トルが検出されるとき、図５８に示されるようなマクロ
ブロック７５１が必要となる。すなわち、マクロブロッ
ク７５１に含まれる画素データは、行アドレスＲＡ１１
ないしＲＡ１８および列アドレスＣＡ１ないしＣＡ３に
より指定される。領域７５２および７５３内に含まれる
画素データは必要でないが、マクロブロック７５１内の
画素についてのデータをアクセスするのにアクセスされ
た後捨てられる。
【０４３８】したがって、マクロブロック７５１内の画
素データをアクセスするのに、合計８回の行アドレスＲ
Ａの供与および合計２４回の列アドレスＣＡの供与が必
要となる。その結果、たとえば合計２１６０ｎｓの時間
がアクセスのために必要となる。
【０４３９】（３） ＳＤＲＡＭを用いた例（第２，第
３および第４の例） 以下の記載では、フレームバッファメモリとしてシンク
ロナスＤＲＡＭ（以下「ＳＤＲＡＭ」という）を用いた
３つの例（第２，第３および第４の例）について説明す
る。
【０４４０】図６０は、ＳＤＲＡＭを用いたフレームバ
ッファメモリ５５のシステム構成図である。図６０を参
照して、フレームバッファメモリ５５は、合計３２のプ
レーンに分かれたメモリセルアレイ８０１ないし８３２
を備えたＳＤＲＡＭにより構成される。全体制御プロセ
ッサ１１は、フレームバッファメモリ５５をアクセスす
るためのアドレス信号ＡＤＲを生成するアドレス生成器
８４０を備える。アドレス生成器８４０は、アドレス信
号ＡＤＲとして行アドレス信号ＲＡおよび列アドレス信
号ＣＡをアドレスバスＡＢを介してフレームバッファメ
モリ５５に与える。アクセスされるべきデータは、ピク
セルデータバスＰＢを介してフレームバッファメモリ５
５に与えられる。全体制御プロセッサ１１は、アドレス
信号ＡＤＲを発生するためのシステムクロック信号φｓ
ｃをアドレス生成器８４０に与える。
【０４４１】動作において、全体制御プロセッサ１１
は、ストアされたプログラムに従って、アドレス生成器
８４０を起動する。アドレス生成器８４０は、システム
クロック信号φｓｃに応答して、フレームバッファメモ
リ５５内のＳＤＲＡＭをアクセスするためのアドレス信
号ＡＤＲを出力する。アドレス生成器８４０は、以下に
記載する３つの態様（第２，第３および第４の例）で行
アドレス信号ＲＡおよび列アドレス信号ＣＡを生成す
る。
【０４４２】図６１は、ＳＤＲＡＭの基本的な動作（こ
の例では読出動作）を説明するためのタイムチャートで
ある。図６１を参照して、ＳＤＲＡＭは、全体制御プロ
セッサ１１から与えられるシステムクロック信号φｓｃ
に応答して動作される。信号／ＲＡＳの立下がりに応答
して行アドレス信号ＲＡ１が取込まれた後、信号／ＣＡ
Ｓの立下がりに応答して列アドレス信号ＣＡ１が取込ま
れる。アドレス生成器８４０は、システムクロック信号
φｓｃに応答して、列アドレス信号ＣＡ１からスタート
する列アドレス信号ＣＡ１ないしＣＡ８を順次出力す
る。これらのアドレス信号は、アドレスバスＡＢを介し
てフレームバッファメモリ５５に与えられる。
【０４４３】したがって、データ読出動作において、Ｓ
ＤＲＡＭ内のメモリセルアレイから、ストアされていた
データＰＤ１ないしＰＤ８が読出される。すなわち、図
６１に示した例では、列アドレス信号ＣＡ１からスター
トされる８つの列アドレス信号が発生されるので、行ア
ドレス信号ＲＡ１によって指定された行から、８つのデ
ータＰＤ１ないしＰＤ８が読出される。
【０４４４】（ｉ） 第２の例（図６２，図６３） 図６２は、図６０に示したアドレス生成器８４０による
アドレッシング（第２の例）を説明するための画素レイ
アウト図である。図６２に示されるように、画面ＳＣＮ
内の水平方向の画素は列アドレス信号ＣＡにより指定さ
れ、一方、垂直方向の画素は行アドレス信号ＲＡにより
指定される。
【０４４５】この例においても、１つの行アドレス信号
ＲＡおよび１つの列アドレス信号ＣＡにより、図６０に
示したフレームバッファメモリ５５から合計３２ビット
のデータが読出される。したがって、３２ビットのデー
タにより４つの画素を表現することができる。これに加
えて、図６２に示した第２の例では、図５７に示すよう
に、３２ビットのデータにより垂直方向の４つの画素
（たとえばＰＣ０−ＰＣ３）を表現することができる。
【０４４６】たとえば、マクロブロック８６０は、水平
方向に８個かつ垂直方向に８個、合計６４個の画素を含
んでいる。一例として、読出動作におけるマクロブロッ
ク８６０内の画素データのアドレッシングは次のように
行なわれる。
【０４４７】まず、行アドレスＲＡ４が与えられた後、
列アドレスＣＡ１が与えられる。図６０に示したアドレ
ス生成器８４０は、システムクロック信号φｓｃに応答
して、列アドレスＣＡ１からスタートする列アドレスＣ
Ａ１ないしＣＡ８を順次に生成する。したがって、行ア
ドレスＲＡ４によって指定される１つの行から、列アド
レスＣＡ１ないしＣＡ８によって指定された前半のデー
タが順次読出される。
【０４４８】次に、行アドレスＲＡ５が与えられた後、
列アドレスＣＡ１が与えられる。アドレス生成器８４０
は、システムクロック信号φｓｃに応答して、列アドレ
スＣＡ１ないしＣＡ８を順次に出力する。したがって、
マクロブロック８６０内の後半のすべての画素が読出さ
れ得る。
【０４４９】図６３は、図６０に示したアドレス生成器
８４０の動作を説明するためのタイムチャートである。
図６２に示した態様でのアドレッシングを実現するた
め、図６０に示したアドレス生成器８４０は図６３に示
されるように動作する。
【０４５０】図６３を参照して、信号／ＲＡＳの立下が
りに応答して行アドレス信号ＲＡ４が取込まれた後、信
号／ＣＡＳの立下がりに応答して列アドレス信号ＣＡ１
が取込まれる。アドレス生成器８４０（図示せず）は、
取込まれた列アドレス信号ＣＡ１からスタートする列ア
ドレス信号ＣＡ１ないしＣＡ８（図示せず）を順次に出
力する。これらのアドレス信号ＲＡ４およびＣＡ１ない
しＣＡ８は、図６０に示したアドレスバスＡＢを介して
フレームバッファメモリ５５に与えられる。その結果、
読出動作において、フレームバッファメモリ５５から、
ストアされていたデータＰＤ１，ＰＤ２，…が順次に出
力される。
【０４５１】前述のように、フレームバッファメモリ５
５は合計３２のプレーンを備えているので、各メモリセ
ルアレイ８０１ないし８３２から１ビットのデータが読
出される。したがって、図６３に示した１つのデータＰ
Ｄ１は３２ビットのデータに相当する。したがって、１
つのデータＰＤ１により、図６２に示した画面ＳＣＮに
おける垂直方向に４個の画素が表現され得ることが指摘
される。
【０４５２】次に、信号／ＲＡＳの立下がりに応答して
行アドレス信号ＲＡ５が取込まれ、信号／ＣＡＳの立下
がりに応答して列アドレス信号ＣＡ１が取込まれる。ア
ドレス生成器８４０は、列アドレス信号ＣＡ１からスタ
ートするアドレス信号ＣＡ１ないしＣＡ８（図示せず）
を順次に出力する。したがって、マクロブロック８６０
内の後半の画素を表現するためのデータＰＤ１１ないし
ＰＤ１８が順次に読出される。
【０４５３】このように、１つのマクロブロック８６０
内の画素について、行アドレス信号を２回（すなわちＲ
Ａ４およびＲＡ５）、列アドレス信号も２回（ＣＡ１を
２回）で足りるので、アドレッシングに要する時間が図
５８に示した例と比較して、短縮され得る。
【０４５４】たとえば、１回の行アドレスの供与に２５
ｎｓが必要とされ、１回の列アドレスＣＡの供与および
データ転送に２００ｎｓが必要となる場合では、合計４
５０ｎｓの時間でアドレスがなされ得ることになる。
【０４５５】図６２に示した別の画素領域８６２は、動
き予測ユニットにおいて扱われる画素領域を示してい
る。領域８６２内の画素についてのデータを読出すため
に、行アドレス信号ＲＡ１が与えられた後、列アドレス
信号ＣＡ１１が与えられる。したがって、行アドレスＲ
Ａ１によって指定された行から、画素領域８６２内の最
初の３分の１の画素についてのデータが順次読出され
る。画素領域８６２内の他の画素領域についても、行ア
ドレス信号ＲＡ２およびＲＡ３を順次に与えることによ
り、短時間で読出動作が行なわれ得る。
【０４５６】（ｉｉ） 第３の例（図６４） 図６４は、図６０に示したアドレス生成器８４０の動作
の別の例を示すタイムチャートである。図６４を参照し
て、この例では、行アドレス信号ＲＡ１および列アドレ
ス信号ＣＡ１が取込まれた後、システムクロック信号φ
ｓｃに応答して列アドレス信号ＣＡ２（図示せず）がア
ドレス生成器８４０により発生される。したがって、２
つの列アドレス信号ＣＡ１およびＣＡ２がフレームバッ
ファメモリ５５に与えられることになる。その結果、行
アドレスＲＡ１によって指定された行から、列アドレス
ＣＡ１によって指定された３２ビットのデータＰＤ１
と、列アドレスＣＡ２によって指定された３２ビットの
データＰＤ２とが読出される。
【０４５７】各データＰＤ１およびＰＤ２は、３２ビッ
トのデータを含んでいるので、画面ＳＣＮにおいて、水
平方向の８つの画素が表現され得る。
【０４５８】（ｉｉｉ） 第４の例（図６５） 図６５は、図６０に示したアドレス生成器８４０による
アドレッシングの別の例を説明するための画素レイアウ
ト図である。図６５を参照して、画面ＳＣＮ内の水平方
向の画素についてのデータが行アドレス信号により指定
され、一方、垂直方向の画素についてのデータが列アド
レス信号により指定される。
【０４５９】たとえば、マクロブロック８６３について
の画素データを指定するのに、行アドレス信号ＲＡ４が
与えられた後、列アドレス信号ＣＡ１が与えられる。ア
ドレス生成器８４０は、列アドレス信号ＣＡ１からスタ
ートする列アドレスＣＡ１ないしＣＡ８を生成する。そ
の結果、マクロブロック８６３内の左側半分の画素につ
いてのデータが読出される。
【０４６０】次に、行アドレス信号ＲＡ５が与えられた
後、列アドレス信号ＣＡ１が与えられる。アドレス生成
器８４０は、列アドレス信号ＣＡ１ないしＣＡ８を発生
する。したがって、マクロブロック８６３内の右側の半
分の画素についてのデータが読出される。
【０４６１】動き予測ユニットにおける処理において
も、画素領域８６５内の画素について類似のアドレッシ
ングがなされる。
【０４６２】このように、上記の第２，第３および第４
の例に示すように、ＳＤＲＡＭを用いたフレームバッフ
ァメモリ５５を適用することにより、アドレッシングに
要する時間が短縮されることになる。
【０４６３】（４） アドレス生成器（図６６） 図６６は、図６０に示したアドレス生成器８４０のブロ
ック図である。図６６を参照して、アドレス生成器８４
０は、垂直初期アドレスレジスタ８４１と、フレームサ
イズレジスタ８４２と、ページサイズレジスタ８４３
と、水平初期アドレスレジスタ８４４と、水平サイズレ
ジスタ８４５と、レジスタ８４６および８４７と、水平
カウンタ８４８と、インクリメンタ８４９と、右端検出
回路８５０と、出力制御回路８５１と、セレクタ８５２
および８５３と、加算器８５４と、セレクタ８５５とを
含む。
【０４６４】レジスタ８４１ないし８４５は、それぞれ
の初期データを保持しているものとする。レジスタ８４
１内に保持された初期アドレスは、セレクタ８５２，加
算器８５４およびセレクタ８５５を介して行アドレスと
して出力される。一方、この初期アドレスは、セレクタ
８５２および加算器８５４を介してレジスタ８４６およ
び８４７に与えられそこで保持される。
【０４６５】レジスタ８４４内に保持された水平初期ア
ドレスは、インクリメンタ８４９を介してビット幅制御
のための出力制御回路８５１に与えられる。出力制御回
路８５１は、列アドレスを出力し、列アドレスはセレク
タ８５５を介して出力される。
【０４６６】インクリメンタ８５９は、システムクロッ
ク信号φｓｃの８サイクルごとに、水平初期アドレスレ
ジスタ８４４から与えられる水平アドレスをインクリメ
ントする。水平アドレスがページサイズが越えたとき、
インクリメンタ８４９は行アドレスをインクリメントす
る。
【０４６７】レジスタ８４７のデータおよびデータ
“１”が加算器８５４に与えられ、加算結果が行アドレ
スとして出力される一方、加算結果はレジスタ８４７に
も与えられる。
【０４６８】右端検出回路８５０により転送データの右
端が検出されたとき、レジスタ８４６内に保持されたデ
ータおよびフレームサイズデータが、セレクタ８５２お
よび８５３を介して加算器８５４に与えられる。加算結
果を示すデータは、セレクタ８５５を介して行アドレス
として出力される一方、レジスタ８４６および８４７に
も与えられる。
【０４６９】図６７は、図６６に示したアドレス生成器
８４０から出力される行および列アドレスとページとの
間の関係を示すアドレス−ページ対応図である。一方、
図６８は、図６７に示したページと画面内の画素との間
の関係を示すページ−画素対応図である。図６０に示し
たフレームバッファメモリ５５は図６７に示した態様で
データを記憶する。アドレス生成器８４０は、フレーム
バッファメモリ５５内にストアされたデータを図６８に
示した態様で画面に当てはめる。図６６に示したアドレ
ス生成器８４０は、図６７および図６８に示した態様で
のアドレッシングが行なわれるように、行アドレス信号
ＲＡおよび列アドレス信号ＣＡを発生する。
【０４７０】（５） マッピング方法 次に、フレームバッファメモリに画面内の各画素データ
をマッピングさせる方法について説明する。以下の各方
法は、たとえば、図１に示すフレームバッファメモリ５
１に適用することができる。
【０４７１】まず、データ転送回数を削減することがで
きるマッピング方法について説明する。図７２は、フレ
ームバッファメモリに画面内の画素データをマッピング
させる方法を説明する第１の図である。図７２では、縦
横ともに２画素のデータ領域８６１を１単位としてフレ
ームバッファメモリの１アドレスが与えられる。つま
り、行アドレス信号ＲＡおよび列アドレス信号ＣＡによ
り特定される１つのアドレスに対応して、データ領域８
６１に含まれる４画素分のデータがフレームバッファメ
モリに格納され、または、そのアドレスを指定すること
によりフレームバッファメモリから読出され、ピクセル
データバスを通じて各ブロックとのデータ転送が行なわ
れる。図７２に示すように、たとえば、動きベクトルの
検出処理に使用する水平方向９画素および垂直方向９画
素から構成されるデータ領域８６２をデータ領域８６１
を転送単位として転送した場合、５（水平）×５（垂
直）＝２５回の転送処理によりデータ領域８６２のすべ
ての画素データを転送することができる。これは、たと
えば、図５８に示すように、水平方向４画素から構成さ
れるデータ領域を転送単位とした場合と比較して、転送
回数が２回削減されるとともに、転送する必要がないデ
ータ領域８６３も削減される。したがって、上記のマッ
ピング方法を用いることにより、転送回数が削減され、
画像データの転送処理を高速に行なうことができる。
【０４７２】次に、上記のマッピング方法を用いて、水
平方向８画素および垂直方向８画素から構成されるデー
タ領域の転送について説明する。図７３ないし図７６
は、水平方向８画素および垂直方向８画素のデータ領域
の転送処理を説明する第１ないし第４の図である。水平
方向８画素および垂直方向８画素のデータ領域８６４を
転送する場合、データ領域８６４の位置により、図７３
ないし図７６に示す４通りの場合が考えられる。
【０４７３】図７３に示す場合では、転送単位である水
平および垂直方向ともに２画素のデータ領域を転送単位
としてデータ領域８６４の各画素データを転送する場
合、４（水平）×４（垂直）＝１６回の転送回数で転送
することができる。また、図７４および図７５の場合に
は、２０回の転送回数で転送でき、図７６の場合には、
２５回の転送回数で転送することができる。したがっ
て、データ領域８６４を転送するために必要な平均転送
回数は、２０．２５回となる。これは、図５８に示す水
平方向４画素の単位で転送を行なった場合と比較して、
約２回の転送回数の削減となる。
【０４７４】次に、水平方向４画素および垂直方向２画
素から構成されるデータ領域を１つのデータとして１ア
ドレスを与えるマッピング方法について説明する。図７
７は、フレームバッファメモリに画面内の画素データを
マッピングさせる方法を説明する第２の図である。図７
７に示すように、水平方向４画素および垂直方向２画素
から構成されるデータ領域８６５を１つのデータとして
フレームバッファメモリの１アドレスを与える。このと
き、水平方向９画素および垂直方向９画素から構成され
るデータ領域８６６をデータ領域８６５を転送単位とし
て転送する場合、必要な転送回数は、３（水平）×５
（垂直）＝１５回となる。これは、図５８に示すように
水平方向８画素からなるデータ領域を転送単位として転
送する場合に比べて３回転送回数が削減されるととも
に、データ転送を行なう必要がない領域８６７も削減さ
れる。
【０４７５】次に、フレームバッファメモリに第１およ
び第２色差画像データをマッピングさせる第１の方法に
ついて説明する。図７８は、フレームバッファメモリに
第１および第２色差画素データをマッピングさせる第１
の方法を説明する図である。ここで、第１色差画素デー
タとは、たとえば、ＲＧＢフォーマットからＹＵＶフォ
ーマットへ変換された色差画素データＣｂであり、第２
色差画素データとは、たとえば、同様に変換された色差
画素データＣｒである。図７８では、水平方向４画素か
ら構成されるデータ領域８６８を１つのデータとしてフ
レームバッファメモリの１アドレスを与える。また、第
１色差画素データ８７３と第２色差画素データ８６９は
水平方向に４画素ずつ交互にマッピングされている。第
１色差画素データ８７３と第２色差画素データ８６９と
は相互に相関を有し、たとえば、動きベクトルの検出処
理等において、第１および第２色差画素データ８７３、
８６９を同時に処理する必要があり、データ転送も同時
に行なわれる。したがって、転送領域として、第１色差
画素データ領域８７２と第２色差画素データ領域８７０
とを転送する場合、データ領域８７１の各データを転送
すればよい。この場合第１色差画素データ領域８７２と
第２色差画素データ領域８７０とは交互にマッピングさ
れているため、１回アドレス生成を行なうことにより、
データ領域８７１の各色差画素データを転送することが
でき、アドレス生成の演算に要する時間が削減され、画
像データ処理を高速に行なうことが可能となる。
【０４７６】次に、フレームバッファメモリに第１およ
び第２色差画素データをマッピングさせる第２の方法に
ついて説明する。図７９は、フレームバッファメモリに
第１および第２色差画素データをマッピングさせる第２
の方法を説明する図である。図７９では、水平方向２画
素および垂直方向２画素から構成されるデータ領域８７
４を１つのデータとしてマッピングさせている。また、
第１色差画素データ８７５と第２色差画素データ８７９
とは水平方向に２画素ずつ交互にマッピングされてい
る。この場合、第１色差画素データ領域８７８および第
２色差画素データ領域８７６を転送する場合、データ領
域８７７の各データをデータ領域８７４を転送単位とし
て転送する。したがって、１回のアドレス生成で、か
つ、少ないデータ転送回数でデータ転送を行なうことが
できる。
【０４７７】次に、フレームバッファメモリに第１およ
び第２色差画素データをマッピングさせる第３の方法に
ついて説明する。図８０は、フレームバッファメモリに
第１および第２色差画素データをマッピングさせる第３
の方法を説明する図である。図８０の例では、水平方向
４画素から構成されるデータ領域を１つのデータとして
１つのアドレスが与えられる。また、第１色差画素デー
タと第２色差画素データとは水平方向に２画素ずつ交互
に配置されている。したがって、１アドレスを与えられ
ている水平方向の４画素のデータ領域には、２画素の第
１色差画素データ８８０と２画素の第２色差画素データ
８８１とが含まれている。第１色差画素データ領域８８
４と第２色差画素データ領域８８２とを転送する場合、
１回のアドレス生成によりデータ領域８８３の各データ
を転送すればよい。また、このときの転送回数は、５
（水平）×９（垂直）＝４５回となる。たとえば、第１
色差画素データと第２色差画素データとを別々にフレー
ムバッファメモリにマッピングし、上記と同様に水平方
向４画素のデータ領域を転送単位として転送した場合、
図８０と同様の第１色差画素データおよび第２色差画素
データとを転送するために必要となる回数は５４回とな
り、この第３のマッピング方法を用いることにより９回
分転送回数が削減されている。
【０４７８】次に、フレームバッファメモリに第１およ
び第２色差画素データをマッピングさせる第４の方法に
ついて説明する。図８１は、フレームバッファメモリに
第１および第２色差画素データをマッピングさせる第４
の方法を説明する図である。図８１に示すように、水平
方向４画素および垂直方向２画素から構成されるデータ
領域を１つのデータとして１アドレスを与えてフレーム
バッファメモリにマッピングさせる。また、第１色差画
素データと第２色差画素データとは水平方向に２画素ず
つ交互にマッピングされる。したがって、１つのデータ
としてマッピングされたデータ領域の中には、水平方向
２画素および垂直方向２画素の第１色差画素データ８８
５と水平方向２画素および垂直方向２画素の第２色差画
素データ８８６とが含まる。第１色差画素データ８８９
と第２色差画素データ８８７とを転送する場合、データ
領域８８８の各データを水平方向４画素および垂直方向
２画素のデータ領域を転送単位で転送すればよい。この
とき、第１色差画素データと第２色差画素データとは交
互に配置されているので１回のアドレス生成でデータ転
送を行なうことができ、また、矩形のデータ領域を転送
単位としてデータ転送を行なっているので転送回数が削
減される。
【０４７９】次に、上記のフレームバッファメモリに第
１および第２色差画素データをマッピングさせる第１な
いし第４の方法を用いた場合の効果について説明する。
一例として、たとえば、両方向予測符号化処理における
図９に示す全体制御プロセッサ１１での演算処理を用い
て説明する。図８２は、両方向予測符号化時の全体制御
プロセッサの演算処理を示す図である。
【０４８０】図８２を参照して、ステップ８９１におい
て、入力画像ライト処理で第１アドレス生成が行なわれ
る。このアドレス生成は、輝度画素データＹ、第１色差
画素データＣｂ、第２色差画素データＣｒについて行な
われる。ここでのデータは、図１に示す画像データ処理
装置では、コントロールユニット２からフレームバッフ
ァメモリ５１へ転送される。
【０４８１】次に、ステップ８９２において、動き予測
用リード処理において第２アドレス生成が実行される。
この処理は、輝度画素データＹについて実行され、フレ
ームバッファメモリ５１からコントロールユニット２へ
データが転送される。
【０４８２】次に、ステップ８９３において、動き検索
範囲リード処理において第３アドレス生成が実行され
る。ここでは、輝度画素データＹについて処理が実行さ
れ、フレームバッファメモリ５１から動き予測ユニット
４１へデータが転送される。
【０４８３】次に、ステップ８９４において、符号化モ
ードの決定処理が行なわれる。次に、ステップ８９５に
おいて、前方向予測画像リード処理において第４アドレ
ス生成が実行される。ここでは、３種類の画素データ
Ｙ、Ｃｂ、Ｃｒについて処理が実行され、フレームバッ
ファメモリ５１からピクセルプロセシングユニット３へ
データが転送される。
【０４８４】次に、ステップ８９６において、後方向予
測画像リード処理において第５アドレス生成が実行され
る。ここでは、３種類の画素データＹ、Ｃｂ、Ｃｒにつ
いて処理が実行され、フレームバッファメモリ５１から
ピクセルプロセシングユニット３へデータが転送され
る。
【０４８５】次に、ステップ８９７において、符号化対
象画像リード処理において第６アドレス生成が実行され
る。ここでは、３種類の画素データＹ、Ｃｂ、Ｃｒにつ
いて処理が実行され、フレームバッファメモリ５１から
ピクセルプロセシングユニット３へデータが転送され
る。
【０４８６】上記の全体制御プロセッサにおける演算回
数について、図７８ないし図８１に示す第１ないし第４
のマッピング方法を用いた実施例と比較例とを比較した
結果を下表に示す。ここで、比較例とは、３種類の画素
データＹ、Ｃｂ、Ｃｒをフレームバッファメモリ５１に
別々にマッピングし、各画素データごとにアドレス生成
を実行した場合を示している。また、下表のＣは第１色
差画素データＣｂと第２色差画素データＣｒをまとめて
示したものである。
【０４８７】
【表１】
【０４８８】上表から、実施例では、アドレス生成の回
数が４回削減されていることがわかる。つまり、比較例
のアドレス生成処理では、３種類の画素データＹ、Ｃ
ｂ、Ｃｒそれぞれについて演算を行ない、図９に示す画
像データ転送制御ユニット１５をレジストに各データを
セットする必要があった。一方、上記の実施例では、第
１色差画素データＣｂと第２色差画素データＣｒとをま
とめてアドレス生成しているので、計４回の演算および
レジスタセットの処理時間を削減することができる。ま
た、全体制御プロセッサでは、符号量制御、符号化に伴
なう各種判定、その他ユーザ独自の演算処理等の各処理
を行なう必要があるため、このような演算を行ない、演
算回数が増加した場合には、実時間内での符号化処理を
実行する上で上記のアドレス演算の削減が特に有効とな
る。
【０４８９】
【発明の効果】以上のように、請求項１の発明によれ
ば、離散コサイン変換処理および量子化処理を実行する
画素プロセッサおよび可変長符号化処理を実行する可変
長符号化プロセッサを設け、これらの処理をパイプライ
ン制御するためのパイプライン制御プロセッサを設けた
ので、画像データの圧縮処理を高速に行なうことのでき
る画像データ処理装置が得られた。
【０４９０】また、請求項２の発明によれば、可変長復
号化処理を実行する可変長復号化プロセッサおよび逆量
子化処理および逆離散コサイン変換処理を実行する画素
プロセッサを設け、これらの処理をパイプライン制御す
るパイプライン制御プロセッサを設けたので、画像デー
タの伸張処理を高速に行なうことのできる画像データ処
理装置が得られた。
【０４９１】さらに、請求項３の発明によれば、画素プ
ロセッサ，可変長プロセッサ，第１および第２のデータ
バスについてのパイプライン処理を制御するパイプライ
ン制御プロセッサを設けたので、画像データの圧縮およ
び伸張処理を高速に行なうことのできる画像データ処理
装置が得られた。
【０４９２】さらに、請求項４の発明によれば、第１な
いし第４の記憶手段にそれぞれアクセスする第１ないし
第４のアクセス手段を設け、第１ないし第４のアクセス
手段に対しアクセス動作の開始を個々に制御するアクセ
ス制御手段を設けたので、画像データの変換処理を高速
に行なうことのできる画像データ処理装置が得られた。
【０４９３】さらに、請求項５の発明によれば、画像デ
ータ圧縮および／または画像データ伸張のための複数の
予め定められた処理についてのパイプライン処理を制御
する制御プロセッサを設けたので、画像データ処理を高
速に行なうことのできる画像データ処理装置が得られ
た。
【０４９４】さらに、請求項６の発明によれば、画像デ
ータ圧縮および／または画像データ伸張のための離散コ
サイン変換処理，量子化処理および可変長データ処理に
ついてのパイプライン処理を制御するパイプライン処理
制御プロセッサを設けたので、画像データ処理を高速に
行なうことのできる画像データ処理装置が得られた。
【０４９５】さらに、請求項７の発明によれば、画像デ
ータ圧縮および／または画像データ伸張のための予め定
められた処理および画像データ転送についての並列動作
を制御する制御プロセッサを設け、また、予め定められ
た処理および画像データ転送の実行を個々に命令する複
数の実行命令手段を設けたので、画像データ処理を高速
に行なうことのできる画像データ処理装置が得られた。
【０４９６】さらに、請求項８の発明によれば、読出手
段から出力される等長符号処理フラグに応答して、可変
長符号および等長符号の一方を選択する選択手段を設け
たので、判断処理が簡単化され、画像データの圧縮処理
を高速に行なうことのできる画像データ処理装置が得ら
れた。
【０４９７】さらに、請求項９の発明によれば、読出手
段から出力される等長処理フラグに応答して、ランデー
タおよびレベルデータならびに復号データの一方を選択
する選択手段を設けたので、判断処理が簡単化され、画
像データの圧縮処理を高速に行なうことのできる画像デ
ータ処理装置が得られた。
【０４９８】さらに、請求項１０の発明によれば、画面
において垂直方向に置かれた複数の画素を規定するため
のｎ個の画素データを指定するための列アドレス信号を
シリアルに出力するアドレス信号発生手段を設けたの
で、画面内の所望の領域についての画素データが短時間
でアクセスされ、したがって画像データ処理を高速に行
なうことのできる画像データ処理装置が得られた。
【０４９９】さらに、請求項１１の発明によれば、画面
において水平方向に置かれた複数の画素を規定するため
のｎ個の画素データを指定するための列アドレス信号を
シリアルに出力するアドレス信号発生手段を設けたの
で、画面内の所望の領域についての画素データが短時間
でアクセスされ、画像データ処理を高速に行なうことの
できる画像データ処理装置が得られた。
【０５００】さらに、請求項１２の発明によれば、画面
を形成する画素を規定する複数のマクロブロックデータ
がパイプライン処理の下で符号化されるので、画像デー
タの伸張処理を高速に行なうことのできる画像データ処
理方法が得られた。
【０５０１】さらに、請求項１３の発明によれば、画面
を形成する画素を規定する複数の可変長符号を含む可変
長符号列がパイプライン処理の下で復号化されるので、
画像データの伸張処理が高速に行なうことのできる画像
データ処理方法が得られた。
【０５０２】さらに、請求項１４の発明によれば、画素
データの転送回数を削減することができるので、画像デ
ータ処理を高速に行なうことのできる画像データ処理装
置が得られた。
【０５０３】さらに、請求項１５の発明によれば、１回
のアドレス生成により所定範囲の第１および第２色差画
素データを転送することができるので、画像データ処理
を高速に行なうことのできる画像データ処理装置が得ら
れた。
【０５０４】さらに、請求項１６の発明によれば、１回
のアドレス生成により所定範囲の第１および第２色差画
素データを転送することができるので、画像データ処理
を高速に行なうことのできる画像データ処理装置が得ら
れた。
【０５０５】さらに、請求項１７ないし請求項２２の発
明によれば、データ転送量を効率よく分割し、効率よく
転送することが可能となり、１つのバスで転送するデー
タ量が削減され、実質的にデータ転送速度が向上し、画
像データ処理を高速に行なうことができる画像データ処
理装置が得られた。
【０５０６】さらに、請求項２３の発明によれば、画像
データ圧縮および／または画像データ伸長のための予め
定められた処理および画像データ転送についての並列動
作を制御する制御プロセッサを設け、予め定められた処
理および画像データ転送の実行を個々に命令する複数の
実行命令手段を設け、さらに、制御プロセッサと複数の
実行命令手段との間の第１データバスおよび複数の実行
命令手段との間の第２データバスを設けたので、画像デ
ータ処理が並列に行なわれ、画像データ処理を高速に行
なうことのできる画像データ処理装置が得られた。
【０５０７】さらに、請求項２４ないし請求項２５の発
明によれば、画素データ専用に設けられた少なくとも２
つのインタフェース手段により、データを同時に複数の
外部装置へ転送することができるので、並列にデータ転
送を行なうことができ、画像データ処理を高速に行なう
ことのできる画像データ処理装置が得られた。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す画像圧縮／伸張処
理装置のブロック図である。
【図２】図１に示した画像圧縮／伸張処理装置における
画像圧縮処理を示す処理ダイヤグラムである。
【図３】図１に示した画像圧縮／伸張処理装置における
画像伸張処理を示す処理ダイヤグラムである。
【図４】この発明の第２実施例を示す画像圧縮／伸張処
理装置のブロック図である。
【図５】この発明の第３実施例を示す画像圧縮／伸張処
理装置のブロック図である。
【図６】この発明の第４実施例を示す画像圧縮／伸張処
理装置のブロック図である。
【図７】この発明の第５実施例を示す画像圧縮／伸張処
理装置のブロック図である。
【図８】この発明の第６実施例を示す画像圧縮／伸張処
理装置のブロック図である。
【図９】コントロールユニットの一例を示すブロック図
である。
【図１０】コントロールユニットの別の例を示すブロッ
ク図である。
【図１１】図９に示した全体制御プロセッサの制御の下
で行なわれるパイプライン処理を示すタイムチャートで
ある。
【図１２】図１１に示した１つの期間Ｔ１０における並
列動作を示す並列動作図である。
【図１３】図９に示した全体制御プロセッサのブロック
図である。
【図１４】図９に示した動き予測制御ユニットのブロッ
ク図である。
【図１５】図９に示した画像フォーマット変換ユニット
のブロック図である。
【図１６】図９に示した画像データ転送制御ユニットの
ブロック図である。
【図１７】図９に示した命令転送ユニットのブロック図
である。
【図１８】ピクセルプロセシングユニットの一例を示す
ブロック図である。
【図１９】図１８に示したピクセルプロセシングユニッ
トのより詳細なブロック図である。
【図２０】ピクセルプロセシングユニットの別の例を示
すブロック図である。
【図２１】図２０に示したピクセルプロセシングユニッ
トのより詳細なブロック図である。
【図２２】図１９に示したピクセルプロセシングユニッ
トにおける符号化（フレーム内予測）のための動作フロ
ー図である。
【図２３】図１９に示したピクセルプロセシングユニッ
トにおける復号化（フレーム内予測）のための動作フロ
ー図である。
【図２４】図１９に示したピクセルプロセシングユニッ
トにおける符号化（両方向予測）のための動作フロー図
である。
【図２５】図１９に示したピクセルプロセシングユニッ
トにおける復号化（両方向予測）のための動作フロー図
である。
【図２６】図１９に示したピクセルプロセシングユニッ
トにおける符号化のためのパイプライン処理を示すタイ
ムチャートである。
【図２７】図１９に示したピクセルプロセシングユニッ
トにおけるフレーム内予測におけるパイプライン処理を
示すタイムチャートである。
【図２８】図１９に示したピクセルプロセシングユニッ
トにおける片方向処理におけるパイプライン処理を示す
タイムチャートである。
【図２９】図１９に示したピクセルプロセシングユニッ
トにおける両方向予測におけるパイプライン処理を示す
タイムチャートである。
【図３０】可変長処理のための第１のシステム構成を示
すブロック図である。
【図３１】図３０に示した第１のシステム構成における
可変長符号化処理のフロー図である。
【図３２】図３０に示した第１のシステム構成における
可変長復号化処理のフロー図である。
【図３３】図３０に示した可変長符号化用テーブルメモ
リのデータ記憶構造図である。
【図３４】図３０に示した可変長復号化用テーブルメモ
リのデータ記憶構造図である。
【図３５】可変長符号列の生成処理を説明するための処
理フロー図である。
【図３６】可変長プロセッサの第１の例を示すブロック
図である。
【図３７】可変長プロセッサの第２の例を示すブロック
図である。
【図３８】可変長プロセッサの第３の例を示すブロック
図である。
【図３９】可変長処理のための第２のシステム構成を示
すブロック図である。
【図４０】図３９に示した可変長プロセッサのブロック
図である。
【図４１】図４０に示したアドレス生成器のブロック図
である。
【図４２】図４１に示したアドレス生成器における可変
長符号化処理のフロー図である。
【図４３】図４１に示したアドレス生成器における可変
長復号化処理のフロー図である。
【図４４】図４０に示した可変長符号列生成／分解回路
のブロック図である。
【図４５】図４４に示した可変長符号列生成／分解回路
における可変長符号化処理のフロー図である。
【図４６】図４４に示した可変長符号列生成／分解回路
における可変長復号化処理のフロー図である。
【図４７】図４０に示した外部インターフェイス回路の
ブロック図である。
【図４８】図４７に示した外部インターフェイス回路に
おける可変長符号化処理のフロー図である。
【図４９】図４７に示した外部インターフェイス回路に
おける可変長復号化処理のフロー図である。
【図５０】図３９に示した可変長プロセッサにおいて使
用されるグループ化された可変長符号テーブルである。
【図５１】図３９に示した可変長符号化用テーブルメモ
リにストアされるデータのデータフォーマット図であ
る。
【図５２】可変長符号化処理における被符号化データの
データフォーマット図である。
【図５３】フレームバッファメモリにおけるメモリセル
アレイの基本構成図である。
【図５４】フレームバッファメモリのブロック図であ
る。
【図５５】ＤＲＡＭを用いたフレームバッファメモリの
システム構成図である。
【図５６】図５５に示したフレームバッファメモリ内に
ストアされるデータと画面内の画素との間の関係を示す
画素レイアウト図である。
【図５７】図６０に示したフレームバッファメモリ内に
ストアされたデータと画面内の画素との間の関係を示す
画素レイアウト図である。
【図５８】図５５に示したＤＲＡＭコントローラによる
アドレッシングを説明するための画素レイアウト図であ
る。
【図５９】図５５に示したＤＲＡＭコントローラの制御
の下でのフレームバッファメモリの読出動作を示すタイ
ムチャートである。
【図６０】ＳＤＲＡＭを用いたフレームバッファメモリ
のシステム構成図である。
【図６１】ＳＤＲＡＭの読出動作を説明するためのタイ
ムチャートである。
【図６２】図６０に示したアドレス生成器によるアドレ
ッシングを説明するための画素レイアウト図である。
【図６３】図６０に示したアドレス生成器の動作の一例
を説明するためのタイムチャートである。
【図６４】図６０に示したアドレス生成器の動作の別の
例を示すタイムチャートである。
【図６５】図６０に示したアドレス生成器の動作のさら
に別の例を示すタイムチャートである。
【図６６】図６０に示したアドレス生成器のブロック図
である。
【図６７】図６６に示したアドレス生成器から出力され
る行および列アドレスとページとの間の関係を示すアド
レス−ページ対応図である。
【図６８】図６７に示したページと画面内の画素との間
の関係を示すページ−画素対応図である。
【図６９】国際標準規格において勧告されている画像圧
縮アルゴリズムにおける主な処理を示すブロック図であ
る。
【図７０】従来の画像圧縮／伸張処理装置のブロック図
である。
【図７１】図７０に示したＤＳＰのブロック図である。
【図７２】フレームバッファメモリに画面内の画素デー
タをマッピングさせる第１の方法を説明する図である。
【図７３】水平方向８画素および垂直方向８画素のデー
タ領域の転送処理を説明する第１の図である。
【図７４】水平方向８画素および垂直方向８画素のデー
タ領域の転送処理を説明する第２の図である。
【図７５】水平方向８画素および垂直方向８画素のデー
タ領域の転送処理を説明する第３の図である。
【図７６】水平方向８画素および垂直方向８画素のデー
タ領域の転送処理を説明する第４の図である。
【図７７】フレームバッファメモリに画面内の画素デー
タをマッピングさせる第２の方法を説明する図である。
【図７８】フレームバッファメモリに第１および第２色
差画素データをマッピングさせる第１の方法を説明する
図である。
【図７９】フレームバッファメモリに第１および第２色
差画素データをマッピングさせる第２の方法を説明する
図である。
【図８０】フレームバッファメモリに第１および第２色
差画素データをマッピングさせる第３の方法を説明する
図である。
【図８１】フレームバッファメモリに第１および第２色
差画素データをマッピングさせる第４の方法を説明する
図である。
【図８２】両方向予測符号化時の全体制御プロセッサの
演算処理を説明する図である。
【図８３】この発明の第７実施例を示す画像圧縮／伸長
処理装置のブロック図である。
【図８４】この発明の第８実施例を示す画像圧縮／伸長
処理装置のブロック図である。
【図８５】この発明の第９実施例を示す画像圧縮／伸長
処理装置のブロック図である。
【図８６】この発明の第１０実施例を示す画像圧縮／伸
長処理装置のブロック図である。
【図８７】この発明の第１１実施例を示す画像圧縮／伸
長処理装置のブロック図である。
【図８８】この発明の第１２実施例を示す画像圧縮／伸
長処理装置のブロック図である。
【図８９】この発明の第１３実施例を示す画像圧縮／伸
長処理装置のブロック図である。
【図９０】この発明の第１４実施例を示す画像圧縮／伸
長処理装置のブロック図である。
【図９１】この発明の第１５実施例を示す画像圧縮／伸
長処理装置のブロック図である。
【図９２】コントロールユニットのさらに別の例を示す
ブロック図である。
【図９３】ピクセルプロセシングユニットのさらに別の
例を示すブロック図である。
【図９４】図９３に示したピクセルプロセシングユニッ
トのより詳細な第１のブロック図である。
【図９５】図１８に示したピクセルプロセシングユニッ
トのより詳細な第２のブロック図である。
【符号の説明】
１ ホストインターフェイス回路 ２，２１，２２ コントロールユニット ３，３１，３２ ピクセルプロセシングユニット ４１−４６ 動き予測ユニット ５１−５５ フレームバッファメモリ ８１，８２ 入出力メモリ １１ 全体制御プロセッサ １２，１２１−１２５ 可変長プロセッサ １３ 動き予測制御ユニット １４ 画像フォーマット変換ユニット １５ 画像データ転送制御ユニット １６ ピクセルプロセシングユニット用命令転送ユニッ
ト １７ メインポート １８ 画像データポート １９ ＶＲＡＭポート ２０ コードデータポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬川 浩 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 石原 和哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 熊木 哲 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 花見 充雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 圧縮されるべき画素データを記憶する画
    素データ記憶手段と、 前記画素データ記憶手段に記憶された画素データを伝送
    する画素データバスと、 前記画素データバスを介して伝送された画素データにつ
    いて、離散コサイン変換処理および量子化処理を実行
    し、画素符号を出力する画素プロセッサと、 前記画素プロセッサから出力された画素符号を伝送する
    画素符号バスと、 前記画素符号バスを介して伝送された画素符号につい
    て、可変長符号化処理を実行し、可変長符号を出力する
    可変長符号化プロセッサと、 前記画素データバス，前記画素プロセッサ，前記画素符
    号バスおよび前記可変長符号化プロセッサについてのパ
    イプライン処理を制御するパイプライン制御プロセッサ
    とを含む、画像データ処理装置。
  2. 【請求項２】 圧縮された可変長符号を記憶する可変長
    符号記憶手段と、 前記可変長符号記憶手段に記憶された可変長符号を伝送
    する可変長符号バスと、 前記可変長符号バスを介して伝送された可変長符号につ
    いて、可変長復号化処理を実行し、画素符号を出力する
    可変長復号化プロセッサと、 前記可変長復号化プロセッサから出力された画素符号を
    伝送する画素符号バスと、 前記画素符号バスを介して伝送された画素符号につい
    て、逆量子化処理および逆離散コサイン変換処理を実行
    し、伸張された画素データを出力する画素プロセッサ
    と、 前記可変長符号バス，前記可変長復号化プロセッサ，前
    記画素符号バスおよび前記画素プロセッサについてのパ
    イプライン処理を制御するパイプライン制御プロセッサ
    とを含む、画像データ処理装置。
  3. 【請求項３】 データ圧縮モードにおいて画素データに
    ついて離散コサイン変換処理および量子化処理を実行
    し、かつデータ伸張モードにおいて画素符号について逆
    量子化処理および逆離散コサイン変換処理を実行する画
    素プロセッサと、 データ圧縮モードにおいて画素符号について可変長符号
    化処理を実行し、かつデータ伸張モードにおいて可変長
    符号について可変長復号化処理を実行する可変長プロセ
    ッサと、 前記画素プロセッサと前記可変長プロセッサとの間で画
    素データおよび可変長符号を伝送する第１のデータバス
    と、 前記画素プロセッサと前記可変長プロセッサとの間で画
    素符号を伝送する第２のデータバスと、 前記画素プロセッサ，前記可変長プロセッサ，第１およ
    び第２のデータバスについてのパイプライン処理を制御
    するパイプライン制御プロセッサとを含む、画像データ
    処理装置。
  4. 【請求項４】 変換のためのテーブルデータを記憶する
    第１の記憶手段，画像処理されるべき画像データを記憶
    する第２の記憶手段，表示のための画像データを記憶す
    る第３の記憶手段，および変換された画像データを記憶
    する第４の記憶手段に対しアクセス可能な画像データ処
    理装置であって、 前記第１の記憶手段にアクセスする第１のアクセス手段
    と、 前記第２の記憶手段にアクセスする第２のアクセス手段
    と、 前記第３の記憶手段にアクセスする第３のアクセス手段
    と、 前記第４の記憶手段にアクセスする第４のアクセス手段
    と、 前記第１および第４のアクセス手段に対しアクセス動作
    の開始を個々に制御するアクセス制御手段とを含む、画
    像データ処理装置。
  5. 【請求項５】 画像データ圧縮および／または画像デー
    タ伸張のための複数の予め定められた処理についてのパ
    イプライン処理を制御する制御プロセッサと、 前記制御プロセッサから与えられる制御信号に応答して
    前記複数の予め定められた処理のうち予め定められた１
    つを実行する画像処理プロセッサとを含む、画像データ
    処理装置。
  6. 【請求項６】 画像データ圧縮および／または画像デー
    タ伸張のための離散コサイン変換処理，量子化処理およ
    び可変長データ処理についてのパイプライン処理を制御
    するパイプライン処理制御プロセッサと、 前記パイプライン処理制御プロセッサから与えられる制
    御信号に応答して、前記可変長データ処理を実行する可
    変長プロセッサとを含む、画像データ処理装置。
  7. 【請求項７】 画像データ圧縮および／または画像デー
    タ伸張のための予め定められた処理および画像データ転
    送についての並列動作を制御する制御プロセッサと、 各々が前記制御プロセッサから与えられる制御信号に応
    答して、前記予め定められた処理および前記画像データ
    転送の実行を個々に命令する複数の実行命令手段とを含
    む、画像データ処理装置。
  8. 【請求項８】 ランデータおよびレベルデータの組合せ
    に対応する可変長符号，その符号長データおよび等長符
    号処理フラグを記憶する記憶手段と、 与えられたランデータおよび与えられたレベルデータに
    応答して、前記記憶手段から対応する可変長符号，その
    符号長データおよび等長符号処理フラグを読出す読出手
    段と、 前記与えられたランデータおよび前記与えられたレベル
    データについて、予め定められた規則に従う符号化処理
    を実行し、対応する等長符号を出力する等長符号化手段
    と、 前記読出手段から出力される等長符号処理フラグに応答
    して、前記可変長符号および前記等長符号の一方を選択
    する選択手段と、 前記選択手段から出力される出力符号を順次に結合する
    符号結合手段とを含む、画像データ処理装置。
  9. 【請求項９】 可変長符号に対応するランデータ，レベ
    ルデータおよび等長処理フラグを記憶する記憶手段と、 結合された可変長符号を含む与えられた可変長符号列か
    ら可変長符号を抽出する抽出手段と、 前記抽出手段によって抽出された可変長符号に応答し
    て、前記記憶手段から対応するランデータ，レベルデー
    タおよび等長処理フラグを読出す読出手段と、 前記抽出手段によって抽出された可変長符号について、
    予め定められた規則に従う復号化処理を実行し、対応す
    る復号データを出力する等長復号化手段と、 前記読出手段から出力される等長処理フラグに応答し
    て、前記ランデータおよびレベルデータならびに前記復
    号データの一方を選択する選択手段とを含む、画像デー
    タ処理装置。
  10. 【請求項１０】 画面内の画素を規定するための画素デ
    ータを記憶するためのｎ個（ｎ≧２）のメモリセルアレ
    イを含み、 前記ｎ個のメモリセルアレイは、１つの行アドレス信号
    および１つの列アドレス信号の供与に応答して、各々が
    前記ｎ個のメモリセルアレイの対応する１つ内にストア
    されたｎ個の画素データを出力し、 前記ｎ個の画素データは、画面において垂直方向に置か
    れた複数の画素を規定し、 シリアルクロック信号に応答して、画面において水平方
    向に置かれた画素についての画素データを規定するため
    の列アドレス信号をシリアルに出力するアドレス信号発
    生手段を含む、画像データ処理装置。
  11. 【請求項１１】 画面内の画素を規定するための画素デ
    ータを記憶するためのｎ個（ｎ≧２）のメモリセルアレ
    イを含み、 前記ｎ個のメモリセルアレイは、１つの行アドレス信号
    および１つの列アドレス信号の供与に応答して、各々が
    前記ｎ個のメモリセルアレイの対応する１つ内にストア
    されたｎ個の画素データを出力し、 前記ｎ個の画素データは、画面において水平方向に置か
    れた複数の画素を規定し、 シリアルクロック信号に応答して、画面において垂直方
    向に置かれた画素についての画素データを規定するため
    の列アドレス信号をシリアルに出力するアドレス信号発
    生手段を含む、画像データ処理装置。
  12. 【請求項１２】 画面を形成する画素を規定する複数の
    マクロブロックデータをパイプライン処理の下で符号化
    する画像データ処理方法であって、 マクロブロックデータについて離散コサイン変換処理お
    よび量子化処理を実行し、画素符号を生成するステップ
    と、 前記ステップにおいて生成された画素符号について可変
    長符号化処理を実行し、可変長符号を生成するステップ
    と、 前記ステップにおいて生成された可変長符号を結合し、
    可変長符号列を生成するステップとを含む、画像データ
    処理方法。
  13. 【請求項１３】 画面を形成する画素を規定する複数の
    可変長符号を含む可変長符号列をパイプライン処理の下
    で復号化する画像データ処理方法であって、 前記可変長符号列から前記可変長符号を抽出するステッ
    プと、 前記ステップにおいて抽出された可変長符号について可
    変長復号化処理を実行し、画素符号を生成するステップ
    と、 前記ステップにおいて生成された画素符号について逆量
    子化処理および逆離散コサイン変換処理を実行し、画面
    を形成する画素を規定するマクロブロックデータを生成
    するステップとを含む、画像データ処理方法。
  14. 【請求項１４】 画面内の画素を規定する複数の第１画
    素データを記憶する記憶手段に前記第１画素データをマ
    ッピングさせる画像データ処理方法であって、 前記第１画素データの中から２次元的に隣接し矩形領域
    に含まれる複数の第２画素データを決定する第１ステッ
    プと、 前記第２画素データを１つのデータとして前記記憶手段
    の１つのアドレスを前記第２画素データに与える第２ス
    テップと、 前記第２画素データのアドレスを用いて前記第２画素デ
    ータを前記記憶手段からまたは前記記憶手段へ転送する
    第３ステップとを含む、画像データ処理方法。
  15. 【請求項１５】 画面内の画素を規定するための互いに
    関連する第１および第２色差画素データを記憶する記憶
    手段に前記第１および第２色差画素データをマッピング
    させる画素データ処理方法であって、 前記第１および第２色差画素データを転送単位で交互に
    前記記憶手段にマッピングする第１ステップと、 前記第１または第２色差画素データを前記転送単位で前
    記記憶手段からまたは前記記憶手段へ転送する第２ステ
    ップとを含む、画像データ処理方法。
  16. 【請求項１６】 画面内の画素を規定するための互いに
    連関する第１および第２色差画素データを記憶する記憶
    手段に前記第１および第２色差画素データをマッピング
    させる画像データ処理方法であって、 前記第１および第２色差画素データを同数ずつ合わせた
    第３色差画素データを１つのデータとして前記記憶手段
    にマッピングさせる第１ステップと、 前記第３色差画素データを１つのデータとして前記記憶
    手段からまたは前記記憶手段へ転送する第２ステップと
    を含む、画像データ処理方法。
  17. 【請求項１７】 圧縮されるべき画素データを記憶する
    第１の画素データ記憶手段と、 前記第１の画素データ記憶手段に記憶された画素データ
    を伝送する第１の画素データバスと、 前記第１の画素データバスを介して伝送された画素デー
    タを受け、伝送された画素データを用いて動き予測用参
    照データを抽出し、かつ、前記動き予測用参照データを
    出力する第１および第２のデータポートを有する画素プ
    ロセッサと、 前記画素プロセッサの第２のデータポートから出力され
    た動き予測用参照データを伝送する第２の画素データバ
    スと、 前記第２の画素データバスを介して伝送された動き予測
    用参照データを記憶する第２の画素データ記憶手段と、 前記第２の画素データ記憶手段に記憶され、前記第２の
    画素データバスを介して伝送された動き予測用参照デー
    タを用いて動き予測処理を実行し、動きベクトルを生成
    する動き予測ユニットと、 前記第１および第２の画素データバス、前記画素プロセ
    ッサ、前記動き予測ユニットについてのパイプライン処
    理を制御するパイプライン制御プロセッサとを含む、画
    像データ処理装置。
  18. 【請求項１８】 前記パイプライン制御プロセッサは、 前記画素プロセッサの第１および第２のデータポートの
    出力制御信号を出力するシステム制御器をさらに含む、
    請求項１７記載の画像データ処理装置。
  19. 【請求項１９】 圧縮されるべき画素データを記憶する
    第１の画素データ記憶手段と、 前記第１の画素データ記憶手段に記憶された画素データ
    を伝送する第１の画素データバスと、 前記第１の画素データバスを介して伝送された画素デー
    タを受け、伝送された画素データを用いて動き予測用参
    照データを抽出し、かつ、前記動き予測用参照データを
    出力する第１のデータポートと、前記動き予測用参照デ
    ータを分割して出力する複数の第２のデータポートとを
    有する画素プロセッサと、 前記第２のデータポートごとに対応して設けられ、前記
    第２のデータポートから出力された動き予測用参照デー
    タを伝送する複数の第２の画素データバスと、 前記第２のデータポートごとに対応して設けられ、前記
    第２の画素データバスを介して伝送された動き予測用参
    照データを記憶する複数の第２の画素データ記憶手段
    と、 前記第２のデータポートごとに対応して設けられ、前記
    第２の画素データ記憶手段に記憶され、前記第２の画素
    データバスを介して伝送された動き予測用参照データを
    用いて動き予測処理を実行し、動きベクトルを生成する
    複数の動き予測ユニットと、 前記第１の画素データバス、前記画素プロセッサ、前記
    複数の第２の画素データバス、および前記複数の動き予
    測ユニットについてのパイプライン処理を制御するパイ
    プライン制御プロセッサとを含む、画像データ処理装
    置。
  20. 【請求項２０】 圧縮されるべき画素データを記憶する
    第１の画素データ記憶手段と、 前記第１の画素データ記憶手段に記憶された画素データ
    を伝送する第１の画素データバスと、 前記第１の画素データバスを介して伝送された画素デー
    タを受け、伝送された画素データを用いて動き予測用参
    照データを抽出し、かつ、前記動き予測用参照データを
    出力する第１のデータポートと、前記動き予測用参照デ
    ータの種類に応じて前記動き予測用参照データを分割し
    て出力する複数の第２のデータポートとを有する画素プ
    ロセッサと、 前記第２のデータポートごとに対応して設けられ、前記
    第２のデータポートから出力された動き予測用参照デー
    タを伝送する複数の第２の画素データバスと、 前記第２のデータポートごとに対応して設けられ、前記
    第２の画素データバスを介して伝送された動き予測用参
    照データを記憶する複数の第２の画素データ記憶手段
    と、 前記複数の第２の画素データ記憶手段と接続されるアド
    レスバスと、 前記第２のデータポートごとに対応して設けられ、前記
    第２の画素データ記憶手段に記憶され、前記第２の画素
    データバスを介して伝送された動き予測用参照データを
    用いて動き予測処理を実行し、前記動き予測用参照デー
    タの種類に応じた動きベクトルを生成する複数の動き予
    測ユニットと、 前記第１の画素データバス、前記画素プロセッサ、前記
    複数の第２の画素データバス、前記アドレスバス、およ
    び前記複数の動き予測ユニットについてのパイプライン
    処理を制御するパイプライン制御プロセッサとを含む、
    画像データ処理装置。
  21. 【請求項２１】 圧縮されるべき画素データを記憶する
    第１の画素データ記憶手段と、 前記第１の画素データ記憶手段に記憶された画素データ
    を伝送する第１の画素データバスと、 前記第１の画素データバスを介して伝送された画素デー
    タを受け、伝送された画素データを用いて異なる種類の
    動き予測用参照データを抽出し、かつ、前記動き予測用
    参照データを出力する第１のデータポートと、前記動き
    予測用参照データの種類に応じて前記動き予測用参照デ
    ータを出力する第２のデータポートとを有する複数の画
    素プロセッサと、 前記画素プロセッサごとに対応して設けられ、前記第２
    のデータポートから出力された動き予測用参照データを
    伝送する複数の第２の画素データバスと、 前記画素プロセッサごとに対応して設けられ、前記第２
    の画素データバスを介して伝送された動き予測用参照デ
    ータを記憶する複数の第２の画素データ記憶手段と、 前記画素プロセッサごとに対応して設けられ、前記第２
    の画素データ記憶手段に記憶され、前記第２の画素デー
    タバスを介して伝送された動き予測用参照データを用い
    て動き予測処理を実行し、動きベクトルを生成する複数
    の動き予測ユニットと、 前記第１の画素データバス、前記複数の画素プロセッ
    サ、前記複数の第２の画素データバス、および前記複数
    の動き予測ユニットについてのパイプライン処理を制御
    するパイプライン制御プロセッサとを含む、画像データ
    処理装置。
  22. 【請求項２２】 前記複数の第２の画素データ記憶手段
    に記憶される動き予測用参照データは、輝度成分と色差
    成分との種類の違いによってそれぞれ異なる第２の画素
    データ記憶手段に記憶される請求項１９ないし請求項２
    １記載の画像データ処理装置。
  23. 【請求項２３】 画像データ圧縮および／または画像デ
    ータ伸長のための予め定められた処理および画像データ
    転送についての並列動作を制御する制御プロセッサと、 各々が前記制御プロセッサから与えられる制御信号に応
    答して、前記予め定められた処理および前記画像データ
    転送の実行を個々に命令する複数の実行命令手段と、 前記制御プロセッサと前記複数の実行命令手段との間で
    データを転送する第１データバスと、 前記複数の実行命令手段との間でデータを転送する第２
    データバスとを含む、画像データ処理装置。
  24. 【請求項２４】 画像データ圧縮および／または画像デ
    ータ伸長のための離散コサイン変換処理および／または
    逆離散コサイン変換処理、および、量子化処理および／
    または逆量子化処理を実行する画像処理手段と、 画像データ専用に設けられた少なくとも２つのインタフ
    ェース手段と、 前記画像処理手段により処理された画像データ圧縮およ
    び／または画像データ伸長のためのデータを記憶する記
    憶手段と、 前記インタフェース手段と前記記憶手段との間でデータ
    を転送する１つのデータバスとを含む、画像データ処理
    装置。
  25. 【請求項２５】 画像データ圧縮および／または画像デ
    ータ伸長のための離散コサイン変換処理および／または
    逆離散コサイン変換処理、および、量子化処理および／
    または逆量子化処理を実行する画像処理手段と、 画像データ専用に設けられた少なくとも２つのインタフ
    ェース手段と、 前記画像処理手段により処理された画像データ圧縮およ
    び／または画像データ伸長のためのデータを記憶する記
    憶手段と、 前記インタフェース手段ごとに設けられ、前記インタフ
    ェース手段の各々と前記記憶手段との間でデータを転送
    する複数のデータバスとを含む、画像データ処理装置。
JP2093794A 1993-03-19 1994-02-18 画像データ処理装置および画像データ処理方法 Pending JPH07240844A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2093794A JPH07240844A (ja) 1993-03-19 1994-02-18 画像データ処理装置および画像データ処理方法
DE4447554A DE4447554C2 (de) 1993-03-19 1994-03-14 Vorrichtung zur Bilddatenverarbeitung
DE4447553A DE4447553C2 (de) 1993-03-19 1994-03-14 Vorrichtung zur Bilddatenverarbeitung
DE4447552A DE4447552C2 (de) 1993-03-19 1994-03-14 Vorrichtung zur Bilddatenverarbeitung
DE19944408522 DE4408522C2 (de) 1993-03-19 1994-03-14 Vorrichtung zur Bilddatenverarbeitung und Verfahren zur Verarbeitung von Bilddaten
FR9403206A FR2702862B1 (fr) 1993-03-19 1994-03-18 Appareil et procédé de traitement de données d'image capables de traiter des données d'images à vitesse élevée.
FR9408221A FR2707779B1 (fr) 1993-03-19 1994-07-04 Appareil et procédé de traitement de données d'image capables de traiter des données d'image à vitesse élevée.
FR9408222A FR2707780B1 (fr) 1993-03-19 1994-07-04 Appareil et procédé de traitement de données d'image capables de traiter des données d'image à vitesse élevée.

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP6033593 1993-03-19
JP5-301716 1993-12-01
JP5-60335 1993-12-01
JP30171693 1993-12-01
JP2093794A JPH07240844A (ja) 1993-03-19 1994-02-18 画像データ処理装置および画像データ処理方法

Publications (1)

Publication Number Publication Date
JPH07240844A true JPH07240844A (ja) 1995-09-12

Family

ID=27283230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2093794A Pending JPH07240844A (ja) 1993-03-19 1994-02-18 画像データ処理装置および画像データ処理方法

Country Status (3)

Country Link
JP (1) JPH07240844A (ja)
DE (1) DE4408522C2 (ja)
FR (2) FR2702862B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006042331A (ja) * 2004-07-26 2006-02-09 Samsung Electronics Co Ltd ４段階のパイプライン方式の係数可変長の符号化方法、及び係数可変長符号化器
WO2006013690A1 (ja) * 2004-08-04 2006-02-09 Matsushita Electric Industrial Co., Ltd. 画像復号装置
JP2006186546A (ja) * 2004-12-27 2006-07-13 Renesas Technology Corp 半導体装置及び半導体装置の設計方法
JP2008141276A (ja) * 2006-11-30 2008-06-19 Sanyo Electric Co Ltd Ｔｖ信号処理回路
JP2011039660A (ja) * 2009-08-07 2011-02-24 Fujitsu Ltd メモリコントローラ、画像処理システムおよびメモリアクセスの制御方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3220598B2 (ja) * 1994-08-31 2001-10-22 三菱電機株式会社 可変長符号テーブルおよび可変長符号化装置
US6330644B1 (en) * 1994-10-27 2001-12-11 Canon Kabushiki Kaisha Signal processor with a plurality of kinds of processors and a shared memory accessed through a versatile control means
DE4441295A1 (de) * 1994-11-21 1996-05-23 Sican Gmbh Verfahren und Schaltungsanordnung zur Adressierung von Komponenten blockweise organisierter digitaler Bilddaten in einem Speicher mit Page-Adressierung
DE19524688C1 (de) * 1995-07-06 1997-01-23 Siemens Ag Verfahren zur Dekodierung und Kodierung eines komprimierten Videodatenstroms mit reduziertem Speicherbedarf
DE19524808A1 (de) * 1995-07-07 1997-01-09 Thomson Brandt Gmbh Verfahren, Encoder und Decoder zur Resynchronisierung auf einen fehlerbehafteten Datenstrom
KR0185646B1 (ko) * 1996-01-06 1999-05-01 김광호 영상압축장치의 영상압축데이터량 조정회로 및 그 방법
EP0793389B1 (en) * 1996-02-27 2001-08-16 STMicroelectronics S.r.l. Memory reduction in the MPEG-2 main profile main level decoder
US6028635A (en) * 1996-12-03 2000-02-22 Stmicroelectronics, Inc. Reducing the memory required for decompression by storing compressed information using DCT based techniques
JP4054503B2 (ja) * 2000-01-06 2008-02-27 キヤノン株式会社 画像処理装置
WO2005015805A2 (en) * 2003-08-08 2005-02-17 Visionflow, Inc. Software and hardware partitioning for multi-standard video compression and decompression

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3545106A1 (de) * 1985-12-19 1987-06-25 Ruge I Schaltung zur bilddatenreduktion, mustererkennung, etc.
US4800441A (en) * 1986-02-28 1989-01-24 Kabushiki Kaisha Toshiba Binary data compression and expansion processing apparatus
EP0422299B1 (en) * 1989-10-12 1994-09-07 International Business Machines Corporation Memory with page mode
CA2062200A1 (en) * 1991-03-15 1992-09-16 Stephen C. Purcell Decompression processor for video applications

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006042331A (ja) * 2004-07-26 2006-02-09 Samsung Electronics Co Ltd ４段階のパイプライン方式の係数可変長の符号化方法、及び係数可変長符号化器
US7995655B2 (en) 2004-07-26 2011-08-09 Samsung Electronics Co., Ltd. Pipelined coefficient variable length coding
WO2006013690A1 (ja) * 2004-08-04 2006-02-09 Matsushita Electric Industrial Co., Ltd. 画像復号装置
JPWO2006013690A1 (ja) * 2004-08-04 2008-05-01 松下電器産業株式会社 画像復号装置
JP4668914B2 (ja) * 2004-08-04 2011-04-13 パナソニック株式会社 画像復号装置
US8428126B2 (en) 2004-08-04 2013-04-23 Panasonic Corporation Image decoding device with parallel processors
JP2006186546A (ja) * 2004-12-27 2006-07-13 Renesas Technology Corp 半導体装置及び半導体装置の設計方法
JP2008141276A (ja) * 2006-11-30 2008-06-19 Sanyo Electric Co Ltd Ｔｖ信号処理回路
US8311123B2 (en) 2006-11-30 2012-11-13 Semiconductor Components Industries, Llc TV signal processing circuit
JP2011039660A (ja) * 2009-08-07 2011-02-24 Fujitsu Ltd メモリコントローラ、画像処理システムおよびメモリアクセスの制御方法

Also Published As

Publication number Publication date
FR2707779B1 (fr) 1997-04-30
DE4408522C2 (de) 1996-12-05
DE4408522A1 (de) 1994-09-22
FR2707779A1 (fr) 1995-01-20
FR2702862B1 (fr) 1996-06-28
FR2702862A1 (fr) 1994-09-23

Similar Documents

Publication Publication Date Title
US5774206A (en) Process for controlling an MPEG decoder
US5576765A (en) Video decoder
US5812791A (en) Multiple sequence MPEG decoder
JP3142772B2 (ja) プロセッサ及び転送方法
US5675331A (en) Decoding device for decoding a variety of code signals
JPH06326996A (ja) 圧縮されたビデオデータをデコードする方法及び装置
US7620104B2 (en) Video coding system
US6157740A (en) Compression/decompression engine for enhanced memory storage in MPEG decoder
CN101208954B (zh) 具有可变压缩比和用于存储及检索参考帧数据的缓冲器的视频解码器以及视频解码方法
JPH0799659A (ja) 非消耗的動き予測法
JPH06326615A (ja) 可変長コードのコードストリームをデコードする方法及び装置
JPH08275160A (ja) 離散余弦変換方法
Toyokura et al. A video DSP with a macroblock-level-pipeline and a SIMD type vector-pipeline architecture for MPEG2 CODEC
JP3615241B2 (ja) ビデオデータデコーダのアーキテクチャ
US5844609A (en) Decoder and method for decoding of coded picture-, video- and film information
CN1235483A (zh) 预测滤波器
JPH08275149A (ja) データ符号化方法
US7076105B2 (en) Circuit and method for performing a two-dimensional transform during the processing of an image
US7330595B2 (en) System and method for video data compression
JP2947389B2 (ja) 画像処理用メモリ集積回路
WO1995001053A1 (fr) Processeur d'images
US5805483A (en) Method of converting data outputting sequence in inverse DCT and circuit thereof
US6205250B1 (en) System and method for minimizing clock cycles lost to overhead data in a video decoder
JPH1155668A (ja) 画像符号化装置
WO1996036178A1 (en) Multiple sequence mpeg decoder and process for controlling same

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20011023