JPH06326678A - マルチフレーム同期検出方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 同期外れが検出された場合においても、短時
間で新たな同期を検出する。 【構成】 １つのマルチフレーム同期検出手段に複数の
マルチフレーム同期検出ブロックを備えて、各々のマル
チフレーム同期検出ブロックが独自に同期検出動作を行
い、各々のマルチフレーム同期検出ブロックがそれぞれ
違うタイミングで同期を検出した場合にはそれぞれを維
持し、最初に同期を検出したマルチフレーム同期検出ブ
ロックの同期をマルチフレーム同期検出手段の同期と
し、その同期が外れたと判断された場合には、他のマル
チフレーム同期検出ブロックの検出した同期をマルチフ
レーム同期検出手段の同期とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、国際電信電話諮問委
員会（ＣＣＩＴＴ）の勧告Ｈ．２２１を使用する動画テ
レビ電話等の装置におけるマルチフレーム同期検出装置
に関する。

【０００２】

【従来の技術】ＩＳＤＮ（Integrated Service Digital
Network）のＢチャネル、およびＨチャネル等を利用し
て、音声、画像信号そしてテキストデータをマルチプレ
クスしてマルチフレーム構造で送受信する動画テレビ電
話やテレビ会議システムのフレーム構成としてＣＣＩＴ
Ｔにおいて勧告Ｈ．２２１が勧告され、この勧告に基づ
いた動画テレビ電話やテレビ会議システムが開発されて
いる。このような装置においては、各チャネルにおいて
マルチフレーム同期を確立して、それを維持する必要が
ある。すなわち、マルチフレーム同期を検出したり同期
状態を監視していなければならない。

【０００３】１マルチフレームはそれぞれ２フレームか
らなる８つのサブマルチフレーム、すなわち、１６フレ
ームによって構成され、１フレームはＢチャネルの場合
には図６に示すように８０オクテット（６４０ビット）
で構成されている。各フレームのデータは第１オクテッ
トの第１ビットから第１オクテットの第２ビット、第３
ビット・・・・・第８０オクテットの第８ビットの順で
送受信される。

【０００４】オクテット中の各ビット位置はサブチャネ
ルと呼ばれ、中でも第８サブチャネルは特にサービスチ
ャネル(SC)と呼ばれ、サービスチャネルの第１ビットか
ら第８ビット（即ち、第１オクテットから第８オクテッ
トの第８ビット）にはフレーム同期信号(FAS)と呼ばれ
る信号が含まれている。また、サービスチャネルの第９
ビットから第１６ビット（即ち、第９オクテットから第
１６オクテットの第８ビット）にはビットレート割当信
号(BAS)とよばれる信号が含まれている。さらに、サー
ビスチャネルの第１７ビットから第２４ビット（即ち、
第１７オクテットから第２４オクテットの第８ビット）
には暗号化制御信号(ECS)とよばれる信号を割り当てる
こともできる。

【０００５】図７に１マルチフレーム（１６フレーム）
分のフレーム同期信号(FAS)を示す。図７に示すフレー
ム同期信号(FAS)において、偶数フレームの第２から第
８ビットにおかれたビット列「００１１０１１」と、奇
数フレームの第２ビットにおかれたビット「１」はフレ
ーム同期ワード(FAW)と呼ばれ、 この８ビットからなる
フレーム同期ワード(FAW)を検出することによりフレー
ム 同期が検出され、同期の状態が判別される。

【０００６】また、同図に示すフレーム同期信号(FAS)
において、第１，３，５，７，９，１１フレーム第１ビ
ットにおかれたビット列「００１０１１」はマルチフレ
ーム同期検出信号と呼ばれ、この６ビットからなるマル
チフレーム同期検出信号を検出することによりマルチフ
レーム同期が検出され、同期の状態が判別される。な
お、図７に示すＮ１からＮ４はマルチフレーム番号、Ｎ
５はマルチフレームが番号付けされているかどうかを示
す識別子、Ｌ１からＬ３はチャネル番号、Ａはマルチフ
レーム同期が外れているかいないかを示す識別子、Ｅは
ＣＲＣ誤りが検出されたかされないか（使用しないか）
を示す識別子、Ｃ１からＣ４はＣＲＣビットである。

【０００７】

【発明が解決しようとする課題】このようにして行われ
る同期検出において、何らかの事情でフレーム同期ワー
ドの検出が３回連続で、又はマルチフレーム同期検出信
号の検出が３回連続でできなくなった場合、即ち、同期
が外れた場合には、以前に検出した同期のタイミングを
保持しながら、新たな同期を検出しなければならず、同
期の外れが検出されてから新たな同期の検出を行ってい
たのでは、同期が復旧するまでにかなりの時間を要する
ことになる。（例えば、ＴＴＣ標準第Ｖ巻第３分冊（第
５版）「高品位プロトコル 符号化方式」に記載の「Ｊ
Ｔ−Ｈ２２１ オーディオビジュアルテレサービスにお
ける64Kbit/sから1920Kbit/sチャネルのフレーム構造」
第336頁「2.5.3 フレーム同期信号(FAS)の探索」参
照）本発明はこのような問題を解決するためになされた
ものであり、同期外れが検出された場合においても、短
時間で新たな同期を検出するマルチフレーム同期検出装
置を提供しようとするものである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明のマルチフレーム同期検出装置においては、
１つのマルチフレーム同期検出装置に複数のマルチフレ
ーム同期検出回路を備えて、各々のマルチフレーム同期
検出回路が独自に同期検出動作を行い、各々のマルチフ
レーム同期検出回路がそれぞれ違うタイミングで同期を
検出した場合にはそれぞれを維持し、最初に同期を検出
したマルチフレーム同期検出回路の同期をマルチフレー
ム同期検出装置の同期とし、その同期が外れたと判断さ
れた場合には、他のマルチフレーム同期検出回路の検出
した同期をマルチフレーム同期検出装置の同期とする。

【０００９】

【作用】１つのマルチフレーム同期検出装置が有する複
数のマルチフレーム同期検出回路がそれぞれに同期を検
出し、その中の一つのマルチフレーム同期検出回路の検
出した同期をマルチフレーム同期検出装置の検出した同
期とする。

【００１０】

【実施例】以下、本発明に係わるマルチフレーム同期検
出装置の一実施例について図１、図２、図３、図４、及
び図５を参照にして説明を行う。各図においてデータク
ロックである６４ＫＨｚは省略してある。図１は本発明
に係わるマルチフレーム同期検出装置の概略構成図であ
る。本実施例においては、後述する第２同期検出回路は
１０２ａ、１０２ｂの２つを備えるものとする。同図に
おいて第１の同期検出回路としての第１同期検出回路１
０１は、フレーム同期ワード(FAW)のうち偶数フレーム
に含まれる７ビットの同期信号を検出するものである。

【００１１】１０２ａ、１０２ｂは第２の同期検出回路
としての第２同期検出回路であり、第１同期検出回路で
検出されたFAWのうちの７ビットのタイミングに基づい
て８ＫＨｚのパルスを生成し、FAWの残り１ビットの検
出と、マルチフレーム同期信号の検出を行い、同期を確
立するものである。１０３は第２同期検出回路１０２
ａ、１０２ｂの同期検出の状況を監視し、先に同期を検
出した第２同期検出回路１０２ａ又は１０２ｂをマルチ
フレーム同期装置の同期として選択する選択手段として
の選択回路である。

【００１２】図２は図１の第１同期検出回路１０１の構
成図である。同図において、第１のシフトレジスタとし
てのシフトレジスタ２０１は４９ビットのシフトレジス
タで、入力してくる信号を６４ＫＨｚのデータクロック
でシフトし１，９，１７，２５，３３，４１，４９ビッ
ト目のデータ、即ちFAWのうちの７ビットが存在すると
考えられるビット位置のデータを次段の比較回路２０２
に入力する。

【００１３】２０２は第１の比較手段としての比較回路
であり、シフトレジスタ２０１から出力された１，９，
１７，２５，３３，４１，４９ビット目のデータとビッ
ト列「１１０１１００」を比較し、一致した場合には、
一致信号を出力する。ここで、ビット列が前述のものと
順序が逆転しているのは、前述の順番にシフトレジスタ
に入力された場合、先に入力されたものが４９ビット目
に、一番最後に入力されたものが１ビット目に出力され
ることによるものである。

【００１４】図３は図１の第２同期検出回路１０２の構
成図である。同図において、８Ｋパルス作成回路３０１
は第１同期検出回路１０１の比較回路２０２から出力さ
れる一致信号に基づいて６４ＫＨｚのデータクロックの
カウントを開始して、８ＫＨｚのパルスを発生するもの
である。

【００１５】３０２は８Ｋパルス作成回路３０１から出
力された８ＫＨｚのパルスを基に、一致信号検出回路３
０３と１ビット検査回路３０４とマルチ同期検出回路３
０５と一致信号検査回路３０６のそれぞれに動作のタイ
ミングを与えるタイミング発生手段としてのタイミング
作成回路である。３０３は第１の検査手段としての一致
信号検出回路であり、第１同期検出回路１０１の比較回
路２０２から出力される一致信号がタイミング作成回路
３０２から出力されるタイミングで出力されているかを
検査する。その結果を、同期判定回路３０７へ出力す
る。

【００１６】３０４は第２の検査手段としての１ビット
検査回路であり、タイミング作成回路３０２から出力さ
れるタイミングの時、即ち第１同期検出回路１０１で検
出を行わなかったFAWの残りの１ビットが存在するべき
タイミングで入力される信号が１であるかを検査する。
その結果を、同期判定回路３０７へ出力する。３０５は
マルチ同期検出回路であり、タイミング作成回路３０２
から出力されるタイミングで入力データをシフトし、マ
ルチフレーム同期信号を検出するものであり、マルチフ
レーム同期信号が検出された場合には一致信号が一致信
号検出回路３０６とタイミング作成回路３０２へ出力さ
れる。

【００１７】３０６は第３の検査手段としての一致信号
検出回路であり、マルチ同期検出回路３０５から出力さ
れる一致信号がタイミング作成回路３０２から出力され
るタイミングで出力されているかを検査する。その結果
を、同期判定回路３０７へ出力する。３０７は監視手段
としての同期判定回路であり、一致信号検出回路３０３
と１ビット検査回路３０４と一致信号検出回路３０６か
らの出力に基づいて同期確立の判定をする。

【００１８】図４はタイミング作成回路３０２の構成図
である。同図において、４０１はカウンタであり、８Ｋ
パルス作成回路３０１から出力された８ＫＨｚのパルス
の数をカウントするものである。

【００１９】４０２はデコーダであり、カウンタ４０１
の値をデコードして一致信号検査回路３０３における第
１同期検出回路１０１の比較回路２０２からの一致信号
の出力を検査するタイミングを作成するものである。４
０３はデコーダであり、カウンタ４０１の値をデコード
して１ビット検査回路３０４で用いる第１同期検出回路
１０１で検出を行わなかったFAWの残りの１ビットが入
力されてくることが期待されるタイミングを作成するも
のである。

【００２０】４０４はデコーダであり、カウンタ４０１
の値をデコードしてマルチ同期検出回路３０５の入力デ
ータをシフトするタイミングを作成するものである。４
０５はカウンタであり、マルチ同期検出回路３０５から
出力される一致信号に基づいて、デコーダ４０４から出
力されるタイミング信号のカウントを開始する。

【００２１】４０６はデコーダであり、カウンタ４０５
の値をデコードして一致信号検査回路３０３におけるマ
ルチ同期検出回路３０５からの一致信号の出力を検査す
るタイミングを作成するものである。図５はマルチ同期
検出回路３０５の構成図である。同図において、５０１
は第２のシフトレジスタとしての８ビットのシフトレジ
スタであり、タイミング作成回路３０２から出力される
タイミング信号のタイミングで入力信号をシフトし、比
較回路５０２には上位６ビット（３、４、５、６、７、
８ビット目の６ビット）を出力する。

【００２２】シフトレジスタ５０１を駆動するタイミン
グ作成回路３０２から出力されるタイミング信号は前述
のサブマルチフレーム、即ち、２フレームに一回の割合
で奇数フレームの時に出力される。一方、マルチフレー
ム同期検出信号は奇数フレームの中でも第１、３、５、
７、９、１１フレームにしか存在せず、第１３、１５フ
レームには存在しないためシフトレジスタ５０１は８ビ
ットのシフトレジスタを用いて、上位６ビットを比較回
路５０２に出力している。

【００２３】５０２は第２の比較手段としての比較回路
であり、シフトレジスタ５０１から出力された６ビット
のデータとビット列「１１０１００」を比較し、一致し
た場合には、一致信号を出力する。ここで、ビット列が
前述のものと順序が逆転しているのは、前述の順番にシ
フトレジスタに入力された場合、先に入力されたものが
８ビット目に、一番最後に入力されたものが３ビット目
のに出力されることによるものである。

【００２４】このような構成であるマルチフレーム同期
検出装置において同期検出の動作を詳細に説明する。入
力信号は第１同期検出回路１０１のシフトレジスタ２０
１に入力され、６４ＫＨｚのデータクロックでシフトさ
れる。比較回路２０２はシフトレジスタ２０１から出力
された１、９、１７、２５、３３、４１、４９ビット目
のデータを入力され、入力された７ビットのデータとビ
ットパタン「１１０１１００」とを比較し、一致した場
合には、一致信号を出力する。

【００２５】この一致信号は第２同期検出回路１０２ａ
及び１０２ｂの８Ｋパルス作成回路３０１と一致信号検
査回路３０３に入力される。この一致信号を受け取ると
８Ｋパルス作成回路３０１は６４ＫＨｚのデータクロッ
クのカウントを始め、８カウントするごとにパルスを発
生する。このパルスが８ＫＨｚのパルスとなり、タイミ
ング作成回路３０２のカウンタ４０１に入力される。

【００２６】このタイミング作成回路３０２のカウンタ
４０１は８ＫＨｚのパルスのカウントを行い、カウント
値をデコーダ４０２、４０３、４０４に出力する。デコ
ーダ４０２は、カウンタ４０１のカウント値に基づいて
第１同期検出回路１０１の比較回路２０２から一致信号
が出力されることが期待されるタイミングを一致信号検
査回路３０３に出力する。

【００２７】一致信号検査回路３０３では、タイミング
作成回路３０２のデコーダ４０２から出力されたタイミ
ングで第１同期検出回路１０１の比較回路２０２から一
致信号が出力されたかどうかを検査し、その結果を同期
判定回路３０７に出力する。デコーダ４０３は、カウン
タ４０１のカウント値に基づいて第１同期検出回路１０
１で検出を行わなかったFAWの残りの１ビットが入力さ
れてくると期待されるタイミングを１ビット検査回路３
０４に出力する。

【００２８】１ビット検査回路３０４では、タイミング
作成回路３０２のデコーダ４０３から出力されたタイミ
ングの時に入力データが１であるかどうかを検査し、そ
の結果を同期判定回路３０７に出力する。デコーダ４０
４は、カウンタ４０１のカウント値に基づいてマルチフ
レーム同期信号が入力されてくると期待されるタイミン
グをマルチ同期検出回路３０５とカウンタ４０５に出力
する。

【００２９】マルチ同期検出回路３０５の８ビットのシ
フトレジスタ５０１では、タイミング作成回路３０２の
デコーダ４０４から出力されたタイミングで入力データ
をシフトし、上位の６ビット（３、４、５、６、７、８
ビット目の６ビット）を比較回路５０２に出力する。比
較回路５０２において、シフトレジスタ５０１から出力
された６ビットのデータはビット列「１１０１００」と
比較され、一致した場合には一致信号が一致信号検査回
路３０６とタイミング作成回路３０２のカウンタ４０５
に出力される。

【００３０】カウンタ４０５はマルチ同期検出回路３０
５の比較回路５０２からの一致信号を検出すると、デコ
ーダ４０４からマルチフレーム同期信号が入力されてく
ると期待されるタイミングとして出力された信号をカウ
ントし、カウント値をデコーダ４０６に出力する。デコ
ーダ４０６は、カウンタ４０５のカウント値に基づき、
マルチ同期検出回路３０５の比較回路５０２から一致信
号が出力されると期待されるタイミングを一致信号検査
回路３０６に出力する。

【００３１】一致信号検査回路３０６では、タイミング
作成回路３０２のデコーダ４０６から出力されたタイミ
ングで、マルチ同期検出回路３０５の比較回路５０２か
ら一致信号が出力されるかどうかを検査する。その結果
を、同期判定回路３０７に出力する。同期判定回路３０
７は、一致信号検査回路３０３と１ビット検査回路３０
４と一致信号検出回路３０６からの出力に基づき、同期
確立、同期外れを判定し、選択回路１０３に出力する。

【００３２】選択回路１０３は第２同期検出回路１０２
ａおよび１０２ｂの同期判定回路３０７からの出力に基
づき、先に同期確立をしたほうの第２同期検出回路の同
期をマルチフレーム同期検出装置の同期と選択する。選
択回路１０３は、後から同期を確立した第２同期検出回
路が確立した同期が先に同期を確立した第２同期検出回
路と同じタイミングであれば、後から確立したほうの第
２同期検出回路を初期化して、再度同期確立のための動
作を行わせる。

【００３３】また、選択回路１０３は、後から同期を確
立した第２同期検出回路が確立した同期が先に同期を確
立した第２同期検出回路と違うタイミングであれば、後
から確立したほうの第２同期検出回路の同期を保持させ
る。その後、後から同期を確立した第２同期検出回路の
同期外れが検出された場合には、選択回路１０３は、後
に同期を確立した第２同期検出回路を初期化して、再度
同期確立のための動作を行わせる。

【００３４】また、選択回路１０３は、先に同期を確立
した第２同期検出回路の同期外れが検出された場合に
は、後から同期を確立したほうの第２同期検出回路の同
期をマルチフレーム同期検出装置の同期とし、選択回路
１０３は、先に同期を確立したほうの第２同期検出回路
を初期化して、再度同期確立のための動作を行わせる。
先に同期を確立したほうの第２同期検出回路の同期外れ
の検出による初期化は、他方の第２同期検出回路の同期
確立を確認した後でなければ行わない。即ち、本装置に
おいて一度同期が確立されたならば、２つの第２同期検
出回路が同時に同期確立のための動作を行うことはな
い。

【００３５】ここにおいて、初期化とは８Ｋパルス作成
回路３０１のカウンタ、タイミング作成回路３０２のカ
ウンタ４０１、４０５のカウントを中止し、それぞれが
同期検出開始時に設定されているべきカウント値に設定
し、マルチ同期検出回路３０５のシフトレジスタ５０１
の値を全て０、または１に設定し、同期判定回路３０７
から同期外れの状態の出力が出されるようにすることを
示す。

【００３６】以上の実施例においては、第２同期検出回
路を２つ備えるものとしたが、これに限られるものでな
く、２つ以上の複数個の第２同期検出回路を備えてもよ
い。また、以上の実施例においては、図５のシフトレジ
スタ５０１は８ビットのものを用いて上位６ビットを比
較回路５０２で比較したが、これに限られるものでな
く、シフトレジスタ５０１を駆動するタイミング作成回
路３０２から出力されるタイミング信号を第１、３、
５、７、９、１１フレームの時にしか出力しないように
したり、入力信号をあらかじめ適当なだけ遅延させた
り、比較回路５０２からの一致信号を適当なだけ遅延さ
せることにより、８ビット以外のシフトレジスタを用い
てもよい。

【００３７】

【発明の効果】１つのマルチフレーム同期検出回路の同
期が外れた場合にも、他のマルチフレーム同期検出回路
が同期を検出しているので、マルチフレーム同期検出装
置としては同期が外れた場合には瞬時に新たな同期を検
出することができる。また、マルチ同期検出回路３０５
のシフトレジスタ５０１を８ビットのシフトレジスタと
することにより、タイミング作成回路３０２のデコーダ
４０４の構成を簡単にすることができる。

【００３８】さらに、マルチフレーム同期検出回路の一
部を複数のマルチフレーム同期検出回路で共用すること
によりマルチフレーム同期検出回路を簡単にすることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるマルチフレーム同期
検出装置の概略構成図である。

【図２】本発明の一実施例に係わる第１同期検出回路の
構成図である。

【図３】本発明の一実施例に係わる第２同期検出回路の
構成図である。

【図４】本発明の一実施例に係わるタイミング作成回路
の構成図である。

【図５】本発明の一実施例に係わるマルチ同期検出回路
の構成図である。

【図６】Ｂチャネルでの１フレームの構造を示す説明図
である。

【図７】同じくその中のＦＡＳデータを１マルチフレー
ム（１６フレーム）分取り出して示す説明図である。

【符号の説明】

１０１ 第１同期検出回路 １０２ａ 第２同期検出回路 １０２ｂ 第２同期検出回路 １０３ 選択回路 ２０１ シフトレジスタ ２０２ 比較回路 ３０１ ８Ｋパルス作成回路 ３０２ タイミング作成回路 ３０３ 一致信号検査回路 ３０４ １ビット検査回路 ３０５ マルチ同期検出回路 ３０６ 一致信号検査回路 ３０７ 同期判定回路 ４０１ カウンタ ４０２ デコーダ ４０３ デコーダ ４０４ デコーダ ４０５ カウンタ ４０６ デコーダ ５０１ シフトレジスタ ５０２ 比較回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １つのマルチフレーム同期検出手段に複
   数のマルチフレーム同期検出ブロックを備えて、各々の
   マルチフレーム同期検出ブロックが独自に同期検出動作
   を行い、各々のマルチフレーム同期検出ブロックがそれ
   ぞれ違うタイミングで同期を検出した場合にはそれぞれ
   を維持し、最初に同期を検出したマルチフレーム同期検
   出ブロックの同期をマルチフレーム同期検出手段の同期
   とし、その同期が外れたと判断された場合には、他のマ
   ルチフレーム同期検出ブロックの検出した同期をマルチ
   フレーム同期検出手段の同期とするマルチフレーム同期
   検出方法。
2. 【請求項２】 マルチフレーム同期検出を２つの段階に
   わけ、１つのマルチフレーム同期検出手段に１つのマル
   チフレーム同期検出の第１の段階を行うブロックと、複
   数のマルチフレーム同期検出の第２の段階を行うブロッ
   ク備えて、前記第１の段階を行うブロックを前記複数の
   マルチフレーム同期検出ブロックで共用することを特徴
   とする請求項１記載のマルチフレーム同期検出方法。
3. 【請求項３】 入力信号の中から同期信号を検出して、
   同期を確立するマルチフレーム同期検出装置において、 複数のマルチフレーム同期検出回路のうち最初に同期を
   検出した第１のマルチフレーム同期検出回路の同期をマ
   ルチフレーム同期検出装置の同期とし、同期を検出した
   他のマルチフレーム同期検出回路のうちで第１のマルチ
   フレーム同期検出回路が検出した同期と異なるタイミン
   グの同期の場合にはそれを維持し、第１のマルチフレー
   ム同期検出回路の同期が外れたと判断された場合には第
   １のマルチフレーム同期検出回路が検出した同期と異な
   るタイミングで同期を検出したマルチフレーム同期回路
   の同期をマルチフレーム同期検出装置の同期として選択
   する選択回路を備えることを特徴とするマルチフレーム
   同期検出装置。
4. 【請求項４】 前記マルチフレーム同期検出装置におい
   て、前記マルチフレーム検出回路を２つの回路にわけ、
   該２つに分けられたマルチフレーム検出回路の片側の回
   路を複数のマルチフレーム同期検出回路で共用すること
   により前記複数のマルチフレーム同期検出回路を構成す
   ることを特徴とする請求項３記載のマルチフレーム同期
   検出装置。
5. 【請求項５】 ６４ＫＨｚのデータクロックのタイミン
   グで入力される入力信号を１ビット間隔でシフトさせる
   第１のシフトレジスタと、１ビット目からｎビット目ま
   での８ビットおきのビットデータをそれぞれ入力して、
   特定のビット列と比較する第１の比較手段とからなる第
   １の同期検出回路と、 前記第１の比較手段の出力に基づいて８ＫＨｚのパルス
   を発生するパルス発生手段と、該パルス発生手段から発
   生されるパルスの数を数えて第１、第２、第３及び第４
   の４個のタイミング信号を発生するタイミング発生手段
   と、 該タイミング発生手段から発生される第１のタイミング
   信号で第１の比較手段からの出力を検査する第１の検査
   手段と、 前記タイミング発生手段から発生される第２のタイミン
   グ信号で入力信号を検査する第２の検査手段と、 前記タイミング発生手段から発生される第３のタイミン
   グ信号で入力信号をシフトさせる第２のシフトレジスタ
   と、 該第２のシフトレジスタの出力を入力して、特定のビッ
   ト列と比較する第２の比較手段と、 該第２の比較手段の出力を前記タイミング発生手段で発
   生される第４のタイミング信号で検査する第３の検査手
   段と、 前記第１、第２、第３の検査手段の検査結果を監視する
   監視手段とからなる第２の同期検出回路を複数個備え、 複数個の第２の同期検出回路のうち、一番初めに第２の
   同期検出回路の第２の比較手段において一致が検出され
   た回路の同期をマルチフレーム同期検出装置の同期とし
   て選択する選択手段を備えることを特徴とするマルチフ
   レーム同期検出装置。
6. 【請求項６】 前記選択手段が、マルチフレーム同期検
   出装置の同期として用いられた前記第２の同期検出回路
   の同期と、別の第２の同期検出回路が検出した同期が異
   なるタイミングの同期の場合にはそれを保持させ、同じ
   場合には、再度同期検出の動作を行わせ、マルチフレー
   ム同期検出装置の同期として用いられた前記第２の同期
   検出回路の同期が外れた場合には、別の第２の同期検出
   回路が検出した保持されている同期をマルチフレーム同
   期検出装置の同期として選択することを特徴とする請求
   項５記載のマルチフレーム同期検出装置。