JPH0632938B2 - サーマル・プリント装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーマル・プリントに関し、特にサーマル・ラ
イン・プリンタ又は直列サーマル・プリント・ヘッド素
子の欠陥を自動的に検出し、少なくとも１つの欠陥サー
マル・プリント・ヘッド素子を自動修正する方法および
装置に関する。

〔従来の技術〕

従来のサーマル・ライン・プリンタにおいては、キャラ
クタ位置はサーマル・プリント・ヘッドに沿った熱抵抗
素子のラインに関して固定されている。例えば、ここで
例示のために述べると、従来のサーマル・ライン・プリ
ンタにおいて、各キャラクタ位置は１４ドツト幅を持つ
と共に隣り合うキャラクタ位置間にある５ドットの不使
用ギャップを有するものと仮定しよう。従って、この従
来のサーマル・ライン・プリンタの例では、キヤラクタ
１は常に抵抗素子１−１４を使用し、キャラクタ２は常
に抵抗素子２０−３３を使用し、キャラクタ３は常に抵
抗素３９−５２を使用し、以下同様に各素子を使用す
る。

この種の従来技術としては次に掲げるものがある。

エヌ・イシバシ他による米国特許第４，２８４，８７６
号「サーマル・プリンティング・システム」、ディー・
エフ・モーア他による米国特許第４，３２１，６１０号
「半スペース・ドット能力を有するドット・マトリック
ス・プリンタ」、 ジー・アンノ他による米国特許第４，３６４，０６３号
「熱記録装置」。

〔発明が解決しようとする問題点〕

以上説明したような固定キャラクタ位置を有するサーマ
ル・ライン・プリンタにおける問題は、抵抗素子が焼き
切れたような場合、従来のサーマル・ライン・プリンタ
ではその抵抗素子の欠陥を自動的に検出することができ
ない、ということである。その抵抗素子の欠陥は、プリ
ンタのオペレーターが、プリントしたキャラクタに現れ
たギャップまたは”穴”に気付いたときにのみ発見する
ことができた。しかし、そのオペレーターは、例え
ば、”穴”のあるキャラクタを多数プリントするまでそ
の”穴”に気付かないかもしれない。オペレーターが最
終的に”穴”に気付き、プリンタを止めて技術者を呼
び、その欠陥のあるサーマル・プリント・ヘッドを変換
しなければそのプリンタは使えないことになる。そのよ
うなサーマル・ライン・プリンタのダウンタイムは相当
長くなるかもしれず、修理期間中のコストおよびその間
のオペレーターの時間的損失は非常に大きい。

従って、本発明は、以上説明したような、従来のサーマ
ル・ライン・プリンタまたは直列サーマル・プリント・
ヘッドにおける欠点を除去する方法および装置を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明は、各抵抗素子、またはサーマル素子に対するテ
スト信号を発生して、所定の基準値と比較することによ
り、欠陥素子を検出したときに、欠陥信号を発生し、そ
れを修正するようにして、サーマル・ライン・プリンタ
または直列サーマル・プリント・ヘッドの中の欠陥サー
マル・プリント・ヘッド素子を自動検出し、該欠陥サー
マル・プリント・ヘッド素子を自動修正するようにして
上記の問題を解決したものである。

〔作用〕

本発明の一面によると、第１の動作モード中、サーマル
素子に選択的に対応する予め選ばれた数のキャラクタ位
置を有する直列キャラクタ・データを発生させ、更に第
２の動作モード中、直列テスト・データを発生させる手
段と、サーマル素子に接続され直列テスト・データに選
択的に応答して各第２の動作モード中各サーマル素子に
対応するテスト信号を発生させる手段と、各サーマル素
子の各テスト信号を所定の基準値と選択的に比較して第
２の動作モード中、欠陥サーマル素子を発見したときに
それに対する欠陥信号を発生させて修正する手段とを含
むサーマル素子のリニア・アレイを有するサーマル・プ
リンタ装置を提供する。

本発明の他の面によると、サーマル・プリンタ中のサー
マル素子のリニア・アレイ中の欠陥サーマル素子を自動
検出し、修正する方法であって、各サーマル素子に対す
る基準信号を決定し、各サーマル素子に対する基準信号
を記憶し、各テスト動作モード・シークエンスを通して
各サーマル素子に対するテスト信号を測定し、各テスト
動作モード中各サーマル素子の各テスト信号と対応する
基準信号トを比較し、その比較工程においてサーマル素
子のテスト信号が、そのサーマル素子に対する基準信号
から予め定められた量だけずれているときに、その欠陥
サーマル素子を検出し修正する各工程を含む欠陥サーマ
ル素子の自動検出方法を提供する。

〔実施例〕

次に、添付図面を参照してこの発明の一実施例を説明す
る。

以下、本発明の実施例をサーマル・ライン・プリンタに
ついて説明するが、本発明によるサーマル・プリンタは
他の応用、例えば、直列サーマル・プリント・ヘッドに
も利用することができる。

次に、第１図の先行技術サーマル・ライン・プリンタの
例を説明する。第１図のプリンタのサーマル・プリント
・ヘッド、サーマル抵抗素子またはヒータ素子Ｒ₁−Ｒ_N
は、サーマル・プリント・ヘッド１１の絶縁セラミック
またはガラス基板（図に示していない）に一列に配置さ
れている。第１図に見るように、素子Ｒ₁−Ｒ_Nの上部端
子は＋Ｖ_BUSライン（＋Ｖ_BUS）１３を介して正電源（図
に示していない）に共通に接続され、その下部端子は夫
々エミッターが接地されているＮＰＮドライバ・トラン
ジスタのコレクタに接続されている。それらトランジス
タＱ₁−Ｑ_Nはそれらのベースに供給される。”ハイ”ま
たは”１”状態信号によって選択的にターンオンされ
（後述する）、予め選択された対応素子R₁−R_Nの１つの
下部端子を接地して、そのドットライン情報を熱プリン
トする。

ターンオンされたトランジスタＱ₁−Ｑ_Nの夫々は、対応
するサーマル抵抗素子Ｒ₁−Ｒ_Nの１つを通して、そのト
ランジスタがターンオンされている時間（ｔ）の間電流
を流す。その結果生じたＩ²Ｒｔエネルギは（典型的に
は各素子当たり２−３ミリジュール）受容感熱紙（図に
示していない）を使用した場合にはそこに、またはドナ
ー熱転写リボン（図に示していない）を使用した場合に
はそこに、熱移動を生じさせて現像される。

第１図のサーマル・ライン・プリンタの動作の際、長さ
Ｎ（バイナリ）ビットの直列データ流は、該Ｎビットが
レジスタ１５に記憶されるまで、クロック（ＣＬＯＣ
Ｋ）パルスによってシフト・レジスタ１５にシフトされ
る。このシフト・レジスタ１５はＮフリップ・フロップ
（図に示していない）シークエンスから成り、Ｎビット
直列データ流がそこに記憶される前に、その出力はリセ
ット（ＲＥＳＥＴ）パルスによってすべて”０”状態出
力にリセットされる。これれレジスタ１５のＮビット・
データは熱プリントされるべき次のラインのデータを表
す。

レジスタ１５に記憶されているＮビットのデータは、ラ
インＳ₁−Ｓ_Nを介して並列にラッチ回路１７の対応する
入力に供給される。レジスタ１５のＮビットが安定した
ときに、ラッチ（ＬＡＴＣＨ）信号を発生してレジスタ
１５からのＮビット・データを並列に同時にラッチ回路
１７に記憶する。

レジスタ１５からのＮビット・データがラッチ回路１７
に記憶されると、次のＮビット直列データ・ラインが順
次シフト・レジスタ１５にクロックインされる。

ラッチ回路１７に記憶されたＮビット・データは、ライ
ンＬ₁−Ｌ_Nを介して並列にアンド・ゲートＧ₁−Ｇ_Nの第
１の入力に供給される。これらＮビットのデータは”ハ
イ”のストローブ（ＳＴＲＯＢＥ）パルスが、アンド・
ゲートＧ₁−Ｇ_Nの第２の入力に共に供給されたときに、
サーマル抵抗素子Ｒ₁−Ｒ_Nのどれが作動するか、という
ことを決定する。更に詳しく述べると、ラインＬ₁−Ｌ_N
のハイ（論理１）になったもののみが、ストローブ・パ
ルスがハイの時、対応する素子Ｒ₁−Ｒ_Nを作動して熱プ
リントすることになる。例えば、ラインＬ₃のバイナリ
ー・ビットがハイであれば、アンド・ゲートＧ₃が共通
ストローブ・パルスでアンドされてトランジスタＱ₃を
ターンオンし、ストローブ・パルスの幅で制御された時
間ｔの間、熱抵抗素子Ｒ₃に電流を流す。その結果、素
子Ｒ₃に熱エネルギＩ²Ｒｔが発生して、使用する記録媒
体または書類上のＲ₃の位置に熱プリントのドットを発
生させる。

第１図の先行技術サーマル・ライン・プリンタに関する
問題を説明するに当たり、それはＮ＝３２０であると仮
定する。これは第１図のプリンタはドット・マトリック
ス・キャラクタをプリントするために、１行または１ラ
イン３２０の熱抵抗素子Ｒ₁−Ｒ₃₂₀を持つということを
意味している。また、これらキャラクタは最大１４ドッ
ト幅であり、その間に、例えば、５ドットの不使用ドッ
トがあるものと仮定する。従って、３２０プリント素子
のプリント・ヘッドでプリントしうるキャラクタの最大
数は１７である。

第２図は個々のキャラクタ列１−１４の典型的に割り当
てられている最初の１４ドット（第１図の素子Ｒ₁−Ｒ
₁₄に由来する）を示す１７キャラクタの典型的な最初の
キャラクタ（０）を例示する。キャラクタ１と２との間
の不使用５ドット・スペース（キャラクタ列１５−１
９）は図に示していない。熱抵抗素子Ｒ₁−Ｒ₃₂₀は夫々
キャラクタ列１−３２０（図に示していない）に割り当
てられる。

第１図に示すような従来のサーマル・ライン・プリンタ
の重要な概念は、サーマル・プリント・ヘッド１１のキ
ャラクタ位置が固定されているということである。即
ち、キャラクタ１は常に熱抵抗素子Ｒ₁−Ｒ₁₄を使用
し、キャラクタ２は常にサーマル素子Ｒ₂₀−Ｒ₃₃を使用
し、キャラクタ３は常にＲ₃₉−Ｒ₅₂を使用し、以下同様
に使用するということである。

そのような固定キャラクタ位置を有する従来のサーマル
・ライン・プリンタにおける問題は、そのプリンタは本
質的に”オープン・ループ”方式として働くということ
である。そのような”オープン・ループ”方式では、サ
ーマル素子が焼き切れたとき（使用できなくなる）にそ
の素子の不作動を検出および（または）修正する方法が
ない。プリンタのオペレーターがプリントされたキャラ
クタに現れた”穴”に気が付き、プリンタを停止してプ
リント・ヘッドを交換したときにのみ、それが可能とな
る。例えば、素子Ｒ₃（第１図）が焼損したときには第
２図のキャラクタ”０”の第３列がプリントされず、キ
ャラクタ列３にある上と下のキャラクタ”０”の横棒部
分に”穴”を発生させる。

そのような“穴”またはギャップのあるキャラクタの誤
りプリントは、修正に費用のかかる書類の拒絶か、もっ
と重大な結果となるかもしれないキャラクタの誤読を発
生させるかもしれないため、例えば、Ｅ１３Ｂ，ＣＭＣ
７，ＯＣＲＡおよびＯＣＲＢのような金融フォントでは
許容されない。その上、誤りプリントを見ているオペレ
ーターが素子の焼損を検出した後も、技術者が欠陥プリ
ント・ヘッドを交換する費用および時間が相当かかる。
欠陥プリント・ヘッドを交換するのに要する時間は、そ
の日その日に締切時間までに間に合わせなければならな
い金融銀行業務においては本質的に重大なことである。

第３図および第３Ａ図は、この発明のサーマル・ライン
・プリンタの好ましい実施例を表わす。それは第１図の
従来のサーマル・ライン・プリンタの問題を極小化する
ものである。

説明のために第３図のサーマル・ライン・プリンタは、
シフト・レジスタ１５、ラインＳ₁−Ｓ_N，ラッチ回路１
７、ラインＬ₁−Ｌ_N，アンド・ゲートＧ₁−Ｇ_N，ライン
Ｃ₁−Ｃ_N，ドライバ・トランジスタＱ₁−Ｑ_N，サーマル
・プリント・ヘッド１１（サーマル抵抗または熱素子Ｒ
₁−Ｒ_Nを有する）および第１図の＋Ｖ_BASEライン１３を
含むものとする。これら第３図の上記構造の素子は、第
１図において説明した対応する番号の構造素子の構造、
相互接続および動作などが類似であるからこれ以上の説
明は不要である。

第３図のサーマル・ライン・プリンタは、自動的に欠陥
素子を検出する”クローズド・ループ”方式で動作し、
サーマル・プリント・ヘッド１１の素子Ｒ₁−Ｒ_Nの、少
なくとも最初の欠陥（焼損または劣化した）素子を自動
補償または補正する。特に、第３図の”クローズド・ル
ープ”方式は、欠陥素子が使用できなくなる前に欠陥素
子を自動検出し、シフト・レジスタ１５に供給された直
列データ流のキャラクタ列とギャップの相対位置を変更
するソフトウエア・シフト動作により、プリント・ヘッ
ド１１の長手方向に沿った固定キャラクタ位置を変更す
ることによって、少なくとも最初の欠陥素子を自動修正
する。

その上、欠陥ではあるがまだ使用できる素子を自動検出
して、プリント・ヘッドが使用できなくなる十分前に、
不使用になりかかっている欠陥素子の存在を、オペレー
ターに知らせることができる。そのような不使用になり
かかっている欠陥素子の早期検出はオペレーターが技術
者を呼び、ピークでないとき、またはダウンタイム期間
中に、プリント・ヘッド１１の交換を行わせることが可
能にする。

第３図のシステムは第３Ａ図により詳細に示すように、
システムの動作を選択的に制御するプロセッサー１９を
含む。プロセッサー１９はコンピューター、マイクロプ
ロセッサー、または他の適当な演算装置でもよい。ここ
で説明するためのプロセッサー１９は、カリフォルニア
州サンタクララのインテル社製８０５１マイクロプロセ
ッサーである。第３Ａ図に示すように、プロセッサーま
たはマイクロプロセッサー１９は第１のレジスタ２１
と、第２のレジスタ２３と、実行するソフトウエア・プ
ログラムを記憶する読出専用メモリー（ＲＯＭ）２５
と、データを一時記憶するランダム・アクセス・メモリ
ー（ＲＡＭ）２７と，ＲＯＭ２５のソフトウエア・プロ
グラムによって制御され、算術演算を実行してプロセッ
サー１９の動作を制御する信号を発明する算術論理ユニ
ット（ＡＬＵ）２９とを含む。その上、プロセッサーま
たはマイクロプロセッサー１９はＡＬＵ２９によって制
御されＲＯＭ２５の主プログラム、および種々のサブル
ーチンにアクセスするプログラム・カウンター２８と、
アキュムレーター３０とカウンター３２と、ルックアッ
プ・テーブル３４と、ポート・バッファなどのようなそ
の他の回路を含む。ルックアップ・テーブル・ポインタ
ー３４はＲＯＭ２５のプログラムのソフトウエア制御の
もとにアウトプット・アドレス（Ａ０−Ａ９）を選択的
に発生させ、欠陥素子の位置関係を選択的に提供する。

第三図のシステムの動作は２つのフェーズから成る。第
１動作フェーズでは、サーマル抵抗素子Ｒ₁−Ｒ_Nが欠陥
素子の検出のために周期的にテストされる。第２動作フ
ェーズでは、熱プリントされるべき１ラインの直列デー
タ流のキャラクタ列とギャップの相対位置が欠陥素子の
修正のために変更される。これら２つの動作フェーズは
後程説明する。

〔素子のテスト〕

最初、プロセッサー１９はオン／オフ・ライン３１にオ
フ信号を供給して電圧レギュレーター３３をターンオフ
することにより、＋Ｖ_BUSライン１３およびサーマル素
子Ｒ₁−Ｒ_Nに＋２０Ｖ調整電圧が電圧レギュレーター３
３から供給されないようにする。電圧レギュレーター３
３をターンオフすると、Ｖ_BUSライン１３に接続された
カソードと、センス抵抗Ｒ_Sを介して＋５Ｖ電位に接続
されているアノードとを有するダイオード３５をホワー
ドバイアスにする。ダイオード３５がホワードバイアス
されると、センス抵抗Ｒ_Sと、サーマル素子Ｒ₁−Ｒ_Nの
いずれかとの並行組み合わせとの間に分圧器が形成され
る（即ち、サーマル素子Ｒ₁−Ｒ_Nはドライバ・トランジ
スタＱ₁−Ｑ_Nの対応するものを選択的に作動させること
によって制御可能で作動することができる）。

今、テストのために、どんな時にもサーマル素子Ｒ₁−
Ｒ_Nの１つだけがターンオンまたは作動するものとす
る。これは、プロセッサー１９が連続データ・ライン３
８に直列データを、およびクロック・ライン４０に関連
するクロック・パルスを、出力することによって達成さ
れる。この直列データは、テストされるべきプリント・
ヘッド１１の素子の位置に該当する直列データ内の位置
に”１”状態ビット１つだけを含み、直列データの残り
のビットＮ−１は”０”状態ビットにしてある。

１つの”１”状態ビットだけを持つ直列データはライン
４０のクロック・パルスによってライン３８からシフト
・レジスタ１５にクロックインされる。レジスタ１５の
直列データのこの”１”状態ビットの位置は、テストさ
れるべきプリント・ヘッド１１の素子の位置に対応す
る。レジスタ１５のこの”１”状態ビットは、ラッチ・
パルスでラッチ回路１７にラッチされる。今、ラッチ回
路１７の出力Ｌ₁−Ｌ_Nの該当する１つにあるラッチされ
た”１”状態ビットが、ストローブ・パルスによって対
応するアンド・ゲートＧ₁−Ｇ_Nを作動し、該当するトラ
ンジスタＱ₁−Ｑ_Nをターンオンして希望するサーマル素
子Ｒ₁−Ｒ_Nの中の１つを作動する。例えば、もし素子Ｒ
₁をテストする場合には、レジスタ１５にクロックイン
された最後のビットのみが”１”状態ビットであろう。
この”１”状態ビットはラインＳ１を介してラッチ回路
に供給され、ラッチ・パルスでそこにラッチされる。こ
のラッチ回路１７の”１”状態ビットはラインＬ₁を介
してアンド・ゲートＧ₁を作動させ、トランジスタＱ₁を
ターンオンするためのストローブ・パルスの時に、それ
によって素子Ｒ₁をテストする。

素子Ｒ₁−Ｒ_Nの与えられた１つをテストするために、セ
ンス電圧Ｖ_SENSEがセンス抵抗Ｒ_Sとダイオード３５との
ジャンクションで測定またはセンスされる。テストされ
た、または測定された素子のセンス電圧Ｖ_SENSEの振幅
はそのサーマル素子の抵抗値の関数である。Ｖ_SENSEの
値は次の方程式で与えられる。

ここに： Ｖ_D1＝ダイオード３５間の電圧降下（ゲルマニウム・ダ
イオードで典型的に０．２Ｖ乃至０．３Ｖ） Ｖ_QTPH＝ドライバ・トランジスタＱ₁−Ｑ_Nがターンオン
してそして飽和状態にあるときのそれらトランジスタ間
の電圧降下（典型的には０．２Ｖ） Ｒ_TPH＝サーマル素子Ｒ₁−Ｒ_Nのいずれか１つがテスト
のために選ばれた場合の抵抗値 Ｒ_S＝センス抵抗Ｒ_Sの抵抗値 従って、初期基準アナロク・センス電圧Ｖ_SENSEは初期
テスト動作モード中に、抵抗３７を介してアナログ／デ
ィジタル（Ａ／Ｄ）変換器３９の入力に供給されてサー
マル・プリント・ヘッド１１のサーマル素子Ｒ₁−Ｒ_Nの
各々について測定することができる。Ｖ_SENSE信号の測
定後、プロセッサ−１９から変換開始信号を受信したと
きに、Ａ／Ｄ変換器１９はアナログＶ_SENSE信号をディ
ジタル信号化する。そこで、プロセッサー１９は、ＣＥ
Ｎ（変換器エネーブル）パルスをＡ／Ｄ変換器３９に送
り、ディジタル化したＶ_SENSE信号をプロセッサー１９
のアキュームレーター３０（第３Ａ図）にデータ・バス
４１を介して転送させ、従来の不揮発性ＲＡＭ（ＮＶ
ＲＡＭ）４３のデータ入力に供給する。プロセッサー１
９からＲＡＭエネーブル（ＲＥＮ）信号およびロー（ｌ
ｏｗ）書き込み信号（ＷＲ）を受信すると同時に、ディ
ジタルＶ_SENSE信号は、プロセッサー１９のアキュムレ
ーター３０（第３Ａ図）からデータ・バス４１を介し
て、プロセッサー１９からのメモリー位置アドレスＡ０
−Ａ９によって決められるＮＶ ＲＡＭ４３の該当する
メモリー位置に転送される。

各Ｖ_SENSE電圧が測定される前に、プロセッサー１９か
らデータ・ライン４１を介してアドレス・ビットＡ０−
Ａ７がアドレス・ラッチ４５の入力に供給される。そこ
で、プロセッサー１９はラッチ４５にアドレス・ラッチ
・エネーブル（ＡＬＥ）パルスを供給してビットＡ０−
Ａ７をラッチ４５にラッチする。ラッチ４５の出力のア
ドレス・ビットＡ０−Ａ７はプロセッサー１９から来た
同時発生のアドレス・ビットＡ８，Ａ９と組み合わせ
て、該当する初期ＶSENSE信号を記憶するＮＶ ＲＡＭ
４３の適当なメモリー位置アドレスを形成する。この時
点において、ロー書込信号ＷＲとハイ読出信号（プロセ
ッサー１９からの）は夫々ＮＶ ＲＡＭ４３のＷＥ（書
込エネーブル）およびＯＥ（出力エネーブル）入力に供
給される。

ローＷＲ信号は、データ・ライン４１の一群の入力ディ
ジタルＶ_SENSE値を、夫々アドレス・ビットＡ０−Ａ９
で示すＮＶ ＲＡＭ４３のメモリー位置アドレスに書込
むことができるようにする。他方、ハイＲＤ信号はＮＶ
ＲＡＭ４３からデータを読出すことを防止する。従っ
て、プロセッサー１９はサーマル・プリント・ヘッド１
１の各素子Ｒ₁−Ｒ_Nに対する初期Ｖ_SENSE測定値または
信号をＮＶ ＲＡＭ４３に記憶する。

前述したように、テストされ、測定される素子のＶ
_SENSE電圧の振幅は、その素子の抵抗値に対応するかま
たは等しい。故に、”素子のＶ_SENSE測定値”と”素子
の抵抗測定値”のことばは同じ意味で以下の説明に使用
される。従って、素子Ｒ₁−Ｒ_Nの初期抵抗値がＮＶ Ｒ
ＡＭ４３に記憶される。

後で説明するように、第６Ａ図はサーマル・プリント・
ヘッド１１の素子Ｒ₁−Ｒ_Nのそれら初期測定の実行に使
用されるソフトウエア・サブルーチンを説明する流れ図
である。素子Ｒ₁−Ｒ_Nの各々のための初期Ｖ_SENSE測定
値または信号は、初期基準値の設定に使用されて、後に
続く対応するＶ_SENSE測定値が欠陥サーマル素子を表示
するかどうかを決定する。この説明において、各サーマ
ル素子Ｒ₁−Ｒ_Nの失敗の態様はそこを通る各連結的パル
ス電流によって”更に悪化する”各素子の徐々に悪化す
る過程であるということに注意を要する。第３図に示す
ように、サーマル素子の抵抗が増加（または減少）する
と、それに比例して対応するＶ_SENSE値は増加（または
減少）する。従って、素子のＶ_SENSE値測定値は実際上
その素子の抵抗値である。

第４図は前もってその素子に１×１０⁶パルスを供給し
た後に始まる、その素子のプリント・ヘッド動作の数に
対する代表的プリント・ヘッド素子の抵抗またはΔＲ／
Ｒ％ドリフトの百分比変化のグラフである。その開始点
では、素子の抵抗は０％の初期測定値から約２．５％減
少しているということがわかる。

ひとたび素子が失敗し始めると、第４図の素子抵抗変化
曲線はプリント・ヘッド１１の各素子Ｒ₁−Ｒ_Nについて
一様であるから、各素子の抵抗の変化の過程は各素子の
抵抗がその素子の初期基準値から１０％に達した時また
は直前までそのプリント・ヘッド１１の寿命がある間、
追跡され、第３図のシステムがそれを警報し、補修措置
をとることを可能とする。

第３図に戻り、初期Ｎ抵抗素子Ｒ₁−Ｒ_Nが測定され、そ
れらのディジタル値がＮＶ ＲＡＭ４３に記憶された
後、プロセッサー１９からオン／オフ・ライン３１にオ
ン信号が供給されて電圧レギュレーター３３をターンオ
ンする。ターンオンしたときに、電圧レギュレーター３
３は入力＋２８Ｖを利用して＋２０Ｖを発生させて、＋
Ｖ_BUSライン１３に供給する。この＋２０Ｖはダイオー
ド３５をバックバイアスにしてＶ_SENSE測定を防止す
る。そこで、サーマル・プリント・ヘッド１１が使用さ
れて正常なプリント動作を行い、サーマル・プリントさ
れるべき次のラインに関する直列データがシフト・レジ
スタ１５に直列に負荷され、ラッチ回路１７にラッチさ
れ、アンド・ゲートＧ₁−Ｇ_Nの選ばれたゲートをゲート
可能にし、対応するトランジスタＱ₁−Ｑ_Nをターンオン
する。そのようにして、抵抗素子Ｒ₁−Ｒ_Nは選択的に作
動してシフト・レジスタ１５に前に記憶された直列デー
タに対応するドットを熱プリントする。正常なプリント
動作を開始した後に、サーマル素子Ｒ₁−Ｒ_Nの抵抗が周
期的に測定され（前に説明した）、それらに対応する初
期基準値と比較される。その測定は毎時または毎日のよ
うな特定のときに行うことができる。プロセッサー１９
は各その特定のときにオン／オフ・ライン３１にオフ信
号を供給して電圧レギュレーター３３をターンオフし、
ダイオード３５をホアードバイアスにしてテスト動作モ
ードを開始する。そこで、プロセッサー１９は前述した
ものと同じ方法で各素子Ｒ₁−Ｒ_Nをテストまたは測定す
るために、直列データ・ライン３６に供給された各直列
データ流の１つの”１”状態データ・ビットのみを出力
する。それに代替する方法としては、素子Ｒ₁に対応す
るシフト・レジスタ１５の位置に負荷された”１”状態
データ・ビットがシフト・レジスタ１５を通して増加シ
フトされて、サーマル・プリント・ヘッド１１の各素子
Ｒ₁−Ｒ_Nをテストまたは測定するようにすることができ
る。

その後に続く素子Ｒ₁−Ｒ_Nの１つの各測定について、プ
ロセッサー１９からのＣＥＮパルスがＡ／Ｄ変換器３９
に作用して対応するディジタルＶ_SENSE値を出力しうる
ようにする。そこで、その素子のディジタル値はプロセ
ッサー１９に読出され、第１のレジスタ２１に記憶され
る。次に、ＮＶ ＲＡＭ４３が適当なアドレス・ビット
Ａ０−Ａ９でアクセスされ、”ロー”ＲＤ信号で可能化
されてその素子のための対応する初期抵抗値を読出す。
そこで、その値はプロセッサー１９の第２のレジスタ
（第３Ａ図）２３に負荷される。ＲＯＭ２５のソフトウ
エア・サブルーチン（第６Ｂ図）が呼び出され、測定さ
れたサーマル素子の現在値が、その初期値から１０％を
超過するかどうかを決定するためにその素子の現在値と
初期値とを比較する。同じ方法で、素子Ｒ₁−Ｒ_Nの各抵
抗が選ばれ、測定され、その初期基準値と比較される。

〔欠陥素子についての修正〕

明らかに、最初、欠陥素子が焼損したかまたは比較で検
出されたときに、プロセッサー１９は、どの素子がその
初期値に対して１０％またはそれ以上の抵抗変化を示し
ているかを知り、ＲＯＭ２５のソフトウエア・サブルー
チン（第６Ｄ図）が呼び出され、欠陥素子が直列データ
の隣合うキャラクタ位置間のギャップに置かれるように
するため、直列データ流のキャラクタ位置とギャップ位
置とを如何に変換するかについて処理する。

第５Ａ図および第５Ｂ図は、夫々素子Ｒ₃が欠陥と仮定
された場合における欠陥素子のソフトウエア・データ・
シフトを例示した”前”シナリオおよび”後”シナリオ
を表わす。特に、第５Ａ図は欠陥素子Ｒ₃が最初に検出
された時にキャラクタ１および２のキャラクタ位置とそ
れらの間のギャップを表わす。第５Ｂ図は、欠陥素子Ｒ
₃を補償または修正するために行われる１ラインの直列
データ内におけるキャラクタ位置のソフトウエア制御キ
ャラクタ・シフトがあった後のキャラクタ１および２の
キャラクタ位置を表わす。

そのような修正を行うために、サーマル・プリントヘッ
ド１１は少なくとも熱プリントされるキャラクタの幅と
同じかそれ以上の素子を含むことが要求される。第５Ａ
図に示すように、プリント・ヘッド１１の少なくとも最
後の１４素子が余分（不使用）であるものと仮定する。
勿論、余分な素子はプリント・ヘッド１１の素子行Ｒ₁
−Ｒ_Nに沿ってどこに置いてもよいということがわかる
であろう。例えば、最初の１４素子かまたは最初の７素
子と最後の７素子を余分素子として選ぶことができる。

１４素子幅キャラクタとキャラクタ間の５素子ギャップ
とを持つ典型的な３２０素子サーマル・プリント・ヘッ
ド１１においては、例えば、１行に合計１６キャラクタ
をプリントし、初めの１１素子と終わりの１０素子を余
分素子とすることもできる。

上記の修正技術は最初の欠陥素子について行うことを保
証するということに注目しよう。その後に続いて検出さ
れた欠陥素子のために修正動作が作用するかどうかは後
に検出された欠陥素子の位置と（または）プリント・ヘ
ッド１１に許された余分の素子の数による。いずれにし
ろ、欠陥素子のすべてがキャラクタ間の１またはそれ以
上のギャップに再位置付けされる限り、サーマル・プリ
ンタは欠陥素子の数に関係なく動作を継続することがで
きる。欠陥素子のすべてがキャラクタ間のギャップに再
配置することができなくなるとすぐ、プロセッサー１９
はオン／オフ・ライン３１にオフ信号を供給して電圧レ
ギュレーター３３をターンオフし、プリント・ヘッド１
１をターンオフして、その欠陥プリント・ヘッド１１に
よるその後のプリントを防止する。ほとんどの状況下に
おいて、サーマル・プリンタのオペレーターは不必要且
つ高価なダウンタイムを避けるために、欠陥素子が検出
されるとすぐ欠陥サーマル・プリント・ヘッド１１を交
換することが最も有益なことである。とにかく、第３図
のシステムは最初の欠陥素子が検出された後にプリント
・ヘッド１１の継続的使用を可能にし、便利な非ピーク
時間中に欠陥プリント・ヘッド１１を交換させるだけの
十分な時間を提供することができる。

素子Ｒ₁−Ｒ_Nの初期基準値の設定の他の方法は、すべて
の素子Ｒ₁−Ｒ_Nのために１つの所定の、例えば、最大抵
抗値を使用するようにすることである。その所定の最大
値はＲＯＭ２５（第３Ａ図）のソフトウエア・サブルー
チン（第６Ｃ図）に書込むことができる。そこで、最初
の抵抗２１（第３Ａ図）の各要素の測定値はその最大値
と比較される。素子の測定値が所定の最大値を越えたと
きはいつでも検出され、データ・シフトが行われる（第
６Ｄ図、第６Ｅ図）。

第３図のシステムの動作に包含されているステップバイ
ステップ・シークエンスのより詳細な説明のために、第
６Ａ図乃至第６Ｅ図のサブルーチンを参照する。これら
サブルーチンは第３図のシステムの動作の「欠陥素子の
ための素子テストおよび修正」フェーズに含まれている
基本的演算工程を表わす。前に示したように、これら演
算工程はＲＯＭ２５に含まれているソフトウエア・プロ
グラムの実行中、プロセッサー１９によって制御され
る。第６Ａ図乃至第６Ｅ図の各サブルーチンのために、
システムの動作は、主プログラムの実行からそのサブル
ーチンに移り、そのサブルーチン完了後に再び主プログ
ラムに戻る。

第６Ａ図は素子Ｒ₁−Ｒ_Nのサーマル・プリント・ヘッド
（ＴＰＨ）の初期抵抗測定用サブルーチンを表わす。

このサブルーチンの最初の工程はプロセッサー１９のル
ックアップ・テーブル・ポインタ３４（第３Ａ図）を初
期設定することである。この説明のプロセッサー１９の
代表的なものはインテル８０５１マイクロプロセッサー
である。この工程は単にプロセッサー１９からのアドレ
ス・ビットＡ０−Ａ９を、素子Ｒ₁の初期基準値が記憶
されるＮＶ ＲＡＭ４３の所定の最初のアドレス位置に
セットする工程である。

最初に、シフト・レジスタ１５のサーマル・プリント・
ヘッド素子の位置Ｒ₁−Ｒ_Nのすべてが”０”状態にセッ
トされる。次に、最初のサーマル・プリント・ヘッド素
子の位置Ｒ₁がシフト・レジスタ１５に１つの”１”状
態ビットをクロックすることによって選ばれる。

次に、初期Ｖ_SENSE測定値かまたはＡ／Ｄ変換器３９の
出力において、素子Ｒ₁のための値を発生することによ
ってR₁のＴＰＨ素子抵抗を測定する。このＲ₁の初期値
はアドレス・ビットＡ０−Ａ９によって示されたアドレ
スのＮＶ ＲＡＭ４３に記憶または書込まれる。

次に、サブルーチンはプリント・ヘッド１１の典型的な
３２０素子のすべての初期値が処理されたかどうか確認
する。（プリント・ヘッド１１は３２０素子に制限され
ず、特定のプリント・ヘッドを使用することによって、
いかなる希望する数の素子を含めるようにすることもで
きる。最初、素子Ｒ₄の抵抗を測定しただけであるか
ら、サブルーチンはルックアップ・テーブルのポインタ
３４（第３Ａ図）をＮＶ ＲＡＭ４３のための次のアド
レスに増加させ、次のＴＰＨ素子（Ｒ₂）を選択し、次
の素子（Ｒ₂）のＴＰＨ素子抵抗を測定し、ＮＶ ＲＡ
Ｍ４３に次の素子（Ｒ₂）の初期値を記憶し、３２０素
子全部が初期的に測定あれたかどうか確認するループに
入る。この時点でオペレーションは再び主プログラムに
戻る。

第６Ｂ図は、欠陥素子を検出するために、各ＴＰＨ素子
Ｒ₁−Ｒ_Nの抵抗の現在値と、対応する素子の初期値とを
比較するサブルーチンを示す。

このサブルーチンの最初の工程はプロセッサー１９のル
ックアップ・テーブル・ポインタ３４（第３Ａ図）を素
子Ｒ１の初期基準値を記憶しているＮＶ ＲＡＭ４３の
アドレス位置に初期設定することである。次に、最初の
ＴＰＨ素子Ｒ₁が選ばれる。そこで、その選ばれたＴＰ
Ｈ素子の抵抗はＡ／Ｄ変換器３９の出力においてその素
子の現ディジタルＶ_SENSE値を発生することによって測
定される。

この素子（Ｒ₁）の現抵抗値に対応する素子（Ｒ₁）のた
めの現ディジタルＶ_SENSE値はＡ／Ｄ変換器３９から出
力されて第１のレジスタ２１に記憶される。ルックアッ
プ・テーブル・アドレスを使用して対応する素子
（Ｒ₁）の初期抵抗値がＮＶ ＲＡＭ４３から読出さ
れ、第２のレジスタ２３に記憶される。

サブルーチンは第１のレジスタ２１に記憶されている現
抵抗値が第２のレジスタ２３に記憶されている初期抵抗
値を１０％以上超過しているかを決定するためのソフト
ウエア比較を実行することによって、その素子の現抵抗
値または測定値が許容しうるものであるかどうかを決定
する。

その素子の抵抗値が初期値の１０％を越えていなかった
場合には、その素子は使用可能であり、サブルーチンは
プリント・ヘッド１１の３２０素子全部が対応する初期
抵抗値の１０％を越えているかどうかをチェックしたか
を確認する。

３２０素子全部がチェックされていないと、サブルーチ
ンは、ルックアップ・テーブル・ポインタ３４（第３Ａ
図）をＮＶ ＲＡＭ４３のための次のアドレスに増加さ
せ、次のＴＰＨ素子を選択し、そのＴＰＨ素子の現抵抗
を測定し、そのＴＰＨ素子の現抵抗値を第１のレジスタ
２１に記憶し、ＮＶ ＲＡＭ４３から対応する素子の初
期値を読出し、初期値を第２のレジスタ２３に記憶し、
その素子の現抵抗値が初期値を１０％以上越えているか
を確認するループに入る。その素子の抵抗が１０％以上
増加しておらず、まだ３２０素子すべてのチエックが終
わっていないと、サブルーチンは３２０素子全部がチェ
ックされるまでそのループを続行する。３２０素子全部
がチェックされた後に、サブルーチンは出力プログラム
に戻る。

素子の現抵抗値がその素子の初期値を１０％以上越えて
いると、サブルーチンは上記のループから分岐して、プ
ロセッサー１９のＲＡＭ２７の失敗テーブル（図に示し
ていない）のために割当てられたスペースの該当する１
つに欠陥素子のメモリー位置アドレスまたはルックアッ
プ・テーブルのポインタ値を記憶する。そこで、素子失
敗フラグ（ビット）がセットされ、欠陥素子が検出され
たということをＲＯＭ２５（第３Ａ図）の主プログラム
に表示する。

素子失敗フラグがセットされた後、３２０素子全部がチ
ェックされたかどうかを確認するために、サブルーチン
は再び上記ループに入る。３２０素子全部のチェックが
終了していないと、サブルーチンはループを続行する。
３２０素子全部をチェックすると、プログラムはサブル
ーチンから主プログラムに戻る。

第６Ｃ図は各ＴＰＨ素子Ｒ₁−Ｒ_Nの現抵抗値と所定の最
大値とを比較して欠陥素子を検出するサブルーチンを表
わす。

第６Ｃ図のサブルーチンは欠陥素子を検出するための第
６Ａ図および第６Ｂ図の結合サブルーチンとは異なると
いうことに注目すべきである。

第６Ｂ図のサブルーチンは素子Ｒ₁−Ｒ_Nのための初期値
を決定し、第６Ｂ図のサブルーチンは素子Ｒ₁−Ｒ_Nのい
ずれかの抵抗値が対応する素子の初期抵抗値から１０％
以上変化しているかどうかを確認することによって欠陥
素子を検出することを基本とする。対応する初期抵抗値
の１０％以上の抵抗変化は欠陥素子の検出を意味する。

他方、第６Ｃ図のサブルーチンは素子Ｒ₁−Ｒ_Nのいずれ
かの抵抗が共通な所定の最大抵抗値より大であるかどう
かを確認することによって欠陥素子を検出することを基
本とする。この第２の場合、素子の抵抗値が所定の抵抗
値より大きくなったときに、その素子は欠陥と認定され
る。

第１と第２の場合は互いに排他的であり、第６Ａ図およ
び第６Ｂ図のサブルーチンが使用されるか、または第６
Ｃ図のサブルーチンが使用され、両方のサブルーチンを
一緒に使用することはできない。

第６Ｃ図のサブルーチンの最初の工程はプロセッサー１
９のルックアップ・テーブル・ポインタ３４を初期設定
して最初の素子（Ｒ₁）の位置を選択することである。
そこで、最初のＴＰＨ素子（Ｒ₁）が選ばれる。次に、
Ａ／Ｄ変換器３９の出力におけるその素子の現ディジタ
ルＶ_SENSE値を発生することによって選ばれたＴＰＨ素
子（Ｒ₁）の抵抗値を測定する。

その素子（Ｒ₁）の現抵抗値に対応するその素子（Ｒ₁）
の現ディジタルＶ_SENSE値を第１のレジスタ２１に記憶
する。次に、その素子（Ｒ₁）の第１のレジスタ２１に
記憶された現在値が所定の最大抵抗値に対応する所定の
最大ディジタル値より大きいかどうかを確認するサブル
ーチンによるソフトウエア比較を実行する。

第１のレジスタ２１に記憶されている値が所定の最大値
より大きくない場合、サブルーチンは全素子について欠
陥素子を検査するために、プリント・ヘッド１１の３２
０素子全部が所定の最大値に対して個々にチェックされ
たかどうかを確認する。まだ、３２０素子全部がチェッ
クされていない場合、サブルーチンはルックアップ・テ
ーブル・ポインタ３４を増加させ、次のＴＰＨ素子を選
択し、ＴＰＨ素子の現抵抗値を測定し、そのＴＰＨ素子
の現抵抗値を第１のレジスタ２１に記憶し、その素子の
現抵抗値が所定の最大値より大きいかどうか確認するル
ープに入る。その素子の現抵抗値が所定の最大値を越え
ず、３２０素子全部がチェックされ終わっていない場
合、サブルーチンは３２０素子全部がチェックされ終わ
るまでそのループを続行する。３２０素子全部のチェッ
クが終わった後に、サブルーチンは主プログラムに戻
る。

素子の現抵抗値が所定の最大値より大きい場合、サブル
ーチンは上記ループから分岐し、ＲＡＭ２７の失敗のテ
ーブルのために割り当てられたスペースの対応する１つ
にルックアップ・テーブル・ポインタ値または欠陥素子
のメモリー位置アドレスを記憶する。そこで、素子失敗
フラグ（ビット）がセットされて、欠陥素子が検出され
たということをプロセッサー１９のＲＯＭ２５（第３Ａ
図）の主プログラムに表示する。

素子失敗フラグをセットした後、サブルーチンは３２０
素子全部をチェックしたかどうか確認するために再び上
記のループに入る。まだ、３２０素子全部がチェックさ
れ終わっていない場合、サブルーチンはそれが終わるま
でそれを続行する。３２０素子のチェックが全部終わっ
たときに、プログラムはサブルーチンから主プログラム
に戻る。

第６Ｄ図は、第６Ａ図および第６Ｂ図の結合サブルーチ
ンかまたは第６Ｃ図のサブルーチンによって前もって検
出された欠陥ＴＰＨ素子についていかに位置的に補正す
るかを決定するサブルーチンを表わす。

第６Ｄ図のサブルーチンの説明に入る前に、少し次のこ
とを説明する。

今説明中のプリント・ヘッドは典型的な３２０素子プリ
ント・ヘッド１１であり、各キャラクタは最大１４ドッ
ト幅であり、隣合うキャラクタ間の不使用ギャップは５
ドットであるということを思い出そう。そのようなパラ
メーターにより、この典型的なプリント・ヘッド１１で
最大１６キャラクタをプリントすることができる。この
１６キャラクタにわたり、プリント・ヘッド１１の２１
素子が余分または不使用である。この余分な素子の数
は、この発明の修正の実行を可能にするためには、典型
的プリント・ヘッド１１は少なくとも１４の余分な素子
が必要である、という要求に合致する。

ＲＯＭ２５のソフトウエア・プログラムはプリント・ヘ
ッド１１の左側（ＬＨＳ）の１１素子Ｒ₁−Ｒ₁₁と右側
（ＲＨＳ）の１０素子Ｒ₃₁₁−Ｒ₃₂₀は余分素子であると
いうようにプロセッサー１９からの直列キャラクタ・デ
ータの初期フォーマットをセットするものと仮定する。

以上説明したように、最初キャラクタ幅に固定された１
６キャラクタの位置と共に、隣合うキャラクタ間のギャ
ップおよび余分素子のセットなどにより、キャラクタに
おける欠陥素子の余分位置を容易に決定することができ
る。例えば、素子Ｒ４２が欠陥となった場合、第３図の
システムは、素子Ｒ₁−Ｒ₁₁は余分または不使用素子と
して最初に設定され、素子Ｒ₁₂−Ｒ₂₅は最初キャラクタ
１に割り当てられ、素子Ｒ₂₆−Ｒ₃₀はキャラクタ１およ
び２間のギャップにおける不使用素子であり、素子Ｒ₃₁
−Ｒ₄₄は最初キャラクタ２に割り当てられ、以下同様に
設定されるということを知るであろう。故に、システム
は、また欠陥素子４２はキャラクタ２の第１２番目の素
子であるということを知るであろう。

第６Ｄ図に挿入された５１に示すように、１４ドット幅
キャラクタに割り当てられた最初の７素子はそのキャラ
クタの左側（ＬＨＳ）にあり、そのキャラクタに割り当
てられた残りの７素子はそのキャラクタの右側（ＲＨ
Ｓ）にあるということがわかる。ＬＨＳの欠陥素子は正
（＋）エラーで指定し、矢印５３で示すように、そのキ
ャラクタのＬＨＳから欠陥素子の位置の数だけその直列
データの右シフトを必要として、隣合うキャラクタ間の
ギャップにその欠陥素子を有効に入れるようにする。同
様にして、ＲＨＳの欠陥素子が負（−）エラーを指定す
ると、矢印５５で示すように、そのキャラクタのＲＨＳ
から欠陥素子の位置の数だけ連続データの左シフトを必
要として、隣合うキャラクタ間のギャップに欠陥素子が
有効に入るようにする。

最初、第６Ｄ図のサブルーチンは素子失敗フラグをチェ
ックすることによって、ルックアップ・テーブル・ポイ
ンタ値がＲＡＭ２７の失敗テーブル（図に示していな
い）に書込まれたかどうかを確認する。素子失敗フラグ
がセットされていないと、サブルーチンは主プログラム
に戻る。それは素子失敗がないと、プリント・ヘッド１
１の素子すべてが良好であり、位置を補正するべき欠陥
ＴＰＨ素子がないということである。

素子失敗フラグがセットされると、ＲＡＭ２７の失敗テ
ーブルにあるメモリー位置アドレスに書込まれる。そう
すると今度は、欠陥素子がキャラクタのどこにあるかを
正確に知ることが必要となる。その仕事を行うために、
サブルーチンは欠陥素子がキャラクタのＬＨＳに発生し
たかどうかを確認する。どのようにしてそれを行うかは
既に説明した。

欠陥素子がキャラクタのＬＨＳに発生していると、サブ
ルーチンはキャラクタのＬＨＳに発生していると、サブ
ルーチンはキャラクタのＬＨＳからの欠陥素子の位置の
数を確認する。ＬＨＳからの位置の数はサブルーチンが
主プログラムに戻る前にプロセッサー１９のＲＡＭ２７
の割り当てられた位置に記憶されている＋エラー位置の
値である。

欠陥素子がキャラクタのＲＨＳに発生していると、サブ
ルーチンはキャラクタのＲＨＳから欠陥素子の位置の数
を確認する。この場合、ＲＨＳからの位置の数はサブル
ーチンが主プログラムに戻る前にＲＡＭ２７の割り当て
られた位置に記憶されている（−）エラーの位置の値で
ある。

第６Ｅ図は欠陥ＴＰＨ素子の位置を補正するためのサブ
ルーチンを表示する。このサブルーチンの最初の工程は
プロセッサー１９とシフト・レジスタ１５との間の直列
データ・ライン３８を”０”状態またはバイナリ”０”
の値にセットすることである。次に、１０個のバイナ
リ”０”がシフト・レジスタ１５に順次クロックインさ
れる。その後、１行の１６キャラクタ情報または直列デ
ータの２９９ビットが直列データ・ライン３８に供給さ
れてシフト・レジスタ１５に順次クロックインされる。
この直列データのクロックインは最初の１０バイナリ”
０”ビットを更に２９９クロック位置だけシフト・レジ
スタ１５を通してシフトすることになる。直列データ・
ライン３８は再び”０”状態またはバイナリ”０”の値
にセットされる。そこでサブルーチンは主プログラムに
戻る前に、ＲＡＭ２７（第３Ａ図）に記憶されている
（＋）または（−）エラー位置と１１の算術和に等しい
バイナリ”０”群をシフト・レジスタ１５にクロックイ
ンする。

第６Ｅ図のサブルーチンの後者のバイナリ”０”クロッ
クイン工程を説明するために、前述のような素子Ｒ₄₂が
欠陥であると仮定する。第６Ｄ図のサブルーチンは、欠
陥素子Ｒ₄₂はキャラクタ２の第１２番目の素子であると
いうこと、キャラクタ２のＲＨＳにあること、キャラク
タ２のＲＨＳから第３位置にあること、故に−３エラー
位置の値を持つということを既に確認した。この−３エ
ラー位置の値はＲＡＭ２７に記憶されている。故に、こ
の後者のバイナリ”０”クロックイン工程では（第６Ｅ
図のサブルーチン）、サブルーチンは１１＋（−３）ま
たは８個のバイナリ”０”をシフト・レジスタ１５に更
にクロックインする。

この典型的な欠陥素子Ｒ４２のために修正または位置の
補正をするためにデータシフトをした結果、今、素子Ｒ
₁−Ｒ₈は余分な不使用素子となり、素子Ｒ₉−Ｒ₃₀₇はサ
ーマル・プリントされるべき１６キャラクタ幅データ情
報に割り当てられ、欠陥素子Ｒ₄₂はキャラクタ１および
２の間のギャップにあり、素子Ｒ₃₀₈−Ｒ₃₂₀は余分な不
使用素子となった。

欠陥素子が直列データの隣合うキャラクタ間にあること
を検出した場合、第６Ｄ図のサブルーチンに示すよう
に、その欠陥素子のためのＲＡＭ２７のエラー位置に
は”０”が記憶されているため、プロセッサー１９のソ
フトウエア・プログラムは直列データの再配置またはシ
フト動作を行わない。すなわち、そのような”０”エラ
ー位置は第６Ｅ図のサブルーチンに示すように、直列デ
ータの再配置またはシフト動作を生じさせない。

以上説明したように、本発明はサーマル・プリンタの欠
陥サーマル素子を自動検出し、少なくとも１つの欠陥素
子を自動修正するシステムおよび方法を提供するもので
ある。

以上、この発明の特徴を説明したが、この発明の範囲で
多くの変化変更が可能である。

【図面の簡単な説明】

第１図は、先行技術または従来のサーマル・ライン・プ
リンタのブロック図、 第２図は、関連するサーマル・プリント・ヘッド素子１
−１４を使用する、従来のサーマル・ライン・プリンタ
における、１４ドット幅の最初のキャラクタのための典
型的なキャラクタ列配置を例示する図、 第３図は、本発明のサーマル・ライン・プリンタの好ま
しい具体例のブロック図、 第３Ａ図は、第３図のプロセッサーのブロック図、 第４図は、プリント・ヘッド素子に対応するプリント・
ヘッドの動作の数に対する代表的プリント・ヘッド素子
抵抗（ΔＲ／Ｒ％ドリフト）の百分比変化を例示する
図、 第５Ａ図は、欠陥素子Ｒ₃が最初に検出された時点にお
けるキャラクタ１および２のキャラクタ位置を示す図、 第５Ｂ図は、欠陥素子Ｒ₃を補償するために１ラインの
直列データ内のキャラクタ位置をソフトウエア制御シフ
トした後のキャラクタ１および２のキャラクタ位置を示
す図、 第６Ａ図乃至第６Ｅ図は、第３図のサーマル・ライン・
プリンタの好ましい実施例の動作の説明に有益な流れ図
を例示する図である。 図中、１１……サーマル・プリント・ヘッド、Ｑ₁−Ｑ_N
……トランジスタ、Ｇ₁−Ｇ_N……アンド・ゲート、１５
……シフト・レジスタ、１７……ラッチ回路、１９……
プロセッサー、２５……ＲＯＭ、２９……ＡＬＵ、３３
……電圧レギュレーター、３６……ポート・バッファ、
３９……Ａ／Ｄ変換器、４３……ＲＡＭ、４５……アド
レス・ラッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーヴインドクマー チヤニラル ヴイヤ ス カナダ国 エヌ２エル ４エヌ１，オンタ リオ，ウオータールー，ハイポイント ア ベニユー 576 (72)発明者 ブライアン ポール コネル カナダ国 エヌ２エル ３ゼツト６，オン タリオ，ウオータールー，バリー プレイ ス 423，アパートメント ４ (56)参考文献 特開 昭59−138477（ＪＰ，Ａ) 特開 昭49−88432（ＪＰ，Ａ) 特開 昭58−31777（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】直線配列のサーマル素子アレイを有するサ
   ーマル・プリンタにおいて、 初期動作モード時に、個々の前記サーマル素子回路に所
   定の電圧を印加して前記個々のサーマル素子間の電圧降
   下初期値を読取り、該初期値を記憶する記憶手段と、 使用期間中定期的に、前記個々のサーマル素子回路に前
   記所定の電圧を印加し、前記個々のサーマル素子間の電
   圧降下測定値を読取り、該測定値を前記記憶手段に記憶
   されている前記初期値と比較する比較手段と、 前記測定値が該当する前記初期値に比して予め設定され
   ている範囲を越えたものについては、そのサーマル素子
   が劣化したものとして、通常のサーマル・プリント動作
   制御において、該欠陥サーマル素子を使用しないように
   欠陥サーマル素子に係るキャラクタの印字位置を変更す
   る変更手段とを有するサーマル・プリント装置。