JPH06333386A

JPH06333386A - 半導体記憶装置

Info

Publication number: JPH06333386A
Application number: JP5118666A
Authority: JP
Inventors: Toshiya Uchida; 敏也内田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-05-20
Filing date: 1993-05-20
Publication date: 1994-12-02
Also published as: KR0132006B1; KR940026953A; US5555206A

Abstract

(57)【要約】【目的】本発明は内部電源の数を減らし、かつ高速動
作可能な半導体記憶装置を提供することを目的とする。【構成】情報に対応する電荷量を蓄えるｎ個（ｎは１以
上の整数）の記憶素子（４１）と、該ｎ個の記憶素子の
各々に設けられ、該ｎ個の記憶素子を選択的にデータ線
に接続するスイッチ素子（４２、１０２）と、前記デー
タ線の電位を増幅する増幅手段（４４）と、前記スイッ
チ素子と前記増幅手段との間に設けられ、前記増幅手段
が前記データ線に与える高電位側電圧と低電位側電圧の
いずれかを所定値だけ制限して選択的に前記スイッチ素
子に与える電圧制限手段（４５、１０５）とを有し、前
記スイッチ素子は、デプリーション型のＭＯＳトランジ
スタを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細には高速化および低電力消費化のために、ワー
ド線選択からデータ線にセルの情報が出るまでの動作、
およびこの動作に関連するダイナミックランダムアクセ
スメモリ装置内部の電源の改良に関する。

【０００２】近年のダイナミックランダムアクセスメモ
リ装置などの半導体記憶装置では、低消費電力化のため
に、外部電源電圧を降圧した内部電源電圧を発生する内
部電源を設けている。その反面、微細化によりセルの蓄
積容量が小さくなりつつあるため、十分な情報をセルに
蓄えるためには、書き込み動作時にはワード線を内部電
源電圧（時には外部電源電圧）よりも高く昇圧する必要
がある。

【０００３】また、セルに書き込まれた情報を長時間保
持するためには、セルの蓄積電極に付く拡散層のリーク
電流を抑える必要があり、このための技術としてセルト
ランジスタのバックゲートに負の電圧を印加することが
実用化されている。

【０００４】さらに、ビット線のプリチャージ電圧や蓄
積電極に対向するセルプレート（対向電極）の電圧はセ
ルの書き込み電圧のほぼ半分に設定されるため、このた
めの内部電源が必要となっている。実際のメモリ装置で
は、何種類もの内部電圧発生器が設けられいる。通常、
内部電源電圧の発生はホンピングや抵抗分割で行われる
ので、これらの内部電源電圧発生器がスタンバイ状態で
費やす電流が逆に低消費電力化の妨げとなるようになっ
てきた。

【０００５】高速化の面では、一般にセルにエンハンス
メント型のＮ型ＭＯＳＦＥＴを用いているため、ビット
線のプリチャージ電圧がセルの書き込み電圧の半分で、
セルに”１”のデータが蓄積されている場合には、ワー
ド線の電圧がプリチャージ電圧とＮ型ＭＯＳＦＥＴのし
きい値のとの和以上に上昇しないと情報がデータ線に現
われない。もともと、ワード線の負荷は重く、高速動作
ができないためＮ型ＭＯＳＦＥＴのしきい値電圧分の影
響が非常に大きい。

【０００６】

【従来の技術】図２４は従来の半導体記憶装置の要部を
示す回路図である。同図において、ｎ個（ｎは１以上の
整数）のメモリセルがデータ線１３に接続されている。
各メモリセルはセルキャパシタ（容量素子）１１と、ス
イッチ素子として機能するエンハンスメント型のＮチャ
ネルＭＯＳＦＥＴ（セルトランジスタ）１２とを有す
る。セルキャパシタ１１の一端は対応するセルトランジ
スタ１２のドレイン（ソース）に接続され、他端は基準
点（例えばＶＣＣ／２に設定されている）に接続されて
いる。セルトランジスタ１２のソース（ドレイン）はデ
ータ線１３に接続され、ゲートはワード線１６に接続さ
れている。また、セルトランジスタ１２の基板には、バ
ックゲート電圧ＶＢＢが印加されている。データ線１３
には、ＮチャネルＭＯＳＦＥＴ１５を介して差動増幅器
１４が接続されている。このＭＯＳＦＥＴ１５は、複数
のデータ線で差動増幅器１４を共有するためのスイッチ
素子として機能し、そのゲートには選択信号ＢＴが印加
される。以下、ＭＯＳＦＥＴ１５をＢＴゲートと呼ぶ。
差動増幅器１４はデータ線１３の電位変動を基準点の電
位と比較することにより増幅動作を行う。

【０００７】いま、説明を簡単にするために、電源電圧
はＶＣＣ、ＶＳＳ、ＶＢＢ（ＶＣＣ＞ＶＳＳ＞ＶＢＢ）
の３つを用いるものとする。まず、図２５を参照して、
差動増幅器１４がデータ線側１３に”０”のデータを増
幅し、ある１つのメモリセルに”０”のデータを書き込
む動作を説明する。書き込み動作開始前には、データ線
１３は基準電位（例えばＶＣＣ／２）に設定されてい
る。ＢＴゲート１５のゲートと選択されるセルトランジ
スタ１２のゲートに、電源電圧ＶＣＣが印加される。こ
の電源電圧ＶＣＣは外部電源電圧であっても良いし、半
導体記憶装置内部で生成された内部電源電圧であっても
良い。差動増幅器１４はデータ線１３の電位を電源電圧
ＶＣＣまで引き上げ、基準点の電位を電源電圧ＶＳＳま
で引き下げる。すなわち”０”データはフルレベフルで
メモリセルに書き込まれる。そして、ワード線１６を電
源電圧ＶＳＳまで立ち下げ、選択信号ＢＴを電源電圧Ｖ
ＳＳまで立ち下げる。

【０００８】このようにしてデータ”０”が書き込まれ
たメモリセルに逆電圧を加えるには、電源電圧ＶＳＳよ
り低い負のバックゲート電圧ＶＢＢが必要である。後述
するように、半導体記憶装置はこの負の電圧ＶＢＢを発
生する内部電源を有する。

【０００９】図２６は、差動増幅器１４がデータ線１３
側に”１”のデータを増幅し、選択したメモリセルに”
１”のデータを書き込む動作を示している。ＢＴゲート
１５のゲートと選択されるセルトランジスタ１２のゲー
トに、電源電圧ＶＣＣが印加される。この場合には、デ
ータ”１”はフルレベル（ＶＣＣ）でメモリセルに書き
込むことができず、ＢＴゲート１５とセルトランジスタ
１２のしきい値の絶対値が大きい方に左右される。仮
に、ＢＴゲート１５とセルトランジスタ１２のしきい値
を同じＶｔｈとすると、図２６に示すよにメモリセルの
電位はＶＣＣ−Ｖｔｈまでしか上昇しない。従って、”
０”データと”１”データとの電圧差はＶＣＣ−Ｖｔｈ
−ＶＳＳで、結局ＶＣＣ−Ｖｔｈとなる。

【００１０】また、上記動作において、選択されていな
いメモリセルではワード線１６が常に電源電圧ＶＳＳに
設定されているので、メモリセルのデータがＶＳＳでも
ＶＣＣ−Ｖｔｈでもセルトランジスタはオフ状態で、デ
ータ線１３がＶＳＳからＶＣＣ−Ｖｔｈの間で振幅して
も一切の影響はない。

【００１１】図２７は、図２４に示す回路を具備する従
来のＤＲＡＭ装置のブロック図である。同図において、
ＤＲＡＭ装置はアドレスバッファ／プリデコーダ２１、
ロウデコーダ２２、コラムデコーダ２３、センスアンプ
＆Ｉ／Ｏゲート２４、メモリセルアレイ２５、ライトク
ロックジェネレータ２６、データ入力バッファ２７およ
びデータ出力バッファ２８を有する。また、図２７のＤ
ＲＡＭ装置は、クロックジェネレータ２９（Ｎｏ．１）
および３０（Ｎｏ．２）を有する。さらに、ＤＲＡＭ装
置は内部ＶＣＣ発生器３１、ＶＢＢ発生器３２、ＶＰＰ
発生器３３、およびＶＰＣ／ＶＰＲ電圧発生器３４を有
する。

【００１２】アドレスバッファ／プリデコーダ２１はク
ロックジェネレータ３０の出力するタイミング信号（コ
ラムアドレスストローブ信号／ＣＡＳに応答する）に従
い、外部アドレス信号をラッチし、プリデコードされた
アドレス信号を出力する。ロウデコーダ２２は、クロッ
クジェネレータ２９が出力するタイミング信号（ロウア
ドレスストローブ信号／ＲＡＳの立ち下がりに応答する
信号）に従い、プリデコードされたロウアドレスを受け
取り、メモリセルアレイ２５につながるワード線を選択
的に駆動する。コラムデコーダ２３は、クロックジェネ
レータ３０からのタイミング信号に従い、プリデコード
されたコラムアドレスを受け取り、メモリセルアレイ２
５につながるデータ線を選択的に駆動する。

【００１３】ライトクロックジェネレータ２６は、クロ
ックジェネレータ３０からのタイミング信号および外部
からの書き込みイネーブル信号／ＷＥに基づき、データ
入力バッファ２７を活性化する。外部からの入力（書き
込み）データＤｉｎはデータ入力バッファ２７およびセ
ンスアンプ＆Ｉ／Ｏゲート２４を介して、指定されたメ
モりセルに書き込まれる。データ出力バッファ２８は、
クロックジェネレータ３０からのタイミング信号および
ライトクロックジェネレータ２６からのタイミング信号
により活性化され、メモリセルアレイ２５から読み出さ
れたデータを出力データＤｏｕｔとして外部に出力す
る。

【００１４】内部ＶＣＣ発生器３１は、外部電源電圧
（たとえば、５Ｖ）から内部電源電圧ＶＣＣ（例えば、
３．３Ｖ）を出力する。なお、本明細書では、この内部
電源電圧を単に電源電圧ＶＣＣと言うこともある。内部
電源電圧ＶＣＣは、図示の経路で各部に供給される。Ｖ
ＢＢ発生器３２は、前述の負のバックゲート電圧ＶＢＢ
を生成し、メモリセルアレイ２５に出力する。ＶＰＣ／
ＶＰＲ発生器３４は、例えば内部電源電圧ＶＣＣの半分
（ＶＣＣ／２）の電圧ＶＰＣおよびＶＰＲを発生し、プ
リチャージ電圧としてセンスアンプ＆Ｉ／Ｏゲート２４
およびメモリセルアレイ２５に出力される。

【００１５】ＶＰＰ発生器３３は内部電源電圧ＶＣＣよ
りも高い電圧ＶＰＰを発生して、ロウデコーダ３３に出
力する。図２６に示すように、データ”１”が書き込ま
れたメモリセルの電位はＶＣＣ−Ｖｔｈである。実際に
は、データ”０”と”１”と電位差は大きい程よく、通
常はＶＣＣとなるようにすることが行われている。電圧
ＶＰＰはワード線１６およびＢＴゲート１５のゲートを
ＶＣＣよりも高い電位に設定してセルトランジスタ１２
およびＢＴゲート１５を深くオンさせ、メモリセルの電
位をＶＣＣに設定するために用いられる。電圧ＶＰＰは
例えば、ＶＣＣ＋Ｖｔｈである。ここで、Ｖｔｈはトラ
ンジスタ１２および１５のしきい値電圧である。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置は、以下の問題点を有する。

【００１７】図２７に示すように、従来の半導体記憶装
置は、多くの内部電源（図２７の３１−３４）を有す
る。これらの内部電源のスタンバイ状態で費やされる電
流は非常に多くなり、低消費電力化および小型化の妨げ
となっている。

【００１８】従って、本発明は上記従来の問題点を解決
し、内部電源の数を減らし、かつ高速動作可能な半導体
記憶装置を提供することを目的とする。

【００１９】

【課題を達成するための手段】本発明の構成を図１を参
照して説明すると、図１に示す半導体記憶装置は、情報
に対応する電荷量を蓄えるｎ個（ｎは１以上の整数）の
記憶素子４１と、このｎ個の記憶素子の各々に設けら
れ、該ｎ個の記憶素子を選択的にデータ線４３に接続す
るスイッチ素子（図１ではＮチャネルＭＯＳＦＥＴ）４
２と、前記データ線の電位を増幅する増幅手段（図１で
は差動増幅器）４４と、前記スイッチ素子と前記増幅手
段との間に設けられ、前記増幅手段が前記データ線に与
える高電位側電圧と低電位側電圧のいずれかを所定値だ
け制限して選択的に前記スイッチ素子に与える電圧制限
手段（図１では、ＰチャネルＭＯＳＦＥＴ）４５とを有
する。またスイッチ素子４２は、デプリーション型のＭ
ＯＳトランジスタを有する。

【００２０】

【作用】電圧制御手段４５が図１のＰチャネルＭＯＳＦ
ＥＴで構成される場合、メモリセルにはデータ”０”に
相当する電圧として前記低電位側電圧を所定値だけ制限
した電圧が印加される。具体的には、ＰチャネルＭＯＳ
ＦＥＴ４５のしきい値電圧をＶｔｈｐとし、前記低電位
側電圧をＶＳＳとするとＶＳＳ＋Ｖｔｈｐの電圧がデー
タ”０”に相当する電圧としてＮチャネルＭＯＳＦＥＴ
（セルトランジスタ）４２に与えられる。また、メモリ
セルへのデータ”１”の書き込みは、高電位側電圧をＶ
ＣＣとすると、この電圧ＶＣＣがそのままメモリセルに
与えられる。

【００２１】このセルトランジスタは４２はデプリーシ
ョン型のＭＯＳＦＥＴなので、負のしきい値電圧を有す
る。すなわち、ワード線４０の電位が（ワード線プリチ
ャージ電圧）＋（セルトランジスタ４２のしきい値電圧
Ｖｔｈｎ）まで上昇すれば、セルトランジスタ４２はオ
ンする。

【００２２】以上のことから、次のことが言える。第１
に、データ”０”書き込み時には、セルトランジスタ４
２にはＶＳＳ＋Ｖｔｈｐの電圧が与えられる。一方、セ
ルトランジスタ４２のバックゲート電圧をＶＳＳに設定
すると、実質的にドレイン（セルキャパシタ４１の蓄積
電極）と基板との接合部分は逆バイアスされる。したが
って、従来のように負のバックゲート電圧ＶＢＢを必要
とせず、よってこれを発生する内部電源も必要としな
い。

【００２３】第２に、差動増幅器４４からの電源電圧Ｖ
ＣＣはＭＯＳＦＥＴ４５を通り、そのままセルトランジ
スタ４２に印加される。よって、従来のようにワード線
４０を電源電圧ＶＣＣ以上に昇圧する必要がなく、この
ための内部電源も必要としない。

【００２４】第３に、ワード線４０の電圧が（ワード線
プリチャージ電圧）＋Ｖｔｈｎ以上となるとセルトラン
ジスタはオンするので、データ”１”の読み出しが高速
に行える。

【００２５】

【実施例】まず、図１を参照して本発明の第１の実施例
を説明する。

【００２６】図１の回路構成は、セルトランジスタ４２
をデプリーション型のＮチャネルＭＯＳＦＥＴで構成
し、ＢＴゲート４５をＰチャネルＭＯＳＦＥＴで構成し
たことを特徴とする。

【００２７】図１において、ｎ個（ｎは１以上の整数）
のメモリセルがデータ線４３に接続されている。各メモ
リセルはセルキャパシタ（容量素子）４１１と、スイッ
チ素子として機能するデプリーション型のＮチャネルＭ
ＯＳＦＥＴ（セルトランジスタ）４２とを有する。セル
キャパシタ４１の一端は対応するＭＯＳＦＥＴ４２のド
レイン（ソース）に接続され、他端は基準点に接続され
ている。ＭＯＳＦＥＴ４２のソース（ドレイン）はデー
タ線４３に接続され、ゲートはワード線４０に接続され
ている。また、ＭＯＳＦＥＴ４２の基板には、バックゲ
ート電圧として電源電圧ＶＳＳが印加されている。デー
タ線４３には、ＰチャネルＭＯＳＦＥＴ（ＢＴゲート）
４５を介して差動増幅器４４が接続されている。このＭ
ＯＳＦＥＴ４５は、複数のデータ線で差動増幅器４４を
共有するためのスイッチ素子として機能し、そのゲート
には選択信号ＢＴが印加される。以下、ＭＯＳＦＥＴ４
５をＢＴゲートと呼ぶ。差動増幅器４４はデータ線４３
の電位変動を基準点の電位（例えば、ＶＣＣ／２）と比
較することにより増幅動作を行う。

【００２８】図２の（Ａ）は、エンハンスメント型ＭＯ
ＳＦＥＴの動作特性図、図２の（Ｂ）はデプリーション
型ＭＯＳＦＥＴの動作特性図である。これらの特性図の
横軸はソース電位に対するゲート電位ＶＧＳを示し、縦
軸はログスケールのドレイン電流である。図２の（Ａ）
に示すように、エンハンスメント型ＭＯＳＦＥＴのしき
い値電圧は正であり、デプリーション型ＭＯＳＦＥＴの
しきい値電圧はＮチャネルの場合、負である。

【００２９】次に、図１の半導体記憶装置の動作につい
て、図３および図４を参照して説明する。

【００３０】まず、データ線４３側にデータ”０”を増
幅し（電源電圧ＶＳＳに設定し）、選択されたメモリセ
ルにデータ”０”を書き込む場合の動作を、図３を参照
して説明する。書き込み動作時には、データ線４３は基
準電位（例えばＶＣＣ／２）に設定されている。ＢＴゲ
ート４５に電源電圧ＶＳＳの選択信号ＢＴを印加し、選
択するワード線４０を電源電圧ＶＣＣに設定する。この
場合には、ＢＴゲート４５のしきい値電圧をＶｔｈｐと
すると、選択されたメモリセルの電位（セルトランジス
タ４２ソース電位）は、ＢＴゲート４５のしきい値電圧
Ｖｔｈｐに依存し、ＶＳＳ＋Ｖｔｈｐまでしか下降しな
い。このメモリセルに逆電圧を加えるには、ＶＳＳ＋Ｖ
ｔｈｐ以下の電位があれば十分である。図１では、電源
電位ＶＳＳがバックゲート電圧として各セルトランジス
タに与えられている。この結果、従来のように負のバッ
クゲート電圧ＶＢＢは不要で、よってこの負のバックゲ
ート電圧ＶＢＢを発生する内部電源も不要である。

【００３１】次に、図４をデータ線４３側にデータ”
１”を増幅し（電源電圧ＶＣＣに設定し）、選択された
メモリセルにデータ”１”を書き込む動作を説明する。
ＢＴゲート４５のゲート電圧ＢＴを電源電圧ＶＳＳに設
定し、選択するセルトランジスタ４２のゲート電圧（ワ
ード線４０の電位）を電源電圧ＶＣＣに設定する。ここ
で、セルトランジスタ４２はデプリーション型のＭＯＳ
ＦＥＴなので、そのしきい値電圧は負の値Ｖｔｈｎであ
る。したがって、セルトランジスタ４２はデータ線４３
の電源電圧ＶＣＣをそのままセルキャパシタ４１に与え
る。したがって、セルキャパシタ４１の蓄積電極の電位
は電源電圧ＶＣＣまで上昇する。

【００３２】したがって、データ”０”と”１”との電
位差は、ＶＣＣ−（ＶＳＳ＋Ｖｔｈｐ）、すなわちＶＣ
Ｃ−Ｖｔｈｐとなる。この電位差は従来の電位差とほぼ
等しい。したがって、本実施例ではＶＢＢ発生器を用い
ることなく同一の電位差を得ることができる。

【００３３】また、非選択のメモリセルにおいては、そ
のワード線４０は常に電源電圧ＶＳＳに設定されている
ので、メモリセルのデータがＶＳＳ＋ＶｔｈｐでもＶＣ
Ｃでも、｜Ｖｔｈｐ｜≧｜Ｖｔｈｎ｜の条件でセルトラ
ンジスタ４２はオフ状態に保持される。よって、データ
線４３がＶＳＳ＋ＶｔｈｐからＶＣＣの間で振幅して
も、｜Ｖｔｈｐ｜≧｜Ｖｔｈｎ｜の条件が成立している
限り、非選択のメモリセルは一切影響を受けない。

【００３４】以上説明したように、本実施例では内部電
源であるＶＢＢ発生器を必要としないので、低消費電力
化に寄与する。

【００３５】実際の半導体記憶装置では、データ”０”
とデータ”１”との差は大きい程よく、通常はＶＣＣと
するように工夫されている。前述したように、従来の場
合には、ワード線の電圧やＢＴゲートのゲート電圧をＶ
ＣＣ＋Ｖｔｈ（Ｖｔｈはトランジスタ１２および１５の
しきい値電圧）に昇圧して、データ”１”の書き込みレ
ベルが制限されないようにフルレベル（ＶＣＣ）を蓄積
電極に与えている。このため、ＶＣＣ＋Ｖｔｈの電圧を
発生する電圧発生器が必要となる。データ”０”の書き
込みレベルはＶＳＳなので、メモリセルに逆電圧を与え
る負の電圧ＶＢＢを発生する電圧発生器も必要となる。
さらに、セルトランジスタのゲートにかかる電圧は正方
向にＶＣＣ＋Ｖｔｈとなり、強い電界がトランジスタに
かかるので、素子の信頼性が低下する。

【００３６】前述した本発明の第１の実施例では、ＢＴ
ゲート４５のゲート電圧をＶＳＳ−Ｖｔｈに降圧し、デ
ータ”０”の書き込みレベルが制限されないようにし
て、フルレベル（ＶＳＳ）をメモリセルに書き込めばよ
い。図４に示すように、データ”１”の書き込みレベル
はＶＣＣなので、データ”０”と”１”の電位差はＶＣ
Ｃである。この場合に必要とされるのは、電圧ＶＳＳ−
Ｖｔｈｐ（ＶｔｈｐはＢＴゲートのしきい値電圧）を発
生する電圧発生器である。この電圧ＶＳＳ−Ｖｔｈｐは
バックゲート電圧ＶＢＢとしても用いることができる。
従って、従来はＶＢＢとＶＣＣ＋ｖｔｈをそれぞれ発生
する２つの電圧発生器が必要であったのに対し、第１の
実施例では電圧ＶＳＳ−Ｖｔｈｐを発生する電圧発生器
１つでよい。よって、低消費電力化が図られる。この場
合、セルトランジスタ４２のゲートにかかる電圧は正方
向にＶＣＣ、負方向にＶｔｈｐとなり、電圧が分割され
るため電界が緩和され、素子の信頼性が向上する利点も
得られる。

【００３７】また、高速化に関しては、ワード線４０が
立ち上がってからセルトランジスタ４２がオンするまで
の時間のワースト条件（セルにデータ”１”が保持され
ている場合）が、従来のプリチャージ電圧＋Ｖｔｈ（正
の値）から本来のプリチャージ電圧＋Ｖｔｈｎ（負の
値）とされたことで改善され、アクセス速度の高速化が
可能となる。

【００３８】図５は、図１に示す回路構成を採用したＤ
ＲＡＭ装置の要部を示すブロック図である。図５中、図
１に示す構成要素と同一のものには同一の参照番号を付
してある。図５のＤＲＡＭ装置１００Ａは、各々セルキ
ャパシタ４１とセルトランジスタ４２とからなる複数の
メモリセルを有する。これらのメモリセルは、ビット線
対ＢＬ、／ＢＬに交互に接続されている（フォールデッ
ト型）。セルトランジスタ４２はデプリーション型のＮ
チャネルＭＯＳトランジスタであり、グランド電位ＶＳ
Ｓのバックゲート電圧が与えられている。図示のセルト
ランジスタ４２のゲートはワード線ＷＬ、／ＷＬに接続
されている。各ワード線ＷＬ、／ＷＬにはこれらのワー
ド線を選択的に駆動するロウデコーダ５４が接続されて
いる。

【００３９】ビット線対ＢＬ、／ＢＬはそれぞれＢＴゲ
ート４５ａおよび４５ｂを介して、差動増幅器４４に接
続されている。ＢＴゲート４５のゲートには選択信号Ｂ
Ｔが与えられる。差動増幅器４４はＮチャネルＭＯＳト
ランジスタ４７ａおよび４７ｂで構成されるコラム選択
ゲートを介して、データバス線対Ｄおよび／Ｄに接続さ
れている。コラム選択ゲート４７ａおよび４７ｂのゲー
トには、コラムデコーダ５５が共通に接続されている。

【００４０】高電位側の外部電源電圧ＶＣＣは、内部電
圧発生回路５１および第１の制御回路５２に与えられて
いる。また低電位側の外部電源電圧ＶＳＳは、内部電源
電圧発生回路５１、第１の制御回路５２および第２の制
御回路５３に与えられている。内部電圧発生回路５１
は、外部電源電圧ＶＣＣから高圧された内部電源電圧Ｖ
ＩＩを発生し、第２の制御回路５３に出力する。第２の
制御回路５３は、外部電源電圧ＶＣＣと内部電源電圧Ｖ
ＩＩとの間の動作電圧で動作するＤＲＡＭ装置の回路群
を含む。コラムデコーダ５５は第２の制御回路５３の制
御の基に、ＶＣＣとＶＩＩの動作電圧範囲内で動作す
る。第１の制御回路５２は、外部電源電圧ＶＣＣとＶＳ
Ｓの間の動作電圧で動作するＤＲＡＭ装置の回路群を含
む。ＢＴゲート４５ａおよび４５ｂ、ロウデコーダ５４
ならびに差動増幅器４４は、第１の制御回路の制御のも
とに、ＶＣＣとＶＳＳの動作電圧範囲内で動作する。

【００４１】図６は図５のＤＲＡＭ装置１００Ａのメモ
リセルにデータ”０”を書き込む場合の動作波形を示
し、図７はデータ”１”を書き込む場合の動作波形を示
す。

【００４２】図６において、ビット線対ＢＬ、／ＢＬが
基準値（例えば、ＶＣＣ／２）にプリチャージされてい
る状態で、第１の制御回路５２は差動増幅器４４を動作
を開始させる。データ”０”をビット線ＢＬに接続され
ているメモリセルに書き込む場合、データバスＤおよび
／Ｄはそれぞれ所定のレベル、例えばＶＣＣおよびＶＳ
Ｓに駆動される。データバスＤおよび／Ｄの電位はコラ
ム選択ゲート４７ａおよび４７ｂを介して差動増幅器４
４に与えらる。差動増幅器４４はビット線ＢＬおよび／
ＢＬをそれぞれＶＳＳレベルおよびＶＣＣレベル方向に
駆動する。ＢＴゲート４５ｂは電源電圧ＶＣＣをそのま
まビット線／ＢＬに与え、ビット線／ＢＬをＶＣＣレベ
ルに設定する。ＢＴゲート４５ａはビット線ＢＬをＶＳ
Ｓ＋Ｖｔｈｐ（ＶｔｈｐはＢＴゲート４５ａのしきい値
電圧）の電位に設定する。この結果、選択されたメモリ
セルにはデータ”０”が書き込まれる。その後、対応す
るワード線ＷのレベルをＶＳＳにし、選択信号ＢＴをＶ
ＣＣレベルに切り換える。

【００４３】図７において、ビット線対ＢＬ、／ＢＬが
基準値（例えば、ＶＣＣ／２）にプリチャージされてい
る状態で、第１の制御回路５２は差動増幅器４４を動作
を開始させる。データ”１”をビット線ＢＬに接続され
ているメモリセルに書き込む場合、データバスＤおよび
／Ｄはそれぞれ所定のレベル、例えばＶＳＳおよびＶＣ
Ｃに駆動される。データバスＤおよび／Ｄの電位はコラ
ム選択ゲート４７ａおよび４７ｂを介して差動増幅器４
４に与えらる。差動増幅器４４はビット線ＢＬおよび／
ＢＬをそれぞれＶＣＣレベルおよびＶＳＳレベル方向に
駆動する。ＢＴゲート４５ｂはビット線ＢＬをＶＳＳ＋
Ｖｔｈｐ（ＶｔｈｐはＢＴゲート４５ｂのしきい値電
圧）の電位に設定する。ＢＴゲート４５ａは電源電圧Ｖ
ＣＣをそのままビット線ＢＬに与え、ビット線ＢＬをＶ
ＣＣレベルに設定する。この結果、選択されたメモリセ
ルにはデータ”１”が書き込まれる。その後、対応する
ワード線ＷのレベルをＶＳＳにし、選択信号ＢＴをＶＣ
Ｃレベルに切り換える。

【００４４】図６および図７に示すように、データ”
０”と”１”のレベル差はＶＣＣ−Ｖｔｈｐであり、ま
たセルトランジスタ４２の基板はＶＳＳに設定されてい
るのでメモリセルにはＶｔｈｐの逆電圧が与えられてい
る。従って、従来のように電圧ＶＢＢを発生する電圧発
生器は必要ない。

【００４５】なお、データ”０”と”１”のレベル差を
ＶＣＣにするためにはＶＳＳ−Ｖｔｈｐの降圧電圧を発
生する電圧発生器が必要となるが、従来のようにＶＢＢ
の電圧発生器と別個に設ける必要はない。

【００４６】図８は、図１に示す回路構成を採用したＤ
ＲＡＭ装置の別の構成例の要部を示すブロック図であ
る。図８中、図５に示す構成要素と同一のものには同一
の参照番号を付してある。図８に示すＤＲＡＭ装置１０
０Ｂの構成は、次の点で図５に示す構成とは異なる。す
なわち、図８では、差動増幅器４４の動作電圧は第２の
制御回路５３から与えられる。すなわち、図８に示す差
動増幅器４４は外部電源電圧ＶＣＣと内部電源電圧ＶＩ
Ｉとの範囲で動作する。図６の構成では、データ”０”
を書き込む際、ビット線ＢＬ、／ＢＬの電位をＶＳＳま
で下げないように、ＢＴゲート４５ａおよび４５ｂをＰ
チャネルＭＯＳトランジスタで構成している。これに対
し、図８では、差動増幅器４４の振幅範囲をＶＣＣ−Ｖ
ＩＩとして、データ”０”を書き込む際にビット線Ｂ
Ｌ、／ＢＬの電位をＶＳＳまで下げないようにしてい
る。このようにしても、従来必要であった負のバックゲ
ート電圧ＶＢＢは必要としない。

【００４７】図９は図８のＤＲＡＭ装置１００Ｂのメモ
リセルにデータ”０”を書き込む場合の動作波形を示
し、図７はデータ”１”を書き込む場合の動作波形を示
す。図６において、ビット線対ＢＬ、／ＢＬが基準値
（例えば、ＶＣＣ／２）にプリチャージされている状態
で、第１の制御回路５２は差動増幅器４４を動作を開始
させる。データ”０”をビット線ＢＬに接続されている
メモリセルに書き込む場合、データバスＤおよび／Ｄは
それぞれ所定のレベル、例えばＶＣＣおよびＶＳＳに駆
動される。データバスＤおよび／Ｄの電位はコラム選択
ゲート４７ａおよび４７ｂを介して差動増幅器４４に与
えらる。差動増幅器４４はビット線ＢＬおよび／ＢＬを
それぞれＶＳＳレベルおよびＶＣＣレベル方向に駆動す
る。ＢＴゲート４５ｂは電源電圧ＶＣＣをそのままビッ
ト線／ＢＬに与え、ビット線／ＢＬをＶＣＣレベルに設
定する。ＢＴゲート４５ａはビット線ＢＬを電位ＶＩＩ
に設定する。この結果、選択されたメモリセルにはデー
タ”０”が書き込まれる。その後、対応するワード線Ｗ
のレベルをＶＳＳにし、選択信号ＢＴをＶＣＣレベルに
切り換える。

【００４８】図１０は選択されたメモリセルにデータ”
１”を書き込む場合の動作波形を示す。図１０におい
て、ビット線対ＢＬ、／ＢＬが基準値（例えば、ＶＣＣ
／２）にプリチャージされている状態で、第１の制御回
路５２は差動増幅器４４を動作を開始させる。データ”
１”をビット線ＢＬに接続されているメモリセルに書き
込む場合、データバスＤおよび／Ｄはそれぞれ所定のレ
ベル、例えばＶＳＳおよびＶＣＣに駆動される。データ
バスＤおよび／Ｄの電位はコラム選択ゲート４７ａおよ
び４７ｂを介して差動増幅器４４に与えらる。差動増幅
器４４はビット線ＢＬおよび／ＢＬをそれぞれＶＣＣレ
ベルおよびＶＳＳレベル方向に駆動する。ＢＴゲート４
５ｂはビット線ＢＬを電位ＶＩＩに設定する。ＢＴゲー
ト４５ａは電源電圧ＶＣＣをそのままビット線ＢＬに与
え、ビット線ＢＬをＶＣＣレベルに設定する。この結
果、選択されたメモリセルにはデータ”１”が書き込ま
れる。その後、対応するワード線ＷのレベルをＶＳＳに
し、選択信号ＢＴをＶＣＣレベルに切り換える。

【００４９】なお、図９および図１０に示すように、デ
ータ”０”と”１”のレベル差はＶＣＣ−ＶＩＩであ
り、またセルトランジスタ４２の基板はＶＳＳに設定さ
れているのでメモリセルにはＶＩＩの逆電圧が与えられ
ている。従って、従来のように電圧ＶＢＢを発生する電
圧発生器は必要ない。

【００５０】なお、データ”０”と”１”のレベル差を
ＶＣＣにするためにはＶＳＳ−ＶＩＩの降圧電圧を発生
する電圧発生器が必要となるが、従来のようにＶＢＢの
電圧発生器と別個に設ける必要はない。

【００５１】図１１は図８に示す構成の動作と図２４に
示す従来構成の動作を比較する図である。外部電源電圧
ＶＣＣは３．３Ｖであり、内部電源電圧ＶＩＩは２．３
Ｖである。図８に示す差動増幅器４４は読み出しおよび
書き込み動作時には内部電源電圧ＶＩＩで動作し、スタ
ンバイ状態では、所定のプリチャージ電圧（ハイ側およ
びロー側とも１．１５Ｖ）に設定されている。従来構成
の差動増幅器も同様に動作する。従来構成では、セルト
ランジスタ１２はエンハンスメント型のＮチャネルＭＯ
Ｓトランジスタで構成され、そのしきい値電圧（図１１
ではＶｔｈＣｅｌｌとする）は１．０Ｖである。図８に
示す構成では、セルトランジスタ４２はデプリーション
型のＭＯＳトランジスタで構成され、そのしきい値電圧
ＶｔｈＣｅｌｌは０．０Ｖである。また、ＢＴゲート４
５ａおよび４５ｂを構成するＰチャネルＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｐは−１．０Ｖである。

【００５２】図１１において、従来構成ではバックゲー
ト電圧ＶＢＢは−１．０Ｖであるのに対し、実施例構成
（図１１には本発明と表示してある）では０．０Ｖ（＝
ＶＳＳ）である。スタンバイ状態ではメモリセルがデー
タ”０”を保持している場合には、基板とソースの電位
差Ｖｂｓは−１．０Ｖでり、実施例構成ではＶｂｓは−
１．０Ｖである。データ”１”を保持している場合に
は、いずれも電位差Ｖｂｓは−２．１５Ｖで等しい。す
なわち、実施例構成では特別のＶＢＢ電圧発生器を設け
なくとも、従来構成と同一のバックゲート電圧を得るこ
とができている。

【００５３】また、実施例構成のしきい値電圧ＶｔｈＣ
ｅｌｌとゲート・ソース間電圧Ｖｇｓどの差は、従来構
成のそれに等しい。すなわち、メモリセルがデータ”
０”を保持しているスタンバイ状態では上記差は１．０
Ｖで等しく、データ”１”を保持しているスタンバイ状
態では上記差は２．１５Ｖで等しい。このように、実施
例構成は、実質的に従来構成と同様なスタンバイ状態に
あることが判る。

【００５４】データ”０”の書き込みにおいて、従来構
成ではセルトランジスタのソースは０Ｖであるのに対
し、実施例構成では１．０Ｖである。また、データ”
１”に書き込みにおいて、従来構成ではセルトランジス
タのソースは２．４Ｖ（ＶＣＣ−ＶｔｈＣｅｌｌ）なの
に対し、実施例構成では３．３Ｖ（＝ＶＣＣ）である。
実施例構成においてデータ”０”および”１”を書き込
む際のワード線電位はそれぞれ、１．０Ｖおよび３．３
Ｖである。これに対し、従来構成ではデータ”０”およ
び”１”を書き込む際のワード線電位はそれぞれ１．０
Ｖおよび３．４Ｖである。このように、従来構成では、
実際上、ワード線を高電位側の書き込み電圧３．３Ｖ以
上にブーストする電圧発生器を設ける必要がある。

【００５５】データの読み出し動作は各部の電位が異な
るものの、従来構成と実施例構成とでは実質的に変わら
ない。

【００５６】図１２は、図１に示すＭＯＳトランジスタ
の断面構成を示す図である。図１２の構成では、各ＭＯ
ＳトランジスタはＮ型の基板６１内に形成されている。
このＮ型の基板６１には、セルトランジスタ４２を形成
するためのＰ型のウェル６２が形成され、この中に２つ
のＮ型拡散層６３および６４と１つのＰ型拡散層６５と
が形成されている。これらの２つのＮ型拡散層６３およ
び６４はソースおよびドレインを構成し、Ｐ型拡散層６
５は電源電圧ＶＳＳに設定されている。なお、図示しな
い絶縁層上にゲート電極６６が設けられている。

【００５７】また、Ｎ型の基板６１中にはＰ型のＭＯＳ
トランジスタ、例えばＢＴゲート４５を形成するための
２つのＰ型拡散層６７および６８が設けられている。こ
れらのＰ型拡散層６７および６８は、それぞれＢＴゲー
ト４５のソースおよびドレインを構成する。図示しない
絶縁層上には、ＢＴゲート４５のゲート電極６９が設け
られている。

【００５８】さらに、Ｎ型基板６１中にはＮ型のＭＯＳ
トランジスタを形成するためのＰ型ウェル７１が設けら
れ、この中には２つのＮ型拡散層７２および７３と１つ
のＰ型拡散層７４が形成されている。Ｎ型拡散層７２お
よぼ７３はそれぞれソースおよびドレインを構成し、ま
たＮ型基板６１をバイアスするために、Ｐ型拡散層７６
は電源電位ＶＳＳに設定されている。さらに、図示しな
い絶縁層上にゲート電極７５が設けられている。

【００５９】なお、Ｎ型基板６１中に形成されているＮ
型拡散層７６には、ＶＣＣの基板バイアス電圧が印加さ
れている。

【００６０】図１３は、Ｐ型の基板７７を用いた場合の
トランジスタの構成を示す図である。Ｐ型基板７７には
Ｎ型ウェル７８が形成され、その中に前述のＰ型ウェル
６２および６３やＰ型拡散層６７および６８が形成され
ている。Ｐ型基板７７内に設けられたＰ型の拡散層７９
は電源電位ＶＳＳに設定されており、Ｐ型基板７７をバ
イアスしている。

【００６１】図１４は、図８または図１０に示す構成を
含むＤＲＡＭ装置の全体構成を示す図である。なお、図
１４において、前述した構成要素と同一のものには同一
の参照番号を付してある。ＤＲＡＭチップ１００Ｃは、
マトリクス状に配列された複数のメモリセル８０を有す
る。各メモリセル８０は、前述のセルキャパシタ４１と
セルトランジスタ４２とを含む。各メモリセル８０は１
つのワード線（図１４ではワード線ＷＬのみを図示して
ある）と、１つのビット線（ＢＬまたは／ＢＬのどちら
か一方）に接続されている。各メモリセル８０は、ＢＴ
ゲートを介してセンスアンプとして機能する差動増幅器
４４に接続されている。また、差動増幅器４４はコラム
選択ゲート４７ａおよび４７ｂを介してデータバス対Ｄ
および／Ｄに接続されている。

【００６２】データバス対１３には、センスバッファ８
１とライトアンプ８２が接続されている。センスバッフ
ァ８１およびライトアンプ８２に接続されている入出力
回路８３は、入力データ（書き込みデータ）Ｄｉｎをラ
イトアンプ８２に出力し、センスバッファ８１からの出
力データ（読み出しデータ）Ｄｏｕｔを外部に出力す
る。

【００６３】コントローラ８４は、外部からロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを受
け取り、ＤＲＡＭの動作に必要な種々のタイミング信号
（制御信号）を生成する。なお、選択可能な複数のビッ
トがあるときには、出力イネーブル信号／ＯＥもコント
ローラ８４に与えられる。センスアンプ駆動信号発生回
路８５は、所定の制御信号をコントローラ８４から受け
取り、ローレベル側およびハイレベル側のセンスアンプ
駆動信号を生成する。ローレベルおよびハイレベルのセ
ンスアンプ駆動信号は、センスアンプ４６に共通に与え
られる。

【００６４】アドレス入力回路８６は外部からアドレス
信号を受け取り、ロウアドレスをロウデコーダ５４に出
力し、コラムアドレスを複数のコラムデコーダ５５に出
力する。なお、図１４では図を簡単化するために、１つ
のワード線ＷＬに対応するロウデコーダ５４のみを図示
してある。各コラムデコーダ５５はコラムアドレスをデ
コードして選択信号を生成し、対応するコラム選択ゲー
ト４７ａおよび４７ｂに与える。ロウデコーダ５４はア
ドレス入力回路８６からのロウアドレスをデコードし
て、メモリセル８０に接続される複数のワード線ＷＬの
うちの１つを選択する。

【００６５】内部電圧発生回路５１は外部電源電圧ＶＣ
Ｃから内部電源電圧ＶＩＩを生成する。図５に示す第１
の制御回路５２は、図１４に示すセンスバッファ８１、
ライトアンプ８２、入出力回路８３、コントローラ８
４、センスアンプ駆動信号発生回路８５およびアドレス
入力回路８６を含む。また、図５に示す第２の制御回路
５２は、図１４のアドレス入力回路８６を含む。だた
し、この場合、第２の制御回路５２はアドレス入力回路
８６の機能を具備しているのであって、アドレス入力回
路８６そのものが内部電源電圧ＶＩＩで動作するのでは
ない。

【００６６】また、図８に示す第１の制御回路５２は、
図１４に示すセンスバッファ８１、ライトアンプ８２、
入出力回路８３、コントローラ８４、およびアドレス入
力回路８６を含む。また、第２の制御回路５３はコント
ローラ８４、センスアンプ駆動信号発生回路８５および
アドレス入力回路８６を含む。

【００６７】図１５は、内部電圧発生回路５１の一構成
例の回路図である。図示するように、内部電圧発生回路
５１は、ＰチャネルＭＯＳトランジスタＱ１、Ｑ２およ
びＱ３と、ＮチャネルＭＯＳトランジスタＱ４、Ｑ５お
よびＱ６と、２つの抵抗Ｒ１およびＲ２とを有する。抵
抗Ｒ１とＲ２で分圧された電圧がトランジスタＱ４のゲ
ートに印加される。一定の内部電源電圧ＶＩＩは、トラ
ンジスタＱ５のゲートから出力される。

【００６８】いま、内部電源電圧ＶＩＩが低下したと仮
定すると、トランジスタＱ２およびＱ３を流れる電流は
減少し、トランジスタＱ２のドレイン電位は上昇する。
トランジスタＱ２のドレインはトランジスタＱ１および
Ｑ２のゲートに接続されているので（カレントミラー回
路が構成されている）、トランジスタＱ２のドレイン電
位の上昇によりトランジスタＱ１を流れる電流も減少す
る。この結果、トランジスタＱ４のドレイン電位は減少
する。このトランジスタＱ４のドレイン電位の減少は、
すなわちトランジスタＱ３ゲート電位の減少となり、よ
ってトランジスタＱ３のドレイン電位は上昇する。すな
わち、内部電源電圧ＶＩＩの低下は補償される。

【００６９】図１６は、図１４に示すセンスアンプ駆動
信号発生回路８５であって、ＶＣＣとＶＩＩの電圧範囲
内で動作する構成例（図８に示す構成）の回路図であ
る。センスアンプ駆動信号発生回路８５は、２つのイン
バータＩＮＶ１およびＩＮＶ２と、２つのＰチャネルＭ
ＯＳトランジスタＱ７およびＱ８と、２つのＮチャネル
ＭＯＳトランジスタＱ９およびＱ１０とで構成されてい
る。トランジスタＱ８のゲートおよびインバータＩＮＶ
２には、コントローラ８４で生成され、ロウアドレスス
トローブ信号／ＲＡＳの立ち下がりでハイレベルに切り
替わる制御信号が与えられる。トランジスタＱ１０のゲ
ートおよびインバータＩＮＶ１には、ワード線が立ち上
がるとハイレベルに切り替わる制御信号（ラッチイネー
ブル信号）が印加される。また、トランジスタＱ８とＱ
９のゲートには、ＶＣＣ／２の電圧が印加される。この
ＶＣＣ／２は、同一抵抗値の２との抵抗をＶＣＣとＶＳ
Ｓの間に直列に接続し、その分圧電圧を取り出せばよ
い。

【００７０】読み出しおよび書き込み動作前では、ロウ
アドレスストローブ信号／ＲＡＳはハイレベルにあるの
で、ローレベルの制御信号がトランジスタＱ８に与えら
れ、またインバータＩＮＶ２を介してハイレベルの信号
がトランジスタＱ９に印加されている。従って、ＶＣＣ
／２の電圧（信号ＰＳＡとする）がトランジスタＱ８を
介してセンスアンプ（フリップフロップ回路で構成され
る）４６のＰチャネルＭＯＳトランジスタに与えられ、
またＶＣＣ／２の電圧（信号ＮＳＡとする）がトランジ
スタＱ９を介してセンスアンプ４６のＮチャネルＭＯＳ
トランジスタに与えられる。読み出しまたは書き込み動
作時には、トランジスタＱ８とＱ９はオフし、トランジ
スタＱ７とＱ１０はオンする。よって、センスアンプ４
６には内部電源電圧ＶＩＩと電源電圧ＶＳＳが印加され
る。

【００７１】なお、センスアンプ駆動信号発生回路８５
が図５に示す構成の場合には、内部電源電圧ＶＩＩに代
えて、外部電源電圧ＶＣＣがトランジスタＱ７のソース
に与えられる。

【００７２】図１７は、センスアンプ４６の一構成例の
回路図である。センスアンプ４６は２つのＮチャネルＭ
ＯＳトランジスタＱ１１およびＱ１２と、２つのＰチャ
ネルＭＯＳトランジスタＱ１３およびＱ１４を有する。
トランジスタＱ１１とＱ１２には図１６に示す信号ＮＳ
Ａが与えられ、トランジスタＱ１３およぼＱ１４には図
１６に示す信号ＰＳＡが与えられる。前述したように、
信号ＮＳＡおよびＰＳＡは高電源電位側の電源電圧はＶ
ＣＣまたはＶＩＩである。トランジスタＱ１１とＱ１３
の接続点はコラム選択ゲート４７ａ（図１４）に接続さ
れ、トランジスタＱ１２とＱ１４の接続点はコラム選択
ゲート４７ｂに接続されている。

【００７３】図１８は図１４に示すデコーダ回路５５の
構成（４ビット分、すなわち、図１４の４つのデコーダ
回路に相当する構成）を示す回路図である。デコーダ回
路５５は、４つのノア（ＮＯＲ）ゲートＧ１−Ｇ４を具
備する。これらのノアゲートＧ１−Ｇ４は内部電源電圧
ＶＩＩで動作する。各ノアゲートＧ１−Ｇ４は、アドレ
ス入力回路８６からのアドレスビットＡ０、／Ａ０、Ａ
１および／Ａ１のうちの２ビットを受取り、コラム選択
ゲート４７ａおよび４７ｂを選択する選択信号φ１−φ
４を出力する。

【００７４】なお、図１４に示すロウデコーダ５４も同
様の回路構成を有する。ただし、ロウデコーダ５４は外
部電源電圧ＶＣＣで動作する。

【００７５】図１９はアドレス入力回路８６の一構成例
の回路図である。図示するように、このアドレス入力回
路８６はインバータＩＮＶ３およびＩＮＶ４と、Ｐチャ
ネルＭＯＳトランジストランジスタＱ１５、Ｑ１６、Ｑ
１９およびＱ２０と、ＮチャネルＭＯＳトランジスタＱ
１７、Ｑ１８、Ｑ２１およびＱ２２とを有する。図１４
のコントローラ８４で生成された、ロウアドレスストロ
ーブ信号／ＲＡＳの立ち下がりでハイレベルにスイッチ
する制御信号がインバータＩＮＶ３およびトランジスタ
Ｑ１８のゲートに印加される。また、コントローラ８４
で生成された、コラムアドレスストローブ信号／ＣＡＳ
の立ち下がりでハイレベルに切り替わる制御信号が、イ
ンバータＩＮＶ４およびトランジスタＱ２２のゲートに
印加される。外部からのアドレス信号は、トランジスタ
Ｑ１６、Ｑ１７、Ｑ２０およびＱ２１のゲートに印加さ
れる。書き込みまたは読み出し動作時、ロウアドレスス
トローブ信号が立ち下がり、外部アドレスはロウアドレ
スとして入力される。次に、コラムアドレスストローブ
信号が立ち下がり、外部アドレスはコラムアドレスとし
て入力される。

【００７６】図２０は、図１４に示すライトアンプ８２
の一構成例の回路図である。図示のように、ライトアン
プ８２はインバータＩＮＶ５−ＩＮＶ８と、Ｐチャネル
ＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５、Ｑ２７
と、ＮチャネルＭＯＳトランジスタＱ２６、Ｑ２８と、
ゲートＧ５、Ｇ６とを有する。ライトアンプ８２は、コ
ントローラ８４で生成された制御信号で書き込み動作時
にハイレベルに切り替わる制御信号と、論理的にハイ
（Ｈ）のデータを書き込む時にハイレベルに切り替わる
制御信号とを、図示のように受け取る。書き込み動作で
ないときは、トランジスタＱ２５−Ｑ２８はいずれもオ
フである。書き込み動作時には、ゲートＧ５およびＧ６
が開き、データバス対Ｄおよび／Ｄが書き込みデータに
対応する制御データの値に従い駆動される。

【００７７】図２１は、図１４に示す入出力回路８３の
一構成例の回路図である。入出力回路８３のデータ出力
回路８３ｂは、インバータＩＮＶ９−ＩＮＶ１１と、Ｐ
チャネルＭＯＳトランジスタＱ２９−Ｑ３１と、Ｎチャ
ネルトランジスタＱ３２と、ゲートＧ７、Ｇ８とを有す
る。データ出力回路８３ｂは、出力動作時にハイレベル
に切り替わる制御信号と、ハイレベルデータの出力動作
時にハイレベルに切り替わる制御信号とを受け取る。出
力動作時にトランジスタＱ２９とＱ３０はオフし、ゲー
トＧ７とＧ８が開く。ハイレベルデータ出力時、トラン
ジスタＱ３１がオンしトランジスタＱ３２がオフする。
書き込みデータ入力回路８３ａは、インバータＩＮＶ１
２、ＩＮＶ１３と、ＰチャネルＭＯＳトランジスタＱ３
３、Ｑ３４と、ＮチャネルＭＯＳトランジスタＱ３５、
Ｑ３６とを有する。データ入力回路８３ａは、書き込み
動作時にハイレベルとなる制御信号と、外部からの入力
データとを受け取る。書き込み動作時、トランジスタＱ
３３とＱ３４がオンし、ローレベルの入力データに対し
てはトランジスタＱ３４がオンする。また、ハイレベル
の入力データに対してはトランジスタＱ３５がオンす
る。トランジスタＱ３４およびＱ３５のドレインはイン
バータＩＮＶ１３を介して、ライトアンプ８２に接続さ
れている。

【００７８】図２２は、図１４に示すセンスバッファ８
１の一構成例を示す図である。図示の回路はＭＯＳトラ
ンジスタＱ３７−Ｑ４６からなるカレントミラー形の読
み出し回路である。ＮチャネルＭＯＳトランジスタＱ４
０およびＱ４４のゲートにそれぞれ、データ線Ｄおよび
／Ｄが接続されている。また、読み出しデータＤｒおよ
び／Ｄｒはそれぞれ、トランジスタＱ４２とＱ４４との
接続点およびトランジスタＱ３８とＱ４０の接続点から
取り出されている。

【００７９】図２３は、本発明の第２の実施例の構成を
示す図である。図２３中、図１と同一の構成要素には同
一の参照番号を付している。第２の実施例は、第１の実
施例とは次の点でことなる。第１に、第２の実施例はデ
プリーション型のＮチャネルＭＯＳトランジスタ４２に
代えて、デプリーション型のＰチャネルＭＯＳトランジ
スタ１０２を用いている。第２に、第２の実施例はＢＴ
ゲートをＰチャネルＭＯＳ４５に代えてＮチャネルＭＯ
Ｓトランジスタ１０５を用いている。

【００８０】デプリーション型のＰチャネルＭＯＳトラ
ンジスタ１０２は、正のしきい値電圧Ｖｔｈｐを有する
（図２の（Ｂ）参照）。データ”０”の書き込み時、Ｎ
チャネルＭＯＳトランジスタ１０５はＶＳＳをそのまま
ビット線に出力するので、トランジスタ１０２のソース
をＶＳＳに設定可能である。したがって、ワード線４０
をセルトランジスタ１０２のしきい値電圧Ｖｔｈｐ以上
であれば、電圧ＶＳＳをセルトランジスタ１０２に書き
込むことができる。

【００８１】また、ＮチャネルＭＯＳトランジスタ１０
５はデータ”１”の書き込み時、データ線４３をＶＣＣ
−Ｖｔｈｎの電位にする。したがって、トランジスタ１
０２のバックゲート電圧をＶＣＣに設定することで、ソ
ースおよびドレイン拡散層にに逆方向の電圧を印加する
ことができる。すなわち、図２３の回路構成は、特別の
バックゲート電圧発生器を必要としない。

【００８２】なお、前述の条件｜Ｖｔｈｐ｜≧｜Ｖｔｈ
ｎ｜と同様に、第２の実施例でも｜Ｖｔｈｎ｜≧｜Ｖｔ
ｈｐ｜（Ｖｔｈｐはセルトランジスタのしきい値電圧、
ＶｔｈｎはＢＴゲートのしきい値電圧）が成り立つ必要
がある。

【００８３】図２３の回路構成を用いて、前述したＤＲ
ＡＭ装置を構成することができる。

【００８４】以上、本発明の実施例を説明した。なお、
図１４の各部の構成は図を参照して説明した回路構成に
限定されず、種々の回路構成を用いることができる。

【００８５】

【発明の効果】従って、以上説明したように、本発明に
よれば、少ない数の内部電源で、かつ高速動作可能な半
導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図である。

【図２】エンハンスメント型ＭＯＳトランジスタおよび
デプリーション型ＭＯＳトランジスタの特性を示す図で
ある。

【図３】図１に示す回路において、選択されたメモリセ
ルにデータ”０”を書き込む場合の動作波形を示す図で
ある。

【図４】図１に示す回路において、選択されたメモリセ
ルにデータ”１”を書き込む場合の動作波形を示す図で
ある。

【図５】図１に示す回路を具備するＤＲＡＭ装置の一構
成例の要部を示す図である。

【図６】図５に示す回路において、選択されたメモリセ
ルにデータ”０”を書き込む場合の動作波形を示す図で
ある。

【図７】図５に示す回路において、選択されたメモリセ
ルにデータ”１”を書き込む場合の動作波形を示す図で
ある。

【図８】図１に示す回路を具備するＤＲＡＭ装置の別の
構成例の要部を示す図である。

【図９】図８に示す回路において、選択されたメモリセ
ルにデータ”０”を書き込む場合の動作波形を示す図で
ある。

【図１０】図５に示す回路において、選択されたメモリ
セルにデータ”１”を書き込む場合の動作波形を示す図
である。

【図１１】図５または図８に示す構成と従来構成との電
圧条件を示す図である。

【図１２】本発明の実施例で用いられるトランジスタを
一構成例を示す断面図である。

【図１３】本発明の実施例で用いられるトランジスタの
別の構成例を示す断面図である。

【図１４】図５または図８に示す構成を具備するＤＲＡ
Ｍ装置の全体構成を示すブロック図である。

【図１５】図１４に示す内部電圧発生回路の一構成例を
示す回路図である。

【図１６】図１４に示すセンスアンプ駆動信号発生回路
の一構成例を示す回路図である。

【図１７】図１４に示すセンスアンプの一構成例を示す
回路図である。

【図１８】図１４に示すコラムデコーダの一構成例を示
す回路図である。

【図１９】図１４に示すアドレス入力回路の一構成例を
示す回路図である。

【図２０】図１４に示すライトアンプの一構成例を示す
回路図である。

【図２１】図１４に示す入出力回路の一構成例を示す回
路図である。

【図２２】図１４に示すセンスバッファの一構成例を示
す回路図である。

【図２３】本発明の第２の実施例の構成を示す図であ
る。

【図２４】従来の構成を示す回路図である。

【図２５】図２４の従来構成のメモリセルにデータ”
０”を書き込む時の動作波形を示す図である。

【図２６】図２４の従来構成のメモリセルにデータ”
１”を書き込む時の動作波形を示す図である。

【図２７】従来のＤＲＡＭ装置の全体構成を示すブロッ
ク図である。

【符号の説明】

１２セルトランジスタ（エンハンスメント型Ｎチャ
ネルＭＯＳトランジスタ４０ワード線４１セルキャパシタ４２セルトランジスタ（デプリーション型Ｎチャネ
ルＭＯＳトランジスタ）４３データ線４４差動増幅器４５ＢＴゲート（エンハンスメント型ＰチャネルＭ
ＯＳトランジスタ）４７ａ、４７ｂコラム選択ゲート５１内部電圧発生回路５２第１の制御回路５３第２の制御回路１０２セルトランジスタ（デプリーション型Ｐチャ
ネルＭＯＳトランジスタ）１０５ＢＴゲート（エンハンスメント型ＮチャネルＭ
ＯＳトランジスタ）

Claims

【特許請求の範囲】

【請求項１】情報に対応する電荷量を蓄えるｎ個（ｎ
は１以上の整数）の記憶素子（４１）と、該ｎ個の記憶素子の各々に設けられ、該ｎ個の記憶素子
を選択的にデータ線（４３）に接続するスイッチ素子
（４２、１０２）と、前記データ線の電位を増幅する増幅手段（４４）と、前記スイッチ素子と前記増幅手段との間に設けられ、前
記増幅手段が前記データ線に与える高電位側電圧と低電
位側電圧のいずれかを所定値だけ制限して選択的に前記
スイッチ素子に与える電圧制限手段（４５、１０５）と
を有し、前記スイッチ素子は、デプリーション型のＭＯＳトラン
ジスタを有することを特徴とする半導体記憶装置。
【請求項２】前記所定値の絶対値は、前記デプリーシ
ョン型のＭＯＳトランジスタのしきい値電圧の絶対値以
上であることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記デプリーション型のＭＯＳトランジ
スタはＮ型の導電性を有し、前記電圧制限手段はＰ型のＭＯＳトランジスタを有する
ことを特徴とする請求項１または２記載の半導体記憶装
置。
【請求項４】前記デプリーション型のＭＯＳトランジ
スタのゲートは、選択時、前記高電位側電圧に等しい電
圧の選択信号を受け取ることを特徴とする請求項１ない
し３のいずれか一項に記載の半導体記憶装置。
【請求項５】前記電圧制限手段は、前記低電位側電圧
を前記所定値だけ制限する手段を有することを特徴とす
る請求項１ないし４のいずれか一項に記載の半導体記憶
装置。
【請求項６】前記低電位側電圧は接地電位に等しく、
前記デプリーション型のＭＯＳトランジスタは前記接地
電位に設定された基板を有することを特徴とする請求項
１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項７】前記デプリーション型のＭＯＳトランジ
スタはＰ型の導電性を有し、前記電圧制限手段はＮ型のＭＯＳトランジスタを有する
ことを特徴とする請求項１または２記載の半導体記憶装
置。
【請求項８】前記デプリーション型のＭＯＳトランジ
スタのゲートは、選択時、前記低電位側電圧に等しい電
圧の選択信号を受け取ることを特徴とする請求項１、２
または７のいずれか一項に記載の半導体記憶装置。
【請求項９】前記電圧制限手段は、前記高電位側電圧
を前記所定値だけ制限する手段を有することを特徴とす
る請求項１、２、７または８のいずれか一項に記載の半
導体記憶装置。
【請求項１０】前記低電位側電圧は接地電位に等し
く、前記デプリーション型のＭＯＳトランジスタは前記
高電位側電圧に設定された基板を有することを特徴とす
る請求項１、２、７、８または９のいずれか一項に記載
の半導体記憶装置。
【請求項１１】前記電圧制限手段の前記Ｐ型のＭＯＳ
トランジスタは、前記デプリーション型のＭＯＳトラン
ジスタのしきい値の絶対値以上のしきい値電圧を有する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項１２】前記電圧制限手段の前記Ｎ型ＭＯＳト
ランジスタは、前記デプリーション型のＭＯＳトランジ
スタのしきい値の絶対値以上のしきい値電圧を有するこ
とを特徴とする請求項７記載の半導体記憶装置。
【請求項１３】前記デプリーション型のＭＯＳトラン
ジスタのゲートは、非選択時、前記低電位側電圧以下の
電圧を受け取ることを特徴とする請求項１ないし３記載
の半導体記憶装置。
【請求項１４】前記半導体記憶装置は、前記電圧制限
手段に結合し、該電圧制限手段を介して前記データ線を
前記高電位側電位より低い所定電圧と前記低電位側電圧
との間で駆動するセンスアンプ手段（４４）を有するこ
とを特徴とする請求項１記載の半導体記憶装置。