JPH01171195A - メモリ装置 - Google Patents

メモリ装置

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JPH01171195A
JPH01171195A JP62328895A JP32889587A JPH01171195A JP H01171195 A JPH01171195 A JP H01171195A JP 62328895 A JP62328895 A JP 62328895A JP 32889587 A JP32889587 A JP 32889587A JP H01171195 A JPH01171195 A JP H01171195A
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JP
Japan
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memory cell
cell array
sense amplifier
line
bit line
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JP62328895A
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Masayuki Miyabayashi
宮林　正幸
Mitsuaki Takeshita
竹下　光明
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２つのメモリセルアレイに共有されるセンス
アンプいわゆるシェアード型センスアンプを有するメモ
リ装置に関する。
〔発明の概要〕
本発明は、２つのメモリセルアレイと、シェアード型の
センスアンプと、そのセンスアンプにメモリセルアレイ
を挟んで対向するＩ／Ｏ線と、センスアンプとビット線
の断続を制御するスイッチ手段とを有するメモリ装置に
おいて、Ｉ／Ｏ線側のスイッチ手段をビット線を複数に
分割するように動作させるものとすることにより、ビッ
ト線を充放電するときの消費電力の低減等を実現するも
のである。
〔従来の技術〕
１つのセンスアンプに制御されるメモリセルアレイを分
割し、メモリセルアレイとセンスアンプの間にそれぞれ
設けたスイッチ手段の切り換えによって、ビット線の容
量を半減させ、その読み出し、書き込み動作の高速化や
高感度化等を実現するいわゆるシャアート型のセンスア
ンプを有したメモリ装置が知られている。また、このよ
うな技術を記載した文献としては、特公昭６１−４６９
１８号公報がある。
ここで、簡単に図面を引用しながら説明すると、第７図
は、このようなセンスアンプを有するメモリ装置の要部
を示す図であり、第１および第２のメモリセルアレイ７
１．７２が配され、その間には両メモリセルアレイに共
有され各ビット線（図示せず）に対応したセンスアンプ
７３が設けられている。第１のメモリセルアレイ７１の
センスアンプ７３と対向する側には、Ｉ／Ｏ線７４・が
配設されている。なお、図示を省略しているが、センス
アンプ７３の両側にはスイッチ手段も設けられている。
このような構造のメモリ装置の読み出し動作について考
えてみる０例えばＩ／Ｏ線７４から遠い側の第２のメモ
リセルアレイ７２の成るメモリセルからデータを読み出
す場合、ワードＩＷＬが選択され、上記スイッチ手段に
より、第２のメモリセルアレイ７２のみがセンスアンプ
７３に接続して増幅が行われる。このとき第１のメモリ
セルアレイ７１とセンスアンプ７３は非接続である。す
なわち、ビット線分割による高速且つ高感度の読み出し
がなされる。そして、増幅された後、ｌ／○線７４へは
第１のメモリセルアレイ７１のピッを利用してビット線
の分割の利点を活かす技術としては、日経マイクロデバ
イス、別冊Ｎａ１．１９８７年５月、「実用化に向けて
始動する　４ＭＤＲＡＭの全貌Ｊ、／Ｏ４頁〜／Ｏ６頁
、２６０頁〜２６１頁にも記載がある。
〔発明が解決しようとする問題点〕
ところで、上述の構造のメモリ装置においては、Ｉ／Ｏ
線７４からデータを転送する場合に、必ずＩ／Ｏ線７４
に隣接する第１のメモリセルアレイ７１のビット線が必
要とされる。このため第２のメモリセルアレイ７２のメ
モリセルにアクセスする場合であっても、センスアンプ
７３とｌ／Ｏ９７４の間の第１のメモリセルアレイ７１
のビット線の充放電を伴い、それが消費電力を増大させ
ていた。また、充放電すべきビット線の数が両方のメモ
リセルアレイ７１．７２にわたるため、その動作も遅延
化していた。
そこで、本発明は上述の問題点に鑑み、メモリ装置にお
いて、ビット線の充放電に伴う消費電力を低減し、また
、そのアクセス動作の遅延等も小さくすることを目的と
する。
〔問題点を解決するための手段〕
本発明は、第１および第２のメモリセルアレイと、両メ
モリセルアレイの間に設けられ且つ両メモリセルアレイ
に共有されるセンスアンプと、上記第１のメモリセルア
レイを挟んで上記センスアンプに対向して設けられるＩ
／Ｏ線と、上記第１のメモリセルアレイと上記センスア
ンプ間でビット線を複数組に分割する第１のスイッチ手
段と、第２のメモリセルアレイと上記センスアンプ間で
これらを分離する第２のスイッチ手段が設けられている
ことを特徴とするメモリ装置により上述の問題点を解決
する。
上記メモリ装置は、例えばＤＲＡＭ、ＳＲＡＭである。
■／Ｏ線には、隣接してＹデコーダー等も配列されるも
のを含む、上記スイッチ手段は、例えばＭＯＳトランジ
スタであり、第１のメモリセルアレイのビット線の分割
数については、２以上の自然数とされる。
〔作用〕
本発明のメモリ装置では、センスアンプとＩ／Ｏ線の間
の第１のメモリセルアレイのビット線が第１のスイッチ
手段によって、分割されて充放電される。このため第２
のメモリセルアレイの成るメモリセルにアクセスする場
合には、そのアクセスしたアドレスに対応するビット線
を含んだ組だけが充放電し、全体が充放電する場合に比
較して分割した分だけ消費電力を低下させることができ
る。
〔実施例〕
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例 本実施例のメモリ装置の構造を第１図を参照しながら説
明する。
まず、本実施例のメモリ装置は、ＤＲＡＭ（ダイナミッ
クＲＡＭ）の例であり、その主な構成については、第１
図に示すように、複数のメモリセルがマトリクス状に配
列される第１のメモリセルアレイ１および第２のメモリ
セルアレイ２と、これら２つのメモリセルアレイ１，２
の間で配列されセンスアンプ１３からなるセンスアンプ
アレイ３と、このセンスアンプアレイ３から上記第１の
メモリセルアレイＩを挾んで配設されるＩ／Ｏ線対４と
有し、上記第１のメモリセルアレイ１とセンスアンプア
レイ３との間には、第１のスイッチ手段を構成するトラ
ンジスタ５．６が形成され、さらにセンスアンプアレイ
３と第２のメモリセルアレイ２との間には第２のスイッ
チ手段を構成するトランジスタ７が配列されている。
上記第１および第２のメモリセルアレイ１．２は、それ
ぞれ複数のメモリセルをマトリクス状に配列したもので
あり、各メモリセルはアクセストランジスタ１１とキャ
パシタ１２により構成されている。各アクセストランジ
スタ１１のゲートは’７−）’＊ＷＬ　１．ＷＬ２．−
、ＷＬ　１　　’、ＷＬ２　’、・・・、に接続されて
おり、各アクセストランジスタ１１のソース・ドレイン
の一方は、ビット線ＢＬ、ＢＬに接続され、他方はキャ
パシタ１２に接続されている。上記ビット線ＢＬ、ＢＬ
は対をなしており、図中では第１列目から第ｉ＋３列目
のビット線対まで示している。なお、これらのビット線
対は、列選択信号Ｙ！〜Ｙ　１４２が供給される列選択
トランジスタ１４のオン・オフによって選択される。
上記センスアンプアレイ３を構成するセンスアンプ１３
は、上記第１のメモリセルアレイ１と第２のメモリセル
アレイ２との間で、一対のビット線ＢＬ、ＢＬにその１
つが対応して配設されている。各センスアンプ１３は、
両メモリセルアレイ１．２で共有されており、両メモリ
セルアレイ１゜２にわたるビット線ＢＬ、ＢＬの差信号
を増幅する。すなわち、各センスアンプＩ３ば、いわゆ
るシャアート型のセンスアンプであって、後述するよう
な第１および第２のスイッチ手段であるトランジスタ５
，６．７によって、両メモリセルアレイ１．２にわたる
ビット線ＢＬ、ＢＬの分割をすることができる。
上記センスアンプアレイ３の第１のメモリセルアレイＩ
を挟んた反対側には、Ｉ　／Ｏｉｓ対４が設けられてい
る。この第１のメモリセルアレイ１に隣接したＩ／Ｏ線
対４はＩ／Ｏ線、Ｉ／Ｏ線よりなる。Ｉ／Ｏ線は列選択
トランジスタ１４を介してビット線ＢＬに接続し、Ｉ／
Ｏ線は列選択トランジスタ１４を介してビット線ＢＬに
接続する。
このＩ　／Ｏ４ＩＩＡ対４を介してデータの転送が行わ
れるー 上記第１のスイッチ手段を構成するトランジスタ５．６
は、それぞれ第１のメモリセルアレイ１とセンスアンプ
１３との間のビット線ＢＬ、ＢＬを電気的に接続、非接
続とするように配設されている。トランジスタ５は、例
えば列選択信号Ｙｔ。
Ｙ１＊１．・・・により選択される一対のビット線のそ
れぞれに直列に配されている。このトランジスタ５のゲ
ートにはスイッチング信号ＩＳＯ＋が供給され、スイッ
チング信号ＩＳＯ＋が“Ｈ”レベル（高レベル）の時、
ビット線ＢＬ、ＢＬとセンスアンプ１３が接続し、スイ
ッチング信号ｒｓｏ、が“Ｌ”レベル（低レベル）の時
、ビット線ＢＬ。
ＢＬとセンスアンプ１３が非接続とされる。また、同じ
く第１のスイッチ手段を構成するトランジスタ６は、例
えば列選択信号Ｙｔ＋＋＋　ＹＡ＊ｓ＋・・・により選
択される一対のビット線のそれぞれに直列に配されてい
る。すなわち、トランジスタ５により制御されるビット
列と、トランジスタ６により制御されるビット列とは交
互に並び、ビット線は、トランジスタ５により選択され
る組と、トランジスタロにより選択される組の２組に分
割されている。
上記トランジスタ６のゲートにはスイッチング信号ＩＳ
Ｏ，が供給され、そのスイッチング信号ｌ５０８が“Ｈ
”レベルの時、上記ビット線ＢＬ。
■τとセンスアンプ１３が接続し、スイッチング信号ｒ
ｓｏｚが“Ｌ”レベルの時、ビットＩ、１ｌＢＬ。
ＢＬとセンスアンプ１３が非接続とされる。
第２のスイッチ手段を構成するトランジスタ７は、上記
センスアンプアレイ３と上記メモリセルアレイ２の間で
配設されている。このトランジスタ７は、各センスアン
プ１３に接続するビット線ＢＬ、ＢＬを第２のメモリセ
ルアレイとの間で断続する。トランジスタ７のゲートに
はスイッチング信号ｌ５Ｏ０が供給されている。このス
イッチング信号ｌ５Ｏ０がＨ”レベルの時、トランジス
タ７はオンになり、“Ｌ″レベル時トランジスタ７はオ
フとなる。
なお、上記第２のメモリセルアレイ２のセンスアンプ１
３の反対側の端部には、ビット線負荷回路やイコライズ
回路を構成するトランジスタ１５．１６が設けられ、こ
れらトランジスタ１５，１６は信号ΦＲＥＳにより制御
される。
次に、第２図〜第４図を参照しながら、第１のメモリセ
ルアレイ１をアクセスする場合と、第２のメモリセルア
レイ２をアクセスする場合について説明する。
まず、第１のメモリセルアレイ１をアクセスする場合で
は、第４図に実線で示すように、時刻ｔ０で信号ΦＲＥ
Ｓが“Ｌ”レベルになり、同時に信号ｌ５Ｏ０も”Ｌ”
レベルになる。すると、トランジスタ１５．１６はオフ
止され、第２のスイッチ手段を構成するトランジスタ７
もオフになる。
このとき信号Φ１３０．．　　Φ１３０．は共にＨ”レ
ベルであることから、トランジスタ５．６はオン状態と
され、従って、各センスアンプ１３は、第１のメモリセ
ルアレイｌのみとビットＭＢ　Ｌ。
ＢＬを介して接続する。また、このような第１および第
２のスイッチ手段の動作の後に、ローアドレス信号によ
ってワード線ＷＬ　１　’、　ＷＬ２　′、・・・のう
ちの１行が選択される０次に、時刻ｔ１でセンスアンプ
１３のセンシング動作から、ビット線ＢＬ、ＢＬの電位
が“Ｈ”レベルと″Ｌ″レベルにそれぞれ選択されたメ
モリセルのデータに対応して増幅される。このとき充放
電するビット線ＢＬ、ＢＬの領域は、トランジスタ７が
オフでありトランジスタ５．６がオンであることから、
第２図に示すように、第１のメモリセルアレイ１にかか
る領域だけとなる。このとき第２のメモリセルアレイ２
にかかる領域のビット線ＢＬ、ＢＬは充放電されない。
そして、列選択信号Ｙム、〜Ｙ１＊２＋・・・の中の１
つがＨ”レベルになり、選択された列だけのビット線対
がＩ／Ｏ線対４に接続され、データの読み出しや書き込
みが行われる。また、再書き込みも第１のメモリセルア
レイ１についてのみ行われ、第２のメモリセルアレイ２
のビット＆ＩＩＢＬ、ＢＬは何ら充放電しない、なお、
時刻ｔ、で信号ΦＲＥＳが″Ｌルベルから″Ｈ’レベル
に変化し、信号Φ■ｓｏｏが“Ｌ”レベルからＨ”レベ
ルへと変化する。
次に、第２のメモリセルアレイ２をアクセスする場合で
は、第４図に示すように、時刻ｔ０で信号ΦＲＥＳが”
Ｌ”レベルになり、第４図中破線で示すように、信号１
５０゜は“Ｈ”レベルのままにされる。そして、この時
刻む、で、第４図中破線で示すように、トランジスタ５
．６を制御する信号１３０．、信号＋ｓｏｇはそれぞれ
”Ｈ”レベルからｊ＋　１．　ＩＩレベルへ変化し、従
って、トランジスタ５，６はそれぞれオフ状態になる。
従って、センスアンプ１３には、ビット線ＢＬ、　ＢＬ
を介して第２のメモリセルアレイ２のみが接続すること
になる。そして、このような第１および第２のスイッチ
手段の動作と後に、ローアドレス信号によってワード線
ＷＬＩ、ＷＬ２．・・・のうちの１行が選択される０次
に時刻１．でセンスアンプ１３のセンシング動作から、
ビット線ＢＬ、ＢＬの電位が、“Ｈ”レベルと“Ｌ”レ
ベルにそれぞれ選択されたメモリセルのデータに対応し
て増幅される。このとき充放電するビット線ＢＬ、ＢＬ
の領域は、トランジスタ７がオンでありトランジスタ５
，６がオフであることから、第２のメモリセルアレイ２
の領域のみとなる。
このようなセンスアンプ１３の動作によって、選択され
たメモリセルのデータが増幅されるが、読み出しや書き
込みの場合には、アクセスされるメモリセルの位置に応
じて、選択的にトランジスタ５またはトランジスタ６を
オンにして、Ｉ／Ｏ線と接続する必要がある。すなわち
、例えば選択信号Ｙ　ｉ　ｒ　Ｙ　ｌ　４１　＋・・・
により選択されるビット線ＢＬ。
ＢＬにかかるメモリセルをアクセスする場合では、第４
図中破線で示すように、時刻ｔ８で上記信号ΦＩＳＯ＋
が”Ｌ”レベルから″Ｈ″レベルへ変化する。すると、
第１のメモリセルアレイ１に延長されているビット線Ｂ
Ｌ、ＢＬＯ中で、列選択信号Ｙ！、Ｙ１４．・・・によ
り選択される一対のビット線の組だけが、センスアンプ
１３とトランジスタ５を介して接続する。このとき、信
号ΦＩＳＯ＊が″Ｌルベルのままとされることから、ト
ランジスタ６はオフのままである。そして、トランジス
タ５を有する列（選択信号Ｙ＊、Ｙ＋−ｔ、・・・によ
り選択される列）にかかるメモリセルがビット線ＢＬ、
ＢＬを介してＩ／Ｏ線と接続することになる。
第３図は、このときに充放電されるビット線の領域を斜
線領域で示しており、従来では、第２のメモリセルアレ
イ２のメモリセルの選択時には、第１のメモリセルアレ
イ１の全部のビット線の充放電が必要であったが、本実
施例では、第１のメモリセルアレイにかかるビット線の
２のみが充放電される領域とされる。そして、ビット線
の分割する組を２組とすることで、第２のメモリセルア
レイのアクセス時には、全体の３／４のみが充放電され
る領域であり、その１／４は充放電しない。
よって、その消費電力を小さくすることが可能である。
なお、他の組のトランジスタ６にかかるメモリセルをア
クセスする場合には、時刻ｔ２で信号ＩＳｏｗ　を”Ｌ
”レベルから”Ｈ″レベル変化させ、信号ＩＳＯ，はＬ
”レベルのままとすれば良い。
そして、時刻ｔ、で信号ΦＲＥＳが“Ｌ”レベルから”
Ｈ”レベルに変化し、信号ΦｒｓＯｚ（若しくは信号Ｉ
ＳＯ＋）が“Ｌルベルから“Ｈ”レベルへと変化する。
上述のような動作を行う本実施例のメモリ装置は、第２
のメモリセルアレイ２のメモリセルをアクセスする場合
には、第１のメモリセルアレイ１のところに延長されて
いるビット線の組の中の一方のみを用いている。このた
め、第１のメモリセルアレイ１におけるビット線の半分
は、その充放電が行われない。従って、充放電に伴う消
費電力は低減されることになり、また、その高速動作を
実現することもできる。
第２の実施例 第２の実施例のメモリ装置は、第１の実施例のメモリ装
置のメモリセルアレイの数を倍に、すなわちブロック数
を２倍に増やし、消費電力を一定とするように制御する
構造となっている。
これを第５図を参照しながら説明すると、本実施例のメ
モリ装置は、２つのブロックを有し、４つのメモリセル
アレイ５１，５２，５３．５４が配列され、メモリセル
アレイ５１．５２間にはセンスアンプ５５が配設され、
メモリセルアレイ５３．５４間にはセンスアンプ５６が
配設されている。Ｉ／Ｏ線対５７．５８はメモリセルア
レイ５１とメモリセルアレイ５３の間に配設され、従っ
て、メモリセルアレイ５１．５３がビット線を複数組に
分割する第１のスイッチ手段を有した第１のメモリセル
アレイとなる。
このようにメモリセルアレイが第１の実施例のメモリ装
置と比較して倍にされたメモリ装置においては、Ｉ／Ｏ
線対５７．５８からみて一方が第１のメモリセルアレイ
にアクセスしている時は、同時に第２のメモリセルアレ
イにアクセスするように操作される。第５図中、斜線で
示す領域は、その充放電にかかる領域であり、例えばメ
モリセルアレイ５１．５４がアクセスされるメモリセル
を有し、分割されて動作するビット線はメモリセルアレ
イ５３のものだけである。図示のように、全体の５７８
が充放電にかかる領域であり、消費電力を低減できる。
そして、本実施例のメモリ装置では、一方のブロックで
第１のメモリセルアレイがアクセスされれば、他方のブ
ロックでは第２のメモリセルアレイがアクセスされるこ
とになる。すなわち、第４図における実線で制御される
ブロックと、破線で制御されるブロックとが隣接するこ
とになる。このため、第５図中の斜線領域は常に一定と
ものとなり、５７８という数字は変わらない。
なお、２ブロツクに限定されず、さらに多くのブロック
に対しても同様の制御をすることが可能である。
第３の実施例 第３の実施例は、ビット線の分割する数を３＆１とした
例である。
すなわち、第６図に示すように、第１のメモリセルアレ
イ６１における組をビット列ＹａＯ組。
ビット列ｙｂＯ組、ビット列ＹｃＯ組の３組としている
。そして、第１のメモリセルアレイ６１と第２のメモリ
セルアレイ６２の間にはセンスアンプ６３が配列され、
このセンスアンプ６３と第１のメモリセルアレイ６１を
挟んで対向するようにＩ／Ｏ線対６４が設けられている
。また、図示を省略するが、第１および第２のスイッチ
手段も設けられており、第１のスイッチ手段は、制御さ
れる信号の数がが３つとなる。
このような構造のメモリ装置では、第２のメモリセルア
レイ６２のアクセス時には、上記各組Ｙａ、Ｙｂ、Ｙｃ
の中のいずれか１組のみが、充放電される０選択される
のは、アクセスされるメモリセルが存在するビット線Ｂ
Ｌ、ＢＬを含む組である。
このような構成とすることで、その消費電力をさらに小
さくすることができ、その高速化を図ることも可能であ
る。
なお、３つに分割した組ではなく、４つやそれ以上の組
にすることも可能である。
なお、本発明は上述の各実施例に限定されず、その要旨
を逸脱しない範囲での種々の変更が可能である。
［発明の効果〕 本発明のメモリ装置は、第１のスイッチ手段によって、
第１のメモリセルアレイにかかるビット線が複数の分割
されて、充放電する。このため、全体の消費電力は低減
されることになり、その高速動作化も図ることができる
。
【図面の簡単な説明】
第１図は本発明のメモリ装置の一例の要部回路図、第２
図はそのメモリ装置の一例の第１のメモリセルアレイを
アクセスした場合の充放電にかかる領域を示す模式図、
第３図は上記メモリ装置の一例の第２のメモリセルアレ
イをアクセスした場合の充放電にかかる領域を示す模式
図、第４図は上記メモリ装置の一例の動作を説明するた
めのタイムチャート、第５図は本発明のメモリ装置の他
の例を説明するための模式図、第６図は本発明のメモリ
装置のさらに他の例を説明するための模式図、第７図は
従来のメモリ装置の一例を説明するための模式図である
。 １・・・第１のメモリセルアレイ ２・・・第２のメモリセルアレイ ３・・・センスアンプアレイ ４・・弓／Ｏ線対 ５・・・トランジスタ ６・・・トランジスタ ７・・・トランジスタ ’ＢＬ、ＢＬ・・・ビット線 特許出願人　　　ソニー株式会社 代理人弁理士　小泡　晃（他２名）

Claims (1)

    【特許請求の範囲】
  1. 第１および第２のメモリセルアレイと、両メモリセルア
    レイの間に設けられ且つそれらに共有されるセンスアン
    プと、上記第１のメモリセルアレイを挟んで上記センス
    アンプに対向して設けられるＩ／Ｏ線と、上記第１のメ
    モリセルアレイと上記センスアンプ間でビット線を複数
    組に分割する第１のスイッチ手段と、第２のメモリセル
    アレイと上記センスアンプ間でこれらを分離する第２の
    スイッチ手段が設けられることを特徴とするメモリ装置
    。
JP62328895A 1987-12-25 1987-12-25 メモリ装置 Pending JPH01171195A (ja)

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EP88312253A EP0323172B1 (en) 1987-12-25 1988-12-22 Dynamic random access memories having shared sensing amplifiers
DE3853714T DE3853714D1 (de) 1987-12-25 1988-12-22 Dynamische Direktzugriffsspeicher mit anteilig genutzten Abfühlverstärkern.

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