JPH06334028A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH06334028A JPH06334028A JP12258993A JP12258993A JPH06334028A JP H06334028 A JPH06334028 A JP H06334028A JP 12258993 A JP12258993 A JP 12258993A JP 12258993 A JP12258993 A JP 12258993A JP H06334028 A JPH06334028 A JP H06334028A
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Abstract
(57)【要約】 （修正有）
【目的】 溝の幅および深さを変えることなく、凹部内
に酸化膜を埋め込むために必要な熱酸化時間を短くでき
る誘電体分離基板の製造方法を提供する。 【構成】 凹部２と基板端部に開口する溝３が形成され
た第１半導体基板１の溝３側壁に酸化膜４および窒化膜
５ｂを形成し、第２半導体基板と貼り合わせる。その
後、酸化性雰囲気中において、凹部２を酸化シリコンで
埋め込む。このとき、溝３側壁に形成された窒化膜５ｂ
はこの側壁の酸化を防ぐ。その後、第１半導体基板を研
削・研磨して溝３を露出させ、この溝３を多結晶シリコ
ン１０で埋設し誘電体絶縁分離基板とする。
に酸化膜を埋め込むために必要な熱酸化時間を短くでき
る誘電体分離基板の製造方法を提供する。 【構成】 凹部２と基板端部に開口する溝３が形成され
た第１半導体基板１の溝３側壁に酸化膜４および窒化膜
５ｂを形成し、第２半導体基板と貼り合わせる。その
後、酸化性雰囲気中において、凹部２を酸化シリコンで
埋め込む。このとき、溝３側壁に形成された窒化膜５ｂ
はこの側壁の酸化を防ぐ。その後、第１半導体基板を研
削・研磨して溝３を露出させ、この溝３を多結晶シリコ
ン１０で埋設し誘電体絶縁分離基板とする。
Description
【０００１】
【産業上の利用分野】本発明は誘電体分離基板の製造方
法に関し、特に基板の貼り合わせ技術を利用したＳＯＩ
(Silicon On Insulator)基板の製造方法に関する。
法に関し、特に基板の貼り合わせ技術を利用したＳＯＩ
(Silicon On Insulator)基板の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路における素子分離法とし
て誘電体分離法が注目されており、その一例として、シ
リコン基板の直接接合技術と熱酸化による酸化膜成長を
用い、基板内部に誘電体埋め込み層として熱酸化シリコ
ンを充填、埋設する方法が提案されている（例えば特開
平２―９６３５０号公報）。
て誘電体分離法が注目されており、その一例として、シ
リコン基板の直接接合技術と熱酸化による酸化膜成長を
用い、基板内部に誘電体埋め込み層として熱酸化シリコ
ンを充填、埋設する方法が提案されている（例えば特開
平２―９６３５０号公報）。
【０００３】この方法は、図１０に示すように表面に浅
い凹部２３（図１０（ａ））と前記凹部２３と連通する
酸素導入用の溝２４（図１０（ｂ））を形成した第１半
導体基板２１と、第２半導体基板２２を直接接合（図１
０（ｃ））した後、酸化性ガス雰囲気中で加熱処理し、
前記溝２４に沿って凹部２３内にガスを供給することに
より、熱酸化シリコン２５を埋め込み（図１０
（ｄ））、その後、溝２４が表面に露出するまで研削、
ポリッシュする（図１０（ｅ））方法であり、熱酸化シ
リコンで電気的に絶縁分離された領域を選択的に形成す
ることができる。
い凹部２３（図１０（ａ））と前記凹部２３と連通する
酸素導入用の溝２４（図１０（ｂ））を形成した第１半
導体基板２１と、第２半導体基板２２を直接接合（図１
０（ｃ））した後、酸化性ガス雰囲気中で加熱処理し、
前記溝２４に沿って凹部２３内にガスを供給することに
より、熱酸化シリコン２５を埋め込み（図１０
（ｄ））、その後、溝２４が表面に露出するまで研削、
ポリッシュする（図１０（ｅ））方法であり、熱酸化シ
リコンで電気的に絶縁分離された領域を選択的に形成す
ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、凹部内に熱酸化シリコンを埋め込む熱酸
化工程において、凹部への熱酸化シリコンの充填が熱酸
化時間の経過とともに基板端部から中央部に向かって順
次行われていくため、中央部を酸化するのに時間がかか
ってしまう。これを以下に説明する。
来の方法では、凹部内に熱酸化シリコンを埋め込む熱酸
化工程において、凹部への熱酸化シリコンの充填が熱酸
化時間の経過とともに基板端部から中央部に向かって順
次行われていくため、中央部を酸化するのに時間がかか
ってしまう。これを以下に説明する。
【０００５】凹部への酸化性ガスの供給は、供給口とな
る基板端部に連通した溝を通して行われるものであり、
供給口に近く、従ってガスの供給量が多い基板端部に近
い凹部領域では熱酸化膜の成長速度が速いのに対し、供
給量の少ない基板中央部では成長速度が遅くなる。そし
て、この凹部での熱酸化膜の成長と同様に、溝側壁に成
長する熱酸化膜も、基板端部に近い領域の成長は速い。
従って、熱酸化が進むにつれて基板端部近傍の溝の開口
面積、すなわち溝の幅および深さは小さくなり、基板中
央部へのガスの供給はより一層困難となる。このため基
板中央部まで完全に埋設，充填するまでにかかる熱酸化
時間は、この溝側壁の熱酸化膜の成長によってさらに増
大する。
る基板端部に連通した溝を通して行われるものであり、
供給口に近く、従ってガスの供給量が多い基板端部に近
い凹部領域では熱酸化膜の成長速度が速いのに対し、供
給量の少ない基板中央部では成長速度が遅くなる。そし
て、この凹部での熱酸化膜の成長と同様に、溝側壁に成
長する熱酸化膜も、基板端部に近い領域の成長は速い。
従って、熱酸化が進むにつれて基板端部近傍の溝の開口
面積、すなわち溝の幅および深さは小さくなり、基板中
央部へのガスの供給はより一層困難となる。このため基
板中央部まで完全に埋設，充填するまでにかかる熱酸化
時間は、この溝側壁の熱酸化膜の成長によってさらに増
大する。
【０００６】このため熱酸化時間を短くするためには、
溝側壁への酸化膜の成長を考慮して、あらかじめ溝の幅
および深さを大きくしておけばよいが、溝幅を広くする
と後工程の多結晶シリコンで溝部を埋設する工程で、そ
の堆積量を増す必要が生じる。これは例えば開口した溝
幅がその溝の深さよりも小さい場合等には、溝幅が埋設
に必要な堆積量を決定することによる。また溝を深く形
成することも溝幅を狭くした場合にはアスペクト比等の
問題で難しい。また研削・ポリッシュで溝を表面に露出
する工程で、研削の段階で溝を露出させると溝部が欠け
るためポリッシュで溝を露出せざるを得ず、このため溝
が深いとポリッシュでの取りしろが大きくなりポリッシ
ュ時間の増大、そして基板の加工精度の悪化をまねく。
以上の問題点は基板を大口径化した場合にさらに顕著と
なる。
溝側壁への酸化膜の成長を考慮して、あらかじめ溝の幅
および深さを大きくしておけばよいが、溝幅を広くする
と後工程の多結晶シリコンで溝部を埋設する工程で、そ
の堆積量を増す必要が生じる。これは例えば開口した溝
幅がその溝の深さよりも小さい場合等には、溝幅が埋設
に必要な堆積量を決定することによる。また溝を深く形
成することも溝幅を狭くした場合にはアスペクト比等の
問題で難しい。また研削・ポリッシュで溝を表面に露出
する工程で、研削の段階で溝を露出させると溝部が欠け
るためポリッシュで溝を露出せざるを得ず、このため溝
が深いとポリッシュでの取りしろが大きくなりポリッシ
ュ時間の増大、そして基板の加工精度の悪化をまねく。
以上の問題点は基板を大口径化した場合にさらに顕著と
なる。
【０００７】本発明は以上のような種々の問題点に着目
し、形成する溝の幅および深さを変えることなく、凹部
内に酸化膜を埋め込むために必要な熱酸化時間を短くで
きる誘電体分離基板の製造方法を提供することを目的と
している。
し、形成する溝の幅および深さを変えることなく、凹部
内に酸化膜を埋め込むために必要な熱酸化時間を短くで
きる誘電体分離基板の製造方法を提供することを目的と
している。
【０００８】
【課題を解決するための手段】すなわち、本発明による
誘電体分離基板の製造方法は、第１及び第２の半導体基
板を接合して内部に誘電体埋め込み層が形成された半導
体基板を製造する方法であって、該第１半導体基板及び
第２半導体基板のうち、少なくとも一方の基板に於ける
他方の半導体基板との接合主面上で且つ誘電体埋め込み
層形成位置に相当する領域に所定の深さを有する凹部を
形成するとともに、該凹部により形成される空間部に連
通する位置に開口部を有し且つその深さが該凹部の深さ
よりも深くなる様に設定された溝部を該第１と第２の半
導体基板の少なくとも一方の半導体基板の接合主面に形
成すると同時に該溝部は当該半導体基板の基板端面に開
口部を有する様に形成される加工工程、該第１及び第２
の半導体基板を直接接合して接合基板とする接合工程、
少なくとも前記接合工程以前の段階において、前記加工
工程において、該第１および第２の半導体基板の少なく
とも一方に形成された該溝部の側壁に耐酸化性膜を形成
する形成工程とを有することを特徴とする。
誘電体分離基板の製造方法は、第１及び第２の半導体基
板を接合して内部に誘電体埋め込み層が形成された半導
体基板を製造する方法であって、該第１半導体基板及び
第２半導体基板のうち、少なくとも一方の基板に於ける
他方の半導体基板との接合主面上で且つ誘電体埋め込み
層形成位置に相当する領域に所定の深さを有する凹部を
形成するとともに、該凹部により形成される空間部に連
通する位置に開口部を有し且つその深さが該凹部の深さ
よりも深くなる様に設定された溝部を該第１と第２の半
導体基板の少なくとも一方の半導体基板の接合主面に形
成すると同時に該溝部は当該半導体基板の基板端面に開
口部を有する様に形成される加工工程、該第１及び第２
の半導体基板を直接接合して接合基板とする接合工程、
少なくとも前記接合工程以前の段階において、前記加工
工程において、該第１および第２の半導体基板の少なく
とも一方に形成された該溝部の側壁に耐酸化性膜を形成
する形成工程とを有することを特徴とする。
【０００９】
【作用】本発明によると、第１及び第２の半導体基板を
接合して該第１半導体基板及び第２半導体基板のうち、
少なくとも一方の基板に形成した溝部および凹部を酸化
性雰囲気中において酸化する前工程として、前期溝部の
側壁に耐酸化性膜を形成するようにしているため、前期
酸化性雰囲気中において溝部および凹部を酸化する際
に、前期溝部の側壁が酸化されることはない。従って、
酸化性ガスが溝部を通る面積の減少を防ぐことができ
る。
接合して該第１半導体基板及び第２半導体基板のうち、
少なくとも一方の基板に形成した溝部および凹部を酸化
性雰囲気中において酸化する前工程として、前期溝部の
側壁に耐酸化性膜を形成するようにしているため、前期
酸化性雰囲気中において溝部および凹部を酸化する際
に、前期溝部の側壁が酸化されることはない。従って、
酸化性ガスが溝部を通る面積の減少を防ぐことができ
る。
【００１０】
【実施例】以下、本発明による一実施例を図面に基づい
て説明する。図１〜図９は本発明を適用して製造する誘
電体分離基板の製造工程順における基板の要部断面構造
を示している。本実施例を製造工程順に説明する。まず
図１に示すように少なくとも一方の面を鏡面研磨した第
１半導体基板１の鏡面１ａの一部を化学エッチングある
いは反応性イオンエッチング（以下ＲＩＥと記す。）に
より選択的にエッチングし、深さ０．０５〜２．０μｍ
の凹部２を形成する。
て説明する。図１〜図９は本発明を適用して製造する誘
電体分離基板の製造工程順における基板の要部断面構造
を示している。本実施例を製造工程順に説明する。まず
図１に示すように少なくとも一方の面を鏡面研磨した第
１半導体基板１の鏡面１ａの一部を化学エッチングある
いは反応性イオンエッチング（以下ＲＩＥと記す。）に
より選択的にエッチングし、深さ０．０５〜２．０μｍ
の凹部２を形成する。
【００１１】次に図２に示すように凹部２と前記鏡面１
ａとの境界に沿い、かつ凹部２に連通し基板端部に開口
する溝３を、化学エッチング、ＲＩＥあるいはダイシン
グソーによって形成する。この溝３の形状については、
凹部２の形状、基板サイズ等を考慮して決めるべきもの
であるが少なくともその深さは凹部２の深さよりも大き
くする必要がある。さらに必要に応じ、この第１シリコ
ン基板１を熱酸化した後、この熱酸化によって形成され
た熱酸化膜を例えばふっ化水素水溶液により完全に除去
し、ＲＩＥ等による前記エッチング工程において基板表
面に生じた結晶のダメージを除去するようにしてもよ
い。
ａとの境界に沿い、かつ凹部２に連通し基板端部に開口
する溝３を、化学エッチング、ＲＩＥあるいはダイシン
グソーによって形成する。この溝３の形状については、
凹部２の形状、基板サイズ等を考慮して決めるべきもの
であるが少なくともその深さは凹部２の深さよりも大き
くする必要がある。さらに必要に応じ、この第１シリコ
ン基板１を熱酸化した後、この熱酸化によって形成され
た熱酸化膜を例えばふっ化水素水溶液により完全に除去
し、ＲＩＥ等による前記エッチング工程において基板表
面に生じた結晶のダメージを除去するようにしてもよ
い。
【００１２】次に、図３に示すように、第１半導体基板
１の表面に熱酸化膜４を形成する。さらに、この熱酸化
膜４の上に窒化膜５を形成する。次に図４に示すよう
に、ＲＩＥ等のドライエッチングにより異方性（垂直
性）エッチングを行い、溝３の側壁に形成されている窒
化膜５ｂを残すかたちでエッチングを行う。このエッチ
ング条件は窒化膜と酸化膜の選択比が大きく、酸化膜が
窒化膜のエッチングにおいてストッパとしてはたらくよ
うな条件で行うことが望ましい。またこの時少なくとも
第１半導体基板１の鏡面１ａ上に形成された熱酸化膜４
ａ上の窒化膜５ａは完全に除去されてなければならな
い。また凹部側壁の窒化膜５ｃは残っていてもよいが、
その高さは第１半導体基板の鏡面１ａよりも低くしなけ
ればならない。
１の表面に熱酸化膜４を形成する。さらに、この熱酸化
膜４の上に窒化膜５を形成する。次に図４に示すよう
に、ＲＩＥ等のドライエッチングにより異方性（垂直
性）エッチングを行い、溝３の側壁に形成されている窒
化膜５ｂを残すかたちでエッチングを行う。このエッチ
ング条件は窒化膜と酸化膜の選択比が大きく、酸化膜が
窒化膜のエッチングにおいてストッパとしてはたらくよ
うな条件で行うことが望ましい。またこの時少なくとも
第１半導体基板１の鏡面１ａ上に形成された熱酸化膜４
ａ上の窒化膜５ａは完全に除去されてなければならな
い。また凹部側壁の窒化膜５ｃは残っていてもよいが、
その高さは第１半導体基板の鏡面１ａよりも低くしなけ
ればならない。
【００１３】次に図５に示すように、窒化膜５がエッチ
ングされた領域の熱酸化膜４を、例えばふっ化水素水溶
液により完全に除去する。次に、第１半導体基板１と少
なくとも一方の面を鏡面研磨した第２半導体基板６とを
例えばトリクレン煮沸、アセトン超音波洗浄、ＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ 2 Ｏ＝１：１：４の混合液による有機
物の除去、ＨＣｌ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４の混
合液による金属汚染の除去および純水洗浄を順次施すこ
とにより、十分洗浄する。その後、第１半導体基板１の
鏡面１ａと第２半導体基板６の鏡面６ａの自然酸化膜を
例えばＨＦ：Ｈ2 Ｏ＝１：５０の混合液により、除去し
た後、例えばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液等
の酸性溶液中への浸漬あるいは熱酸化あるいは酸素プラ
ズマ照射等によって基板表面に１〜１００ｎｍ程度の酸
化層を形成して親水性を持たせ、純水にて洗浄する。次
に乾燥窒素、スピン等の乾燥を行い、基板表面に吸着す
る水分量を制御した後、図６に示すように、これら２枚
の基板１の鏡面１ａと基板６の鏡面６ａとを密着させ
る。これにより２枚の基板１，６は表面に形成されたシ
ラノール基および表面に吸着した水分子の水素結合によ
り接着される。さらにこの接着した基板１および６を例
えば１０Ｔｏｒｒ以下の真空中にて乾燥させる。このと
き基板１および６の反りを補償するため、３０ｇ重／cm
2 以上の荷重を加えるようにしても良い。この後、基板
１、６に例えば窒素、アルゴン等の不活性雰囲気中で１
１００℃以上、１時間以上の熱処理を施すことにより、
接着面において脱水縮合反応が起き、２枚の基板１、６
は直接接合されて一体化し、接合基板７が形成される。
ただし、このとき凹部２および溝部３は接合しておらず
空洞となっている。
ングされた領域の熱酸化膜４を、例えばふっ化水素水溶
液により完全に除去する。次に、第１半導体基板１と少
なくとも一方の面を鏡面研磨した第２半導体基板６とを
例えばトリクレン煮沸、アセトン超音波洗浄、ＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ 2 Ｏ＝１：１：４の混合液による有機
物の除去、ＨＣｌ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４の混
合液による金属汚染の除去および純水洗浄を順次施すこ
とにより、十分洗浄する。その後、第１半導体基板１の
鏡面１ａと第２半導体基板６の鏡面６ａの自然酸化膜を
例えばＨＦ：Ｈ2 Ｏ＝１：５０の混合液により、除去し
た後、例えばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液等
の酸性溶液中への浸漬あるいは熱酸化あるいは酸素プラ
ズマ照射等によって基板表面に１〜１００ｎｍ程度の酸
化層を形成して親水性を持たせ、純水にて洗浄する。次
に乾燥窒素、スピン等の乾燥を行い、基板表面に吸着す
る水分量を制御した後、図６に示すように、これら２枚
の基板１の鏡面１ａと基板６の鏡面６ａとを密着させ
る。これにより２枚の基板１，６は表面に形成されたシ
ラノール基および表面に吸着した水分子の水素結合によ
り接着される。さらにこの接着した基板１および６を例
えば１０Ｔｏｒｒ以下の真空中にて乾燥させる。このと
き基板１および６の反りを補償するため、３０ｇ重／cm
2 以上の荷重を加えるようにしても良い。この後、基板
１、６に例えば窒素、アルゴン等の不活性雰囲気中で１
１００℃以上、１時間以上の熱処理を施すことにより、
接着面において脱水縮合反応が起き、２枚の基板１、６
は直接接合されて一体化し、接合基板７が形成される。
ただし、このとき凹部２および溝部３は接合しておらず
空洞となっている。
【００１４】次に、図７に示すように、この基板７を例
えばドライＯ2 、ウエットＯ2、あるいはＨ2 ／Ｏ2 混
合燃焼気体等の酸化性雰囲気で９００℃以上、１時間以
上の熱処理を施し、溝３を通して接合基板７内部の空洞
部表面を酸化して、熱酸化シリコン層８を形成する。た
だし、この図７に示す酸化工程は、前記凹部２の表面と
基板６の表面から成長形成される熱酸化シリコンによっ
て完全に埋設、充填されるように酸化時間が設定されて
いる。このとき、窒化膜５ｂの形成されている溝の側壁
には熱酸化膜は形成されないため、溝の酸化性ガスに対
する開口面積は、溝の底部には熱酸化膜９が成長してそ
の面積は減少するものの、側壁での成長はないことによ
りその縮小率は低く、熱酸化時間は窒化膜５ｂが形成さ
れてない場合よりも短くすることができる。以上の工程
を経て基板内部に誘電体層８が埋め込まれた半導体基板
７が形成される。そしてこの後、図８に示すように、基
板１をその表面１ｂ側から溝３が表面に露出するまで研
削・ポリッシュを行う。この後必要ならば、分離耐圧を
確保するために、側壁に形成された窒化膜５ｂをリン酸
等で除去した後、熱酸化をすることで側壁に厚い酸化膜
を形成してもよい。次に図９に示すように、開口した溝
３を多結晶シリコン１０で埋設し平坦化を行う。
えばドライＯ2 、ウエットＯ2、あるいはＨ2 ／Ｏ2 混
合燃焼気体等の酸化性雰囲気で９００℃以上、１時間以
上の熱処理を施し、溝３を通して接合基板７内部の空洞
部表面を酸化して、熱酸化シリコン層８を形成する。た
だし、この図７に示す酸化工程は、前記凹部２の表面と
基板６の表面から成長形成される熱酸化シリコンによっ
て完全に埋設、充填されるように酸化時間が設定されて
いる。このとき、窒化膜５ｂの形成されている溝の側壁
には熱酸化膜は形成されないため、溝の酸化性ガスに対
する開口面積は、溝の底部には熱酸化膜９が成長してそ
の面積は減少するものの、側壁での成長はないことによ
りその縮小率は低く、熱酸化時間は窒化膜５ｂが形成さ
れてない場合よりも短くすることができる。以上の工程
を経て基板内部に誘電体層８が埋め込まれた半導体基板
７が形成される。そしてこの後、図８に示すように、基
板１をその表面１ｂ側から溝３が表面に露出するまで研
削・ポリッシュを行う。この後必要ならば、分離耐圧を
確保するために、側壁に形成された窒化膜５ｂをリン酸
等で除去した後、熱酸化をすることで側壁に厚い酸化膜
を形成してもよい。次に図９に示すように、開口した溝
３を多結晶シリコン１０で埋設し平坦化を行う。
【００１５】このように上記実施例に従い誘電体分離基
板を形成すれば、溝の側壁に形成した窒化膜により酸化
性ガスの通過する経路を確保することができるため、基
板端部と基板中央部との酸化速度の差を縮めることがで
きる。従って、形成する溝の幅および深さを変えること
なく、凹部内に熱酸化シリコンを埋め込むために必要な
熱酸化時間を短くすることができる。
板を形成すれば、溝の側壁に形成した窒化膜により酸化
性ガスの通過する経路を確保することができるため、基
板端部と基板中央部との酸化速度の差を縮めることがで
きる。従って、形成する溝の幅および深さを変えること
なく、凹部内に熱酸化シリコンを埋め込むために必要な
熱酸化時間を短くすることができる。
【００１６】
【発明の効果】以上詳述したように、本発明によれば、
酸化性雰囲気中において溝部および凹部を酸化する際
に、前期溝部側壁に形成した耐酸化性膜により、酸化性
ガスの通過する面積の減少を防ぐことができるため、酸
化性ガスが前期溝部を通して前期凹部に到達し易くな
る。従って、基板端部と基板中央部との酸化時間の差を
縮めることができ、形成する溝の幅および深さを変える
ことなく、凹部内に熱酸化シリコンを埋め込むために必
要な熱酸化時間を短くすることができる。
酸化性雰囲気中において溝部および凹部を酸化する際
に、前期溝部側壁に形成した耐酸化性膜により、酸化性
ガスの通過する面積の減少を防ぐことができるため、酸
化性ガスが前期溝部を通して前期凹部に到達し易くな
る。従って、基板端部と基板中央部との酸化時間の差を
縮めることができ、形成する溝の幅および深さを変える
ことなく、凹部内に熱酸化シリコンを埋め込むために必
要な熱酸化時間を短くすることができる。
【図１】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図２】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図３】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図４】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図５】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図６】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図７】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図８】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図９】本発明による一実施例を示す誘電体分離基板の
製造工程図である。
製造工程図である。
【図１０】従来技術における誘電体分離基板の製造工程
図である。
図である。
１ 第１半導体基板 １ａ 第１半導体基板の鏡面 ２ 凹部 ３ 溝 ４ 熱酸化膜 ４ａ 第１半導体基板の鏡面上の熱酸化膜 ５ 窒化膜 ５ａ 第１半導体基板の鏡面上の窒化膜 ５ｂ 溝側壁の窒化膜 ５ｃ 凹部側壁の窒化膜 ６ 第２半導体基板 ６ａ 第２半導体基板の鏡面 ７ 接合基板 ８ 熱酸化シリコン層 ９ 溝底部の熱酸化膜 １０ 多結晶シリコン
Claims (1)
- 【請求項１】 第１及び第２の半導体基板を接合して内
部に誘電体埋め込み層が形成された半導体基板を製造す
る方法であって、 該第１半導体基板及び第２半導体基板のうち、少なくと
も一方の基板に於ける他方の半導体基板との接合主面上
で且つ誘電体埋め込み層形成位置に相当する領域に所定
の深さを有する凹部を形成するとともに、該凹部により
形成される空間部に連通する位置に開口部を有し且つそ
の深さが該凹部の深さよりも深くなる様に設定された溝
部を該第１と第２の半導体基板の少なくとも一方の半導
体基板の接合主面に形成すると同時に該溝部は当該半導
体基板の基板端面に開口部を有する様に形成される加工
工程、 該第１及び第２の半導体基板を直接接合して接合基板と
する接合工程、 少なくとも前記接合工程以前の段階において、前記加工
工程において、該第１および第２の半導体基板の少なく
とも一方に形成された該溝部の側壁に耐酸化性膜を形成
する形成工程、 を有することを特徴とした誘電体分離領基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12258993A JPH06334028A (ja) | 1993-05-25 | 1993-05-25 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12258993A JPH06334028A (ja) | 1993-05-25 | 1993-05-25 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334028A true JPH06334028A (ja) | 1994-12-02 |
Family
ID=14839669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12258993A Withdrawn JPH06334028A (ja) | 1993-05-25 | 1993-05-25 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334028A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330554A (ja) * | 1995-03-13 | 1996-12-13 | Nec Corp | 半導体基板及びその製造方法 |
| US5681775A (en) * | 1995-11-15 | 1997-10-28 | International Business Machines Corporation | Soi fabrication process |
| JP2006512754A (ja) * | 2002-12-24 | 2006-04-13 | コミサリヤ・ア・レネルジ・アトミク | 複合基板の製造方法およびこのようにして得られる構造 |
-
1993
- 1993-05-25 JP JP12258993A patent/JPH06334028A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330554A (ja) * | 1995-03-13 | 1996-12-13 | Nec Corp | 半導体基板及びその製造方法 |
| US5681775A (en) * | 1995-11-15 | 1997-10-28 | International Business Machines Corporation | Soi fabrication process |
| JP2006512754A (ja) * | 2002-12-24 | 2006-04-13 | コミサリヤ・ア・レネルジ・アトミク | 複合基板の製造方法およびこのようにして得られる構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |