JPH08293544A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】基板の表面が平坦で、かつ、厚みバラツキを低
減することができる半導体基板の製造方法を提供する。 【構成】溝３を有する第１シリコン基板１と厚みバラツ
キの小さな第２シリコン基板４とを直接接合にて貼り合
わせた後に、第１シリコン基板１の表面を所定量除去し
て溝３を露出させる。溝３の内面には酸化シリコン膜６
が形成されている。第１シリコン基板１の表面に、直
接、多結晶シリコン８を堆積して溝３内を多結晶シリコ
ン８で充填する。多結晶シリコン８を所定量研削して多
結晶シリコン８の表面を平坦化し、さらに、多結晶シリ
コン８を所定量研磨して第１シリコン基板１の表面を露
出させる。溝３の側壁の酸化シリコン膜６を基板１の表
面から所望の深さまで除去する。基板１の表面と溝３内
の多結晶シリコン８の表面を同時に研磨して溝部の表面
を平坦化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体基板の製造方
法に係り、特に、ＳＯＩ（Ｓilicon ＯnＩnsulor）構
造を有する半導体基板の製造に好適なものである。

【０００２】

【従来の技術】誘電体で絶縁分離された半導体基板（Ｓ
ＯＩ構造）を製造する方法として、シリコン基板の直接
接合による貼り合わせ法がある。これは、酸化膜（埋め
込み酸化膜）を介してシリコン基板を貼り合わせた後、
埋め込み酸化膜から表面（研磨面）までが所望の厚みに
なるまで研削及び研磨を行うことで製造する方法であ
る。ＳＯＩ構造は、異なる回路あるいは素子（ＭＯＳ、
バイポーラ素子、パワー素子等）を、回路単位、ＣＭＯ
Ｓのウエル単位、または素子単位で絶縁分離することが
できるため、同一チップ上にこれらの異なる素子等を同
時に形成することができ、これによりチップの多機能化
や小型化はもとより、信頼性を向上させることができ
る。

【０００３】特にシリコン基板の貼り合わせ技術を使っ
て部分的に埋め込み酸化膜を形成する方法としては、特
開平２−９６３５０号公報に開示されている方法があ
る。この技術を図４３〜図４９を用いて説明する。

【０００４】まず、図４３に示すように、２枚のシリコ
ン基板４１，４２を貼り合わせて貼り合わせ基板４３と
する。この際、素子を形成する側の基板が第１シリコン
基板４１であり、第１シリコン基板４１を支持する基板
が第２シリコン基板４２である。又、貼り合わせ基板４
３には溝４４，４５が形成されるとともに溝４４，４５
の内面、および基板４１と４２との間には酸化シリコン
膜４６が形成されている。溝４４はその横幅が９０μｍ
で深さが２０μｍ、溝４５はその横幅が２μｍで深さが
１５μｍとなっている。そして、図４４に示すように、
酸化シリコン膜４６で分離されたシリコン領域（ＳＯＩ
層４７）を厚み１０μｍとする場合、まず、図４４に示
すように研削を行い、さらに、図４５に示すように、研
磨を行う。この際、研削加工で溝４４，４５を露出させ
ると溝４４，４５が欠けるために研削工程では基板全面
において溝４４，４５を露出させてはならない。そのた
めに、図４４に示すように、溝４４，４５よりも上のと
ころで研削を終了させる。溝４４，４５の深さはＲＩＥ
（反応性イオンエッチング）で溝を形成する場合、その
幅が広くなるほど深くなることから、最も幅の広い溝が
研削加工での基準（図４３に示した場合では９０μｍ幅
の溝４４がこれに対応）となる。研削加工の加工精度、
溝の深さバラツキ、シリコン基板４２の厚みバラツキの
ために、研削は溝の露出を防ぐため、加工後の基板厚み
が、溝の深さとシリコン基板４２の厚みの和にマージン
を加えた値になるようにして加工をしなればならない。
一般的には最低でも５μｍのマージンをとって加工して
いる。

【０００５】図４５に示す研磨加工では最も溝幅の小さ
い溝（図４３では２μｍ幅の溝４５が対応）を完全に露
出させなければならない。従って、研磨で除去する厚み
は、溝上の厚み（マージン分；５μｍ）と溝幅の違いに
よる深さの差（５μｍ）の和となるが、研削加工と同様
に基板全面で溝を完全に露出させるためのマージンを加
えて加工しなければならない（例えば、５μｍのマージ
ン）。従って、マージンを５μｍとした場合には研磨代
は１５μｍとなり、通常の研磨代が４〜８μｍであるこ
とから、その倍以上の研磨代となる。研磨加工は研磨代
が大きくなるほど、加工精度は悪くなる。従って、図４
５においてｔ７，ｔ８（＜ｔ７）にて示すように、内部
に溝を有する貼り合わせ基板４３の研磨加工後のシリコ
ン基板４１（ＳＯＩ層４７）の厚みバラツキが大きい。

【０００６】またこの後、図４６に示すように、熱酸化
等によって基板表面に酸化シリコン膜４８を形成し、次
いでＬＰＣＶＤ法により多結晶シリコン４９を堆積する
ことで溝４４，４５を多結晶シリコン４９で充填し、図
４７に示すように、基板表面の酸化シリコン膜４８をス
トッパーにして基板表面に堆積された多結晶シリコン４
９を研磨で除去する。そして、図４８に示すように、ス
トッパーとして機能させた酸化シリコン膜４８を除去し
た後、図４９に示すように、再度研磨を行うことで基板
表面を平坦にする。

【０００７】

【発明が解決しようとする課題】図４９に示した平坦化
研磨は、除去した酸化膜厚に等しい高さで凸形状になっ
ている溝４４，４５内の多結晶シリコン４９を研磨で平
坦化する工程であるが、シリコン基板４１（素子形成領
域）もこのとき同時に研磨される。従って、平坦化研磨
は研磨加工によるダメージ（結晶欠陥）、歪みの発生を
抑えるためにケミカル作用の高い研磨（通常のシリコン
基板の製造で最後に行われている仕上げ研磨と同条件の
研磨）で行う必要がある。しかし、ケミカル作用の高い
研磨のために酸化膜の研磨レートはシリコンに比べて著
しく遅くなり、その結果、溝４４，４５の側壁での酸化
シリコン膜４６の存在により、ＳＯＩ領域は図４９に示
すような研磨ダレが生じる。この研磨ダレは溝４４，４
５のパターンの疎密によって異なり、疎なパターン領域
ほど大きくなる。密なパターン領域では研磨ダレは生じ
にくいが、これは溝４４，４５の側壁での酸化シリコン
膜４６が密集していることから、密な領域はシリコン基
板４１の研磨がされないことによる。このように研磨ダ
レ、パターンの疎密による研磨量の差により平坦化研磨
後の基板内のシリコン基板４１（ＳＯＩ層４７）の厚み
バラツキは溝４４，４５を露出させる研磨後の状態より
もさらに悪くなる。さらには、溝部表面には酸化膜とシ
リコンの研磨レートの差から段差が発生するといった問
題も生じる。

【０００８】そこで、この発明の目的は、基板の表面が
平坦で、かつ、厚みバラツキを低減することができる半
導体基板の製造方法を提供するにある。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、シリコン基板の表面において側壁に絶縁膜が形成さ
れ、かつ内部に多結晶シリコンが充填された溝を形成す
る第１工程と、前記溝の側壁の絶縁膜をシリコン基板の
表面から所望の深さまで除去する第２工程と、前記シリ
コン基板の表面と溝内の多結晶シリコンの表面を同時に
研磨して溝部の表面を平坦化する第３工程とを備えた半
導体基板の製造方法をその要旨とする。

【００１０】請求項２に記載の発明は、請求項１に記載
の発明における前記第１工程は、溝を有する第１シリコ
ン基板と厚みバラツキの小さな第２シリコン基板とを直
接接合にて貼り合わせた後に、第１シリコン基板の表面
を所定量除去して前記溝を露出させ、第１シリコン基板
の表面に、直接、多結晶シリコンを堆積するとともに、
当該多結晶シリコンを所定量研削して多結晶シリコンの
表面を平坦化し、さらに、前記多結晶シリコンを所定量
研磨して第１シリコン基板の表面を露出させる工程を含
むものである半導体基板の製造方法をその要旨とする。

【００１１】請求項３に記載の発明は、請求項１に記載
の発明における前記第２工程において除去する絶縁膜の
深さを第３工程での研磨で除去するシリコン基板の厚み
と等しくした半導体基板の製造方法をその要旨とする。

【００１２】

【作用】請求項１の発明によれば、第１工程によりシリ
コン基板の表面において溝が形成される。この溝の側壁
に絶縁膜が形成され、かつ内部に多結晶シリコンが充填
されている。第２工程により溝の側壁の絶縁膜がシリコ
ン基板の表面から所望の深さまで除去される。第３工程
によりシリコン基板の表面と溝内の多結晶シリコンの表
面が同時に研磨されて溝部の表面が平坦化される。この
際、研磨は絶縁膜を研磨することなくシリコン基板と多
結晶シリコンの研磨となり、絶縁膜の存在に起因する研
磨ダレによる厚みバラツキが無くなる。よって、基板の
厚みバラツキが小さく抑えられるとともに、基板表面の
溝部領域が平坦になる。

【００１３】請求項２の発明によれば、請求項１に記載
の発明の作用に加え、前記第１工程において、溝を有す
る第１シリコン基板と厚みバラツキの小さな第２シリコ
ン基板とが直接接合にて貼り合わされ、貼り合わせ基板
が形成される。さらに、第１シリコン基板の表面が所定
量除去されて溝が露出する。そして、第１シリコン基板
の表面に、直接、多結晶シリコンが堆積されるととも
に、当該多結晶シリコンが所定量研削されて多結晶シリ
コンの表面が平坦化される。この際、貼り合わせ基板の
厚みバラツキが低減する。より詳しくは、貼り合わせ基
板での第２シリコン基板の厚みバラツキが小さくなって
いるので、第１シリコン基板の厚みバラツキ、即ち、絶
縁膜にて絶縁分離されるシリコン領域の厚みバラツキが
低減する。さらに、多結晶シリコンが所定量研磨されて
第１シリコン基板の表面が露出される。この際、多結晶
シリコンとシリコン基板（単結晶シリコン）の研磨レー
トがほぼ等しく研磨後の基板の厚みのバラツキが少な
い。より詳しくは、絶縁膜にて絶縁分離されるシリコン
領域の厚みのバラツキが少ない。

【００１４】請求項３によれば、請求項１に記載の発明
の作用に加え、第２工程において除去する絶縁膜の深さ
が第３工程での研磨で除去するシリコン基板の厚みと等
しくなっているので、絶縁膜を含めた溝部の表面の平坦
化が図られる。

【００１５】

【実施例】

（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。

【００１６】図１〜図１１は、本実施例の誘電体分離基
板の製造工程順における基板の要部断面構造を示してい
る。本実施例を製造工程順に説明する。

【００１７】まず、図１に示すように、少なくとも一方
の面を鏡面研磨した第１シリコン基板１を用意する。そ
して、第１シリコン基板１の鏡面ｌａの一部を化学エッ
チングあるいはＲＩＥにより選択的にエッチングし、深
さ０．０５〜２．０μｍの凹部２を形成する。さらに、
図２に示すように、第１シリコン基板１における凹部２
の底面での周辺部（凹部２の側壁部）に環状の溝３を、
化学エッチングあるいはＲＩＥにより形成する。この溝
３は幅および深さが大きいものと小さいものの２種類形
成される。

【００１８】一方、図３に示すように、第２シリコン基
板４を用意する。第２シリコン基板４は少なくとも一方
の面を鏡面研磨し、厚みバラツキが小さなものである
（例えば平行度で１μｍ以下）。そして、第１シリコン
基板１と第２シリコン基板４とを、例えば４９％の濃度
のフッ酸溶液に浸漬した後、純水に浸漬し、さらにスピ
ン等の乾燥を行い、第１シリコン基板１の鏡面ｌａと第
２シリコン基板４の鏡面４ａとを接触させ基板表面に吸
着したシラノール基の水素結合により両者を密着させ
る。

【００１９】そして、図４に示すように、シリコン基板
１，４に対しドライＯ₂ 、ウエットＯ₂ 、あるいはＨ₂
／Ｏ₂ 混合燃焼気体等の酸化性雰囲気で９００℃以上、
１時間以上の熱処理を施し、２枚のシリコン基板１，４
を直接接合して一体化し、貼り合わせ基板５を形成す
る。又、同時に、溝３により前記酸化性雰囲気ガスを導
き、第１シリコン基板１の凹部２および溝３と第２シリ
コン基板４で形成される空洞の表面に酸化シリコン膜６
を形成する。以上の工程を経て基板内部に酸化シリコン
膜６が埋め込まれた貼り合わせ基板（接合基板）５が形
成される。

【００２０】引き続き、第１シリコン基板１をその表面
ｌｂ側から研削を行い、図５に示すように、第１シリコ
ン基板１を所定量除去する。このとき、溝３（酸化シリ
コン膜６）が基板全面において露出することのないよう
に研削する。さらに、図６に示すように、研磨により溝
３を基板全面において露出させる。このとき溝３によっ
て区画されたＳＯＩ層７が形成され、このＳＯＩ層７の
厚みは最終的なねらい値（目標値）よりも厚くしてお
く。その厚みは後述する多結晶シリコン堆積後の２回の
研磨の研磨代によって決められる。又、この研磨加工後
においてシリコン基板１（ＳＯＩ層７）の厚みｔ１，ｔ
２にバラツキが発生する（図６ではｔ２＜ｔ１）。

【００２１】次に、図７に示すように、第１シリコン基
板１の溝３が露出した鏡面研磨面にＬＰＣＶＤ法等によ
って多結晶シリコン８を堆積し、溝３の内部をこの多結
晶シリコン８で充填する。このとき堆積する多結晶シリ
コン８の厚みは溝３の幅及び溝３の深さによって決めら
れるが、後工程の研削工程では研削での取り代が大きい
ほど加工が容易であること、またＳＯＩ層７の厚みバラ
ツキが大きいほど研削での取り代は大きくしなければな
らないことから、１０μｍ以上堆積することが望まし
い。

【００２２】引き続き、図８に示すように、多結晶シリ
コン８に対し貼り合わせ基板５の他方の面を基準にして
研削する。この際、多結晶シリコン８のみを研削し、か
つ加工精度は平行度で１μｍ以下にすることが望まし
い。この研削により、貼り合わせ基板５の厚みバラツキ
が小さくなる。

【００２３】つまり、図６に示すように溝露出後の第１
シリコン基板１（ＳＯＩ層７）の厚みは基板内でばらつ
くが、基板表面に研磨のストッパーとなる酸化膜は形成
せずに、直接、第１シリコン基板１上および溝３内に多
結晶シリコン８を堆積し、多結晶シリコン８を研削して
多結晶シリコン８の表面における溝３のパターンに対応
した凹凸を除去し平坦化することにより貼り合わせ基板
５の厚みバラツキが低減する。又、この研削加工は基板
の他方の面（裏面）を基準にして、これとできる限り平
行になるように加工するが、その平行度（基板厚みの最
大値と最小値の差）は高精度加工が可能な研削装置を使
用すれば１μｍ以下にまでできる。第２シリコン基板４
の平行度も１μｍ以下の基板を使用すれば、研削後の基
板表面の多結晶シリコン厚みは第１シリコン基板１（Ｓ
ＯＩ層７）が厚い領域（図８の左側の領域）では薄く、
また逆に薄い領域（図８の右側の領域）では厚くなる。

【００２４】次に、図９に示すように、研削された多結
晶シリコン面を研磨して基板の全面において第１シリコ
ン基板１を露出させる。この研磨では多結晶シリコン８
が最も薄い領域から第１シリコン基板１が露出を始め
て、最も多結晶シリコン８の厚い領域が最後に露出する
ことになる。つまり、研磨加工も研削加工と同様に基板
の裏面を基準にして加工するため、第１シリコン基板１
が厚い領域の第１シリコン基板１の研磨量は大きく（多
結晶シリコン８の研磨量は少）、また薄い領域の研磨量
は少なくなり（多結晶シリコン８の研磨量が大）、これ
により第１シリコン基板１が基板全面で露出した時点で
第１シリコン基板１（ＳＯＩ層７）の厚みバラツキは小
さくなる。これは多結晶シリコン８と第１シリコン基板
１（単結晶シリコン）の研磨レートがほぼ等しいことに
よる。又、研磨量も５μｍ以下で十分であり研削で得ら
れた加工精度の悪化も少ない。この研磨では第１シリコ
ン基板１の露出後は溝部側壁の酸化膜６も同時に研磨さ
れることになるため、ケミカル作用の高い研磨よりもメ
カニカル作用の高い研磨を行えば、さらにバラツキは低
減される。

【００２５】さらに、図１０に示すように、多結晶シリ
コン８で充填された溝３の側壁に形成された酸化シリコ
ン膜６を、例えばフッ酸溶液で除去する。この除去量は
前述したメカニカル作用の高い研磨で第１シリコン基板
１に発生した加工歪の深さ以上であり、しかも以後に行
う平坦化研磨で除去する厚みと等しくすることが望まし
く、例えば表面から０．５μｍとする。

【００２６】次に、図１１に示すように、ケミカル作用
の高い研磨（平坦化研磨）を行うことで研磨歪（基板厚
みのバラツキ）の除去および溝部の平坦化を行う。この
ときの研磨代は少なくとも前工程のエッチングで除去し
た深さ以上とする。

【００２７】つまり、前述した研磨でメカニカル作用の
高い研磨を行えば溝部領域の段差は小さく、ほぼ平坦と
なっているが、第１シリコン基板１の研磨面には研磨歪
（ダメージ）が残留する。従って、ケミカル作用の高い
研磨を行うことで、残留歪を除去しなければならない。
しかし、前述したように溝部の側壁酸化膜６の存在によ
り均一な研磨は不可能である。そこで、図１０に示した
ように、フッ酸溶液等で側壁酸化膜６だけを基板表面か
らエッチングで所望の深さまで除去する。この処理を平
坦化研磨前に行うことにより、研磨は酸化膜を研磨する
ことなく、第１シリコン基板１と多結晶シリコン８の研
磨となる。従って、研磨ダレあるいはパターンの疎密に
よる研磨量の差による厚みバラツキの問題をなくすこと
ができる。尚、エッチングで除去する側壁酸化膜６の深
さを平坦化研磨で除去する第１シリコン基板１の厚みに
等しくさせることが最も望ましい。この場合、側壁酸化
膜８の上面を研磨のストッパーとして機能させることも
できる（特に、溝のパターンが密な領域）。又、除去す
る酸化膜６の深さが研磨で除去するシリコン基板１の厚
みと等しくすることにより、酸化膜６を含めた溝部の表
面の平坦化が図られる。

【００２８】このように本実施例では、図９に示すよう
に、シリコン基板としての貼り合わせ基板５の表面にお
いて側壁に酸化シリコン膜６（絶縁膜）が形成され、か
つ内部に多結晶シリコン８が充填された溝３を形成し
（第１工程）、溝３の側壁の酸化シリコン膜６を貼り合
わせ基板５の表面から所望の深さまで除去し（第２工
程）、貼り合わせ基板５の表面と溝３内の多結晶シリコ
ン８の表面を同時に研磨して溝部の表面を平坦化した
（第３工程）。この第３工程において研磨は酸化シリコ
ン膜６を研磨することなく貼り合わせ基板５と多結晶シ
リコン８の研磨となり、酸化シリコン膜６の存在に起因
する研磨ダレによる厚みバラツキが無くなり、基板の厚
みバラツキを小さく抑えることができるとともに、基板
表面の溝部領域を平坦にできる。

【００２９】特に、第２工程において除去する酸化シリ
コン膜６の深さを第３工程での研磨で除去する貼り合わ
せ基板５の厚みと等しくしたので、酸化シリコン膜６を
含めた溝部の表面の平坦化を図ることができる。

【００３０】又、前記第１工程においては、溝３を有す
る第１シリコン基板１と厚みバラツキの小さな第２シリ
コン基板４とを直接接合にて貼り合わせた後に、第１シ
リコン基板１の表面を所定量除去して溝３を露出させ、
第１シリコン基板１の表面に、直接、多結晶シリコン８
を堆積するとともに、多結晶シリコン８を所定量研削し
て多結晶シリコン８の表面を平坦化し、さらに、多結晶
シリコン８を所定量研磨して第１シリコン基板１の表面
を露出させる工程を含むものとした。よって、多結晶シ
リコン８の表面の平坦化研削、及び研磨において、貼り
合わせ基板５での第２シリコン基板４の厚みバラツキが
小さくなっているので、第１シリコン基板１の厚みバラ
ツキ、即ち、酸化シリコン膜６にて絶縁分離されるＳＯ
Ｉ層７（シリコン領域）の厚みバラツキを低減すること
ができる。さらに、多結晶シリコン８の研磨の際に、多
結晶シリコン８と第１シリコン基板１（単結晶シリコ
ン）の研磨レートがほぼ等しく研磨後の基板の厚みのバ
ラツキ（より詳しくは、ＳＯＩ層７）の厚みのバラツキ
を少なくすることができる。

【００３１】尚、絶縁膜として、酸化膜の他にも窒化膜
を用いてもよい。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。

【００３２】図１２〜図１９は本実施例の誘電体分離基
板の製造工程順における基板の要部断面構造を示してい
る。本実施例を製造工程順に説明する。

【００３３】まず、図１２に示すように、少なくとも一
方の面を鏡面研磨した第１シリコン基板９の鏡面９ａの
一部を化学エッチングあるいはＲＩＥにより選択的にエ
ッチングすることで溝１０を形成する。その後、熱酸化
により鏡面９ａ及び溝１０の側壁（表面）に酸化シリコ
ン膜１１を形成する。

【００３４】一方、図１３に示すように、第２シリコン
基板１２を用意する。この第２シリコン基板１２は少な
くとも一方の面を鏡面研磨した厚みバラツキの小さな基
板である（例えば平行度で１μｍ以下）。そして、第１
シリコン基板９の鏡面９ａと第２シリコン基板１２の鏡
面１２ａとを接合して貼り合わせ基板１３を形成する。
尚、第２シリコン基板１２にも接合前に酸化膜を形成し
ておいてもよい。

【００３５】この後の工程（図１４〜図１９）は第１実
施例の図６〜図１１と同じである。つまり、図１４に示
すように、第１シリコン基板９をその表面９ｂ側から研
削、次いで、研磨を行い、図１４に示すように、ＳＯＩ
層１４を形成する。このとき、ＳＯＩ層１４に厚みのバ
ラツキ（図１４でｔ３，ｔ４で示す）が発生する。さら
に、図１５に示すように、ＬＰＣＶＤ法等によって多結
晶シリコン１５を堆積し、溝１０の内部をこの多結晶シ
リコン１５で充填する。さらに、図１６に示すように、
多結晶シリコン１５を研削し、引き続き、図１７に示す
ように、研磨により基板の全面において第１シリコン基
板９を露出させる。さらに、図１８に示すように、例え
ばフッ酸溶液で溝１０の側壁に形成された酸化シリコン
膜１１を所定量除去し、図１９に示すように、ケミカル
作用の高い研磨（平坦化研磨）を行うことで研磨歪の除
去、溝部の平坦化を行う。 （第３実施例）次に、第３実施例を第１実施例との相違
点を中心に説明する。

【００３６】図２０〜図３０は本実施例の誘電体分離基
板の製造工程順における基板の要部断面構造を示してい
る。本実施例を製造工程順に説明する。

【００３７】まず、図２０に示すように、少なくとも一
方の面を鏡面研磨した第１シリコン基板１６の鏡面１６
ａの一部を化学エッチングあるいはＲＩＥにより選択的
にエッチングすることで溝１７を形成する。一方、図２
１に示すように、第２シリコン基板１８を用意する。こ
の第２シリコン基板１８は少なくとも一方の面を鏡面研
磨した厚みバラツキの小さな基板である（例えば平行度
で１μｍ以下）。この第２シリコン基板１８の鏡面１８
ａに熱酸化により酸化シリコン膜１９を形成し、その
後、この酸化シリコン膜１９の形成面と第１シリコン基
板１６の鏡面１６ａとを接合して貼り合わせ基板２０を
形成する。

【００３８】さらに、図２２に示すように、研削し、次
いで研磨によって溝１７を露出させてシリコン酸化膜１
９の上に溝１７によって分割されたＳＯＩ層２１を形成
する。このとき、ＳＯＩ層２１に厚みのバラツキ（図２
２でｔ５，ｔ６で示す）が発生する。その後、図２３に
示すように、溝１７の内壁、および第１シリコン基板１
６の表面に熱酸化により酸化シリコン膜２２を形成す
る。次いで、酸化シリコン膜２２上に多結晶シリコン２
３を堆積し溝１７を充填する。

【００３９】次に、図２４に示すように、第１シリコン
基板１６の表面に形成された酸化シリコン膜２２をスト
ッパーとして機能させることで、溝１７内の多結晶シリ
コン２３を残して基板表面に堆積された多結晶シリコン
２３を研磨で除去する。さらに、図２５に示すように、
ストッパーとして機能させた第１シリコン基板１６の表
面の酸化シリコン膜２３を除去し、ついで図２６に示す
ように、再度多結晶シリコン２４を堆積する。

【００４０】この後の工程（図２７〜図３０）は第１実
施例の図８〜図１１と同じである。つまり、図２７に示
すように、多結晶シリコン２４を貼り合わせ基板２０の
他方の面を基準にして研削して貼り合わせ基板２０の厚
みバラツキを小さくする。そして、図２８に示すよう
に、研削された多結晶シリコン面を研磨して基板の全面
において第１シリコン基板１６を露出させ溝部を表面に
露出させＳＯＩ層２１（第１シリコン基板１６）の厚み
バラツキを小さくする。さらに、図２９に示すように、
例えばフッ酸溶液で溝１７の側壁に形成された酸化シリ
コン膜２２を所定量除去し、図３０に示すように、ケミ
カル作用の高い研磨（平坦化研磨）を行うことで研磨歪
の除去、溝部の平坦化を行う。 （第４実施例）次に、第４実施例を第１実施例との相違
点を中心に説明する。

【００４１】図３１〜図３６は本実施例の誘電体分離基
板の製造工程順における基板の要部断面構造を示してい
る。本実施例を製造工程順に説明する。

【００４２】まず、図３１に示すように、半導体素子が
形成される第１シリコン基板２５と、第１シリコン基板
２５を支持する第２シリコン基板２６とを用意し、酸化
シリコン膜２７を介して２枚のシリコン基板２５，２６
を貼り合わせる。このように製造された貼り合わせ基板
（誘電体分離基板）２８に対し図３２に示すようにその
鏡面２８ａから酸化シリコン膜２７まで到達する溝２９
を化学エッチングあるいはＲＩＥにより選択的にエッチ
ングすることで形成する。その後、熱酸化等の方法によ
り貼り合わせ基板２８の鏡面２８ａ及び溝２９の内壁に
酸化シリコン膜３０を形成する。

【００４３】引き続き、図３３に示すように、酸化シリ
コン膜３０上に多結晶シリコン３１を堆積し溝２９を多
結晶シリコン３１で充填する。さらに、図３４に示すよ
うに、研磨により貼り合わせ基板２８の鏡面２８ａに形
成された酸化シリコン膜３０をストッパーとして機能さ
せ、基板表面に堆積された多結晶シリコン３１を除去す
る。

【００４４】次に、図３５に示すように、ストッパーと
して機能させた貼り合わせ基板２８の表面の酸化シリコ
ン膜３０を、例えばフッ酸溶液でエッチングすることで
除去する。この工程において溝２９の側壁の酸化シリコ
ン膜３０も基板２８の表面から所望の深さまで除去す
る。この深さは次工程の平坦化研磨工程の取り代と等し
くすることが望ましい。

【００４５】さらに、図３６に示すように、貼り合わせ
基板２８と溝２９内の多結晶シリコン３１を同時にケミ
カル作用の高い研磨を行うことで基板表面の溝部の平坦
化を行う。 （第５実施例）次に、第５実施例を第４実施例との相違
点を中心に説明する。

【００４６】図３７〜図４２は本実施例のシリコン基板
の製造工程順における基板の要部断面構造を示してい
る。本実施例を製造工程順に説明する。

【００４７】まず、図３７に示すように、シリコン基板
３２を用意し、図３８に示すようにその鏡面３２ａから
溝３３を化学エッチングあるいはＲＩＥにより選択的に
エッチングすることで形成する。その後、熱酸化等の方
法によりシリコン基板３２の鏡面３２ａ及び溝３３の内
壁に酸化シリコン膜３４を形成する。

【００４８】引き続き、図３９に示すように、多結晶シ
リコン３５を堆積し溝３３を多結晶シリコン３５で充填
する。さらに、図４０に示すように、シリコン基板３２
の鏡面３２ａに形成された酸化シリコン膜３４をストッ
パーとして機能させることで、基板表面に堆積された多
結晶シリコン３５を除去する。

【００４９】次に、図４１に示すように、ストッパーと
して機能させた酸化シリコン膜３４を、例えばフッ酸溶
液でエッチングすることで除去する。この工程において
溝３３の側壁の酸化シリコン膜３４も基板３２の表面か
ら所望の深さまで除去する。この深さは次工程の平坦化
研磨工程の取り代と等しくすることが望ましい。

【００５０】さらに、図４２に示すように、ケミカル作
用の高い研磨を行うことで溝３３の平坦化を行う。

【００５１】

【発明の効果】請求項１に記載の発明によれば、基板の
表面が平坦で、かつ、厚みバラツキを低減することがで
きる。

【００５２】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、絶縁膜にて絶縁分離される
シリコン領域の表面が平坦で、かつ、厚みバラツキを低
減することができる。

【００５３】請求項３に記載の発明によれば、請求項１
に記載の発明の効果に加え、絶縁膜を含めた溝部の表面
を平坦化することができる。

【図面の簡単な説明】

【図１】第１実施例の半導体基板の製造方法を示す断面
図。

【図２】第１実施例の半導体基板の製造方法を示す断面
図。

【図３】第１実施例の半導体基板の製造方法を示す断面
図。

【図４】第１実施例の半導体基板の製造方法を示す断面
図。

【図５】第１実施例の半導体基板の製造方法を示す断面
図。

【図６】第１実施例の半導体基板の製造方法を示す断面
図。

【図７】第１実施例の半導体基板の製造方法を示す断面
図。

【図８】第１実施例の半導体基板の製造方法を示す断面
図。

【図９】第１実施例の半導体基板の製造方法を示す断面
図。

【図１０】第１実施例の半導体基板の製造方法を示す断
面図。

【図１１】第１実施例の半導体基板の製造方法を示す断
面図。

【図１２】第２実施例の半導体基板の製造方法を示す断
面図。

【図１３】第２実施例の半導体基板の製造方法を示す断
面図。

【図１４】第２実施例の半導体基板の製造方法を示す断
面図。

【図１５】第２実施例の半導体基板の製造方法を示す断
面図。

【図１６】第２実施例の半導体基板の製造方法を示す断
面図。

【図１７】第２実施例の半導体基板の製造方法を示す断
面図。

【図１８】第２実施例の半導体基板の製造方法を示す断
面図。

【図１９】第２実施例の半導体基板の製造方法を示す断
面図。

【図２０】第３実施例の半導体基板の製造方法を示す断
面図。

【図２１】第３実施例の半導体基板の製造方法を示す断
面図。

【図２２】第３実施例の半導体基板の製造方法を示す断
面図。

【図２３】第３実施例の半導体基板の製造方法を示す断
面図。

【図２４】第３実施例の半導体基板の製造方法を示す断
面図。

【図２５】第３実施例の半導体基板の製造方法を示す断
面図。

【図２６】第３実施例の半導体基板の製造方法を示す断
面図。

【図２７】第３実施例の半導体基板の製造方法を示す断
面図。

【図２８】第３実施例の半導体基板の製造方法を示す断
面図。

【図２９】第３実施例の半導体基板の製造方法を示す断
面図。

【図３０】第３実施例の半導体基板の製造方法を示す断
面図。

【図３１】第４実施例の半導体基板の製造方法を示す断
面図。

【図３２】第４実施例の半導体基板の製造方法を示す断
面図。

【図３３】第４実施例の半導体基板の製造方法を示す断
面図。

【図３４】第４実施例の半導体基板の製造方法を示す断
面図。

【図３５】第４実施例の半導体基板の製造方法を示す断
面図。

【図３６】第４実施例の半導体基板の製造方法を示す断
面図。

【図３７】第５実施例の半導体基板の製造方法を示す断
面図。

【図３８】第５実施例の半導体基板の製造方法を示す断
面図。

【図３９】第５実施例の半導体基板の製造方法を示す断
面図。

【図４０】第５実施例の半導体基板の製造方法を示す断
面図。

【図４１】第５実施例の半導体基板の製造方法を示す断
面図。

【図４２】第５実施例の半導体基板の製造方法を示す断
面図。

【図４３】従来の半導体基板の製造方法を示す断面図。

【図４４】従来の半導体基板の製造方法を示す断面図。

【図４５】従来の半導体基板の製造方法を示す断面図。

【図４６】従来の半導体基板の製造方法を示す断面図。

【図４７】従来の半導体基板の製造方法を示す断面図。

【図４８】従来の半導体基板の製造方法を示す断面図。

【図４９】従来の半導体基板の製造方法を示す断面図。

【符号の説明】

１…第１シリコン基板、３…溝、４…第２シリコン基
板、５…貼り合わせ基板、６…絶縁膜としての酸化シリ
コン膜、８…多結晶シリコン、９…第１シリコン基板、
１０…溝、１１…絶縁膜としての酸化シリコン膜、１２
…第２シリコン基板、１３…貼り合わせ基板、１５…多
結晶シリコン、１６…第１シリコン基板、１７…溝、１
８…第２シリコン基板、２０…貼り合わせ基板、２２…
絶縁膜としての酸化シリコン膜、２４…多結晶シリコ
ン、２８…貼り合わせ基板、２９…溝、３０…絶縁膜と
しての酸化シリコン膜、３１…多結晶シリコン、３２…
シリコン基板、３３…溝、３４…絶縁膜としての酸化シ
リコン膜、３５…多結晶シリコン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリコン基板の表面において側壁に絶縁
   膜が形成され、かつ内部に多結晶シリコンが充填された
   溝を形成する第１工程と、 前記溝の側壁の絶縁膜をシリコン基板の表面から所望の
   深さまで除去する第２工程と、 前記シリコン基板の表面と溝内の多結晶シリコンの表面
   を同時に研磨して溝部の表面を平坦化する第３工程とを
   備えたことを特徴とする半導体基板の製造方法。
2. 【請求項２】 前記第１工程は、溝を有する第１シリコ
   ン基板と厚みバラツキの小さな第２シリコン基板とを直
   接接合にて貼り合わせた後に、第１シリコン基板の表面
   を所定量除去して前記溝を露出させ、第１シリコン基板
   の表面に、直接、多結晶シリコンを堆積するとともに、
   当該多結晶シリコンを所定量研削して多結晶シリコンの
   表面を平坦化し、さらに、前記多結晶シリコンを所定量
   研磨して第１シリコン基板の表面を露出させる工程を含
   むものである請求項１に記載の半導体基板の製造方法。
3. 【請求項３】 前記第２工程において除去する絶縁膜の
   深さを第３工程での研磨で除去するシリコン基板の厚み
   と等しくした請求項１に記載の半導体基板の製造方法。