JPH06334481A - 再構成可能なプログラマブル・ディジタル・フィルタ・アーキテクチャ - Google Patents
再構成可能なプログラマブル・ディジタル・フィルタ・アーキテクチャInfo
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- JPH06334481A JPH06334481A JP6093496A JP9349694A JPH06334481A JP H06334481 A JPH06334481 A JP H06334481A JP 6093496 A JP6093496 A JP 6093496A JP 9349694 A JP9349694 A JP 9349694A JP H06334481 A JPH06334481 A JP H06334481A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Complex Calculations (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【構成】 単一ＩＩＲ入力およびグローバル・セクショ
ンと、同一構造のカスケード接続可能フィルタ・セクシ
ョン（ＦＳ）とからなり、各フィルタ・セクションがペ
アの時多重、実数倍率、入力重みづけＦＩＲフィルタ・
ユニットと追加のディレイ手段を含んでいるＶＬＳＩ集
積回路（１００）を構成する。 【効果】 ＶＬＳＩ集積回路は、実数ＦＩＲまたはＩＩ
Ｒフィルタ、複素数ＦＩＲまたはＩＩＲフィルタ、ある
いはこれらのフィルタの種々組合せからなるフィルタを
定義できる、複数の異種フィルタ構成のいずれかで動作
するように選択的にプログラムすることができる。この
種の集積回路（１００）を１つまたは複数使用すると、
ディジタル式ゴースト除去および／または等化フィルタ
を実現することができる。
ンと、同一構造のカスケード接続可能フィルタ・セクシ
ョン（ＦＳ）とからなり、各フィルタ・セクションがペ
アの時多重、実数倍率、入力重みづけＦＩＲフィルタ・
ユニットと追加のディレイ手段を含んでいるＶＬＳＩ集
積回路（１００）を構成する。 【効果】 ＶＬＳＩ集積回路は、実数ＦＩＲまたはＩＩ
Ｒフィルタ、複素数ＦＩＲまたはＩＩＲフィルタ、ある
いはこれらのフィルタの種々組合せからなるフィルタを
定義できる、複数の異種フィルタ構成のいずれかで動作
するように選択的にプログラムすることができる。この
種の集積回路（１００）を１つまたは複数使用すると、
ディジタル式ゴースト除去および／または等化フィルタ
を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、再構成可能なプログラ
マブル・ディジタル・フィルタ・アーキテクチャに関す
る。
マブル・ディジタル・フィルタ・アーキテクチャに関す
る。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／０５８，９０３号（１
９９３年５月６日出願）の明細書の記載に基づくもので
あって、当該米国特許出願の番号を参照することによっ
て当該米国特許出願の明細書の記載内容が本明細書の一
部分を構成するものとする。
の基礎たる米国特許出願第０８／０５８，９０３号（１
９９３年５月６日出願）の明細書の記載に基づくもので
あって、当該米国特許出願の番号を参照することによっ
て当該米国特許出願の明細書の記載内容が本明細書の一
部分を構成するものとする。
【０００３】
【背景技術】送信側と１つまたは２つ以上の受信側との
間で情報を通信するモードとしては、地上放送によるモ
ード、通信衛星によるモード、および／またはケーブル
によるモードがある。このようなモードで通信される情
報としては、例えば、アナログ式ＮＴＳＣテレビジョン
信号、ディジタル式ＨＤＴＶテレビジョン信号、ディジ
タル式移動電話信号などがある。受信信号は、多重伝搬
経路(multipath) 効果やその他の伝送効果が原因で、送
信信号に対して歪みが生じる場合がある。公知のよう
に、このような歪みは、受信側に適当な等化フィルタ(e
qualization filter) を設けることにより、受信側で最
小にすることが可能である。具体的には、ゴースト除去
フィルタ(deghost filter)と呼ばれるものが多重伝搬経
路等化フィルタとして使用され、テレビジョン受像機に
現れる多重伝搬経路歪みを最小化している。この種のゴ
ースト除去フィルタの例としては、ディジタル方式で実
現されたものが、米国特許第5,065,242 号（Dieterich
他、1991年11月11日特許交付）に開示されている。
間で情報を通信するモードとしては、地上放送によるモ
ード、通信衛星によるモード、および／またはケーブル
によるモードがある。このようなモードで通信される情
報としては、例えば、アナログ式ＮＴＳＣテレビジョン
信号、ディジタル式ＨＤＴＶテレビジョン信号、ディジ
タル式移動電話信号などがある。受信信号は、多重伝搬
経路(multipath) 効果やその他の伝送効果が原因で、送
信信号に対して歪みが生じる場合がある。公知のよう
に、このような歪みは、受信側に適当な等化フィルタ(e
qualization filter) を設けることにより、受信側で最
小にすることが可能である。具体的には、ゴースト除去
フィルタ(deghost filter)と呼ばれるものが多重伝搬経
路等化フィルタとして使用され、テレビジョン受像機に
現れる多重伝搬経路歪みを最小化している。この種のゴ
ースト除去フィルタの例としては、ディジタル方式で実
現されたものが、米国特許第5,065,242 号（Dieterich
他、1991年11月11日特許交付）に開示されている。
【０００４】個々のテレビジョン・セットのゴースト除
去フィルタやその他のタイプの等化フィルタ、あるいは
かかるフィルタを内蔵した他のタイプの通信受信機の固
有フィルタ特性は、受信側で受信された信号の歪みを効
果的に最小化するためには、その特定受信機に合わせて
調整することが好ましい。しかるに、テレビジョン・セ
ットや移動電話は大量生産される製品であり、そのコス
トも最小化する必要がある。そこで必要とされているの
が、シングル・チップ（集積回路）アーキテクチャであ
る。このアーキテクチャによると、この種のチップを１
つまたは２つ以上で、ゴースト除去フィルタまたは他の
タイプの等化フィルタの特性を具備する再構成可能なプ
ログラマブル・ディジタル・フィルタを実現することが
できる。しかも、これらの特性は、特定タイプの受信機
で使用されるように別々に調整してチップに実装するこ
とが可能である。
去フィルタやその他のタイプの等化フィルタ、あるいは
かかるフィルタを内蔵した他のタイプの通信受信機の固
有フィルタ特性は、受信側で受信された信号の歪みを効
果的に最小化するためには、その特定受信機に合わせて
調整することが好ましい。しかるに、テレビジョン・セ
ットや移動電話は大量生産される製品であり、そのコス
トも最小化する必要がある。そこで必要とされているの
が、シングル・チップ（集積回路）アーキテクチャであ
る。このアーキテクチャによると、この種のチップを１
つまたは２つ以上で、ゴースト除去フィルタまたは他の
タイプの等化フィルタの特性を具備する再構成可能なプ
ログラマブル・ディジタル・フィルタを実現することが
できる。しかも、これらの特性は、特定タイプの受信機
で使用されるように別々に調整してチップに実装するこ
とが可能である。
【０００５】
【発明の概要】本発明は、集積回路で実現可能なフィル
タ・アーキテクチャを提供することを目的としている。
このアーキテクチャによれば、第１および第２の入力重
みづけディジタル・フィルタ・ユニット(input-weighte
d digital filter unit)と結合されたマルチプレクサ手
段を含む手段を備え、各フィルタ・ユニットは所与の数
の倍率(multiplier-coefficient)タップを有し、これに
よって、ゴースト除去フィルタとして使用するのに適し
た再構成可能プログラマブル・ディジタル・フィルタを
実現している。第１および第２ディジタル・フィルタ・
ユニットは、複素サンプル化入力信号（または、複素数
サンプリング入力信号ともいう：complexsampled input
signal) については、所与の数の複素数乗数係数（ま
たは複素数倍率ともいう：complex multiplier coeffic
ient) をもつ単一複素数ディジタル・フィルタ・ユニッ
トとして動作するように、この組合せで構成することが
可能であるが、これに代わる方法として、実数サンプル
化入力信号（または、実数サンプリング入力信号ともい
う：real sampled input signal)については、所与の数
の二倍の実数倍率をもつ個別的実数ディジタル・フィル
タ・ユニットとして動作するように、この組合せで構成
することも可能である。
タ・アーキテクチャを提供することを目的としている。
このアーキテクチャによれば、第１および第２の入力重
みづけディジタル・フィルタ・ユニット(input-weighte
d digital filter unit)と結合されたマルチプレクサ手
段を含む手段を備え、各フィルタ・ユニットは所与の数
の倍率(multiplier-coefficient)タップを有し、これに
よって、ゴースト除去フィルタとして使用するのに適し
た再構成可能プログラマブル・ディジタル・フィルタを
実現している。第１および第２ディジタル・フィルタ・
ユニットは、複素サンプル化入力信号（または、複素数
サンプリング入力信号ともいう：complexsampled input
signal) については、所与の数の複素数乗数係数（ま
たは複素数倍率ともいう：complex multiplier coeffic
ient) をもつ単一複素数ディジタル・フィルタ・ユニッ
トとして動作するように、この組合せで構成することが
可能であるが、これに代わる方法として、実数サンプル
化入力信号（または、実数サンプリング入力信号ともい
う：real sampled input signal)については、所与の数
の二倍の実数倍率をもつ個別的実数ディジタル・フィル
タ・ユニットとして動作するように、この組合せで構成
することも可能である。
【０００６】
【実施例】ディジタル・チャネル等化およびゴースト除
去フィルタは、ＨＤＴＶ信号とＮＴＳＣ信号のどちらの
場合も、その信号の受信時に受信される、チャネルにお
けるプリゴースト(preghost)、ポストゴースト(postgho
st) 、その他の線形的チャネル障害のどのような組合せ
に対しても適応できるようになっていなければならな
い。これらのフィルタ・タイプが必要とされるのは、ポ
ストゴースト、プリゴーストの減衰、およびチャネル等
化を種々のアルゴリズムを用いて行うためである。チャ
ネル等化は、高密有限インパルス応答(dense Finite Im
pulse Response- FIR)フィルタによって行われ、ポスト
ゴースト打消しは散在ＦＩＲフィルタによって行われ、
プリゴースト減衰は散在ＦＩＲフィルタによって行われ
る。さらに、ディジタル化ＮＴＳＣ信号の値は実数値だ
けで定義され、実数値ディジタル・フィルタだけを必要
とするのに対し、ディジタル化ＨＤＴＶ信号は複素数で
あり、複素数値ディジタル・フィルタを必要とする。本
発明は汎用フィルタ・アーキテクチャを目的としてお
り、このアーキテクチャによれば、上述したフィルタ・
モードを種々に組み合わせてシングルＶＬＳＩチップ上
に構築することができるので、チップを物理的に再配線
する必要がない。このようにすると、低コストのシング
ル・フィルタ集積回路（ＩＣ）が得られ、ある特定の入
力信号に最適なフィルタ・トポロジを選択することがで
きる。
去フィルタは、ＨＤＴＶ信号とＮＴＳＣ信号のどちらの
場合も、その信号の受信時に受信される、チャネルにお
けるプリゴースト(preghost)、ポストゴースト(postgho
st) 、その他の線形的チャネル障害のどのような組合せ
に対しても適応できるようになっていなければならな
い。これらのフィルタ・タイプが必要とされるのは、ポ
ストゴースト、プリゴーストの減衰、およびチャネル等
化を種々のアルゴリズムを用いて行うためである。チャ
ネル等化は、高密有限インパルス応答(dense Finite Im
pulse Response- FIR)フィルタによって行われ、ポスト
ゴースト打消しは散在ＦＩＲフィルタによって行われ、
プリゴースト減衰は散在ＦＩＲフィルタによって行われ
る。さらに、ディジタル化ＮＴＳＣ信号の値は実数値だ
けで定義され、実数値ディジタル・フィルタだけを必要
とするのに対し、ディジタル化ＨＤＴＶ信号は複素数で
あり、複素数値ディジタル・フィルタを必要とする。本
発明は汎用フィルタ・アーキテクチャを目的としてお
り、このアーキテクチャによれば、上述したフィルタ・
モードを種々に組み合わせてシングルＶＬＳＩチップ上
に構築することができるので、チップを物理的に再配線
する必要がない。このようにすると、低コストのシング
ル・フィルタ集積回路（ＩＣ）が得られ、ある特定の入
力信号に最適なフィルタ・トポロジを選択することがで
きる。
【０００７】まず、図１を参照して説明する。図１に概
略図で示すように、ＶＬＳＩチップ１００のエリアは、
単一のＩＩＲ入力およびグローバル・セクション・サブ
エリアおよびフィルタ・セクション（ＦＳ）サブエリア
１〜ｎからなる（ｎ＋１）個のサブエリアに分割され、
すべてのフィルタ・セクションは同一アーキテクチャに
なっている。データ入力バスからは、ＦＩＲ構成中のト
ランスポーズ・アーキテクチャ・フィルタ(transposed
architecture filter)へ入力データが与えられる。ＩＩ
Ｒ出力バスからは、実装されたＩＩＲフィルタのトラン
スポーズ・アーキテクチャ・フィルタの入力へＩＩＲ加
算器(adder) の出力が送られる。バスは双方向で示され
ているが、これは、構成可能なマルチチップ・システム
では、ＩＩＲ加算器がｎ個のチップの任意のチップ上に
置かれる場合があるからである。原理的には、ｎの値は
１まで小さくする個とが可能である（つまり、ＶＬＳＩ
チップ１００は、単一のフィルタ・セクションだけで構
成することが可能である）。しかし、実際には、ｎの値
は１より大きいのが普通である（ＶＬＳＩチップ１００
は、所与の複数のフィルタ・セクションからなるのが通
常である）。ＶＬＳＩチップの実際の設計では、ｎの値
は５になっている。しかし、本発明では、その説明の便
宜上、図７，図８および図９〜図１６の例に示すよう
に、ｎの値は３だけに限ることを想定している。
略図で示すように、ＶＬＳＩチップ１００のエリアは、
単一のＩＩＲ入力およびグローバル・セクション・サブ
エリアおよびフィルタ・セクション（ＦＳ）サブエリア
１〜ｎからなる（ｎ＋１）個のサブエリアに分割され、
すべてのフィルタ・セクションは同一アーキテクチャに
なっている。データ入力バスからは、ＦＩＲ構成中のト
ランスポーズ・アーキテクチャ・フィルタ(transposed
architecture filter)へ入力データが与えられる。ＩＩ
Ｒ出力バスからは、実装されたＩＩＲフィルタのトラン
スポーズ・アーキテクチャ・フィルタの入力へＩＩＲ加
算器(adder) の出力が送られる。バスは双方向で示され
ているが、これは、構成可能なマルチチップ・システム
では、ＩＩＲ加算器がｎ個のチップの任意のチップ上に
置かれる場合があるからである。原理的には、ｎの値は
１まで小さくする個とが可能である（つまり、ＶＬＳＩ
チップ１００は、単一のフィルタ・セクションだけで構
成することが可能である）。しかし、実際には、ｎの値
は１より大きいのが普通である（ＶＬＳＩチップ１００
は、所与の複数のフィルタ・セクションからなるのが通
常である）。ＶＬＳＩチップの実際の設計では、ｎの値
は５になっている。しかし、本発明では、その説明の便
宜上、図７，図８および図９〜図１６の例に示すよう
に、ｎの値は３だけに限ることを想定している。
【０００８】チップ１００のｎ個のフィルタ・セクショ
ンの各々は、図１に示すように、入力重みづけのペアの
フイルタ・ユニット１０２Ｔと１０２Ｂを含んでいる。
さらに、これらのｎ個のフィルタ・セクションの各々
は、入力マルチプレクサ、ルーチング・マルチプレクサ
(routing multiplexer) 、レジスタ、およびバルク・デ
ィレイ(bulk delay)手段などの他の構造を備えている
（これらは図１には示されていないが、図３，図４，図
５，図６，図７，図８および図９〜図１６を参照してあ
とで詳しく説明する）。チップ１００のＩＩＲ入力およ
びグローバル・セクションは、図７，図８および図９〜
図１６を参照してあとで詳しく説明するが、（ａ）ｎ個
のフィルタ・セクションを選択的に相互接続し、（ｂ）
ｎ個のフィルタ・セクションをＦＩＲフィルタとして選
択的にどれも動作させないか、その一部または全部を動
作させ、および／またはｎ個のフィルタ・セクションを
ＩＩＲフィルタとして選択的にどれも動作させないか、
その一部または全部を動作させ、（ｃ）チップ１００の
カスケード出力に転送されるフィルタ・セクション出力
を選択的に制御するためのルーチン・マルチプレクサと
他の構造を含んでいる。
ンの各々は、図１に示すように、入力重みづけのペアの
フイルタ・ユニット１０２Ｔと１０２Ｂを含んでいる。
さらに、これらのｎ個のフィルタ・セクションの各々
は、入力マルチプレクサ、ルーチング・マルチプレクサ
(routing multiplexer) 、レジスタ、およびバルク・デ
ィレイ(bulk delay)手段などの他の構造を備えている
（これらは図１には示されていないが、図３，図４，図
５，図６，図７，図８および図９〜図１６を参照してあ
とで詳しく説明する）。チップ１００のＩＩＲ入力およ
びグローバル・セクションは、図７，図８および図９〜
図１６を参照してあとで詳しく説明するが、（ａ）ｎ個
のフィルタ・セクションを選択的に相互接続し、（ｂ）
ｎ個のフィルタ・セクションをＦＩＲフィルタとして選
択的にどれも動作させないか、その一部または全部を動
作させ、および／またはｎ個のフィルタ・セクションを
ＩＩＲフィルタとして選択的にどれも動作させないか、
その一部または全部を動作させ、（ｃ）チップ１００の
カスケード出力に転送されるフィルタ・セクション出力
を選択的に制御するためのルーチン・マルチプレクサと
他の構造を含んでいる。
【０００９】シングル・チップ１００は、ｎ個またはそ
れ以下のフィルタ・セクションを必要とするゴースト除
去および／または等化フィルタの場合には、これだけで
十分である。ｎ個より多いフィルタ・セクションを必要
とするゴースト除去および／または等化フィルタの場合
には、図２に示すように、所与の複数のチップ１００−
１〜１００−ｍをカスケード接続することが可能であ
る。この場合には、各チップのカスケード出力は、最後
のチップ１００−ｍの出力を除き、最初のチップ１００
−１のそれを除く各チップのカスケード入力へ転送され
る。
れ以下のフィルタ・セクションを必要とするゴースト除
去および／または等化フィルタの場合には、これだけで
十分である。ｎ個より多いフィルタ・セクションを必要
とするゴースト除去および／または等化フィルタの場合
には、図２に示すように、所与の複数のチップ１００−
１〜１００−ｍをカスケード接続することが可能であ
る。この場合には、各チップのカスケード出力は、最後
のチップ１００−ｍの出力を除き、最初のチップ１００
−１のそれを除く各チップのカスケード入力へ転送され
る。
【００１０】フィルタ・ユニット１０２Ｔおよび１０２
Ｂの複素数構成および実数構成 ペアのフィルタ・ユニット１０２Ｔおよび１０２Ｂは、
図３に示すように、複素数入力信号については、所与の
数のタップをもつ単一複素数倍率入力重みづけディジタ
ル・フィルタとして動作するように構成することも、図
５に示すように、２つの独立実数入力信号については、
所与の数の二倍のタップをもつ２つの独立実数倍率入力
重みづけディジタル・フィルタとして動作するように構
成することも、あるいは、４つの独立実数入力信号につ
いては、各々が所与の数のタップをもつ４つの独立実数
倍率入力重みづけディジタル・フィルタとして動作する
ように構成することも可能である。
Ｂの複素数構成および実数構成 ペアのフィルタ・ユニット１０２Ｔおよび１０２Ｂは、
図３に示すように、複素数入力信号については、所与の
数のタップをもつ単一複素数倍率入力重みづけディジタ
ル・フィルタとして動作するように構成することも、図
５に示すように、２つの独立実数入力信号については、
所与の数の二倍のタップをもつ２つの独立実数倍率入力
重みづけディジタル・フィルタとして動作するように構
成することも、あるいは、４つの独立実数入力信号につ
いては、各々が所与の数のタップをもつ４つの独立実数
倍率入力重みづけディジタル・フィルタとして動作する
ように構成することも可能である。
【００１１】次に、図３は、入力マルチプレクサ２００
に関連づけられた上段実数倍率ＦＩＲフィルタ・ユニッ
ト１０２Ｔと下段実数倍率ＦＩＲフィルタ・ユニット１
０２Ｂを示し、図４は、図３の構造のオペレーションを
示すタイミング図である。フィルタ・ユニット１０２Ｔ
と１０２Ｂの各々は、図３に示すように、マルチタップ
入力重みづけフィルタであり、各タップに関連づけられ
た２つのマルチプライヤ−アキュムレータ・レジスタを
備えている。入力信号は、例えば、テレビジョン信号の
ビデオ成分のソース（発生源）から与えられ、出力信号
は、例えば、テレビジョン信号受信機内の信号処理回路
に与えられる。連続する実数（Ｒ）および虚数（Ｉ）入
力データは、フィルタ・クロック（Ｃｌｋ）レートの半
分に相当する所与のサンプル・レートで、それぞれマル
チプレクサ２００の第１入力と第２入力に入力される。
マルチプレクサ２００は、Ｃｌｋがそのスイッチ（Ｓ）
入力に入力されると、それを受けて、連続する各サンプ
ル期間の第１Ｃｌｋ期間（図４にＳＰと示している）の
間に、Ｒ入力データ・サンプルを両方のフィルタ・ユニ
ット１０２Ｔと１０２Ｂの入力へ転送し、連続する各サ
ンプル期間の第２Ｃｌｋ期間の間に、Ｉ入力データ・サ
ンプルを両方のフィルタ・ユニット１０２Ｔと１０２Ｂ
の入力へ転送する。図３には具体的に示されていない
が、第１Ｃｌｋ期間の間に、該当値をもつ倍率Ｒがフィ
ルタ・ユニット１０２Ｔの各タップとフィルタ・ユニッ
ト１０２Ｂの各タップに関連づけられた２つのマルチプ
ライヤ−アキュムレータ・レジスタの一番目へ入力され
る。第２Ｃｌｋ期間の間に、該当値をもつ倍率の負値−
１がフィルタ・ユニット１０２Ｔの各タップに関連づけ
られた２つのマルチプライヤ−アキュムレータ・レジス
タの二番目へ入力され、該当値をもつ倍率Ｒがフィルタ
・ユニット１０２Ｂの各タップに関連づけられた２つの
マルチプライヤ−アキュムレータの二番目へ入力され
る。
に関連づけられた上段実数倍率ＦＩＲフィルタ・ユニッ
ト１０２Ｔと下段実数倍率ＦＩＲフィルタ・ユニット１
０２Ｂを示し、図４は、図３の構造のオペレーションを
示すタイミング図である。フィルタ・ユニット１０２Ｔ
と１０２Ｂの各々は、図３に示すように、マルチタップ
入力重みづけフィルタであり、各タップに関連づけられ
た２つのマルチプライヤ−アキュムレータ・レジスタを
備えている。入力信号は、例えば、テレビジョン信号の
ビデオ成分のソース（発生源）から与えられ、出力信号
は、例えば、テレビジョン信号受信機内の信号処理回路
に与えられる。連続する実数（Ｒ）および虚数（Ｉ）入
力データは、フィルタ・クロック（Ｃｌｋ）レートの半
分に相当する所与のサンプル・レートで、それぞれマル
チプレクサ２００の第１入力と第２入力に入力される。
マルチプレクサ２００は、Ｃｌｋがそのスイッチ（Ｓ）
入力に入力されると、それを受けて、連続する各サンプ
ル期間の第１Ｃｌｋ期間（図４にＳＰと示している）の
間に、Ｒ入力データ・サンプルを両方のフィルタ・ユニ
ット１０２Ｔと１０２Ｂの入力へ転送し、連続する各サ
ンプル期間の第２Ｃｌｋ期間の間に、Ｉ入力データ・サ
ンプルを両方のフィルタ・ユニット１０２Ｔと１０２Ｂ
の入力へ転送する。図３には具体的に示されていない
が、第１Ｃｌｋ期間の間に、該当値をもつ倍率Ｒがフィ
ルタ・ユニット１０２Ｔの各タップとフィルタ・ユニッ
ト１０２Ｂの各タップに関連づけられた２つのマルチプ
ライヤ−アキュムレータ・レジスタの一番目へ入力され
る。第２Ｃｌｋ期間の間に、該当値をもつ倍率の負値−
１がフィルタ・ユニット１０２Ｔの各タップに関連づけ
られた２つのマルチプライヤ−アキュムレータ・レジス
タの二番目へ入力され、該当値をもつ倍率Ｒがフィルタ
・ユニット１０２Ｂの各タップに関連づけられた２つの
マルチプライヤ−アキュムレータの二番目へ入力され
る。
【００１２】複素数倍率ｃの値は実数値Ｒと虚数値Ｉの
両方を含んでおり、複素数入力サンプルｉも実数値Ｒと
虚数値Ｉの両方を含んでいる。従って、複素数倍率ｃに
複素数倍率ｃをかけて求めた積（Ｒ＋ｊＩ）c （Ｒ＋ｊ
Ｉ）i は、（Ｒc Ｒi −ＩcＩi ）＋ｊ（Ｒc Ｉi ＋Ｉi
）に等しい。これに伴う複素数積計算を行うために
は、４つのディジタル・フィルタ・ユニットが必要であ
る。しかし、フィルタ・ユニット１０２Ｔと１０２Ｂ
は、タイム・マルチプレックス係数（または、時多重倍
率ともいう：time-multiplexed coefficient) と２つの
マルチプライヤ−アキュムレータ・レジスタをタップ間
に採用することにより、これに伴う複素数積計算を２つ
のフィルタ・ユニット１０２Ｔと１０２Ｂだけを使用し
て行うことができる。
両方を含んでおり、複素数入力サンプルｉも実数値Ｒと
虚数値Ｉの両方を含んでいる。従って、複素数倍率ｃに
複素数倍率ｃをかけて求めた積（Ｒ＋ｊＩ）c （Ｒ＋ｊ
Ｉ）i は、（Ｒc Ｒi −ＩcＩi ）＋ｊ（Ｒc Ｉi ＋Ｉi
）に等しい。これに伴う複素数積計算を行うために
は、４つのディジタル・フィルタ・ユニットが必要であ
る。しかし、フィルタ・ユニット１０２Ｔと１０２Ｂ
は、タイム・マルチプレックス係数（または、時多重倍
率ともいう：time-multiplexed coefficient) と２つの
マルチプライヤ−アキュムレータ・レジスタをタップ間
に採用することにより、これに伴う複素数積計算を２つ
のフィルタ・ユニット１０２Ｔと１０２Ｂだけを使用し
て行うことができる。
【００１３】具体的には、各サンプル期間の第１Ｃｌｋ
期間の間にフィルタ１０２Ｔから出力されるサンプルは
ＲＲであり、各サンプル期間の第２Ｃｌｋ期間の間にフ
ィルタ１０２Ｂから出力されるサンプルは−ＩＩであ
る。これらをひとつにしたものは、図４のタイミング図
にＥＥで示すように、各複素数出力サンプルの実数部分
を表している。同様に、各サンプル期間の第１Ｃｌｋ期
間の間にフィルタ１０２Ｂから出力されるサンプルはＲ
Ｉであり、各サンプル期間の第２Ｃｌｋ期間の間にフィ
ルタ１０２Ｂから出力されるサンプルはＩＲである。こ
れらをひとつにしたものは、図４のタイミング図にＦＦ
で示すように、各複素数出力サンプルの虚数部分を表し
ている。
期間の間にフィルタ１０２Ｔから出力されるサンプルは
ＲＲであり、各サンプル期間の第２Ｃｌｋ期間の間にフ
ィルタ１０２Ｂから出力されるサンプルは−ＩＩであ
る。これらをひとつにしたものは、図４のタイミング図
にＥＥで示すように、各複素数出力サンプルの実数部分
を表している。同様に、各サンプル期間の第１Ｃｌｋ期
間の間にフィルタ１０２Ｂから出力されるサンプルはＲ
Ｉであり、各サンプル期間の第２Ｃｌｋ期間の間にフィ
ルタ１０２Ｂから出力されるサンプルはＩＲである。こ
れらをひとつにしたものは、図４のタイミング図にＦＦ
で示すように、各複素数出力サンプルの虚数部分を表し
ている。
【００１４】設計されたチップでは、フィルタ・ユニッ
ト１０２Ｔと１０２Ｂの各々は、３つのタップだけを備
えている。このために、フィルタ全体は、カスケード接
続された複数のフィルタ・ユニットがシングル・チップ
上に、あるいは場合によっては、カスケード接続された
複数のチップ上に実装されているのが普通である。前に
置かれたフィルタ・セクションの対応するフィルタ・ユ
ニット１０２Ｔの実数カスケード出力（Ｅで示す）は、
図３のフィルタ・ユニット１０２ＴのＳｕｍｉｎ入力へ
転送することができる。同様に、前に置かれたフィルタ
・セクションの対応するフィルタ・ユニット１０２Ｂの
虚数カスケード出力は、図３のフィルタ・ユニット１０
２ＢのＳｕｍｉｎ入力へ転送することができる。
ト１０２Ｔと１０２Ｂの各々は、３つのタップだけを備
えている。このために、フィルタ全体は、カスケード接
続された複数のフィルタ・ユニットがシングル・チップ
上に、あるいは場合によっては、カスケード接続された
複数のチップ上に実装されているのが普通である。前に
置かれたフィルタ・セクションの対応するフィルタ・ユ
ニット１０２Ｔの実数カスケード出力（Ｅで示す）は、
図３のフィルタ・ユニット１０２ＴのＳｕｍｉｎ入力へ
転送することができる。同様に、前に置かれたフィルタ
・セクションの対応するフィルタ・ユニット１０２Ｂの
虚数カスケード出力は、図３のフィルタ・ユニット１０
２ＢのＳｕｍｉｎ入力へ転送することができる。
【００１５】入力重みづけフィルタ・ユニット１０２Ｔ
または１０２Ｂへ転送されたＳｕｍｉｎ入力サンプル値
の処理方法には、２通りの方法がある。最初の方法は図
３には示されていないが、いずれかのフィルタ・セクシ
ョンの入力重みづけフィルタ・ユニット１０２Ｔまたは
１０２Ｂ内の内部でサンプル値が処理されるのと同じよ
うに、Ｓｕｍｉｎ値を処理する方法である。もっと具体
的に説明すると、フィルタ・ユニット１０２Ｔまたは１
０２Ｂの各タップに関連づけられた多重化第１および第
２マルチプライヤ−アキュムレータ・レジスタの各々
は、現在の入力サンプル値にそれと関連づけられた倍率
値をかけたあと、特定のＣｌｋ期間数だけ遅延させたあ
と、前に置かれたタップからそこへ転送されてきた、対
応する多重化レジスタからの累積総和値にこの積の値を
加える。この第１の方法では、前に置かれたフィルタ・
セクションの対応するフィルタ・ユニットの多重化出力
ＥＥまたはＦＦから、ある特定のフィルタ・セクション
のフィルタ・ユニットへのＳｕｍｉｎ入力ＥまたはＦ
は、多重化形式でその特定フィルタ・セクションへ直接
に転送される。この場合、このＳｕｍｉｎ入力の第１お
よび第２Ｃｌｋ期間サンプル値は、それぞれ、第１マル
チプライヤ−アキュムレータ・レジスタの総和値と、そ
の特定フィルタ・セクションのフィルタ・ユニットの第
１タップに関連づけられた第２マルチプライヤ−アキュ
ムレータ・レジスタの総和値に加えられる。第２の方法
では、図３に示すように、多重化出力ＥＥとＦＦはデマ
ルチプレクスされてから、後に続くフィルタ・セクショ
ンのフィルタ・ユニットのＥおよびＦ Ｓｕｍｉｎ入力
へ転送される。これは、ＥＥおよびＦＦ出力をレジスタ
２０２Ｔと２０２ＢでＣｌｋ期間だけ遅延させてから、
遅延したＥＥおよびＦＦ出力を加算器(summer)２０４Ｔ
と２０４Ｂで未遅延ＥＥおよびＦＦ出力に加えることに
よって行われる。この第２の方法では、加算器２０４Ｔ
からのＲｅａｌ Ｏｕｔ出力と加算器２０４ＢからのＩ
ｍａｇ Ｏｕｔ出力（図４にはＯｕｔで示されている）
は、各サンプル期間ＳＰの第１および第２Ｃｌｋ期間の
うち選択された有効な期間（図４にはＶ部分として示さ
れている）の間にだけ転送され、各サンプル期間ＳＰの
第１および第２Ｃｌｋ期間のうち選択されなかった無効
な期間（図４にＸ部分として示されている）の間には転
送されない。加算器２０４Ｔと２０４Ｂの各サンプル期
間ＳＰの第１および第２Ｃｌｋ期間のうち選択された有
効な期間は、相互に同じである必要はない。
または１０２Ｂへ転送されたＳｕｍｉｎ入力サンプル値
の処理方法には、２通りの方法がある。最初の方法は図
３には示されていないが、いずれかのフィルタ・セクシ
ョンの入力重みづけフィルタ・ユニット１０２Ｔまたは
１０２Ｂ内の内部でサンプル値が処理されるのと同じよ
うに、Ｓｕｍｉｎ値を処理する方法である。もっと具体
的に説明すると、フィルタ・ユニット１０２Ｔまたは１
０２Ｂの各タップに関連づけられた多重化第１および第
２マルチプライヤ−アキュムレータ・レジスタの各々
は、現在の入力サンプル値にそれと関連づけられた倍率
値をかけたあと、特定のＣｌｋ期間数だけ遅延させたあ
と、前に置かれたタップからそこへ転送されてきた、対
応する多重化レジスタからの累積総和値にこの積の値を
加える。この第１の方法では、前に置かれたフィルタ・
セクションの対応するフィルタ・ユニットの多重化出力
ＥＥまたはＦＦから、ある特定のフィルタ・セクション
のフィルタ・ユニットへのＳｕｍｉｎ入力ＥまたはＦ
は、多重化形式でその特定フィルタ・セクションへ直接
に転送される。この場合、このＳｕｍｉｎ入力の第１お
よび第２Ｃｌｋ期間サンプル値は、それぞれ、第１マル
チプライヤ−アキュムレータ・レジスタの総和値と、そ
の特定フィルタ・セクションのフィルタ・ユニットの第
１タップに関連づけられた第２マルチプライヤ−アキュ
ムレータ・レジスタの総和値に加えられる。第２の方法
では、図３に示すように、多重化出力ＥＥとＦＦはデマ
ルチプレクスされてから、後に続くフィルタ・セクショ
ンのフィルタ・ユニットのＥおよびＦ Ｓｕｍｉｎ入力
へ転送される。これは、ＥＥおよびＦＦ出力をレジスタ
２０２Ｔと２０２ＢでＣｌｋ期間だけ遅延させてから、
遅延したＥＥおよびＦＦ出力を加算器(summer)２０４Ｔ
と２０４Ｂで未遅延ＥＥおよびＦＦ出力に加えることに
よって行われる。この第２の方法では、加算器２０４Ｔ
からのＲｅａｌ Ｏｕｔ出力と加算器２０４ＢからのＩ
ｍａｇ Ｏｕｔ出力（図４にはＯｕｔで示されている）
は、各サンプル期間ＳＰの第１および第２Ｃｌｋ期間の
うち選択された有効な期間（図４にはＶ部分として示さ
れている）の間にだけ転送され、各サンプル期間ＳＰの
第１および第２Ｃｌｋ期間のうち選択されなかった無効
な期間（図４にＸ部分として示されている）の間には転
送されない。加算器２０４Ｔと２０４Ｂの各サンプル期
間ＳＰの第１および第２Ｃｌｋ期間のうち選択された有
効な期間は、相互に同じである必要はない。
【００１６】次に、図５を参照して説明する。図５に示
す上段実数倍率ＦＩＲフィルタ・ユニット１０２Ｔおよ
び下段実数倍率ＦＩＲフィルタ・ユニット１０２Ｂは、
上述した図３の所与の数のタップをもつ単一複素数倍率
入力重みづけディジタル・フィルタとして多重動作する
ものと同じであるが、所与の数の二倍のタップをもつ２
つの独立実数倍率入力重みづけディジタル・フィルタと
して多重動作するように再構成されている。図６は、図
５の構造のオペレーションを示すタイミング図である。
す上段実数倍率ＦＩＲフィルタ・ユニット１０２Ｔおよ
び下段実数倍率ＦＩＲフィルタ・ユニット１０２Ｂは、
上述した図３の所与の数のタップをもつ単一複素数倍率
入力重みづけディジタル・フィルタとして多重動作する
ものと同じであるが、所与の数の二倍のタップをもつ２
つの独立実数倍率入力重みづけディジタル・フィルタと
して多重動作するように再構成されている。図６は、図
５の構造のオペレーションを示すタイミング図である。
【００１７】図５は、入力マルチプレクサ３００Ｔに関
連づけられた上段フィルタ・ユニット１０２Ｔおよび入
力マルチプレクサ３００Ｂに関連づけられた上段実数倍
率ＦＩＲフィルタ・ユニット１０２Ｂを示している。図
３および図４に示すように、マルチプレクサ３００Ｔと
３００Ｂは、どちらも、その動作の仕方は基本的にマル
チプレクサ２００に関して上述したものと同じであり、
それぞれ、各サンプル期間ＳＰの第１Ｃｌｋ期間の間
に、フィルタ・ユニット１０２Ｔと１０２ＢのＯｕｔ出
力をそのＳｕｍｉｎ入力へフィードバックし、各サンプ
ル期間ＳＰの第２Ｃｌｋ期間の間に、前に置かれたフィ
ルタ・セクションの対応するフィルタ・ユニットのカス
ケード出力をフィルタ・ユニット１０２Ｔと１０２Ｂの
Ｓｕｍｉｎ入力へ転送する。図５のフィルタ・ユニット
１０２Ｔと１０２Ｂの各々はＧＧ出力をドライブするも
ので、連続するサンプル期間ＳＰの第１Ｃｌｋ期間の間
に、連続する入力サンプルの各々がこれらのフィルタを
最初に通過するとき、所与の数の実数倍率をもつ入力重
みづけフィルタとして動作する（第１Ｃｌｋ期間のＧＧ
出力の連続するサンプルは図６にＰ１で示されてい
る）。それぞれのフィルタ・ユニット１０２Ｔと１０２
ＢのＧＧ出力の連続するサンプルＰ１の各々は、それぞ
れのレジスタ３０２Ｔと３０２ＢによってＣｌｋ期間だ
け遅延されたあと、連続するサンプル期間ＳＰの第２Ｃ
ｌｋ期間の間に、フィルタ・ユニット１０２Ｔと１０２
Ｂを２回目に通過するときフィードバックされる（第２
Ｃｌｋ期間のＧＧ出力の連続するサンプルは図６にＰ２
で示されている）。図５のフィルタ・ユニット１０２Ｔ
と１０２Ｂは、２回目の通過のときも、遅延された連続
のＰ１サンプルの各々が２回目にフィルタ・ユニットを
通過するとき、所与の数の実数倍率をもつ入力重みづけ
フィルタとして動作する。従って、連続する入力サンプ
ルに対して、それぞれのフィルタ・ユニット１０２Ｔと
１０２Ｂの各々は、所与の数の二倍の実数倍率をもつ入
力重みづけフィルタとして動作して、連続するＰ２サン
プルをドライブする。連続するサンプル期間の第１Ｃｌ
ｋ期間の間にそれぞれのフィルタ・ユニット１０２Ｔと
１０２ＢのＯｕｔ出力に現れた連続する遅延Ｐ２サンプ
ルは有効なＶ出力を構成し、連続するサンプル期間の第
１Ｃｌｋ期間に現れたものは無効なＸ出力を構成する
（図６）。
連づけられた上段フィルタ・ユニット１０２Ｔおよび入
力マルチプレクサ３００Ｂに関連づけられた上段実数倍
率ＦＩＲフィルタ・ユニット１０２Ｂを示している。図
３および図４に示すように、マルチプレクサ３００Ｔと
３００Ｂは、どちらも、その動作の仕方は基本的にマル
チプレクサ２００に関して上述したものと同じであり、
それぞれ、各サンプル期間ＳＰの第１Ｃｌｋ期間の間
に、フィルタ・ユニット１０２Ｔと１０２ＢのＯｕｔ出
力をそのＳｕｍｉｎ入力へフィードバックし、各サンプ
ル期間ＳＰの第２Ｃｌｋ期間の間に、前に置かれたフィ
ルタ・セクションの対応するフィルタ・ユニットのカス
ケード出力をフィルタ・ユニット１０２Ｔと１０２Ｂの
Ｓｕｍｉｎ入力へ転送する。図５のフィルタ・ユニット
１０２Ｔと１０２Ｂの各々はＧＧ出力をドライブするも
ので、連続するサンプル期間ＳＰの第１Ｃｌｋ期間の間
に、連続する入力サンプルの各々がこれらのフィルタを
最初に通過するとき、所与の数の実数倍率をもつ入力重
みづけフィルタとして動作する（第１Ｃｌｋ期間のＧＧ
出力の連続するサンプルは図６にＰ１で示されてい
る）。それぞれのフィルタ・ユニット１０２Ｔと１０２
ＢのＧＧ出力の連続するサンプルＰ１の各々は、それぞ
れのレジスタ３０２Ｔと３０２ＢによってＣｌｋ期間だ
け遅延されたあと、連続するサンプル期間ＳＰの第２Ｃ
ｌｋ期間の間に、フィルタ・ユニット１０２Ｔと１０２
Ｂを２回目に通過するときフィードバックされる（第２
Ｃｌｋ期間のＧＧ出力の連続するサンプルは図６にＰ２
で示されている）。図５のフィルタ・ユニット１０２Ｔ
と１０２Ｂは、２回目の通過のときも、遅延された連続
のＰ１サンプルの各々が２回目にフィルタ・ユニットを
通過するとき、所与の数の実数倍率をもつ入力重みづけ
フィルタとして動作する。従って、連続する入力サンプ
ルに対して、それぞれのフィルタ・ユニット１０２Ｔと
１０２Ｂの各々は、所与の数の二倍の実数倍率をもつ入
力重みづけフィルタとして動作して、連続するＰ２サン
プルをドライブする。連続するサンプル期間の第１Ｃｌ
ｋ期間の間にそれぞれのフィルタ・ユニット１０２Ｔと
１０２ＢのＯｕｔ出力に現れた連続する遅延Ｐ２サンプ
ルは有効なＶ出力を構成し、連続するサンプル期間の第
１Ｃｌｋ期間に現れたものは無効なＸ出力を構成する
（図６）。
【００１８】明らかなように、図５の構成に採用されて
いる手法と同じような多重化（マルチプレクス）手法を
用いると、フィードバックを使用しなくても、フィルタ
・ユニット１０２Ｔと１０２Ｂが、各々が独自の所与の
数の実数倍率をもつ、最高４つまでの独立実数ＦＩＲフ
ィルタとして動作するように構成することが可能であ
る。これとは別に、フィードバックを使用すると、フィ
ルタ・ユニット１０２Ｔと１０２Ｂは、これらの２フィ
ルタ・ユニットの一方の出力サンプルをカスケード入力
として、これらの２フィルタ・ユニットの他方へ転送す
るように構成できるので、これらのフィルタ・ユニット
を、その各々の所与の数の実数倍率をもつ単一実数ＦＩ
Ｒフィルタとして動作させることができる。
いる手法と同じような多重化（マルチプレクス）手法を
用いると、フィードバックを使用しなくても、フィルタ
・ユニット１０２Ｔと１０２Ｂが、各々が独自の所与の
数の実数倍率をもつ、最高４つまでの独立実数ＦＩＲフ
ィルタとして動作するように構成することが可能であ
る。これとは別に、フィードバックを使用すると、フィ
ルタ・ユニット１０２Ｔと１０２Ｂは、これらの２フィ
ルタ・ユニットの一方の出力サンプルをカスケード入力
として、これらの２フィルタ・ユニットの他方へ転送す
るように構成できるので、これらのフィルタ・ユニット
を、その各々の所与の数の実数倍率をもつ単一実数ＦＩ
Ｒフィルタとして動作させることができる。
【００１９】再構成可能なプログラマブル・フィルタ・
チップ・アーキテクチャの例：本発明の再構成可能プロ
グラマブル・ディジタル・フィルタ・アーキテクチャを
実現するＶＬＳＩチップ設計で採用しているフィルタ・
クロックは、２８．６３６ＭＨｚであり、入力データ・
サンプル・クロックは１４．３１８ＭＨｚ（つまり、フ
ィルタ・クロック・レートの半分）である。フィルタの
プログラミングはソフトウェア制御のＣＰＵによって決
まる。上述の「概要」で述べたように、ＶＬＳＩチップ
設計は、単一のＩＩＲ入力およびグローバル・セクショ
ンと５つのフィルタ・セクションからなる６つのセクシ
ョンを含み、これらのフィルタ・セクションはすべて同
一のアーキテクチャになっている。これらのセクション
の各々に実装される構造は非常に大量であるため、図
７，図８および図９〜図１６では、各構造部品の名称を
簡略化し、図７，図８および図９〜図１６に示す再構成
可能フィルタ・チップ・アーキテクチャの実例を、３つ
のフィルタ・セクションだけに限定して、この構造全体
が許される図面の紙面に収まるようにしている。このＶ
ＬＳＩチップの名称は、複素数モードで使用することに
由来している。実数フィルタ・セクションとその関連ハ
ードウェアはフィルタ・セクション１０２Ｔとその関連
ハードウェアに関連づけて説明し、虚数フィルタ・セク
ションはフィルタ・セクション１０２Ｂに関連づけて説
明する。以下は、図７，図８および図９〜図１６で使用
されている簡略名称をリストしたものである。
チップ・アーキテクチャの例：本発明の再構成可能プロ
グラマブル・ディジタル・フィルタ・アーキテクチャを
実現するＶＬＳＩチップ設計で採用しているフィルタ・
クロックは、２８．６３６ＭＨｚであり、入力データ・
サンプル・クロックは１４．３１８ＭＨｚ（つまり、フ
ィルタ・クロック・レートの半分）である。フィルタの
プログラミングはソフトウェア制御のＣＰＵによって決
まる。上述の「概要」で述べたように、ＶＬＳＩチップ
設計は、単一のＩＩＲ入力およびグローバル・セクショ
ンと５つのフィルタ・セクションからなる６つのセクシ
ョンを含み、これらのフィルタ・セクションはすべて同
一のアーキテクチャになっている。これらのセクション
の各々に実装される構造は非常に大量であるため、図
７，図８および図９〜図１６では、各構造部品の名称を
簡略化し、図７，図８および図９〜図１６に示す再構成
可能フィルタ・チップ・アーキテクチャの実例を、３つ
のフィルタ・セクションだけに限定して、この構造全体
が許される図面の紙面に収まるようにしている。このＶ
ＬＳＩチップの名称は、複素数モードで使用することに
由来している。実数フィルタ・セクションとその関連ハ
ードウェアはフィルタ・セクション１０２Ｔとその関連
ハードウェアに関連づけて説明し、虚数フィルタ・セク
ションはフィルタ・セクション１０２Ｂに関連づけて説
明する。以下は、図７，図８および図９〜図１６で使用
されている簡略名称をリストしたものである。
【００２０】１．フィルタ・セクションの簡略名称：Ｆ
ＩＲフィルタ−−図３および図５に示すものと類似の多
重化ＦＩＲフィルタ・ユニット。これらの入力重みづけ
フィルタは、１から４までのサンプル期間のタップ間(i
nter-tap) プログラマブル・ディレイを備え、多重化倍
率を含んでいる。「Ｉｎｐｕｔ」（入力）は倍率マルチ
プライヤに接続され、「ｓｕｍｉｎ」は第１倍率マルチ
プライヤの積に加えられ、「ｓｕｍｏｕｔ」は最後の加
算器の出力であり、サンプル期間の半分に相当するクロ
ック期間だけ遅延されている。
ＩＲフィルタ−−図３および図５に示すものと類似の多
重化ＦＩＲフィルタ・ユニット。これらの入力重みづけ
フィルタは、１から４までのサンプル期間のタップ間(i
nter-tap) プログラマブル・ディレイを備え、多重化倍
率を含んでいる。「Ｉｎｐｕｔ」（入力）は倍率マルチ
プライヤに接続され、「ｓｕｍｉｎ」は第１倍率マルチ
プライヤの積に加えられ、「ｓｕｍｏｕｔ」は最後の加
算器の出力であり、サンプル期間の半分に相当するクロ
ック期間だけ遅延されている。
【００２１】ＲＢ［４．．１］，ＩＢ［４．．１］−−
実数および虚数入力マルチプレクサ・コントロール。各
入力マルチプレクサには４つの入力がある。各マルチプ
レクサには４つの制御ビットがある。サンプル期間の第
１および第２クロック期間Ｔ０とＴ１の各々で、異なる
データが入力マルチプレクサのコントロールに提示され
る。これにより、Ｔ０の期間に４つの入力選択の中から
任意の入力を選択し、Ｔ１の期間に任意の入力を選択す
ることができる。このようにすると、デバイスをカスケ
ード接続し、必要な動作モードをすべてサポートするた
めに必要とされる柔軟性が簡単な方法で得られる。各入
力マルチプレクサのコントロールは、４入力のうち有効
な入力を定義している２つの制御ビット（これらはＣＰ
Ｕ制御ラインによって書き込まれる）を、任意のクロッ
ク期間Ｔ０の間、ストアしておくための第１ラッチと、
４入力のうち有効な入力を定義している２つの制御ビッ
ト（これらはＣＰＵ制御ラインによって書き込まれる）
を、任意のクロック期間Ｔ１の間、ストアしておくため
の第２ラッチとを備えている。
実数および虚数入力マルチプレクサ・コントロール。各
入力マルチプレクサには４つの入力がある。各マルチプ
レクサには４つの制御ビットがある。サンプル期間の第
１および第２クロック期間Ｔ０とＴ１の各々で、異なる
データが入力マルチプレクサのコントロールに提示され
る。これにより、Ｔ０の期間に４つの入力選択の中から
任意の入力を選択し、Ｔ１の期間に任意の入力を選択す
ることができる。このようにすると、デバイスをカスケ
ード接続し、必要な動作モードをすべてサポートするた
めに必要とされる柔軟性が簡単な方法で得られる。各入
力マルチプレクサのコントロールは、４入力のうち有効
な入力を定義している２つの制御ビット（これらはＣＰ
Ｕ制御ラインによって書き込まれる）を、任意のクロッ
ク期間Ｔ０の間、ストアしておくための第１ラッチと、
４入力のうち有効な入力を定義している２つの制御ビッ
ト（これらはＣＰＵ制御ラインによって書き込まれる）
を、任意のクロック期間Ｔ１の間、ストアしておくため
の第２ラッチとを備えている。
【００２２】ＲＩＧｅｇ，ＩＩＲｅｇ−−実数および虚
数入力データ・レジスタ。これはパイプライン・ディレ
イ(pipeline delay)であり、また、データをフィルタ入
力に入れるためのバッファでもある。これは、複素数モ
ードのときは、クロック・レートでサンプリングするよ
うに、実数モードのときは、サンプル・レートでサンプ
リングするようにプログラムすることが可能である。
数入力データ・レジスタ。これはパイプライン・ディレ
イ(pipeline delay)であり、また、データをフィルタ入
力に入れるためのバッファでもある。これは、複素数モ
ードのときは、クロック・レートでサンプリングするよ
うに、実数モードのときは、サンプル・レートでサンプ
リングするようにプログラムすることが可能である。
【００２３】ＲＭ１，ＩＭ１−−実数および虚数の実数
／複素数モード・マルチプレクサ。実数モードは入力０
にセットされ、複素数モードは入力１にセットされる。
／複素数モード・マルチプレクサ。実数モードは入力０
にセットされ、複素数モードは入力１にセットされる。
【００２４】ＲＭ２，ＩＭ２−−実数および虚数出力マ
ルチプレクサ。次に示す４オプションからデータ出力ソ
ースを選択するためのものである。
ルチプレクサ。次に示す４オプションからデータ出力ソ
ースを選択するためのものである。
【００２５】
【表１】
【００２６】ＲＯＲｅｇ，ＩＯＲｅｇ−−実数および虚
数出力データ・レジスタ。
数出力データ・レジスタ。
【００２７】Ｔ０−−サンプル期間の第１クロック期
間。
間。
【００２８】Ｔ１−−サンプル期間の第２クロック期
間。
間。
【００２９】Ｔｌｅｎａ−−Ｔ１でイネーブル。これ
は、サンプル・レードで動作するレジスタであり、Ｔ１
クロック期間の間だけイネーブルされる。データは、サ
ンプル期間の遷移のときだけ遷移する。バルク・ディレ
イ(bulk delay)は、クロック期間レートではなく、サン
プル期間レートで動作する。これにより、バルク・ディ
レイ範囲０〜１５２に加えられた第３の遅延が形成さ
れ、３〜１５５の範囲が得られる。
は、サンプル・レードで動作するレジスタであり、Ｔ１
クロック期間の間だけイネーブルされる。データは、サ
ンプル期間の遷移のときだけ遷移する。バルク・ディレ
イ(bulk delay)は、クロック期間レートではなく、サン
プル期間レートで動作する。これにより、バルク・ディ
レイ範囲０〜１５２に加えられた第３の遅延が形成さ
れ、３〜１５５の範囲が得られる。
【００３０】ｚ-1−−クロック期間の遅延。この場合
は、図７，図８および図９〜図１６ではスタンドアロー
ンになっている。他の場合は、複素数のときは１クロッ
ク期間に、実数のときは１全サンプル期間（ＲＩＲｅ
ｇ，ＩＩＲｅｇ）に、常に１全サンプル期間（Ｔｌｅｎ
ａ）に、あるいは実数のときＴ１で、複素数のときＴ０
でイネーブルされる１全サンプル期間（ＲＯＲｅｇ，Ｉ
ＯＲｅｇ）に調整することが可能である。この遅延で共
通する定義は、遅延が単一のレジスタ・ステージだけで
実現されていることである。
は、図７，図８および図９〜図１６ではスタンドアロー
ンになっている。他の場合は、複素数のときは１クロッ
ク期間に、実数のときは１全サンプル期間（ＲＩＲｅ
ｇ，ＩＩＲｅｇ）に、常に１全サンプル期間（Ｔｌｅｎ
ａ）に、あるいは実数のときＴ１で、複素数のときＴ０
でイネーブルされる１全サンプル期間（ＲＯＲｅｇ，Ｉ
ＯＲｅｇ）に調整することが可能である。この遅延で共
通する定義は、遅延が単一のレジスタ・ステージだけで
実現されていることである。
【００３１】ｚ-3kr，ｚ-3ki−−実数および虚数プログ
ラマブル・タップ間遅延。これは、実数モード構成だけ
で使用され、サンプル期間遅延範囲は０〜３である。
ラマブル・タップ間遅延。これは、実数モード構成だけ
で使用され、サンプル期間遅延範囲は０〜３である。
【００３２】ｚ-RDEL ，ｚ-IDEL −−実数および虚数バ
ルク・ディレイ・レジスタ。０〜１５２サンプル期間遅
延の範囲でプログラム可能である。
ルク・ディレイ・レジスタ。０〜１５２サンプル期間遅
延の範囲でプログラム可能である。
【００３３】２．ＩＩＲ入力およびグローバル・セクシ
ョンの簡略名称：ＩＳＣ，ＱＳＣ−−同位相スケーリン
グ・コントロール(In-phase Scaling Control)および直
角位相スケーリング・コントロール(Quadrature Scalin
g Control)。このマルチプレクサは、すべてのＩＩＲ倍
率が１、１／２、または１／８以下であるとき、ＩＩＲ
フィードバック・データをシフトして、追加の精度が得
られるようにする。ＦＩＲのみモードのときは、入力に
０を選択すると好都合である。このマルチプレクサは静
的に制御され、スイッチに似た働きをする。
ョンの簡略名称：ＩＳＣ，ＱＳＣ−−同位相スケーリン
グ・コントロール(In-phase Scaling Control)および直
角位相スケーリング・コントロール(Quadrature Scalin
g Control)。このマルチプレクサは、すべてのＩＩＲ倍
率が１、１／２、または１／８以下であるとき、ＩＩＲ
フィードバック・データをシフトして、追加の精度が得
られるようにする。ＦＩＲのみモードのときは、入力に
０を選択すると好都合である。このマルチプレクサは静
的に制御され、スイッチに似た働きをする。
【００３４】Ｍ２−−直角位相（虚数）カスケード・ソ
ース・セレクト。Ｍ５と併用され、任意のフィルタ・セ
クションまたはＩＩＲ加算器出力またはゼロを、チップ
の入力フィルタ・セクション（図１ではフィルタ・セク
ションｎ、図７，図８および図９〜図１６ではフィルタ
・セクション３）のｓｕｍｉｎ入力にカスケード接続す
ることができる。ＲＢおよびＩＢと同様に、このマルチ
プレクサは、各クロック期間サイクルごとに、異なる入
力を交互に選択することができる。これが必要になるの
は、ある種の複素数モード構成のカスケード接続の場合
である。
ース・セレクト。Ｍ５と併用され、任意のフィルタ・セ
クションまたはＩＩＲ加算器出力またはゼロを、チップ
の入力フィルタ・セクション（図１ではフィルタ・セク
ションｎ、図７，図８および図９〜図１６ではフィルタ
・セクション３）のｓｕｍｉｎ入力にカスケード接続す
ることができる。ＲＢおよびＩＢと同様に、このマルチ
プレクサは、各クロック期間サイクルごとに、異なる入
力を交互に選択することができる。これが必要になるの
は、ある種の複素数モード構成のカスケード接続の場合
である。
【００３５】Ｍ３−−同位相（実数）カスケード・ソー
ス・セレクト。Ｍ４と併用され、任意のフィルタ・セク
ションまたはＩＩＲ加算器出力またはゼロを、チップの
入力フィルタ・セクション（図１ではフィルタ・セクシ
ョンｎ、図７，図８および図９〜図１６ではフィルタ・
セクション３）のｓｕｍｉｎ入力にカスケード接続する
ことができる。ＲＢおよびＩＢと同様に、このマルチプ
レクサは、任意の入力クロック期間サイクルを交互に選
択することができる。これが必要になるのは、ある種の
複素数モードのカスケード接続の場合である。
ス・セレクト。Ｍ４と併用され、任意のフィルタ・セク
ションまたはＩＩＲ加算器出力またはゼロを、チップの
入力フィルタ・セクション（図１ではフィルタ・セクシ
ョンｎ、図７，図８および図９〜図１６ではフィルタ・
セクション３）のｓｕｍｉｎ入力にカスケード接続する
ことができる。ＲＢおよびＩＢと同様に、このマルチプ
レクサは、任意の入力クロック期間サイクルを交互に選
択することができる。これが必要になるのは、ある種の
複素数モードのカスケード接続の場合である。
【００３６】Ｍ４−−同位相（実数）セクション・セレ
クト。任意の実数（同位相）ハーフ・フィルタ・セクシ
ョンの出力または実数ＩＩＲ加算器出力を選択してＭ３
をドライブする。
クト。任意の実数（同位相）ハーフ・フィルタ・セクシ
ョンの出力または実数ＩＩＲ加算器出力を選択してＭ３
をドライブする。
【００３７】Ｍ５−−直角位相（虚数）セクション・セ
レクト。任意の虚数（直角位相）ハーフ・フィルタ・セ
クションの出力または虚数ＩＩＲ加算器出力を選択して
Ｍ２をドライブする。
レクト。任意の虚数（直角位相）ハーフ・フィルタ・セ
クションの出力または虚数ＩＩＲ加算器出力を選択して
Ｍ２をドライブする。
【００３８】Ｍ６−−同位相（実数）出力セレクト。任
意の実数ハーフ・フィルタ・セクションの出力または実
数ＩＩＲ加算器出力を選択して、Ｉｏｕｔ端子から出力
する。
意の実数ハーフ・フィルタ・セクションの出力または実
数ＩＩＲ加算器出力を選択して、Ｉｏｕｔ端子から出力
する。
【００３９】Ｍ７−−直角位相（虚数）出力セレクト。
任意の虚数ハーフ・フィルタ・セクションの出力または
虚数ＩＩＲ加算器出力を選択して、Ｑｏｕｔ端子から出
力する。
任意の虚数ハーフ・フィルタ・セクションの出力または
虚数ＩＩＲ加算器出力を選択して、Ｑｏｕｔ端子から出
力する。
【００４０】Ｍ８−−ＦＩＲ入力マルチプレクサ。ＦＩ
Ｒモードでは、入力データはＩＩＲフィルタ出力または
位相ロテータ(phase rotator) 出力のどちらかから得ら
れる。どちらの場合も、入力データはＩＩＲフィルタ加
算器を経由して送られる。他方のＩＩＲ加数はフィルタ
が純ＦＩＲであれば、ＩＳＣおよびＱＳＣによって０に
セットされる。実数モードでは、どちらかの加算器をデ
ータ・ソースとして使用できる。複素数モードでは、Ｍ
８は、サンプル期間レートの二倍であるクロック期間レ
ートで実数および虚数データを多重化することにより、
入力データを多重化フィルタ・セクションに合った形式
にする。
Ｒモードでは、入力データはＩＩＲフィルタ出力または
位相ロテータ(phase rotator) 出力のどちらかから得ら
れる。どちらの場合も、入力データはＩＩＲフィルタ加
算器を経由して送られる。他方のＩＩＲ加数はフィルタ
が純ＦＩＲであれば、ＩＳＣおよびＱＳＣによって０に
セットされる。実数モードでは、どちらかの加算器をデ
ータ・ソースとして使用できる。複素数モードでは、Ｍ
８は、サンプル期間レートの二倍であるクロック期間レ
ートで実数および虚数データを多重化することにより、
入力データを多重化フィルタ・セクションに合った形式
にする。
【００４１】ＴＯｅｎａ ｚ-1−−サンプル期間のＴ０
クロック期間にイネーブルされるレジスタ。
クロック期間にイネーブルされるレジスタ。
【００４２】３．チップ・システム入力および出力の簡
略名称：０−−値がゼロの定数。
略名称：０−−値がゼロの定数。
【００４３】Ｉ１，Ｉ２，Ｉ３−−同位相（実数）フィ
ルタ・セクション１、２、３の出力。
ルタ・セクション１、２、３の出力。
【００４４】Ｉｏｕｔ−−同位相フィルタ出力。
【００４５】Ｉｐｈ−−位相ロテータからＩＩＲ加算器
への同位相入力。実数モードで実数入力として使用され
る。
への同位相入力。実数モードで実数入力として使用され
る。
【００４６】Ｉｓｕｍｉｎ−−同位相カスケード入力。
実数モード構成で実数のみカスケード入力として使用さ
れる。
実数モード構成で実数のみカスケード入力として使用さ
れる。
【００４７】ＭＩＯ−−多重化フィルタ入出力。複素数
モードでは実数／虚数多重化信号、実数モードでは実数
信号。これは、アクティブなＩＩＲフィードバック加算
器が実装されたチップでは出力となり、他のチップで
は、すべて入力となる。ＭＩＯｅｎａは出力機能をイネ
ーブルする。
モードでは実数／虚数多重化信号、実数モードでは実数
信号。これは、アクティブなＩＩＲフィードバック加算
器が実装されたチップでは出力となり、他のチップで
は、すべて入力となる。ＭＩＯｅｎａは出力機能をイネ
ーブルする。
【００４８】ＭＩＯｅｎａ−−ＭＩＯバスの出力機能を
イネーブルする。
イネーブルする。
【００４９】Ｑ１，Ｑ２，Ｑ３−−直角位相フィルタ・
セクション１、２、３の出力。
セクション１、２、３の出力。
【００５０】Ｑｏｕｔ−−直角位相フィルタ出力。
【００５１】Ｑｐｈ−−位相ロテータからＩＩＲ加算器
への直角位相入力。
への直角位相入力。
【００５２】Ｑｓｕｍｉｎ−−直角位相カスケード入
力。
力。
【００５３】図７，図８および図９〜図１６の各々に
は、３つのフィルタ・セクションと単一のＩＩＲ入力お
よびグローバル・セクションからなる同一チップ・アー
キテクチャが示されているが、このチップ・アーキテク
チャは、９種類のフィルタ構成のうちの特定の構成に再
構成されるように選択的にプログラムされている。ある
いは、別の方法として、チップへのカスケード入力を、
フィルタリングを行うことなく、ある程度遅延させてか
らチップのカスケード出力へ転送するだけにするように
プログラムされている。ソフトウェア制御によるＣＰＵ
は、（１）各サンプル期間のそれぞれのクロック期間Ｔ
０とＴ１の間に、各フィルタ・セクションの各入力マル
チプレクサの入出力接続を判断し、（２）各フィルタ・
セクションの各ルーチング・マルチプレクサＲＭ１、Ｉ
Ｍ１、ＲＭ２、ＩＭ２の入出力接続を判断し、（３）単
一ＩＩＲ入力およびグローバル・セクションの各ルーチ
ング・マルチプレクサＩＳＣ、ＱＳＣ、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７、Ｍ８の入出力接続を判断し、
（４）複素数同位相回転倍率の同位相（実数）Ｉｐｈ部
分と直角位相（虚数）Ｑｐｈ部分を判断することだけ
で、この選択的プログラミングを実行する。
は、３つのフィルタ・セクションと単一のＩＩＲ入力お
よびグローバル・セクションからなる同一チップ・アー
キテクチャが示されているが、このチップ・アーキテク
チャは、９種類のフィルタ構成のうちの特定の構成に再
構成されるように選択的にプログラムされている。ある
いは、別の方法として、チップへのカスケード入力を、
フィルタリングを行うことなく、ある程度遅延させてか
らチップのカスケード出力へ転送するだけにするように
プログラムされている。ソフトウェア制御によるＣＰＵ
は、（１）各サンプル期間のそれぞれのクロック期間Ｔ
０とＴ１の間に、各フィルタ・セクションの各入力マル
チプレクサの入出力接続を判断し、（２）各フィルタ・
セクションの各ルーチング・マルチプレクサＲＭ１、Ｉ
Ｍ１、ＲＭ２、ＩＭ２の入出力接続を判断し、（３）単
一ＩＩＲ入力およびグローバル・セクションの各ルーチ
ング・マルチプレクサＩＳＣ、ＱＳＣ、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７、Ｍ８の入出力接続を判断し、
（４）複素数同位相回転倍率の同位相（実数）Ｉｐｈ部
分と直角位相（虚数）Ｑｐｈ部分を判断することだけ
で、この選択的プログラミングを実行する。
【００５４】公知のように、ＮＴＳＣテレビジョン信号
は実数信号であり、複素数信号ではない。この場合、３
つのフィルタ・セクションと単一ＩＩＲ入力およびグロ
ーバル・セクションは、実数（複素数でなく）フィルタ
に構成されていることが必要である。図７に示すチップ
・アーキテクチャ構成は、ＩＩＲフィルタがＦＩＲフィ
ルタより少ないフィルタ・セクションを使用している場
合の例であり、実数ＩＩＲフィルタと、そのあとに置か
れた実数ＦＩＲフィルタとからなっている。図７におい
て、ＦＩＲはすべての虚数セクションと、セクション３
の実数ハーフとから作られている。さらに、入力データ
は、複素数位相回転倍率値１−２-10 ＋ｊ０（ただし、
１−２-10 は１に最も近い値であり、これは１１桁の有
効数字からなる±２進数形式で表すことができる）を与
えることによって、ＩＩＲ入力加算器の実数サイドに入
力される。ＩＩＲ出力はＭＩＯバスによってフィードバ
ックされ、ＦＩＲフィルタの第１セクションはフィルタ
・セクション３の虚数（下段）ハーフによって実現され
ている。フィルタ・セクション１の虚数ハーフの出力
は、フィルタ・セクション３の実数ｓｕｍｉｎ（上段）
へフィードバックされる。ＦＩＲフィルタ出力は、フィ
ルタ・セクション３の実数出力から取り出される。
は実数信号であり、複素数信号ではない。この場合、３
つのフィルタ・セクションと単一ＩＩＲ入力およびグロ
ーバル・セクションは、実数（複素数でなく）フィルタ
に構成されていることが必要である。図７に示すチップ
・アーキテクチャ構成は、ＩＩＲフィルタがＦＩＲフィ
ルタより少ないフィルタ・セクションを使用している場
合の例であり、実数ＩＩＲフィルタと、そのあとに置か
れた実数ＦＩＲフィルタとからなっている。図７におい
て、ＦＩＲはすべての虚数セクションと、セクション３
の実数ハーフとから作られている。さらに、入力データ
は、複素数位相回転倍率値１−２-10 ＋ｊ０（ただし、
１−２-10 は１に最も近い値であり、これは１１桁の有
効数字からなる±２進数形式で表すことができる）を与
えることによって、ＩＩＲ入力加算器の実数サイドに入
力される。ＩＩＲ出力はＭＩＯバスによってフィードバ
ックされ、ＦＩＲフィルタの第１セクションはフィルタ
・セクション３の虚数（下段）ハーフによって実現され
ている。フィルタ・セクション１の虚数ハーフの出力
は、フィルタ・セクション３の実数ｓｕｍｉｎ（上段）
へフィードバックされる。ＦＩＲフィルタ出力は、フィ
ルタ・セクション３の実数出力から取り出される。
【００５５】図８に示すチップ・アーキテクチャ構成
は、ＩＩＲフィルタがＦＩＲフィルタより多いフィルタ
・セクションを使用する場合の例であり、実数ＩＩＲフ
ィルタと、そのあとに置かれた実数ＦＩＲフィルタとか
らなっている。図８は、すべてのフィルタ・セクション
の虚数ハーフとフィルタ・セクション１の実数ハーフを
用いた実数ＩＩＲフィルタを示す具体図である。ＦＩＲ
フィルタは、フィルタ・セクション１と２の実数ハーフ
から構成されている。実数入力データは、複素数位相回
転倍率値０＋ｊ（１−２−１０）を与えることによっ
て、ＩＩＲ入力加算器の虚数サイドに入力される。いつ
もと同じように、ＩＩＲ出力はＭＩＯバスによってフィ
ードバックされる。
は、ＩＩＲフィルタがＦＩＲフィルタより多いフィルタ
・セクションを使用する場合の例であり、実数ＩＩＲフ
ィルタと、そのあとに置かれた実数ＦＩＲフィルタとか
らなっている。図８は、すべてのフィルタ・セクション
の虚数ハーフとフィルタ・セクション１の実数ハーフを
用いた実数ＩＩＲフィルタを示す具体図である。ＦＩＲ
フィルタは、フィルタ・セクション１と２の実数ハーフ
から構成されている。実数入力データは、複素数位相回
転倍率値０＋ｊ（１−２−１０）を与えることによっ
て、ＩＩＲ入力加算器の虚数サイドに入力される。いつ
もと同じように、ＩＩＲ出力はＭＩＯバスによってフィ
ードバックされる。
【００５６】図９〜図１６は、現在開発されているＨＤ
ＴＶテレビジョンおよび／またはＮＴＳＣテレビジョン
用のゴースト除去および／または等化フィルタとして使
用すると便利な他の構成例を示したものである。これら
のフィルタとしては、実数フィルタ、複素数フィルタ、
およびこれらのフィルタを組み合わせたものがある。
ＴＶテレビジョンおよび／またはＮＴＳＣテレビジョン
用のゴースト除去および／または等化フィルタとして使
用すると便利な他の構成例を示したものである。これら
のフィルタとしては、実数フィルタ、複素数フィルタ、
およびこれらのフィルタを組み合わせたものがある。
【００５７】図９は、複素数ＩＩＲフィルタ構成の例を
示す図である。この構成では、チップ全体が複素数ＩＩ
Ｒフィルタとしてプログラムされている。図示のよう
に、セクション１と２はｚ-1ディレイだけを備え、セク
ション３はバルク・ディレイによってセクション２から
分離されている。Ｉｓｕｍｉｎ端子とＱｓｕｍｉｎ端子
はカスケード接続する場合を除き、未使用になってい
る。入力データはＶＬＳＩチップのＩおよびＱ入力端子
に現れ（図示せず）、フィルタ出力はＩｏｕｔおよびＱ
ｏｕｔから取り出される。ＲＩＲｅｇおよびＩＩＲｅｇ
はすべて、Ｔ０とＴ１の両クロック期間の間にクロック
がとられるように構成されており、ＲＯＲｅｇとＩＯＲ
ｅｇはＴＯクロック期間の終了時にだけクロックがとら
れるように構成されている。
示す図である。この構成では、チップ全体が複素数ＩＩ
Ｒフィルタとしてプログラムされている。図示のよう
に、セクション１と２はｚ-1ディレイだけを備え、セク
ション３はバルク・ディレイによってセクション２から
分離されている。Ｉｓｕｍｉｎ端子とＱｓｕｍｉｎ端子
はカスケード接続する場合を除き、未使用になってい
る。入力データはＶＬＳＩチップのＩおよびＱ入力端子
に現れ（図示せず）、フィルタ出力はＩｏｕｔおよびＱ
ｏｕｔから取り出される。ＲＩＲｅｇおよびＩＩＲｅｇ
はすべて、Ｔ０とＴ１の両クロック期間の間にクロック
がとられるように構成されており、ＲＯＲｅｇとＩＯＲ
ｅｇはＴＯクロック期間の終了時にだけクロックがとら
れるように構成されている。
【００５８】図１０は、複素数ＩＩＲフィルタが複素数
ＦＩＲフィルタと共にワン・チップ上に実装されている
構成例を示す図である。この構成では、フィルタ・セク
ション１と２はＩＩＲフィルタ・モードになっており、
他方、セクション３は３タップＦＩＲとして構成されて
いる。位相調整入力データはＩｐｈとＱｐｈに現れ、出
力データはＩｏｕｔとＱｏｕｔから取り出される。Ｉｏ
ｕｔとＱｏｕｔには、フィルタ・セクション３からの出
力が入力される。ＲＩＲｅｇとＩＩＲｅｇはすべて、Ｔ
０とＴ１の両クロック期間の間にクロックがとられるよ
うに構成されており、ＲＯＲｅｇとＩＯＲｅｇは、Ｔ０
クロック期間の終了時にだけクロックがとられるように
構成されている。フィルタ・セクション２は、１サンプ
ル期間（つまり、ｅクロック期間）のｚ-1ディレイによ
ってフィルタ・セクション１から分離され、他方、フィ
ルタ・セクション１はバルク・ディレイを使用して３〜
１５５サンプル期間の総遅延を得てから、入力データへ
加えられる。このことから理解されるように、セクショ
ン３の複素数出力データの回復には、遅延が伴うことに
なる。セクション３を次のチップにカスケード接続する
場合は、複素数成分（つまり、４つの倍率／データの積
ＲＲ、−ＩＩ、ＲＩおよびＩＲ）は出力バス経由で渡す
ことができる。この例はスタンドアロン構成であるの
で、実数および虚数フィルタ出力は出力の前に計算され
る。この遅延は単なる信号の遅れである。
ＦＩＲフィルタと共にワン・チップ上に実装されている
構成例を示す図である。この構成では、フィルタ・セク
ション１と２はＩＩＲフィルタ・モードになっており、
他方、セクション３は３タップＦＩＲとして構成されて
いる。位相調整入力データはＩｐｈとＱｐｈに現れ、出
力データはＩｏｕｔとＱｏｕｔから取り出される。Ｉｏ
ｕｔとＱｏｕｔには、フィルタ・セクション３からの出
力が入力される。ＲＩＲｅｇとＩＩＲｅｇはすべて、Ｔ
０とＴ１の両クロック期間の間にクロックがとられるよ
うに構成されており、ＲＯＲｅｇとＩＯＲｅｇは、Ｔ０
クロック期間の終了時にだけクロックがとられるように
構成されている。フィルタ・セクション２は、１サンプ
ル期間（つまり、ｅクロック期間）のｚ-1ディレイによ
ってフィルタ・セクション１から分離され、他方、フィ
ルタ・セクション１はバルク・ディレイを使用して３〜
１５５サンプル期間の総遅延を得てから、入力データへ
加えられる。このことから理解されるように、セクショ
ン３の複素数出力データの回復には、遅延が伴うことに
なる。セクション３を次のチップにカスケード接続する
場合は、複素数成分（つまり、４つの倍率／データの積
ＲＲ、−ＩＩ、ＲＩおよびＩＲ）は出力バス経由で渡す
ことができる。この例はスタンドアロン構成であるの
で、実数および虚数フィルタ出力は出力の前に計算され
る。この遅延は単なる信号の遅れである。
【００５９】図１１は、複素数ＩＩＲフィルタと、その
あとに置かれて複素数ＩＩＲ出力の実数部分を処理する
実数ＦＩＲフィルタとからなる構成例を示す図である。
この構成では、フィルタ・セクション１と２は複素数Ｉ
ＩＲを計算し、フィルタ・セクション３は１２タップ実
数ＦＩＲを計算する。セクション３からのバルク・ディ
レイＲＤＥＬは、実数ＦＩＲの２つの６タップ・セクシ
ョンを時間的に分離するために使用できる。実数フィル
タから実数出力データだけを得るには、出力端子へのバ
ルク・ディレイ経路を使用する必要がある。カスケード
接続されている場合は、入力セクションは中間タップ情
報をゼロにする。セクション３のＲＩＲｅｇとＩＩＲｅ
ｇは、実数のみのオペレーションのときは、Ｔ１クロッ
ク期間の間だけイネーブルされる。セクション３のＲＯ
ＲｅｇとＩＯＲｅｇは、実数のみのオペレーションのと
き常にイネーブルされる。セクション１と２のＲＩＲｅ
ｇとＩＩＲｅｇは常にイネーブルされ、セクション１と
２のＲＯＲｅｇとＩＯＲｅｇはＴ０のときだけイネーブ
ルされる。複素数ＩＩＲフィルタの虚数出力は、多重化
出力バスＭＩＯとチップのＱｏｕｔ端子から得られる。
あとに置かれて複素数ＩＩＲ出力の実数部分を処理する
実数ＦＩＲフィルタとからなる構成例を示す図である。
この構成では、フィルタ・セクション１と２は複素数Ｉ
ＩＲを計算し、フィルタ・セクション３は１２タップ実
数ＦＩＲを計算する。セクション３からのバルク・ディ
レイＲＤＥＬは、実数ＦＩＲの２つの６タップ・セクシ
ョンを時間的に分離するために使用できる。実数フィル
タから実数出力データだけを得るには、出力端子へのバ
ルク・ディレイ経路を使用する必要がある。カスケード
接続されている場合は、入力セクションは中間タップ情
報をゼロにする。セクション３のＲＩＲｅｇとＩＩＲｅ
ｇは、実数のみのオペレーションのときは、Ｔ１クロッ
ク期間の間だけイネーブルされる。セクション３のＲＯ
ＲｅｇとＩＯＲｅｇは、実数のみのオペレーションのと
き常にイネーブルされる。セクション１と２のＲＩＲｅ
ｇとＩＩＲｅｇは常にイネーブルされ、セクション１と
２のＲＯＲｅｇとＩＯＲｅｇはＴ０のときだけイネーブ
ルされる。複素数ＩＩＲフィルタの虚数出力は、多重化
出力バスＭＩＯとチップのＱｏｕｔ端子から得られる。
【００６０】図１２は、複素数ＩＩＲフィルタと、その
あとに置かれたハーフ複素数ＦＩＲフィルタとからなる
構成例を示す図である。この構成では、フィルタ・セク
ション１はＩＩＲフィルタを計算し、フィルタ・セクシ
ョン２と３は１２タップ・ハーフ複素数ＦＩＲフィルタ
を計算する。１２タップＦＩＲフィルタは、９タップ等
化器として構成され、３タップ・プリゴースト減衰器は
フィルタ・セクション３のバルク・ディレイＩＤＥＬに
よって等化器から分離されている。実数出力はＩｏｕｔ
に現れる。虚数ＩＩＲ出力は多重化ＭＩＯバスとＱｏｕ
ｔ端子から得られる。ＦＩＲフィルタ・セクションはカ
スケード接続されている。バルク・ディレイが必要なと
きは、実数データに実数倍率をかけて求めた総和と虚数
データに虚数倍率をかけて求めた総和を減算する必要が
あり、実数結果全体はバルク・ディレイにストアされ
る。直接カスケード接続するには、実数データに実数倍
率をかけたものと虚数データに虚数倍率をかけたものの
部分総和を多重化形式で転送する必要がある（実数に実
数をかけたものをＴ０クロック期間に、虚数に虚数をか
けたものをＴ１クロック期間に転送する）。
あとに置かれたハーフ複素数ＦＩＲフィルタとからなる
構成例を示す図である。この構成では、フィルタ・セク
ション１はＩＩＲフィルタを計算し、フィルタ・セクシ
ョン２と３は１２タップ・ハーフ複素数ＦＩＲフィルタ
を計算する。１２タップＦＩＲフィルタは、９タップ等
化器として構成され、３タップ・プリゴースト減衰器は
フィルタ・セクション３のバルク・ディレイＩＤＥＬに
よって等化器から分離されている。実数出力はＩｏｕｔ
に現れる。虚数ＩＩＲ出力は多重化ＭＩＯバスとＱｏｕ
ｔ端子から得られる。ＦＩＲフィルタ・セクションはカ
スケード接続されている。バルク・ディレイが必要なと
きは、実数データに実数倍率をかけて求めた総和と虚数
データに虚数倍率をかけて求めた総和を減算する必要が
あり、実数結果全体はバルク・ディレイにストアされ
る。直接カスケード接続するには、実数データに実数倍
率をかけたものと虚数データに虚数倍率をかけたものの
部分総和を多重化形式で転送する必要がある（実数に実
数をかけたものをＴ０クロック期間に、虚数に虚数をか
けたものをＴ１クロック期間に転送する）。
【００６１】図１３は、単一実数ＦＩＲフィルタからな
る構成例を示す図である。この構成では、Ｉｐｈへの入
力はすべてのフィルタ入力へ送られる。この実数ＦＩＲ
フィルタの有効な第１フィルタ・セクションはフィルタ
・セクション３の虚数ハーフである。フィルタ・セクシ
ョン１の虚数ハーフはフィルタ・セクション３の実数ハ
ーフへ送り返され、出力はフィルタ・セクション１の実
数ハーフから取り出される。
る構成例を示す図である。この構成では、Ｉｐｈへの入
力はすべてのフィルタ入力へ送られる。この実数ＦＩＲ
フィルタの有効な第１フィルタ・セクションはフィルタ
・セクション３の虚数ハーフである。フィルタ・セクシ
ョン１の虚数ハーフはフィルタ・セクション３の実数ハ
ーフへ送り返され、出力はフィルタ・セクション１の実
数ハーフから取り出される。
【００６２】図１４は、単一複素数ＦＩＲフィルタから
なる構成例を示す図である。この構成は、上述した説明
から当然に理解されるはずである。
なる構成例を示す図である。この構成は、上述した説明
から当然に理解されるはずである。
【００６３】図１５は、ハーフ複素数ＦＩＲフィルタか
らなる構成例を示す図である。この構成では、複素数デ
ータはＩｐｈおよびＱｐｈへ入力される。このデータは
Ｔ０とＴ１クロック期間でＭ８によって多重化された実
数／複素数となって、すべてのフィルタ・セクション
１、２および３の入力へ送られる。フィルタ・セクショ
ン３の虚数ハーフは有効な第１ＦＩＲフィルタ・セクシ
ョンであり、フィルタ・セクション１の虚数ハーフの出
力はフィルタ・セクション３の実数ハーフへフィードバ
ックされ、実数出力はフィルタ・セクション１の実数ハ
ーフから取り出される。
らなる構成例を示す図である。この構成では、複素数デ
ータはＩｐｈおよびＱｐｈへ入力される。このデータは
Ｔ０とＴ１クロック期間でＭ８によって多重化された実
数／複素数となって、すべてのフィルタ・セクション
１、２および３の入力へ送られる。フィルタ・セクショ
ン３の虚数ハーフは有効な第１ＦＩＲフィルタ・セクシ
ョンであり、フィルタ・セクション１の虚数ハーフの出
力はフィルタ・セクション３の実数ハーフへフィードバ
ックされ、実数出力はフィルタ・セクション１の実数ハ
ーフから取り出される。
【００６４】図１６は、単にディレイ・ラインとして動
作することによって、データを未変更のままチップの入
力と出力間で伝達する構成例を示す図である。これは、
チップの電源始動時に行われる省略時の状態である。デ
ータが未変更のまま渡されるのは、特殊な制御信号が電
源始動時に現れて、マルチプレクサＩＳＣおよびＱＳＣ
に入力されてこれらのマルチプレクサが０値をＩＩＲ加
算器へ送ると、倍率がすべてゼロにセットされるためで
ある。また、この特殊制御信号が現れると、Ｉｐｈおよ
びＱｐｈによって定義された複素数倍率の値は、０では
なく、１−２-10 ＋ｊ０になるためである。この省略時
オペレーションにより、データはチップ上の入力からｓ
ｕｍｏｕｔへ渡され、データはリプルしてＦＩＲフィル
タのｓｕｍｉｎを経由して次のｓｕｍｏｕｔへ渡され
る。
作することによって、データを未変更のままチップの入
力と出力間で伝達する構成例を示す図である。これは、
チップの電源始動時に行われる省略時の状態である。デ
ータが未変更のまま渡されるのは、特殊な制御信号が電
源始動時に現れて、マルチプレクサＩＳＣおよびＱＳＣ
に入力されてこれらのマルチプレクサが０値をＩＩＲ加
算器へ送ると、倍率がすべてゼロにセットされるためで
ある。また、この特殊制御信号が現れると、Ｉｐｈおよ
びＱｐｈによって定義された複素数倍率の値は、０では
なく、１−２-10 ＋ｊ０になるためである。この省略時
オペレーションにより、データはチップ上の入力からｓ
ｕｍｏｕｔへ渡され、データはリプルしてＦＩＲフィル
タのｓｕｍｉｎを経由して次のｓｕｍｏｕｔへ渡され
る。
【００６５】本発明のフィルタ・アーキテクチャは、図
７，図８および図９〜図１６に示す特定実施例に限定さ
れるものではない。実数ＦＩＲまたはＩＩＲフィルタ、
複素数ＦＩＲまたはＩＩＲフィルタ、あるいはこれらの
フィルタを種々に組み合わせたフィルタを構成する、入
力重みづけ多重化フィルタ・ユニット・ペアのフィルタ
構成は、６セクションＶＬＳＩチップ設計により、さま
ざまな種類のものやより大規模なものを実現することが
可能である。また、この種のチップを複数カスケード接
続することにより、さらに大規模なフィルタ構成を実現
することが可能である。
７，図８および図９〜図１６に示す特定実施例に限定さ
れるものではない。実数ＦＩＲまたはＩＩＲフィルタ、
複素数ＦＩＲまたはＩＩＲフィルタ、あるいはこれらの
フィルタを種々に組み合わせたフィルタを構成する、入
力重みづけ多重化フィルタ・ユニット・ペアのフィルタ
構成は、６セクションＶＬＳＩチップ設計により、さま
ざまな種類のものやより大規模なものを実現することが
可能である。また、この種のチップを複数カスケード接
続することにより、さらに大規模なフィルタ構成を実現
することが可能である。
【００６６】最後に、上述した実施例と請求項１，１０
との対応関係を、カッコ書きを用いて以下に示す。
との対応関係を、カッコ書きを用いて以下に示す。
【００６７】（請求項１） マルチパス低減フィルタな
どの等化フィルタとして使用するのに適した再構成可能
なプログラマブル・ディジタル・フィルタ・アーキテク
チャであって、該アーキテクチャは、各々が所与の数の
乗数係数タップをもつ第１および第２入力重みづけディ
ジタル・フィルタ・ユニットを含むものにおいて、該ア
ーキテクチャとの組合せ構造は、信号を前記ディジタル
・フィルタへ供給するための入力手段と、（１）複素サ
ンプル化入力信号については、前記所与の数の複素乗数
係数をもつ単一複素数ディジタル・フィルタ・ユニット
（１００）として動作するように前記第１（１０２Ｔ）
および第２（１０２Ｂ）ディジタル・フィルタ・ユニッ
トを構成し、（２）実数サンプル化入力信号について
は、該所与の数より大きい実数乗数係数をもつ別個の実
数ディジタル・フィルタ・ユニット（１００）として動
作するように該第１（１０２Ｔ）および第２（１０２
Ｂ）ディジタル・フィルタ・ユニットの少なくとも一方
を構成するためのマルチプレクサ手段（２００，２０２
Ｔ，２０２Ｂ，３００Ｔ，３０２Ｔ，３００Ｂ，３０２
Ｂ）を有する手段と、該ディジタル・フィルタから信号
を受信するための出力手段とを備えたことを特徴とする
ディジタル・フィルタ・アーキテクチャ。
どの等化フィルタとして使用するのに適した再構成可能
なプログラマブル・ディジタル・フィルタ・アーキテク
チャであって、該アーキテクチャは、各々が所与の数の
乗数係数タップをもつ第１および第２入力重みづけディ
ジタル・フィルタ・ユニットを含むものにおいて、該ア
ーキテクチャとの組合せ構造は、信号を前記ディジタル
・フィルタへ供給するための入力手段と、（１）複素サ
ンプル化入力信号については、前記所与の数の複素乗数
係数をもつ単一複素数ディジタル・フィルタ・ユニット
（１００）として動作するように前記第１（１０２Ｔ）
および第２（１０２Ｂ）ディジタル・フィルタ・ユニッ
トを構成し、（２）実数サンプル化入力信号について
は、該所与の数より大きい実数乗数係数をもつ別個の実
数ディジタル・フィルタ・ユニット（１００）として動
作するように該第１（１０２Ｔ）および第２（１０２
Ｂ）ディジタル・フィルタ・ユニットの少なくとも一方
を構成するためのマルチプレクサ手段（２００，２０２
Ｔ，２０２Ｂ，３００Ｔ，３０２Ｔ，３００Ｂ，３０２
Ｂ）を有する手段と、該ディジタル・フィルタから信号
を受信するための出力手段とを備えたことを特徴とする
ディジタル・フィルタ・アーキテクチャ。
【００６８】（請求項１０） 周期的にサンプルされる
信号に対する再構成可能プログラマブル・ディジタル・
フィルタを定義するための所与のアーキテクチャをもつ
ＶＬＳＩ回路（図１，図７，図８，図９〜図１６）であ
って、各サンプル期間は２つの連続するクロック期間に
分割され、前記所与のアーキテクチャは、第１の所与の
複数のフィルタ・セクションと単一のＩＩＲ入力および
グローバル・セクションとを備え、前記フィルタ・セク
ションの各々は、それぞれが第２の所与の複数のタップ
と、そのタップ間に２つのマルチプライヤ−アキュムレ
ータ・レジスタと、そのタップ間で、相対的に少数の第
１および第２サンプル期間の間で調整可能であるプログ
ラマブル・ディレイとをもつペアの第１および第２入力
重みづけフィルタ・ユニット（１０２Ｔ，１０２Ｂ）
と、（１）複素数サンプリング入力信号については、各
ペアの第１および第２ディジタル・フィルタ・ユニット
を、前記第２の所与の複数の複素数倍率をもつ単一複素
数ディジタル・フィルタ・ユニットとして構成し、
（２）実数サンプリング入力信号については、該第１お
よび第２ディジタル・フィルタ・ユニットの少なくとも
一方を、該第２の所与の複数の二倍の実数乗数係数をも
つ別個の実数ディジタル・フィルタ・ユニットとして構
成するためのプログラマブル・マルチプレクサ手段と、
調整可能なサンプル・ディレイをあるクロック期間と相
対的に多数のサンプル期間との間に挿入するためのプロ
グラマブル・ディレイ手段とを含み、前記単一ＩＩＲ入
力およびグローバル・セクションは、入力として印加さ
れたサンプルの位相をプログラム可能に調整するための
同位相（Ｉｐｈ）および直角位相（Ｑｐｈ）手段と、
（１）前記フィルタ・セクションの任意の１つの出力を
入力として、前記同位相および直角位相手段へ選択的に
印加し（ＩＳＣ，ＱＳＣ）、（２）前記第１所与の複数
のフィルタ・セクションの少なくとも一部を選択的にカ
スケード接続して、該カスケード接続されたフィルタ・
セクションを、特定の実数ＦＩＲまたはＩＩＲフィル
タ、複素数ＦＩＲまたはＩＩＲフィルタ、あるいは実数
および複素数ＦＩＲおよび／またはＩＩＲフィルタの特
定の組合せとして交互に構成する（Ｍ２〜Ｍ８）ための
プログラマブル・ルーチング・マルチプレクサ（ＩＳ
Ｃ，ＱＳＣ，Ｍ２−Ｍ８）とを含むことを特徴とするＶ
ＬＳＩ回路。
信号に対する再構成可能プログラマブル・ディジタル・
フィルタを定義するための所与のアーキテクチャをもつ
ＶＬＳＩ回路（図１，図７，図８，図９〜図１６）であ
って、各サンプル期間は２つの連続するクロック期間に
分割され、前記所与のアーキテクチャは、第１の所与の
複数のフィルタ・セクションと単一のＩＩＲ入力および
グローバル・セクションとを備え、前記フィルタ・セク
ションの各々は、それぞれが第２の所与の複数のタップ
と、そのタップ間に２つのマルチプライヤ−アキュムレ
ータ・レジスタと、そのタップ間で、相対的に少数の第
１および第２サンプル期間の間で調整可能であるプログ
ラマブル・ディレイとをもつペアの第１および第２入力
重みづけフィルタ・ユニット（１０２Ｔ，１０２Ｂ）
と、（１）複素数サンプリング入力信号については、各
ペアの第１および第２ディジタル・フィルタ・ユニット
を、前記第２の所与の複数の複素数倍率をもつ単一複素
数ディジタル・フィルタ・ユニットとして構成し、
（２）実数サンプリング入力信号については、該第１お
よび第２ディジタル・フィルタ・ユニットの少なくとも
一方を、該第２の所与の複数の二倍の実数乗数係数をも
つ別個の実数ディジタル・フィルタ・ユニットとして構
成するためのプログラマブル・マルチプレクサ手段と、
調整可能なサンプル・ディレイをあるクロック期間と相
対的に多数のサンプル期間との間に挿入するためのプロ
グラマブル・ディレイ手段とを含み、前記単一ＩＩＲ入
力およびグローバル・セクションは、入力として印加さ
れたサンプルの位相をプログラム可能に調整するための
同位相（Ｉｐｈ）および直角位相（Ｑｐｈ）手段と、
（１）前記フィルタ・セクションの任意の１つの出力を
入力として、前記同位相および直角位相手段へ選択的に
印加し（ＩＳＣ，ＱＳＣ）、（２）前記第１所与の複数
のフィルタ・セクションの少なくとも一部を選択的にカ
スケード接続して、該カスケード接続されたフィルタ・
セクションを、特定の実数ＦＩＲまたはＩＩＲフィル
タ、複素数ＦＩＲまたはＩＩＲフィルタ、あるいは実数
および複素数ＦＩＲおよび／またはＩＩＲフィルタの特
定の組合せとして交互に構成する（Ｍ２〜Ｍ８）ための
プログラマブル・ルーチング・マルチプレクサ（ＩＳ
Ｃ，ＱＳＣ，Ｍ２−Ｍ８）とを含むことを特徴とするＶ
ＬＳＩ回路。
【図１】ｎ個のフィルタ・セクションをもつ再構成可能
プログラマブル・ゴースト除去フィルタを効率的に実現
するのに適した（ｎ＋１）セクションＶＬＳＩチップの
アーキテクチャの概要を示す系統図である。
プログラマブル・ゴースト除去フィルタを効率的に実現
するのに適した（ｎ＋１）セクションＶＬＳＩチップの
アーキテクチャの概要を示す系統図である。
【図２】図１に示したこの種のチップを複数採用した回
路構成を示す系統図である。
路構成を示す系統図である。
【図３】図１に示したｎ個のフィルタ・セクションの各
々で採用されている実数倍率ＦＩＲフィルタ・ユニット
・ペアからなる第１構成を示す系統図である。
々で採用されている実数倍率ＦＩＲフィルタ・ユニット
・ペアからなる第１構成を示す系統図である。
【図４】図３の動作を示すタイミング図である。
【図５】図１に示したｎ個のフィルタ・セクションの各
々で採用されている実数係数ＦＩＲフィルタ・ユニット
・ペアからなる第２構成を示す系統図である。
々で採用されている実数係数ＦＩＲフィルタ・ユニット
・ペアからなる第２構成を示す系統図である。
【図６】図５の動作を示すタイミング図である。
【図７】ゴースト除去／等化フィルタとして使用するの
に適し、その各々が単一グローバル・セクションと３つ
の同一構造フィルタ・セクションからなる異なるプログ
ラマブル構成によってＶＬＳＩチップ上に実現可能であ
る種々タイプのフィルタの一実施例を示す詳細系統図で
ある。
に適し、その各々が単一グローバル・セクションと３つ
の同一構造フィルタ・セクションからなる異なるプログ
ラマブル構成によってＶＬＳＩチップ上に実現可能であ
る種々タイプのフィルタの一実施例を示す詳細系統図で
ある。
【図８】ゴースト除去／等化フィルタとして使用するの
に適し、その各々が単一グローバル・セクションと３つ
の同一構造フィルタ・セクションからなる異なるプログ
ラマブル構成によってＶＬＳＩチップ上に実現可能であ
る種々タイプのフィルタの一実施例を示す詳細系統図で
ある。
に適し、その各々が単一グローバル・セクションと３つ
の同一構造フィルタ・セクションからなる異なるプログ
ラマブル構成によってＶＬＳＩチップ上に実現可能であ
る種々タイプのフィルタの一実施例を示す詳細系統図で
ある。
【図９】ゴースト除去／等化フィルタとして使用するの
に適し、その各々が単一グローバル・セクションと３つ
の同一構造フィルタ・セクションからなる異なるプログ
ラマブル構成によってＶＬＳＩチップ上に実現可能であ
る種々タイプのフィルタの一実施例を示す詳細系統図で
ある。
に適し、その各々が単一グローバル・セクションと３つ
の同一構造フィルタ・セクションからなる異なるプログ
ラマブル構成によってＶＬＳＩチップ上に実現可能であ
る種々タイプのフィルタの一実施例を示す詳細系統図で
ある。
【図１０】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
【図１１】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
【図１２】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
【図１３】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
【図１４】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
【図１５】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
【図１６】ゴースト除去／等化フィルタとして使用する
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
のに適し、その各々が単一グローバル・セクションと３
つの同一構造フィルタ・セクションからなる異なるプロ
グラマブル構成によってＶＬＳＩチップ上に実現可能で
ある種々タイプのフィルタの一実施例を示す詳細系統図
である。
１００ ＶＬＳＩチップ １０２Ｂ 入力重みづけフィルタ・ユニット １０２Ｔ 入力重みづけフィルタ・ユニット ２００ マルチプレクサ ３００Ｂ 入力マルチプレクサ ３００Ｔ 入力マルチプレクサ
Claims (12)
- 【請求項１】 マルチパス低減フィルタなどの等化フィ
ルタとして使用するのに適した再構成可能なプログラマ
ブル・ディジタル・フィルタ・アーキテクチャであっ
て、該アーキテクチャは、各々が所与の数の乗数係数タ
ップをもつ第１および第２入力重みづけディジタル・フ
ィルタ・ユニットを含むものにおいて、該アーキテクチ
ャとの組合せ構造は、 信号を前記ディジタル・フィルタへ供給するための入力
手段と、 （１）複素サンプル化入力信号については、前記所与の
数の複素乗数係数をもつ単一複素数ディジタル・フィル
タ・ユニットとして動作するように前記第１および第２
ディジタル・フィルタ・ユニットを構成し、（２）実数
サンプル化入力信号については、該所与の数より大きい
実数乗数係数をもつ別個の実数ディジタル・フィルタ・
ユニットとして動作するように該第１および第２ディジ
タル・フィルタ・ユニットの少なくとも一方を構成する
ためのマルチプレクサ手段を有する手段と、 該ディジタル・フィルタから信号を受信するための出力
手段とを備えたことを特徴とするディジタル・フィルタ
・アーキテクチャ。 - 【請求項２】 請求項１に記載のディジタル・フィルタ
・アーキテクチャにおいて、前記第１および第２フィル
タ・ユニットの各々における前記所与の数の乗数係数タ
ップの各々は、第１マルチプライヤ−アキュムレータ・
レジスタと第２マルチプライヤ−アキュムレータ・レジ
スタに関連づけられていることを特徴とするディジタル
・フィルタ・アーキテクチャ。 - 【請求項３】 請求項２に記載のディジタル・フィルタ
・アーキテクチャにおいて、構成（１）におけるマルチ
プレクサ手段を有する前記手段は、 （ａ）第１および第２時多重クロック期間の各第１クロ
ック期間の間に、各入力サンプルの実数成分の値を入力
として前記第１フィルタ・ユニットへ印加すると共に、
前記第１フィルタ・ユニットの各タップに関連づけられ
た第１レジスタの乗数係数の実数成分の値をその第１レ
ジスタへ印加し、 （ｂ）前記第１および第２時多重クロック期間の各第１
クロック期間の間に、各入力サンプルの虚数成分の値を
入力として前記第２フィルタ・ユニットへ印加すると共
に、該第２フィルタ・ユニットの各タップに関連づけら
れた第１レジスタの乗数係数の実数成分の値をそのタッ
プへ印加し、 （ｃ）該第１および第２時多重クロック期間の各第２ク
ロック期間の間に、各入力サンプルの虚数成分の値を入
力として該第１フィルタ・ユニットへ印加すると共に、
該第１フィルタ・ユニットの各タップに関連づけられた
第２レジスタの乗数係数の虚数成分の値の負値をそのタ
ップへ印加し、 （ｄ）該第１および第２時多重クロック期間の各第２ク
ロック期間の間に、各入力サンプルの虚数成分の値を入
力として該第２フィルタ・ユニットへ印加すると共に、
該第２フィルタ・ユニットの各タップに関連づけられた
第２レジスタの乗数係数の実数成分の値をそのタップへ
印加するための手段を備えたことを特徴とするディジタ
ル・フィルタ・アーキテクチャ。 - 【請求項４】 請求項３に記載のディジタル・フィルタ
・アーキテクチャにおいて、マルチプレクサを備えた前
記手段は、さらに、 第１手段であって、前記第１および第２クロック期間の
各々の間に前記第１フィルタ・ユニットのそれぞれの出
力を受けたとき、それに応答して、該第１および第２ク
ロック期間のある特定のクロック期間の間に、該第１フ
ィルタ・ユニットの前記それぞれの出力の総和に対応す
る値をもつ出力サンプルを該第１手段から得るための第
１手段と、 第２手段であって、該第１および第２クロック期間の各
々の間に前記第２フィルタ・ユニットのそれぞれの出力
を受けたとき、それに応答して、該第１および第２クロ
ック期間の前記ある特定のクロック期間の間に、該第２
フィルタ・ユニットの前記それぞれの出力の総和に対応
する値をもつ出力サンプルを該第２手段から得るための
第２手段とを含むことを特徴とするディジタル・フィル
タ・アーキテクチャ。 - 【請求項５】 請求項２に記載のディジタル・フィルタ
・アーキテクチャにおいて、構成（２）におけるマルチ
プレクサ手段を有する前記手段は、 （ａ）前記第１および第２時多重クロック期間の両クロ
ック期間の間に、前記第１および第２フィルタ・ユニッ
トの一方に関連づけられた各実数入力サンプルの値を入
力としてそのフィルタ・ユニットへ印加し、 （ｂ）該第１および第２時多重クロック期間の各第１ク
ロック期間の間に、前記所与の数の実数乗数倍数の第１
グループの各々の値を、前記一方のフィルタ・ユニット
のタップに関連づけられた第１レジスタの対応するもの
へ印加し、 （ｃ）該第１および第２時多重クロック期間の各第２ク
ロック期間の間に、該所与の数の乗数倍数の第２グルー
プの各々の値を、該一方のフィルタ・ユニットのタップ
に関連づけられた第２レジスタの対応するものへ印加す
るための第１手段と、 該第１および第２時多重クロック期間の各第１クロック
期間の間に、該第１および第２フィルタ・ユニットの該
一方のフィルタ・ユニットの各出力サンプルの入力を受
けると、それに応答して、該第１および第２クロック期
間の各第２クロック期間の間に、該第１および第２フィ
ルタ・ユニットの該一方のフィルタ・ユニットを経由し
てその出力サンプルをフィードバックするための第２手
段とを備えたことを特徴とするディジタル・フィルタ・
アーキテクチャ。 - 【請求項６】 請求項５に記載のディジタル・フィルタ
・アーキテクチャにおいて、構成（２）におけるマルチ
プレクサ手段を備えた前記手段はさらに、 （ｄ）第１および第２時多重クロック期間の両クロック
期間の間に、前記第１および第２フィルタ・ユニットの
他方に関連づけられた各実数入力サンプルの値を入力と
してその他方のフィルタ・ユニットへ印加し、 （ｅ）該第１および第２時多重クロック期間の各第１ク
ロック期間の間に、前記所与の数の実数乗数係数の第３
グループの各々の値を、前記他方のフィルタ・ユニット
のタップに関連づけられた第１レジスタの対応するもの
へ印加し、 （ｆ）該第１および第２時多重クロック期間の各第２ク
ロック期間の間に、該所与の数の実数乗数係数の第４グ
ループの各々の値を、該他方のフィルタ・ユニットのタ
ップに関連づけられた第２レジスタの対応するものへ印
加するための第３手段と、 該第１および第２時多重クロック期間の各第１クロック
期間の間に、該第１および第２フィルタ・ユニットの該
他方のフィルタ・ユニットの各出力サンプルを、該第１
および第２時多重クロック期間の各第２クロック期間の
間に、該第１および第２フィルタ・ユニットの該他方の
フィルタ・ユニットを経由してその出力サンプルをフィ
ードバックするための第４手段とを備えたことを特徴と
するディジタル・フィルタ・アーキテクチャ。 - 【請求項７】 請求項１に記載のディジタル・フィルタ
・アーキテクチャにおいて、前記第１および第２フィル
タ・ユニットの各々は、最小数と最大数のクロック期間
の間で調節可能なプログラマブル・ディレイをその隣接
タップ間に挿入するための手段を含むことを特徴とする
ディジタル・フィルタ・アーキテクチャ。 - 【請求項８】 請求項１に記載のディジタル・フィルタ
・アーキテクチャにおいて、該アーキテクチャは、さら
に、前記第１および第２ディジタル・フィルタ・ユニッ
トとマルチプレクサ手段を備えた前記第１手段とにそれ
ぞれ対応する第３および第４ディジタル・フィルタ・ユ
ニットと、マルチプレクサ手段を備えた前記第１に引用
した手段とを含み、前記組合せ構造は、さらに、 該第１および第２ディジタル・フィルタ・ユニットの少
なくとも一方の出力を、前記第３および第４ディジタル
・フィルタ・ユニットの対応するものの入力に結合する
ことによって、前記所与の数の二倍の乗数係数タップを
もつ再構成可能プログラマブル・ディジタル・フィルタ
を実現するためのカスケード接続手段を備えたことを特
徴とするディジタル・フィルタ・アーキテクチャ。 - 【請求項９】 請求項８に記載のディジタル・フィルタ
・アーキテクチャにおいて、 前記カスケード接続手段は、最小数と最大数のクロック
期間の間で調節可能なプログラマブル・バルク・ディレ
イを、前記第１および第２ディジタル・フィルタ・ユニ
ットの前記一方のディジタル・フィルタ・ユニットの前
記出力と前記第３および第４ディジタル・フィルタ・ユ
ニットの前記対応するものの前記入力との間に挿入する
ための手段を含むことを特徴とするディジタル・フィル
タ・アーキテクチャ。 - 【請求項１０】 周期的にサンプルされる信号に対する
再構成可能プログラマブル・ディジタル・フィルタを定
義するための所与のアーキテクチャをもつＶＬＳＩ回路
であって、各サンプル期間は２つの連続するクロック期
間に分割され、前記所与のアーキテクチャは、第１の所
与の複数のフィルタ・セクションと単一のＩＩＲ入力お
よびグローバル・セクションとを備え、 前記フィルタ・セクションの各々は、それぞれが第２の
所与の複数のタップと、そのタップ間に２つのマルチプ
ライヤ−アキュムレータ・レジスタと、そのタップ間
で、相対的に少数の第１および第２サンプル期間の間で
調整可能であるプログラマブル・ディレイとをもつペア
の第１および第２入力重みづけフィルタ・ユニットと、
（１）複素数サンプリング入力信号については、各ペア
の第１および第２ディジタル・フィルタ・ユニットを、
前記第２の所与の複数の複素数倍率をもつ単一複素数デ
ィジタル・フィルタ・ユニットとして構成し、（２）実
数サンプリング入力信号については、該第１および第２
ディジタル・フィルタ・ユニットの少なくとも一方を、
該第２の所与の複数の二倍の実数乗数係数をもつ別個の
実数ディジタル・フィルタ・ユニットとして構成するた
めのプログラマブル・マルチプレクサ手段と、調整可能
なサンプル・ディレイをあるクロック期間と相対的に多
数のサンプル期間との間に挿入するためのプログラマブ
ル・ディレイ手段とを含み、 前記単一ＩＩＲ入力およびグローバル・セクションは、
入力として印加されたサンプルの位相をプログラム可能
に調整するための同位相および直角位相手段と、（１）
前記フィルタ・セクションの任意の１つの出力を入力と
して、前記同位相および直角位相手段へ選択的に印加
し、（２）前記第１所与の複数のフィルタ・セクション
の少なくとも一部を選択的にカスケード接続して、該カ
スケード接続されたフィルタ・セクションを、特定の実
数ＦＩＲまたはＩＩＲフィルタ、複素数ＦＩＲまたはＩ
ＩＲフィルタ、あるいは実数および複素数ＦＩＲおよび
／またはＩＩＲフィルタの特定の組合せとして交互に構
成するためのプログラマブル・ルーチング・マルチプレ
クサとを含むことを特徴とするＶＬＳＩ回路。 - 【請求項１１】 請求項１０に記載のＶＬＳＩ回路にお
いて、前記所与のアーキテクチャは、さらに、カスケー
ド入力とカスケード出力を備え、 前記プログラマブル・ルーチング・マルチプレクサは、
さらに、該回路のフィルタ出力を該回路の前記カスケー
ド出力に印加し、 これにより、該カスケード出力を該所与のアーキテクチ
ャをもつ別のＶＬＳＩ回路のカスケード入力へ転送する
ことを特徴とするＶＬＳＩ回路。 - 【請求項１２】 請求項１０に記載のＶＬＳＩ回路にお
いて、 前記フィルタ・セクションの各々の前記プログラマブル
・マルチプレクサ手段および前記プログラマブル・ルー
チング・マルチプレクサは、前記フィルタ・セクション
がディレイ・ラインとしてのみ機能して、前記カスケー
ド入力と前記カスケード出力との間で未変更のままデー
タを受け渡すようにした省略時条件の構成を実現するよ
うに選択的に動作することを特徴とするＶＬＳＩ回路。
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